KR100570317B1

KR100570317B1 - 표시장치와, 표시시스템 및 표시장치의 구동방법

Info

Publication number: KR100570317B1
Application number: KR1020020074774A
Authority: KR
Inventors: 나카무라다카시; 하야시히로타카
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-11-28
Filing date: 2002-11-28
Publication date: 2006-04-12
Also published as: JP2003228347A; US20050231456A1; KR20030043774A; US20030098860A1; TW556022B; US6943766B2; TW200300855A; JP4014895B2

Abstract

본 발명의 표시장치 내의 신호선 구동회로는, 데이터 샘플링회로와, 래치회로, D/A, 증폭기, 셀렉터, 타이밍 조정회로 및, 메모리 콘트롤러를 갖춘다. 표시장치는, 면적 계조방식에 의해, 2⁶=64계조의 표시를 행할 수 있으며, 또 아날로그 화소데이터에 기초한 표시와 디지털 화소데이터에 기초한 표시를 전환하여 행할 수 있다. 구체적으로는, 동화상을 표시할 경우에는 아날로그 화소데이터에 기초한 표시를 행하고, 정지화상을 표시할 경우에는 디지털 화소데이터에 기초한 표시를 행한다. 이에 의해, 신호선 구동회로 내의 D/A 등을 쓸데없이 동작하지 않게 하여, 소비전력의 절감을 도모한다.

Description

표시장치와, 표시시스템 및 표시장치의 구동방법{DISPLAY DEVICE, DISPLAY SYSTEM AND METHOD FOR DRIVING THE DISPLAY DEVICE}

도 1은 본 발명에 따른 표시장치의 제1실시예인 액정표시장치의 개략구성을 나타낸 블록도,

도 2는 화소 어레이부(1) 내의 1표시화소의 상세구성을 나타낸 회로도,

도 3은 래치회로(12)와 D/A(DAC; Digital analog converter) 13의 상세한 접속관계를 나타낸 도면,

도 4는 아날로그 기록시의 타이밍도,

도 5는 아날로그 기록시의 액정표시장치의 동작을 설명하는 도면,

도 6은 아날로그 기록시에 신호선에 공급되는 신호의 종류를 나타낸 도면,

도 7은 디지털 기록시의 타이밍도,

도 8은 디지털 기록시의 액정표시장치의 동작을 설명하는 도면,

도 9는 디지털 기록시에 신호선에 공급되는 신호의 종류를 나타낸 도면,

도 10은 아날로그 기록과 디지털 기록에서의 데이터의 기록순서를 비교한 도면,

도 11은 정지화상 표시시의 타이밍도,

도 12는 정지화상 표시시의 액정표시장치의 동작을 설명하는 도면,

도 13은 표시화면의 일부의 영역만 아날로그 기록을 행할 경우의 타이밍도,

도 14는 일부의 영역만 아날로그 기록을 행할 경우의 액정표시장치의 동작을 설명하는 도면,

도 15는 본 발명에 따른 표시장치의 개략구성을 나타낸 블록도,

도 16은 공통전압 출력회로의 상세구성을 나타낸 회로도,

도 17은 제2실시예의 액정표시장치의 단면구조를 나타낸 도면,

도 18은 제2실시예에 있어서의 공통전압 파형을 나타낸 도면,

도 19는 본 발명에 따른 표시장치의 제3실시예에 있어서의 신호선 구동회로 내의 1화소분의 회로구성을 나타낸 회로도,

도 20은 본 발명에 따른 표시장치의 제3실시예에 있어서의 1화소분의 평면 레이아웃도,

도 21은 본 발명에 따른 표시장치의 제3실시예에 있어서의 표시 타이밍도,

도 22는 DRAM으로의 디지털 화소데이터의 기록처리를 나타낸 상세 타이밍도,

도 23은 축적용량부로의 기록동작의 상세화를 나타낸 타이밍도,

도 24는 1프레임분의 축적용량부로의 기록처리의 상세화를 나타낸 타이밍도,

도 25는 아날로그 계조 전압에 기초하여 표시를 행하는 예를 나타낸 타이밍도,

도 26은 본 발명에 따른 표시장치의 제4실시예에 있어서의 신호선 구동회로 내의 1화소분의 회로구성을 나타낸 회로도,

도 27은 도 26의 EL표시장치의 구동 타이밍을 나타낸 도면,

도 28은 대향전극 및 화소전극과 메모리를 구성하는 캐패시터 소자의 양단전극과의 위치관계를 개략적으로 나타낸 도면,

도 29는 캐패시터 소자의 접지전극을 다른 전극 보다도 윗쪽에 배치한 예를 나타낸 도면,

도 30은 출력회로의 후단에 저항을 삽입하는 방법을 설명하는 도면이다.

〈도면의 주요부분에 대한 부호의 설명〉

1 --- 화소 어레이부, 2 --- 신호선 구동회로,

3 --- 주사선 구동회로, 4 --- 디스플레이·콘트롤러IC,

5 --- 전원IC, 6 --- 호스트 컴퓨터,

7 --- 액정표시부, 11 --- 데이터 샘플링회로,

12 --- 래치회로, 13 --- D/A컨버터(D/A, DAC),

14 --- 증폭기, 15 --- 셀렉터,

16 --- 타이밍 조정회로, 17 --- 메모리 콘트롤러,

21 --- Y-디코더, 22 --- 게이트 드라이버,

31 --- 입력부, 32 --- 룩업 테이블(LUT),

33 --- 메모리 제어부, 34 --- 타이밍 발생기,

35 --- 어드레스 발생기, 36 --- 프레임 메모리,

37 --- 버퍼, 38 --- 데이터 출력부,

39 --- 제어신호 출력부, 41 --- 화소 TFT,

42 --- 부표시화소부, 43 --- 1비트 메모리,

44 --- 리프레쉬회로, 45 --- 극성 반전회로,

46 --- 전송용 TFT, 47 --- 독출기록 제어트랜지스터,

48 --- 귀환TFT(트랜지스터 스위치), 49 --- 선택트랜지스터,

50 --- 선택트랜지스터, 51 --- 멀티플렉서,

61 --- 공통전압 출력회로, 62 --- 연산증폭기,

63 --- 출력회로, 64 --- 정전류회로,

70a --- 드레인전극, 70b --- 드레인전극,

71 --- 전극(활성층), 72 --- 절연층,

73 --- 게이트전극, 74 --- 게이트전극,

76 --- 대향전극, 77 --- 층간절연막,

78 --- 어레이기판, 79 --- 대향기판,

80 --- 유리기판, 81 --- 칼라필터,

82 --- 축적용량부, 83 --- 아날로그 스위치(제1전환부),

84 --- 제2전환부, 85 --- 극성 전환회로,

86 --- 데이터 구동제어회로, 87 --- 점등제어 TFT,

88 --- EL표시소자, L1 --- 비디오 버스,

V_DD --- 구동전압, V_dd --- 전원전압,

V_ss --- 접지전압, C1 --- 액정용량,

C2 --- 보조용량, C3 --- 캐패시터 소자,

IV1~IV2 --- 인버터, SPOLA --- 극성 제어신호,

SPOLB --- 극성 제어신호, T1~Tn --- 시각,

t1~tn --- 시각, S0~S5 --- 신호,

XSW1~XSW6 --- 신호, D0~D5 --- 비트,

Ref --- 기준전압, Cd0~Cd5 --- 용량,

Q0~Q11 --- 트랜지스터, G1~G3 --- 화소전극,

SEL1~SEL2 --- 제어신호, LOAD1~LOAD2 --- 신호.

본 발명은, 구동회로를 화소부와 동일한 절연기판 상에 일체로 형성하여 액정소자나 전계발광소자등에 이용되는 표시장치에 관한 것으로, 특히 각 화소마다 화소데이터를 격납하기 위한 복수의 1비트 메모리를 설치하는 표시장치, 표시시스템 및 표시장치의 구동방법에 관한 것이다.

각 화소마다 화소데이터를 격납하는 메모리를 설치하는 표시장치가 제안되고 있다. 예컨대, 일본 특허공개공보 평9-258168호에는, 메모리 내의 캐패시터 소자에 의해 화소전압을 유지하는 구성이 개시되어 있다. 또한, 일본 특허공개공보 제2001-306038호에는 화소 내의 캐패시터 소자에 화소를 점등시킬지 점등시키지 않을지를 지시하는 데이터(전압)를 유지시키고, 이에 기초하여 신호선을 소정 기간 구동하지 않아도 정지화상을 유지하는 구성이 개시되어 있다.

메모리에 화소데이터를 격납해 두면, 화면의 기록변환을 행하지 않을 때는 메모리에 격납된 데이터를 독출하여 표시하면 되고, 신호선 구동회로 내의 래치회로, D/A컨버터 및 아날로그 버퍼 등을 동작시킬 필요가 없어지기 때문에, 소비전력의 절감을 도모할 수 있다.

그러나, 화소마다 메모리를 설치하면, 동화상을 표시할 경우에 빈번하게 메모리의 내용을 갱신하지 않으면 안되어, 소비전력이 증가해 버린다. 또한, 메모리는 대향전극이나 화소전극의 아래쪽에 형성되기 때문에, 메모리 내의 캐패시터 소자가 대향전극이나 화소전극과 용량결합을 일으켜, 캐패시터 소자의 양단전압이 대향전극이나 화소전극의 전위 변동의 영향을 받기 쉬워진다.

도 28은 대향전극(COM) 및 화소전극(Pix)과 메모리를 구성하는 캐패시터 소자(C)의 양단전극과의 위치관계를 개략적으로 나타낸 도면이다. 도시한 바와 같이, 대향전극의 전위가 변동하면 그 영향으로 화소전극의 전위도 변동하고, 그에 따라 메모리를 구성하는 캐패시터 소자의 상측전극의 전위도 변동해 버린다.

캐패시터 소자의 상측전극의 전위가 변동하면, 캐패시터 소자에 유지되어 있던 논리가 변화해 버려, 이 변화가 색의 변화로 되어 나타난다. 즉, 색 얼룩 등의 문제의 요인이 된다.

본 발명은 상기한 점을 감안하여 이루어진 것으로, 소비전력을 절감할 수 있는 표시장치를 제공하는 것에 그 목적이 있다.

상기한 바와 같은 목적을 달성하기 위해, 종횡으로 배치된 신호선 및 주사선과, 상기 신호선 및 주사선에 접속되는 복수의 표시화소부를 구비한 표시장치는, 상기 복수의 표시화소부에 화소데이터를 공급하는 표시제어부를 구비하고, 상기 표시화소부는, 대응하는 신호선에 공급되는 아날로그 화소데이터 또는 디지털 화소데이터에 따른 표시를 행하는 복수의 부표시화소와, 대응하는 신호선에 디지털 화소데이터가 공급된 경우에, 그 데이터를 격납하는 복수의 1비트 메모리를 갖추고, 상기 표시제어부는, 신호선에 아날로그 화소데이터를 공급할 경우의 그 데이터의 열과, 디지털 화소데이터를 공급할 경우의 그 데이터의 열을 서로 상위시킨다.

또한, 종횡으로 배치된 신호선 및 주사선과, 상기 신호선 및 주사선에 접속되는 복수의 표시화소부를 갖춘 어레이기판을 구비한 표시장치는, 상기 복수의 표시화소부에 화소데이터를 공급하는 표시제어부를 구비하고, 상기 표시화소부는, 대응하는 신호선에 공급되는 아날로그 화소데이터 또는 디지털 화소데이터에 기초하여 표시를 행하는 복수의 부표시화소와, 대응하는 신호선에 디지털 화소데이터가 공급된 경우에, 그 데이터를 격납하는 복수의 1비트 메모리를 갖추고, 상기 복수의 1비트 메모리의 각각은, 디지털 화소데이터에 따른 전하를 축적하는 캐패시터 소자와, 상기 캐패시터 소자에 전하를 축적할지 안할지를 전환하는 제어트랜지스터를 갖추고, 상기 캐패시터 소자는, 상기 제어트랜지스터에 접속되는 제1전극과, 상기 제1전극에 대향배치되어 접속선 또는 전원선에 접속되는 제2전극을 갖추고, 상기 제2전극은, 상기 제1전극의 윗쪽에, 또 상기 복수의 표시화소부의 화소전극 보다도 아래쪽에 형성된다.

(실시예)

이하, 본 발명에 따른 표시장치에 대해, 도면을 참조하면서 구체적으로 설명한다. 도시되는 각 부분에 대해, 동일 또는 실질적으로 동일한 부분은 동일한 참조부호를 부여하여 설명을 간략화한다.

제1실시예

도 1은, 본 발명에 따른 표시장치의 제1실시예인 액정표시장치의 개략구성을 나타낸 블록도이다. 도 1의 액정표시장치는, 신호선 및 주사선이 종횡으로 배치되어 복수의 화소가 형성된 화소 어레이부(1)와, 신호선을 구동하는 신호선 구동회로(2), 주사선을 구동하는 주사선 구동회로(3), 디스플레이·콘트롤러IC(4), 전원IC(5) 등에 의해 구성되고, 호스트 컴퓨터(6)로부터 공급된 화소데이터의 표시를 행한다.

화소 어레이부(1), 신호선 구동회로(2) 및 주사선 구동회로(3)로 이루어진 액정표시부(7)는, 절연기판 상에 예컨대 폴리실리콘형 TFT를 이용하여 형성되고, 디스플레이·콘트롤러IC(4)와 전원IC(5)는 동일한 절연기판 상에 COG(Chip On Glass)에 의해 실장되어 있다. 더욱이, 디스플레이·콘트롤러IC(4)에 내장된 회로를 절연기판 상에 폴리실리콘형 TFT를 이용하여 형성해도 된다.

신호선 구동회로(2)는, 디스플레이·콘트롤러IC(4)로부터 비디오 버스(L1)를 매개로 공급되는 화소데이터를 샘플링하는 데이터 샘플링회로(11)와, 데이터 샘플링회로(11)에서 샘플링한 데이터를 래치하는 래치회로(12), 래치된 데이터를 아날로그 전압으로 변환하는 D/A컨버터(D/A) 13, D/A(13)의 출력을 증폭하는 증폭기(14), 증폭기(14)의 출력을 신호선으로 분배하는 셀렉터(15), 신호선 구동회 로(2) 내의 각 부의 타이밍 제어를 행하는 타이밍 조정회로(16) 및, 화소 어레이부(1)로의 데이터의 기록 제어를 행하는 메모리 콘트롤러(17)를 갖춘다.

주사선 구동회로(3)는, Y-디코더(21)와, 4개의 게이트 드라이버(22)를 갖춘다. 화소 어레이부(1)는, 예컨대 총 화소수 320(×3)×480이고, 표시영역은 상하로 4분할되며, 각 블록은 320(×3)×120 화소를 갖춘다. 각 블록 내의 주사선은 각각 대응하는 게이트 드라이버(22)를 구동한다. 여기서, (×3)는 적(R), 녹(G) 및, 청(B)의 컬러 도트를 포함하는 것을 나타낸다.

디스플레이·콘트롤러IC(4)는, 입력부(31)와, 룩업 테이블(32; LUT(Look up table)), 메모리 제어부(33), 타이밍 발생기(34), 어드레스 발생기(35), 프레임 메모리(36), 버퍼(37), 데이터 출력부(38) 및, 제어신호 출력부(39)를 갖춘다. 데이터 출력부(38)는 데이터 신호(DATA)와 어드레스 신호(ADRS)를 데이터 샘플링회로(11)에 공급한다. 제어신호 출력부(39)는 클록 신호(XCLK), 수평동기 신호(Hsync), 수직동기 신호(Vsync), 셀렉터(15)의 접속순서를 전환하는 모드 신호(MODE), 도시되지 않은 시프트 레지스터의 출력제어를 하는 신호(SHUT) 등을 타이밍 조정회로(16)에 공급한다.

전원IC(5)는 DC/DC컨버터나 대향전극 구동회로 등을 내장한다. 전원IC(5)는 도시하지 않은 외부전원으로부터 3V의 구동전압(V_DD)과 접지전압(V_SS)의 공급을 받는다.

도 2는 화소 어레이부(1) 내의 1표시화소의 상세구성을 나타낸 회로도이다. 도시한 바와 같이, 1표시화소에는 신호선에 접속되는 화소TFT(41)와, 6개의 부표시화소부(42), 6개의 1비트 메모리(DRAM;43), 이들 DRAM(43)의 리프레쉬(refresh)를 행하는 리프레쉬회로(44) 및, 부표시화소부(42)와 리프레쉬회로(44)간에 접속되는 극성 반전회로(45)를 갖춘다.

각 부표시화소부(42)의 면적비율은 32:16:8:4:2:1이다. 이와 같이, 면적이 다른 6개의 부표시화소부(42)를 설치함으로써, 2⁶=64계조 표시가 실현된다.

부표시화소부(42)와 대향전극간에는 액정층이 봉지되어 액정용량(C1)이 형성되어 있다. 액정층의 재료인 액정은 고속응답의 것은 아니고, 통상의 TN액정이 이용된다. 부표시화소부(42)의 각각은 보조용량(C2)과, 전송용 TFT(46)를 갖춘다.

DRAM(43)은 각각 독출기록 제어트랜지스터(47)와 캐패시터 소자(C3)를 갖춘다. 리프레쉬회로(44)는 직렬접속되는 2개의 인버터(IV1, IV2)와, 초단의 인버터(IV1)의 입력단과 후단의 인버터(IV2)의 출력단간에 접속되는 귀환 TFT(48)를 갖춘다. 초단의 인버터(IV1)의 출력단과 후단의 인버터(IV2)의 입력단자는 극성 반전회로(45)에 접속되어 있다. 리프레쉬회로(44)는 전원전압(Vdd; 5V)과 접지전압(Vss; 0V)을 이용하여, DRAM(43)에 격납되어 있는 데이터를 리프레쉬 한다.

극성 반전회로(45)는 리프레쉬회로(44) 내의 인버터(IV1, IV2)의 어느 쪽이든지 한쪽의 출력을 선택하는 선택트랜지스터(49, 50)를 갖춘다. 이들 선택트랜지스터(49, 50)는 도 1의 메모리 콘트롤러(17)로부터의 극성 제어신호(SPOLA, SPOLB)에 기초하여, 온·오프(ON·OFF) 제어된다.

본 실시예의 액정표시장치는, 면적 계조방식에 의해, 2⁶=64계조의 표시를 행할 수 있고, 또 아날로그 화소데이터에 기초한 표시와 디지털 화소데이터에 기초한 표시를 전환하여 행할 수 있다. 구체적으로는, 동화상을 표시할 경우에는, 아날로그 화소데이터에 기초한 표시를 행하고, 정지화상을 표시할 경우에는, 디지털 화소데이터에 기초한 표시를 행한다.

이하에서는, 아날로그 화소데이터에 의한 기록을 아날로그 기록이라 부르고, 디지털 화소데이터에 의한 기록을 디지털 기록이라 부른다.

아날로그 기록을 행할지, 디지털 기록을 행할지는, 디스플레이·콘트롤러IC(4)가 결정한다. 디스플레이·콘트롤러IC(4)는 호스트 컴퓨터(6)로부터의 프레임 메모리(36)로의 기록을 감시하고 있으며, 일정 기간에 걸쳐 프레임 메모리(36)의 내용이 변화하지 않으면, 정지화상 표시로 판단하여, 다음의 1프레임에서는 디지털 기록을 행한다. 그 후, 디스플레이·콘트롤러IC(4)로부터의 데이터 출력은 정지된다. 프레임 메모리(36)의 내용이 변화하면, 다음의 프레임으로부터 다시 디스플레이·콘트롤러IC(4)로부터의 데이터 출력이 재개되어, 아날로그 기록을 행한다.

정지화상을 표시할 경우, 각 화소의 DRAM(43)에 격납된 데이터에 기초하여 표시 갱신을 행하기 때문에, 신호선 구동회로(2) 등의 주변회로를 구동시킬 필요가 없어, 소비전력의 절감이 도모된다.

종래의 액정표시장치에서는, 디스플레이·콘트롤러IC(4)에 영상데이터 D/A(13)가 입력되지 않을 경우에도, 디스플레이·콘트롤러IC(4)는 항상 1프레임분의 화소데이터를 출력하고 있다. 이에 대해 본 실시예에서는, 각 화소가 메모리를 내장하고 있기 때문에, 디스플레이·콘트롤러IC(4)로부터의 일체의 영상데이터 D/A(13)의 출력을 정지하고, 또 신호선 구동회로(2)의 동작을 정지시켜도, 표시를 계속할 수 있다.

또한, 본 실시예의 액정표시장치는, 표시화면의 일부의 영역만 아날로그 기 록을 행하고, 그 외의 영역은 디지털 기록을 행할 수 있다. 또는, 각 화소 내의 DRAM(43)에 격납된 데이터에 기초하여 화소전극의 극성 반전동작만으로 표시를 계속 유지할 수 있다. 따라서, 표시화면의 부분적인 기록변환이 가능해진다. 이에 의해, 쓸데없이 신호선 구동회로(2) 등을 구동할 필요가 없어져, 소비전력의 감소가 더 도모된다.

본 실시예에서는, 아날로그 기록시와 디지털 기록시에 신호선 구동회로(2)의 동작이 다르게 되어 있다. 도 3은 래치회로(12)와 D/A(DAC;13)의 상세한 접속관계를 나타낸 도면이다. 실제로는, 도 3의 회로가 신호선 6개를 구동하고, 이 회로는 160개 설치되어 있다.

아날로그 기록시에는 1개의 신호선에 공급되는 디지털 화소데이터의 6비트가 각각 6개의 래치회로(12)에서 래치된다. D/A(13)는 이들 6개의 래치회로(12)에서 래치된 6비트분의 데이터를 아날로그 화소전압으로 변환한다. D/A(13)의 후단에 배치되는 멀티플렉서(51)는, D/A(13)로부터 출력된 아날로그 화소전압을 증폭기(14)에 공급한다. 증폭기(14)는 D/A(13)로부터의 아날로그 화소전압을 전류 증폭하고, 셀렉터(15)를 매개로 대응하는 신호선에 공급한다. 셀렉터는 공지의 아날로그 스위치를 이용한다.

한편, 디지털 기록시에는 6개의 신호선에 공급되는 6종류의 디지털 화소데이터의 특정 비트(예컨대, 우선 최초는 최상위비트)가 각각 6개의 래치회로(12)에서 래치된다. 멀티플렉서(51)는 이들 6개의 래치회로(12)에서 래치된 6종류의 데이터를 1종류씩 선택하여 증폭기(14)에 공급한다. 셀렉터(15)는 증폭기(14)의 출력을 대응하는 신호선에 공급한다. 이 동작을 차례로 반복한다. 이와 같이 함으로써, 래치회로를 여분으로 설치할 필요가 생기지 않는다.

다음에, 도 1의 액정표시장치의 동작을 설명한다. 도 4a 및 4b는 아날로그 기록시의 타이밍도, 도 5는 아날로그 기록시의 액정표시장치의 동작을 설명한다.

도 4의 (a)는, 도 5의 사선부에 나타낸 1/4프레임 기간의 동작 타이밍을 나타내고 있다. 도시한 타이밍에서 수평동기 신호(Hsync), 수직동기 신호(Vsync), 데이터 신호(DATA), 공통반전 신호(COM) 및, 제어신호(YSHUT)가 공급되고, 1수평라인마다 차례로 기록이 행해진다. 도 4의 (b)는 2번째의 수평라인(2H)의 상세한 기록 타이밍을 나타내고 있다.

아날로그 기록시에는, 도 4의 (b)에 나타낸 바와 같이, ① 적색의 1수평라인분의 기수 화소데이터(시각 T1~T2), ② 청색의 1수평라인분의 기수 화소데이터(시각 T3~T4), ③ 녹색의 1수평라인분의 우수 화소데이터(시각 T5~T6), ④ 녹색의 1수평라인분의 기수 화소데이터(시각 T7~T8), ⑤ 적색의 1수평라인분의 우수 화소데이터(시각 T9~T10), ⑥ 청색의 1수평라인분의 우수 화소데이터(시각 T11~T12)의 순으로 기록이 행해진다.

상기의 ①~⑥이 기록 종료하면, 다음의 ① 수평라인에 대해, 동일한 처리가 반복된다.

아날로그 기록의 경우, 극성반전 신호(POLA, POLB)가 로우레벨로 되기 위해, 도 2의 극성 반전회로(45) 내의 2개의 선택트랜지스터(49, 50)는 모두 오프로 설정된다. 따라서, DRAM(43)에는 데이터는 기록되지 않는다. 또한, 아날로그 기록시에는, 도 2의 신호(S0~S5)는 항상 하이레벨(high level)로 설정되고, 모든 전송용 TFT(46)가 온으로 설정된다. 이 상태에서, 신호선에 상술한 ①~⑥의 아날로그 화소데이터가 차례로 공급되면, 도 2에 도시된 모든 액정용량(C1)과 보조용량(C2)에 아날로그 화소전압에 따른 전하가 축적되고, 각 색 모두 64계조의 표시가 실현된다.

도 3에 나타낸 바와 같이, 본 실시예의 액정표시장치는, 6개의 신호선에 대해 1개의 비율로 D/A(13)와 증폭기(14)를 갖춘다. 따라서, 아날로그 기록의 경우에는, 증폭기(14)의 후단의 셀렉터(15)는 도 6의 6개의 신호선 ①~⑥의 순으로 선택을 전환한다. 셀렉터(15)의 선택을 전환하는 신호(XSW1~XSW6)의 타이밍은 도 4의 (b)와 같이 된다.

이와 같이, 증폭기(14)의 후단에 셀렉터(15)를 설치함으로써, 증폭기(14)와 D/A(13)컨버터를 복수의 신호선으로 공용할 수 있어, 회로규모의 감소와 소비전력의 절감이 도모된다. 더욱이, 동시에 구동되는 신호선은, R, G, B의 색과 우수에 의해 6의 그룹으로 나누는 예를 설명했지만, 이에 한정되는 것이 아니라, 신호선을 12xN+1, 12xN+2, …, 12xN+12(N=0, 1, …)의 12그룹으로 나누는 등, 다양한 변형이 가능하다.

다음에, 디지털 기록에 대해 설명한다. 도 7의 (a) 및 도 7의 (b)는 디지털 기록시의 타이밍도, 도 8은 디지털 기록시의 액정표시장치의 동작을 설명하는 도면이다.

도 7의 (a)는, 1/4프레임 기간의 타이밍을 나타내고, 그 중 1수평라인의 기록 타이밍이 도 7의 (b)에 나타나 있다.

디지털 기록시에는, 도 7의 (b)에 나타낸 바와 같이, (1) 1수평라인분의 모든 화소데이터의 최상위비트(D5; 시각 T1~T2), (2) 1수평라인분의 모든 화소데이터의 비트(D4; 시각 T3~T4), (3) 1수평라인분의 모든 화소데이터의 비트(D3; 시각 T5~T6), (4) 1수평라인분의 모든 화소데이터의 비트(D2; 시각 T7~T8), (5) 1수평라인분의 모든 화소데이터의 비트(D1; 시각 T9~T10), (6) 1수평라인분의 모든 화소데이터의 비트(D0; 시각 T11~T12)의 순서로 기록이 행해진다.

상기의 (1)~(6)중 어느 것에 있어서도, 도 9에 나타낸 바와 같이, 적색의 기수 화소, 녹색의 기수 화소, 청색의 기수 화소, 적색의 우수 화소, 녹색의 우수 화소 및 청색의 우수 화소의 순으로 기록이 행해진다.

디지털 기록시에는, 도 7의 (b)에 나타낸 바와 같이, 신호(S0)는 항상 하이레벨로 설정되기 때문에, 전송용 TFT(46)는 항상 온상태이다. 이 상태로, 신호(S5~S1)가 차례로 온으로 설정된다.

우선, 신호(S5)가 온으로 설정된다. 이에 의해, 신호 S0 및 S5가 입력되는 전송용 TFT(46)와, 동일하게 신호 SO 및 S5가 입력되는 DRAM(43) 내의 독출기록 제어트랜지스터(47)가 온이 된다. 이 때, 신호선에는 적색 기수 화소데이터의 최상위비트 데이터(D5)가 공급되고, 이 데이터는 대응하는 DRAM(43)에 격납됨과 더불어, 대응하는 부표시화소의 액정용량(C1)에 전하가 축적된다.

이어서, 신호(S5)는 온 그대로이고, 인접하는 신호선에 녹색 기수 화소데이터의 최상위비트 데이터(D5)가 공급된다. 이에 의해, 이 신호선에 대응한 DRAM(43)에 이 데이터가 격납됨과 더불어, 대응하는 부표시화소의 액정용량(C1)에 대응하는 전하가 축적된다.

마찬가지로, 신호(S5)를 온 그대로 하고, 청색의 기수 화소, 적색의 우수 화소, 녹색의 우수 화소 및 청색의 우수 화소의 각 데이터의 최상위비트 데이터(D5)가 선택신호(XSW1~XSW6)에 따라 차례로 대응하는 신호선에 공급된다.

다음에, 신호 S5 대신에 신호 S4가 온으로 설정된다. 이에 의해, 신호 S0 및 S4가 입력되는 전송용 TFT(46)와, 동일하게 신호 SO 및 S4가 입력되는 DRAM(43) 내의 독출기록 제어트랜지스터(47)가 온으로 된다. 이 때, 신호선에는 적색 기수 화소데이터의 비트 데이터(D4)가 공급되고, 이 데이터는 대응하는 DRAM(43)에 격납됨과 더불어, 대응하는 액정용량(C1)에 대응하는 전하가 축적된다.

이어서, 신호(S4)는 온 그대로이고, 녹색의 기수 화소, 청색의 기수 화소, 적색의 우수 화소, 녹색의 우수 화소 및 청색의 우수 화소의 각 데이터의 비트 데이터(D4)가 차례로 대응하는 신호선에 공급된다.

다음에, 마찬가지로 하여, 신호(S3~S1)가 차례로 온으로 설정되고, 화소데이터의 비트 데이터(D3~D1)가 차례로 기록된다.

다음에, 신호(S0)만이 온으로 설정되고, 신호(S0)가 입력되는 DRAM(43)에 최하위비트 데이터(D0)가 기록되고, 또 대응하는 전하가 액정용량(C1)에 축적된다.

상술한 바와 같이, 본 실시예에서는, 아날로그 기록과 디지털 기록에서, 화소데이터의 기록 순서를 변경하고 있다. 그 이유는, 예컨대 디지털 기록시에, 아날로그 기록과 동일한 순서로 기록하면, 전송용 TFT(46)를 빈번하게 온·오프시키지 않으면 안되어, 소비전력이 증가하기 때문이다. 이에 대해, 상술한 수법으로 디지털 기록을 행하면, 디지털 화소데이터의 특정 비트에 대해 모든 색을 연속하여 기록하기 때문에, 그 사이는 전송용 TFT(46)를 온·오프하지 않게 하여, 전송용 TFT(46)의 온·오프 횟수를 감소시킬 수 있어, 소비전력의 절감이 도모된다.

아날로그 기록과 디지털 기록에서의 데이터의 기록 순서를 정리하면 도 10과 같이 된다. 도 10에서는, 동일한 타이밍으로 기록하는 것을 횡방향으로, 다른 타이밍으로 기록하는 것을 종방향으로 기재하고 있다. 예컨대, R1,5는 적색의 1번째의 신호선의 5비트째를 나타내고 있다.

다음에, DRAM(43)에 격납된 데이터의 유지 표시, 즉 정지화상 표시를 행할 경우에 대해 설명한다. 도 11은 정지화상 표시의 타이밍도, 도 12는 정지화상 표시시의 액정표시장치의 동작을 설명하는 도면이다.

정지화상 표시의 경우, 도 12에 나타낸 바와 같이, 신호선 구동회로(2)의 일부, 구체적으로는 데이터 샘플링회로(11), 래치회로(12), D/A(13), 증폭기(14) 및 셀렉터(15)는 동작하지 않는다. 정지화상 표시의 경우, 도 11에 나타낸 바와 같이, 신호(S5~S0)가 차례로 일정 기간씩 하이레벨로 된다. 신호(S5~S0)가 하이레벨중에, 리프레쉬회로(44)가 동작하여 리프레쉬 동작이 행해진다.

도 2를 참조하면서 상세하게 설명하면, 신호(S5)를 하이레벨로 한 상태에서 이 신호선에 대응하는 DRAM(3)의 데이터가 리프레쉬회로(44)에 인도된다. 그리고, 신호(Gr)가 하이레벨로 되면 2개의 인버터(IV1, IV2)가 루프(loop) 상에 접속되고, 이 DRAM(43)을 리프레쉬 한다. 또한, 극성 반전회로(45)를 구성하는 2개의 트랜지스터(49, 50)의 어느 것이든지 한쪽이 온으로 되고, DRAM(43)에 격납되어 있는 데이터 또는 그 반전데이터에 따른 전하가 신호(S5)에 대응하는 액정용량(C1)에 축적된다.

다음에, 신호(S4)를 하이레벨로 한 상태로 이 신호선에 대응하는 DRAM(43)의 데이터가 리프레쉬회로(44)에 인도된다. 그리고, 신호(Gr)가 하이레벨로 되면 2개의 인버터(IV1, IV2)가 루프 상에 접속되고, 상기 DRAM을 리프레쉬 한다. 또한, 극성 반전회로(45)를 구성하는 2개의 트랜지스터의 어느 것이든지 한쪽이 온으로 되고, DRAM(43)에 격납되어 있는 데이터 또는 그 반전데이터에 따른 전하가 신호(S4)에 대응하는 액정용량(C1)에 축적된다.

이와 동일한 동작을 S3, S2, S1, S0로 반복함으로써, 모든 액정용량의 극성 반전이 완료한다.

정지화상 표시는, 도 12에 나타낸 바와 같이, 표시화면을 상하방향으로 4분할한 각 화소블록마다 행해진다. 구체적으로는, 도 11에 나타낸 바와 같이, 우선 1~120라인의 정지화상 표시가 행해진(시각 T1~T2) 후, 121~240라인의 정지화상 표시(시각 T3~T4), 다음에 241~360라인의 정지화상 표시(시각 T5~T6), 최후에 361~480라인의 정지화상 표시(시각 T7~T8)가 행해진다. 여기서, 예컨대, Gr_121~240은 주사선신호 121~240의 귀환 TFT(48)의 게이트 Gr의 제어신호를 나타낸다. 동일하게, S4_121~240은 주사선신호 121~240의 DRAM(43)의 트랜지스터(47)의 게이트 S4의 신호를 나타낸다.

그 후, 다음의 프레임에서는, 공통전압(COM)을 반전시켜, 동일한 처리가 행해진다.

이와 같이, 정지화상 표시의 경우, DRAM(43)에 격납된 데이터를 독출하여 표시처리를 행하기 때문에, 데이터 샘플링회로(11), 래치회로(12), D/A(13), 증폭기(14) 및 셀렉터(15)를 동작하지 않게 하여, 소비전력의 절감이 도모된다.

다음에, 표시화면의 일부의 영역만 아날로그 기록을 행하는 예를 설명한다. 도 13은 이 경우의 타이밍도, 도 14는 일부의 영역만 아날로그 기록을 행할 경우의 액정표시장치의 동작을 설명하는 도면이다. 도 13은, 도 14의 사선부로 나타낸 바와 같이 241~360라인에 대해서만 아날로그 기록을 행하고, 그 외에는 DRAM(43)의 내용을 독출하여 극성 반전동작을 행하는 예를 나타내고 있다.

이 경우, 주사선 구동회로(3)가 241~360라인의 화소 TFT(41)의 게이트를 구동하는 타이밍에 동기시켜 아날로그 기록을 행한다(도 13의 시각 T1~T2). 그 이외의 기간은, 정지화상 표시와 마찬가지로, DRAM(43)에 격납된 데이터를 120라인 단위로 독출하여 액정용량(C1)에 재기록을 행한다.

이와 같이, 본 실시예에서는, 아날로그 기록과 디지털 기록을 전환하여 행하도록 하고, 표시화면의 일부 영역만 아날로그 기록을 행하고, 다른 영역은 디지털 기록을 행하도록 했기 때문에, 신호선 구동회로(2) 내의 D/A(13) 등을 쓸데없이 동작하기 않게 하여, 소비전력의 절감이 도모된다.

더욱이, 본 실시예에서는, 소위 공통 반전구동을 이용하고 있다. 액정재료는 직류전압이 계속 인가되면, 차차 분자가 파손되어, 콘트레스트(contrast) 얼룩이나 자국 등의 표시불량을 일으키는 것이 알려져 있다. 이 대책으로서 액정층에 인가되는 전압의 극성을 소정 주기로 반전시킬 필요가 있고, V라인 반전구동이나 공통 반전구동이 잘 이용된다.

V라인 반전구동이라는 것은, 공통전극을 5V로 고정하고, 신호선에 인가하는 전압을 5.5~9.5V의 정극전압과 4.5~0.5V의 부극전압을 교대로 인가하는 것으로, 즉 신호선마다 정극성과 부극성을 교대로 변경하는 구동방법이다.

공통 반전구동이라는 것은, 공통전극을 0V와 5V에 소정 주기로 구동하고, 신호선에 인가하는 전압을 0.5~4.5V로 하는 구동방법이다. 휴대전화용 액정표시장치나, PDA 등의 휴대정보단말용 디스플레이에서는, 공통 반전구동 등의 신호선에 인가하는 전압범위를 작게하는 구동방법을 이용하는 일이 많다(공통 반전구동은 일예이고, 신호선에 인가하는 전압범위가 작은 구동법이면 다양한 변형이 가능하다). 신호선 구동회로의 소비전력을 가능한한 절감하는 것이 전지의 오래감을 좋게 하는데 유효하기 때문이다.

제2실시예

제2실시예는, DRAM(43)을 구성하는 캐패시터 소자의 양단전압이 화소전극의 전압이나 공통전압의 변동을 받지 않도록 한 것이다.

도 15는 본 발명에 따른 표시장치의 개략구성을 나타낸 블록도이다. 도 15에서는, 도 1과 공통인 구성부분에는 동일한 부호를 붙이고, 이하에서는 상위점을 중심으로 설명한다.

도 15의 액정표시장치는, 도 1의 구성 외에, 공통전압의 파형 정형을 행하는 공통전압 출력회로(61)를 구비하고 있다. 이 공통전압 출력회로(61)는 액정표시부(7)나 디스플레이·콘트롤러IC(4)와는 별개의 IC에 내장된다.

도 16은 공통전압 출력회로(61)의 상세구성을 나타낸 회로도이다. 도시한 바와 같이, 공통전압 출력회로(61)는 디스플레이·콘트롤러IC(4)로부터 공급되는 공통의 전위를 지시하는 신호와 공통전극에 실제로 인가되는 공통전극 구동파형의 상승속도를 조절하는 기준전압(Ref)에 따른 공통전극 구동파형을 출력하는 연산증폭기(62)와 출력회로(63)를 갖춘다. 이 연산증폭기(62)는 트랜지스터쌍(64)과, 전류미러회로(65), 정전류회로(66)를 갖춘다.

정전류회로(66)는 디스플레이·콘트롤러IC(4)로부터의 바이어스(bias)신호에 기초하여, 전류를 가변조정한다. 구체적으로는, 전화면 아날로그 기록시에는, 정전류회로(66)에 흐르는 전류를 많게 한다. 이에 의해, 공통전압 파형은 가파르게 된다. 또한, DRAM(43)의 내용에 기초한 유지표시의 경우는, 정전류회로(66)에 흐르는 전류를 적게한다. 이에 의해, 공통전압 파형은 약화된다.

또한, 공통전압 파형을 둔화시키는 다른 방법으로서, 연산증폭기(62)를 이용하지 않고, 도 30과 같이, 출력회로(63)의 후단에 저항을 삽입하는 방법이다. 대각 2정도의 휴대전화용의 소형 액정표시장치의 경우, 프레임 주파수(①화면분의 데이터 기록을 행하는 주기)를 60Hz로 하면, 저항과, 액정셀의 공통용량과의 곱이 수msec로 되도록 설정하면 된다.

도 17은 제2실시예의 액정표시장치의 단면구조를 나타낸 도면이다. 도 17의 우측에 기재한 파형은 위부터 차례로, 대향기판 상의 공통전극의 전위, 어레이기판 상의 화소전극의 전위, 그리고 어레이기판 상의 DRAM의 상부전극 및 하부전극의 전위파형을 모식적으로 나타낸 것이다. 공통전극의 전위는 소정의 주기로 0V 또는 5V의 값을 교대로 취한다. 화소전극의 전위는 공통전극의 전위 변동에 추종하여 공통전극과 동일한 진폭으로 변동한다. 화소전극은 공통전극과 커플링(용량결합)하고 있기 때문이다. DRAM의 상부전극은 화소 내의 회로에 전원을 공급하는 전원선 또는 접지선 등으로, 화소전극의 전위의 변동에 따라 동일한 진폭으로 변동하는 것은 아니다. 상부전극의 전위는 화소전극의 전위가 변동하는 순간에 약간 변화하지만, 약간의 값으로도 소정 전위로 복귀한다. 상부전극에는 외부전원으로부터 전하가 보충되기 때문이다. DRAM의 하부전극은 격납되어 있는 데이터에 따라 하이레벨 또는 로우레벨을 취하고, 상부전극에 따라 변동하지만, 상부전극이 소정 전위로 복귀함으로써, 하부전극의 전위는 소정의 논리레벨로 복귀한다. 도 17의 액정표시장치는, 제1실시예와 마찬가지로, 각 화소마다 면적비율이 다른 복수의 부표시화소전극과 DRAM(43)을 갖추고, 면적계조 표시를 행한다.

DRAM(43)은, 도 2와 마찬가지로, 독출기록 제어트랜지스터(47)와 캐패시터 소자(C3)로 구성된다. DRAM(43)의 캐패시터 소자(C3)를 구성하는 한쪽의 전극(71a)은 독출기록 제어트랜지스터(47)의 활성층(71b)의 재료와 동일한 폴리실리콘으로 형성되고, 그 상면에 산화실리콘으로 이루어진 절연층(72)을 매개로 다른쪽의 전극(73)이 형성되어 있다. 이 다른쪽의 전극(73)은 접지레벨로 설정된다.

이와 같이, 접지레벨로 설정되는 다른쪽의 전극(73)을 대향전극(76)이나 화소전극(75)에 가까운 측에 배치하는 이유는, 접지레벨로 설정되는 전극의 쪽이 대향전극(74)이나 화소전극(75)의 전위 변동의 영향을 받기 어렵기 때문이다.

독출기록 제어트랜지스터(47)는 유리 등의 절연기판 상에 폴리실리콘을 활성층(71b)으로 하여 형성되어 있고, 활성층(71b)의 상면에는 산화실리콘으로 이루어진 게이트절연막(72)이 형성되며, 그 상면에 MoW합금 등으로 이루어진 게이트전극(74)이 형성되어 있다. 게이트전극(74)의 좌우에는 산화실리콘으로 이루어진 층간절연막을 매개로 소스 및 드레인전극(70a, 70b)이 형성되어 있다. 소스 및 드레인전극(70a, 70b)의 상면에는 아크릴수지 등으로 이루어진 층간절연막(77)이 형성되고, 이 위에 Al로 이루어진 화소전극(75)이 형성되어 있다.

이와 같은 구조의 어레이기판(78)에 대향배치되는 대향기판(79)은 유리기판(80) 상에 적, 청, 녹의 칼라필터(81)가 배치되고, 이 위에 ITO(Indium Tin Oxide) 등의 투명전극으로 이루어진 대향전극(76)이 배치되어 구성되어 있다.

대향전극(76)에 공급되는 공통전압은 극성 반전구동을 위해, 주기적으로 0V 또는 5V로 된다. 공통전압이 0V에서 5V로, 또는 5V에서 0V로 급격하게 변화하면, 그 영향으로 DRAM(43)의 캐패시터 소자의 상측전극(접지전극)의 전압이 변동할 우려가 있다. 전압변동이 너무 크면, DRAM(43)에 접속되는 아날로그 스위치에서 그 전압변동이 누전(leak)되어 버리는 일이 있기 때문이다.

그래서, 본 실시예에서는, 도 15에 나타낸 공통전압 출력회로(61)에 의해, 도 18과 같이 공통전압의 전압파형을 약화시키고 있다. 이에 의해, 캐패시터 소자의 상측전극의 전압변동이 억제되고, 캐패시터 소자의 양단전압도 변동하지 않게 된다. 어느 정도 둔화시키는 가는 표시장치의 화면칫수나 화소수, 액정재료, 상측전극에 전압을 공급하는 전원의 전하 공급능력 등에 의존하여 달리하는데, 대체로 공통 반전시의 상측전극의 전위 변동 피크치가, 리프레쉬회로(44)의 인버터(IV1, IV2)의 노이즈 마진(noise margin) 이하이도록 설계해야 한다. 이 조건에서는, 캐패시터 소자의 양단전압이 잠시 변동했다 하더라도, 리프레쉬회로(44)에 의해 논리레벨을 틀리게 하는 일 없이, DRAM(43)의 기억전압을 리프레쉬할 수 있기 때문이다.

이와 같이, 제2실시예에서는, DRAM(43)의 캐패시터 소자의 접지전극을 대향 전극(76)에 가까운 측에 배치함과 더불어, 대향전극(76)에 공급되는 공통전압의 전압파형을 약화시키도록 했기 때문에, 캐패시터 소자의 양단전압이 대향전극(76)이나 화소전극의 전압변동의 영향을 받기 어려워져, 표시품질이 향상한다.

제3실시예

제3실시예는 디지털 화소데이터의 복수비트로 1개의 부화소를 공용하는 것이다.

도 19는 본 발명에 따른 표시장치의 제3실시예에 있어서의 신호선 구동회로 내의 1화소분의 회로구성을 나타낸 회로도이고, 디지털 화소데이터의 비트수가 6비트이고, 각 화소가 면적비 16:4:1의 3개의 부표시화소를 갖춘 예를 나타내고 있다. 실제로는 도 19의 회로가 RGB의 각 색마다 1개씩 설치되고, 이들 3개의 회로에 1화소가 구성된다. 더욱이, 도 19에서는 신호선 구동회로의 특징적이지 않은 부분은 생략하고 있다.

도 19의 액정표시장치는 디지털 화소데이터의 각 비트에 대응하여 설치되는 6개의 용량 Cd0, Cd1, Cd2, Cd3, Cd4, Cd5와 각 용량에 접속되는 트랜지스터(Q0~Q5)를 갖춘 DRAM(43)과, DRAM(43)에 기억된 디지털 화소데이터를 1비트씩 차례로 유지하는 리프레쉬회로(44), 3개의 부표시화소의 각각에 대응하여 설치되는 3개의 용량소자로 이루어져 리프레쉬회로(44)에 유지된 데이터를 기억하는 부표시화소(용량) Cs1~Cs3으로 이루어진 축적용량부(82), DRAM(43)에 기억된 디지털 화소데이터를 리프레쉬회로(44)에 전송할지 안할지를 전환하는 트랜지스터 Q6~Q10로 이루어진 제1전환부(83), 리프레쉬회로(44)에 유지된 데이터를 축적용량부(82)에 전송할지 안할지를 전환하는 트랜지스터 Q11~Q16으로 이루어진 제2전환부(84), 극성 전환회로(85) 및, 신호선(S) 상의 데이터를 취입할지 안할지를 제어하는 데이터 취입 제어회로(86)를 구비하고 있다.

축적용량부(82)는 DRAM(43)에 기억된 6비트의 디지털 화소데이터를 2회로 나누어 각각 다른 타이밍으로 다른 기간마다 기억하고, 3개의 부표시화소 Cs1~Cs3는 대응하는 축적용량부(82)에 기억된 데이터에 따른 표시를 행한다.

리프레쉬회로(44)는 종속접속된 2개의 인버터(IV1, IV2)와, 후단의 인버터(IV2)의 출력단자와 전단의 인버터(IV1)의 입력단자와의 사이에 접속되는 트랜지스터 스위치(48)를 갖춘다.

도 20은 본 발명에 따른 표시장치의 제3실시예에 있어서의 1화소분의 평면 레이아웃도이다. 도 20에서는 화소전극(G1, G2, G3)을 굵은선으로 나타내고 있다. 도시한 바와 같이, RGB의 각 색마다, 16:4:1의 면적비의 화소전극(G1, G2, G3)이 설치되고, 각 화소전극(G1, G2, G3)은 축적용량부(82)에 접속되어 있다.

도 21은 본 발명에 따른 표시장치의 제3실시예에 있어서의 표시 타이밍도이다. 도시한 바와 같이, 우선 시각(t0~t1)에서는 1프레임분의 디지털 화소데이터를 DRAM(43)에 기억한다.

그 후, 시각(t1~t5)에서는 DRAM(43)에 기억된 디지털 화소데이터에 기초하여 정(正)극성 데이터를 기수비트와 우수비트로 나누어 차례로 축적용량부(82)에 기억한다. 그 후, 시각(t5~t9)에서는, DRAM(43)에 기억한 데이터에 기초하여 부극성 데이터를 기수비트와 우수비트로 나누어 차례로 축적용량부(82)에 기억한다.

이하, 화면에 표시되는 데이터에 변경이 없는 한, 시각(t1~t9)의 처리를 반 복하여 행한다.

이하에서는, 시각(t1~t9)의 처리를 상세히 설명한다. 우선, 시각(t1~t2)에서는, DRAM(43)에 기억된 1프레임분의 디지털 화소데이터중, 기수비트(D5, D3, D1)의 데이터에 대응하는 정극성 데이터를 축적용량부(82)에 기억한다.

그 후, 시각(t2~t3)에서는, 축적용량부(82)에 기억된 데이터를 유지한다. 이 기간은 기수비트(D5, D3, D1)에 따른 표시가 행해진다. 더욱이, 시각(t2~t3)의 기간은, 예컨대 8msec이다.

그 후, 시각(t3~t4)에서는, DRAM(43)에 기억된 1프레임분의 디지털 화소데이터중, 우수비트(D4, D2, D0)의 데이터에 대응하는 정극성 데이터를 축적용량부(82)에 기억한다. 그 후, 시각(t4~t5)에서는, 축적용량부(82)에 기억된 데이터를 유지한다. 이 기간은 우수비트(D4, D2, D0)에 따른 표시가 행해진다. 더욱이, 시각(t4~t5)의 기간은, 예컨대 4msec이다.

그 후, 시각(t5~t7)에서는, 디지털 화소데이터의 기수비트(D5, D3, D1)에 대응하는 부극성 데이터를 축적용량부(82)에 기억하여 표시를 행하고, 시각(t7~t9)에서는, 디지털 화소데이터의 우수비트(D4, D2, D0)에 대응하는 부극성 데이터를 축적용량부(82)에 기억하여 표시를 행한다.

이와 같이, 본 실시예에서는, 1프레임분의 6비트 디지털 화소데이터를 기수비트와 우수비트로 나누고, 전반에는 기수비트의 값에 기초하여 8msec간 표시를 행하고, 후반에는 우수비트의 값에 기초하여 4msec간 표시를 행한다. 1화소 내의 3개의 화소전극의 면적비는 16:4:1 등으로, 전반의 면적×시간은 각각 16×8, 4×8, 1×8로 되고, 후반의 면적×시간은 각각 16×4, 4×4, 1×4로 되며, 이들 계 6조의 비는 차례로, 32:8:2:16:4:1로 된다. 이에 의해, 2⁶=64계조 표시가 실현된다.

도 22는 도 21의 시각(t0~t1)에 행해지는, DRAM(43)으로의 디지털 화소데이터의 기록처리를 나타내는 상세 타이밍도이다. 도 22의 시각(t11~t24)에서는, 1수평라인분의 디지털 화소데이터를 DRAM(43)에 기록하고, 시각(t25~t38)에서는 다음의 1수평라인분의 디지털 화소데이터를 DRAM(43)에 기록한다.

이하에서는, 시각 t11~t24간의 처리를 상세히 기술한다. 시각(t12~t17)에서는, 제어신호(SEL1)가 하이레벨로 되고, 디지털 화소데이터의 기수비트(D1, D3, D5)가 용량(Cd1, Cd3, Cd5)에 각각 기억된다. 보다 상세하게는, 시각(t12~t13)의 경우에, 제1전환부(83) 내의 트랜지스터(Q6, Q7)가 함께 온으로 되고, 신호선에 공급된 5비트째(최상위 비트:MSB)의 디지털 화소데이터가 용량(Cd5)에 기록된다. 그 후, 시각(t14~t15)의 경우에, 제1전환부(83) 내의 트랜지스터(Q8, Q9)가 함께 온으로 되고, 신호선에 공급된 3비트째의 디지털 화소데이터가 용량(Cd3)에 기록된다. 그 후, 시각(t16~t17)의 경우에, 제1전환부(83) 내의 트랜지스터(Q10, Q11)가 함께 온으로 되고, 신호선에 공급된 1비트째(최하위 비트:LSB)의 디지털 화소데이터가 용량(Cd1)에 기록된다.

그 후, 시각(t18~t23)에서는 제어신호(SEL2)가 하이레벨로 되고, 우수비트의 디지털 화소데이터(D0, D2, D4)가 용량(Cd0, Cd2, Cd4)에 각각 기억된다. 보다 상세하게는, 시각(t18~t19)의 경우에, 제1전환부(83) 내의 트랜지스터(Q6, Q7)가 함께 온으로 되고, 신호선에 공급된 4비트째의 디지털 화소데이터가 용량(Cd4)에 기록된다. 그 후, 시각(t20~t21)의 경우에, 제1전환부(83) 내의 트랜지스터(Q8, Q9)가 함께 온으로 되고, 신호선에 공급된 2비트째의 디지털 화소데이터가 용량(Cd2)에 기록된다. 그 후, 시각(t22~t23)의 경우에, 제1전환부(83) 내의 트랜지스터(Q10, Q11)가 함께 온으로 되고, 신호선에 공급된 0비트째의 디지털 화소데이터가 용량(Cd0)에 기록된다.

시각(t25~t38)에서는, 다음의 수평라인에 대해, 시각(t11~t24)과 동일한 처리를 행한다.

도 23은 축적용량부(82)로의 기록동작의 상세한 설명을 나타내는 타이밍도이고, 디지털 화소데이터의 기수비트(D5, D3, D1)를 축적용량부(82)에 기록하는 예를 나타내고 있다. 도 23의 시각(t41)에 있어서, 신호(SEL1)가 하이레벨이고, 신호(LOAD1, LOAD2)가 모두 하이레벨로 되면, 용량(Cd5)에 기억되어 있는 데이터가 리프레쉬회로(44)로 전송된다.

그 후, 시각(t42)으로 되면, 신호(REF)가 하이레벨로 되고, 리프레쉬회로(44) 내의 2개의 인버터(IV1, IV2)가 링크형상으로 접속되고, 리프레쉬회로(44)는 유지동작을 행한다.

그 후, 시각(t43)으로 되면, 신호(POLA)가 하이레벨로 되고, 리프레쉬회로(44) 내의 인버터(IV2)의 출력이 축적용량부(82) 내의 용량(Cs3)에 기록된다(시각 t43~t44).

그 후, 시각(t46)으로 되면, 신호(LOAD1)가 하이레벨로, 신호(LOAD2)가 로우레벨로 되어, 이번에는 DRAM(43) 내의 용량(Cd3)에 기억되어 있는 데이터가 축적용 량부(82) 내의 용량(Cs2)에 기억된다(시각 t48~t49).

그 후, 시각(t51)으로 되면, 신호(LOAD1)가 로우레벨로, 신호(LOAD2)가 하이레벨로 되어, 이번에는 DRAM(43) 내의 용량(Cd1)에 기억되어 있는 데이터가 축적용량부(82) 내의 용량(Cs1)에 기억된다(시각 t53~t54).

이상의 동작이 종료하고, 소정 기간(예컨대, 8msec)이 경과하면, 이번에는 디지털 화소데이터의 우수비트(D4, D2, D0)에 대응하는 데이터가 축적용량부(82)에 기록된다.

도 24는, 1프레임분의 축적용량부(82)로의 기록처리의 상세화를 나타내는 타이밍도이다. 도시한 바와 같이, 도 23과 동일한 처리가 소정 기간(8msec 또는 4msec)을 거쳐 4회로 나누어 행해진다. 구체적으로는, 디지털 화소데이터의 기수비트(D5, D3, D1)에 대응하는 정극성 데이터가 축적용량부(82)에 기억되고(시각 t61~t62), 8msec 경과후에, 디지털 화소데이터의 우수비트(D4, D2, D0)에 대응하는 정극성 데이터가 축적용량부(82)에 기억된다(시각 t63~t64). 그 후, 4msec후에, 디지털 화소데이터의 기수비트(D5, D3, D1)에 대응하는 부극성 데이터가 축적용량부(82)에 기억되고(시각 t65~t66), 8msec 경과후에, 디지털 화소데이터의 우수비트(D4, D2, D0)에 대응하는 부극성 데이터가 축적용량부(82)에 기억된다(시각 t67~t68).

이와 같이, 제3실시예에서는, 디지털 화소데이터를 기수비트와 우수비트로 나누고, 타이밍을 바꾸어 동일한 축적용량부(82)에 기억하도록 했기 때문에, 축적용량부(82) 내의 용량의 수가 DRAM(43) 내의 용량의 수의 1/2정도가 된다. 따라 서, 용량의 수와 제2전환부(84) 내의 아날로그 스위치의 수를 감소시킬 수 있다.

또한, DRAM(43)으로부터 리프레쉬회로(44)로의 데이터 전송을 전환제어하는 제1전환부(83)와, 리프레쉬회로(44)로부터 축적용량부(82)로의 데이터 전송을 전환제어하는 제2전환부(84)를 공통의 제어신호(LOAD1, LOAD2)로 전환제어하도록 했기 때문에, 배선수를 감소시킬 수 있다. 이들의 효과에 의해, 본 실시예에 의하면, 면적을 그만큼 증가하지 않고 1화소당 면적계조의 비트수를 증가할 수 있어, 고계조 표시를 실현할 수 있다.

상술한 제3실시예의 설명에서는, 디지털 화소데이터에 기초하여 표시를 행하는 예를 설명했지만, 도 19의 회로를 이용하면, 아날로그 계조 전압에 기초한 표시도 가능하다. 이 경우의 타이밍도는 도 25와 같이 된다.

도 25의 경우, 신호선에 공급되는 아날로그 계조 전압을 직접, 축적용량부(82)에 기록한다. 즉, DRAM(43)과 제1전환부(83)는 사용하지 않는다.

도 25의 시각(t71~78)간에 1수평라인분의 표시가 행해지고, 시각(t79~80)간에 다음의 수평라인분의 표시가 행해진다.

이하에서는, 시각(t71~78)의 표시동작을 상세하게 설명한다. 우선, 시각(t72~73)에서는, 제어신호(LOAD1, LOAD2)가 함께 하이레벨로 되고, 신호선으로부터 공급된 아날로그 계조 전압에 따른 데이터가 축적용량부(82) 내의 용량(Cs3)에 축적된다.

다음에, 시각(t74~t75)에서는, 신호(LOAD1)가 하이레벨로, 신호(LOAD2)가 로우레벨로 되어, 신호선으로부터 공급된 아날로그 계조 전압에 따른 데이터가 축적 용량부(82) 내의 용량(Cs2)에 축적된다.

다음에, 시각(t76~t77)에서는, 신호(LOAD1)가 로우레벨로, 신호(LOAD2)가 하이레벨로 되어, 신호선으로부터 공급된 아날로그 계조 전압에 따른 데이터가 축적용량부(82) 내의 용량(Cs1)에 축적된다.

이와 같이, 아날로그 기록을 행할 경우는, 동일한 아날로그 계조 전압에 기초하여 3개의 용량(Cs3, Cs2, Cs1)으로의 기록을 행한다. 아날로그 기록은, DRAM(43)도 제1전환부(83)도 사용하지 않기 때문에, 상술한 디지털 기록 보다도 동작이 단순하고, 동화상 표시 등과 같이 고속으로 화면을 전환할 필요가 있을 경우에 적합하다.

본 실시예에서는, 시분할을 2로 하고, 화소부의 분할을 3으로 하며, 이들 조합에 의해 6비트의 계조 표시를 행하는 예를 나타냈지만, 시분할의 수와 화소부의 분할은 이에 한정되지 않는다. 예컨대, 시분할을 3으로 하고, 화소부의 분할을 2로 하는 다른 예도 가능하다. 그 경우는, 시분할을 16:4:1의 비로 하고, 화소부의 분할을 2:1로 하면 된다. 요점은, 면적×시간의 곱이 2ⁿ(n=0,1,…,5)으로 되면, 동일한 계조 표시가 가능해진다.

본 실시예에서는, 2개의 시분할의 기간을 8msec 및 4msec로 했지만, 시간의 길이는 이에 한정되지 않는다. 6msec 및 3msec 등으로 하는 것도 가능하다. 소비전력을 절감하기 위해서는, 가능한한 이 시간을 길게하는 것이 유효한데, 지나치게 길게하면 액정에 대한 실효전압이 열화함으로써, 플리커(flicker; 표시의 깜박 임)이 발생하여 시인성을 손상시킬 우려가 있다. 따라서, 시간은 플리커가 시인되지 않는 범위에서 가능한한 길게 설정하는 것이 바람직하다.

본 실시예에서는, 공통전극의 전위를 소정 주기로 반전시킬 경우에, 화소전극이 커플링에 의해 전위 변동하고, 화소전극 하부에 설치하는 DRAM의 논리레벨을 정상으로 유지할 수 있는지 없는지를 상세하게 설명했지만, 공통전극의 전위를 일정 전압으로 유지하는 구동방법에 있어서도, DRAM이 하이 임피던스 상태(전하가 공급되지 않는 상태)에 있는 기간에 화소전위가 극성 반전 등에 의해 변동할 경우의 DRAM의 논리레벨을 정상으로 유지하는데 유효하다.

제4실시예

상술한 제1~3실시예에서는, 본 발명을 액정표시장치에 적용한 예를 설명했지만, 본 발명은 EL(Electro luminescence) 표시장치에도 적용 가능하다.

도 26은 본 발명에 따른 표시장치의 제4실시예에 있어서의 신호선 구동회로 내의 1화소분의 회로구성을 나타낸 회로도이다. 도 26의 표시장치는 EL표시장치이고, 디지털 회소데이터의 비트수가 1비트이며, 각 화소가 RGB의 각 색마다 면적비 16:4:1의 3개의 부표시 EL발광부를 갖춘 예를 나타내고 있다.

도 26의 EL표시장치는 도 19와 동일한 구성의 DRAM(43), 리프레쉬회로(44), 축적용량부(82), 제1전환부(83), 제2전환부(84) 및 데이터 취입 제어회로(86)를 구비하고 있다.

EL표시장치에서는 극성 반전구동을 행할 필요는 없기 때문에, 극성 반전회로는 갖추지 않는다.

축적용량부(82)의 각각에는 점등 제어TFT(87)의 게이트단자가 접속되고, 이 TFT(87)의 드레인단자에는 EL표시소자(88)가 접속되며, 소수단자에는 전원선(DVDD)이 접속되어 있다.

점등 제어TFT(87)가 온상태일 경우에, 전원선(DVDD)이 하이레벨 전압으로 되면, EL표시소자(88)는 점등한다. 전원선(DVDD)이 하이레벨 전압이어도, 점등 제어TFT(87)가 오프상태이면 EL표시소자(88)는 점등하지 않는다.

도 27은 도 26의 EL표시장치의 구동 타이밍을 나타낸 도면이다. 도 21과 대비하면 알 수 있는 바와 같이, 본 실시예는 극성 반전구동을 행하지 않기 때문에, 도 21 보다도 타이밍 제어가 용이하다.

우선, 시각(t0~t1)에서는, 1프레임분의 디지털 화소데이터를 DRAM(43)에 기억한다. 그 후, 시각(t1~t5)에서는, DRAM(43)에 기억된 디지털 화소데이터에 기초하여 기수비트와 우수비트로 나누어 차례로 축적용량부(82)에 기억한다. 그 후, 시각(t1~t5)의 처리를 반복한다.

디지털 화소데이터의 기수비트에 기초하여 EL표시소자(88)를 구동하는 기간(시각 t2~t3=8msec)은, 우수비트에 기초하여 EL표시소자(88)를 구동하는 기간(시각 t4~t5=4msec)의 2배의 길이이기 때문에, 시각(t2~t3)의 면적×시간은 각각 16×8, 4×8, 1×8로 되고, 시각 t4~t5의 면적×시간은 각각 16×4, 4×4, 1×4로 되며, 이들 계 6조의 비는 차례로 32:8:2:16:4:1로 된다. 이에 의해, 2⁶=64계조 표시가 실현된다.

이와 같이, 본 발명을 EL표시장치에 적용한 경우에도, 디지털 화소데이터의 비트수 n의 1/2의 수의 축적용량부(82)와 EL표시소자(88)에서 2ⁿ계조 표시가 가능해져, 화소의 구성을 간단화 할 수 있다.

본 실시예에서는, 전원선 DVDD가 H레벨로 되는 기간을 8msec 및 4msec로 했지만, 이 시간의 길이는 이에 한정되지 않는다. 소비전력의 관점으로부터는, 이 시간의 길이는 길수록 저소비전력으로 되는 것으로 생각된다.

한편, DRAM의 리프레쉬의 관점으로부터는, 지나치게 시간을 길게하면, 하나의 DRAM이 리프레쉬되는 시간 간격이 지나치게 길어지고, DRAM의 전압레벨이 심하게 열화되어, 리프레쉬회로에서 보정하지 못하는 레벨로 열화해 버리는 올바른 점등제어가 불가능해질 우려가 있다. DRAM의 전압레벨의 열화는, 전환스위치의 누설전류가 작을수록 완화된다. 점등기간의 길이는 이들 관점 때문에 최적화 되어야 한다.

본 실시예에서는, 리프레쉬회로로서 2개의 인버터를 루프상태로 접속하여 구성하는 것을 이용했지만, 리프레쉬회로의 구성은 이에 한정되지 않는다. 첫번째로, DRAM(43)의 논리레벨을 보정할 수 있고, 두번째로 점등 제어TFT(87)에 충분한 온·오프 전압을 공급할 수 있는 구성이면 된다. 예컨대, DRAM(43)의 논리레벨 보정은 0V 또는 5V로 행하고, 그 외 상기 축적용량으로의 점등 제어전압 공급은 -2V 또는 8V로 행하도록 해도 된다. 이 구성은, 도 26의 리프레쉬회로(44)와 전환회로(84)의 사이에 임의의 구성의 레벨 시프터(level shifter)를 삽입하여 배치하면 된다.

또한, 본 실시예에 있어서도, 시분할의 수와 점등부의 분할수는 특별히 한정되지 않는다.

본 실시예에서는, 면적×시간의 곱이 2ⁿ(n=0,1,…,5)으로 되도록 설명했지만, 실제의 EL소자의 특성에 따라서는 인간의 눈이 느끼는 쪽에 대응시키기 때문에, 2ⁿ에서 약간 어긋난 값으로 하는 것과 같은 보정도 유효한 것으로 생각된다. 면적, 시간, DVDD 전압레벨을 색에 따라 약간 보정해도 된다.

이상의 제1~4실시예에 나타낸 바와 같이 구성된 표시장치는, 정지화상을 표시하기 위해, 1화면분의 데이터를 각 화소의 메모리에 기록한 후에는, 신호선 구동회로를 정지할 수 있는 소비전력을 대폭 절약할 수 있다. 화소 내에서의 표시제어 동작은, 신호선 구동회로를 동작시키는 것에 비해, 충분히 작기 때문이다.

이상 설명한 바와 같이 본 발명에 의하면, 소비전력을 절감할 수 있는 표시장치를 제공할 수 있다.

Claims

종횡으로 배치된 신호선 및 주사선과, 상기 신호선 및 주사선에 접속되는 복수의 표시화소부를 구비한 표시장치에 있어서,

상기 복수의 표시화소부로 화소데이터를 공급하는 표시제어부를 구비하되,

상기 표시화소부는,

대응하는 신호선으로 공급되는 아날로그 화소데이터 또는 디지털 화소데이터에 따른 표시를 수행하는 복수의 부표시화소와,

대응하는 신호선으로 디지털 화소데이터가 공급된 경우에, 그 데이터를 격납하는 복수의 1비트 메모리를 갖추고,

상기 표시제어부는, 신호선으로 아날로그 화소데이터를 공급할 경우, 그 화소데이터를 색마다 구분하여 차례로 대응하는 신호선으로 공급하고, 신호선으로 디지털 화소데이터를 공급할 경우, 그 화소데이터를 비트마다 대응하는 신호선으로 공급하는 것을 특징으로 하는 표시장치.
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제1항에 있어서, 상기 표시제어부는,

디지털 화소데이터를 래치하는 복수의 래치부와,

상기 복수의 래치부에서 래치된 데이터를 아날로그 화소데이터로 변환하는 D/A컨버터,

상기 복수의 래치부 출력의 어느 것이든지, 또는 상기 D/A컨버터의 출력을 선택하는 멀티플렉서,

상기 멀티플렉서의 출력을 전류증폭하는 증폭기 및,

상기 증폭기의 출력을 대응하는 신호선에 공급하는 셀렉터를 갖춘 것을 특징으로 하는 표시장치.
제4항에 있어서, 상기 복수의 래치부는, 상기 아날로그 화소데이터에 기초하여 상기 복수의 부표시화소에 표시를 행할 경우에는, 1개의 신호선에 공급되는 아날로그 화소데이터에 대응하는 디지털 화소데이터의 모든 비트를 동시에 래치하고,

상기 멀티플렉서는 상기 D/A컨버터로부터 출력된 아날로그 화소데이터를 선택하여 상기 증폭기에 공급하는 것을 특징으로 하는 표시장치.
제4항에 있어서, 상기 복수의 래치부는, 상기 디지털 화소데이터에 기초하여 상기 복수의 부표시화소에 표시를 행할 경우에는, 다른 복수의 신호선에 대응하는 복수의 디지털 화소데이터의 특정 비트를 각각 래치하고,

상기 멀티플렉서는 상기 복수의 래치부에서 래치된 디지털 화소데이터를 차례로 선택하여 상기 증폭기에 공급하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 표시화소부는 상기 복수의 1비트 메모리에 격납된 데이터의 리프레쉬 동작을 행하는 리프레쉬부를 갖추고,

상기 표시화소부는, 표시화면의 화상에 변경이 없을 경우에는, 상기 복수의 1비트 메모리에 격납되어 있는 데이터를 독출하여 상기 복수의 부표시화소의 표시를 행함과 더불어, 상기 리프레쉬부에 의해 주기적으로 상기 복수의 1비트 메모리를 리프레쉬하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 표시제어부는, 표시화면에 표시되는 화상의 일부에만 변경이 있을 경우에는, 변경이 있는 부분을 포함하는 부분적인 상기 아날로그 화소데이터를 대응하는 신호선에 공급하고,

상기 표시화소부는, 상기 부분적인 아날로그 화소데이터에 기초하여 대응하는 상기 복수의 부표시화소의 표시를 갱신하고, 그 외의 표시영역에 대해서는, 상기 복수의 1비트 메모리에 격납되어 있는 데이터에 기초하여 상기 복수의 부표시화소의 표시를 행하는 것을 특징으로 하는 표시장치.
종횡으로 배치된 신호선 및 주사선과, 상기 신호선 및 주사선에 접속되는 복수의 표시화소부를 갖춘 어레이기판을 구비한 표시장치에 있어서,

상기 복수의 표시화소부에 화소데이터를 공급하는 표시제어부를 갖추고,

상기 표시화소부는,

대응하는 신호선에 공급되는 아날로그 화소데이터 또는 디지털 화소데이터에 기초하여 표시를 행하는 복수의 부표시화소와,

대응하는 신호선에 디지털 화소데이터가 공급된 경우에, 그 데이터를 격납하는 1비트 메모리를 갖추고,

상기 1비트 메모리는,

디지털 화소데이터에 따른 전하를 축적하는 캐패시터 소자와,

상기 캐패시터 소자에 전하를 축적할지 안할지를 전환하는 제어트랜지스터를 갖추고,

상기 캐패시터 소자는,

상기 제어트랜지스터에 접속되는 제1전극과,

상기 제1전극에 대향배치되어 접지선 또는 전원선에 접속되는 제2전극을 갖추고,

상기 제2전극은 상기 제1전극의 윗쪽에, 또 상기 복수의 표시화소부의 화소전극 보다 아래쪽에 형성되는 것을 특징으로 하는 표시장치.
제9항에 있어서, 상기 어레이기판에 대향배치되는 대향전극에 공급되는 공통전압의 전압파형을 약화시키는 공통전압 출력회로를 구비한 것을 특징으로 하는 표시장치.
디지털 화소데이터를 소정 순서로 출력하는 디스플레이·콘트롤러와, 이 디스플레이·콘트롤러로부터 출력된 디지털 화소데이터에 따른 표시를 행하는 표시장치를 구비한 표시시스템에 있어서,

상기 표시장치는,

복수의 화소블록과,

각 화소블록마다 설치되고, 신호선으로부터 공급되는 디지털 화소데이터를 격납하는 화소기억부 및,

각 화소블록마다 설치되고, 신호선에 공급되는 아날로그 화소데이터에 따른 표시를 행할지, 대응하는 상기 화소기억부에 기억되어 있는 디지털 화소데이터에 따른 표시를 행할지를 선택하는 표시선택부를 갖추고,

상기 디스플레이·콘트롤러는, 상기 표시장치가 신호선에 공급되는 아날로그 화소데이터에 따른 표시를 행할 경우와, 상기 화소기억부에 기억되어 있는 디지털 화소데이터에 따른 표시를 행할 경우에, 서로 다른 순서로 상기 디지털 화소데이터를 출력하는 것을 특징으로 하는 표시시스템.
종횡으로 배치된 신호선 및 주사선과,

상기 신호선 및 주사선에 접속되는 복수의 표시화소부 및,

상기 복수의 표시화소부에 화소데이터를 공급하는 표시제어부를 구비하고,

상기 표시화소부는, 대응하는 신호선에 공급되는 m×n(m,n은 1 이상의 정수)비트의 디지털 화소데이터에 따른 표시를 행하는 n개의 부표시화소를 갖추고,

상기 표시제어부는,

m×n개의 용량소자로 이루어지고, m×n비트의 디지털 화소데이터를 기억하는 화소기억부와,

상기 화소기억부에 기억된 m×n비트의 디지털 화소데이터를 1비트씩 차례로 유지하는 유지회로 및,

상기 n개의 부표시화소의 각각에 대응하여 설치되는 n개의 용량소자로 이루어지고 상기 유지회로에 유지된 데이터를 기억하는 축적용량부를 갖추고,

상기 축적용량부는, 상기 화소기억부에 기억된 상기 m×n비트의 디지털 화소데이터에 대응하는 데이터를 m회로 나누어 각각 다른 타이밍으로 다른 기간마다 유지하는 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 표시제어부는, 1프레임분의 디지털 화소데이터를 상기 화소기억부에 기억한 후, 상기 m×n비트의 디지털 화소데이터중 n비트를 1비트씩 차례로 상기 유지회로에 유지시킨 후에 제1전압극성으로 상기 축적용량부에 기억하고, 그 후 나머지의 n비트를 1비트씩 차례로 상기 유지회로에 유지시킨 후에 상기 제1전압극성으로 상기 축적용량부에 기억하고, 그 후 상기 m×n비트의 디지털 화소데이터중 n비트를 1비트씩 차례로 상기 유지회로에 유지시킨 후에 제2전압극성으로 상기 축적용량부에 기억하고, 그 후 나머지의 n비트를 1비트씩 차례로 상기 유지회로에 유지시킨 후에 상기 제2전압극성으로 상기 축적용량부에 기억하는 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 n개의 부표시화소는, n개의 EL(Electro luminescence)소자이고,

상기 표시제어부는, 상기 n개의 EL소자 각각의 점등을 제어하는 n개의 점등 제어트랜지스터를 갖추고,

상기 n개의 점등 제어트랜지스터 각각은, 상기 축적용량부의 대응하는 용량소자의 축적전하에 기초하여 온·오프하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 표시제어부는, 1프레임분의 디지털 화소데이터를 상기 화소기억부에 기억한 후, 상기 m×n비트의 디지털 화소데이터중 n비트를 1비트씩 차례로 상기 유지회로에 유지시킨 후에 상기 축적용량부에 기억하고, 그 후 나머지의 n비트를 1비트씩 차례로 상기 유지회로에 유지시킨 후에 상기 축적용량부에 기억하는 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 표시제어부는, 상기 m×n비트의 디지털 화소데이터 중, 기수비트 및 우수비트를 각각 조로 하고, 각 조마다 1비트씩 차례로 상기 화소기억부로부터 독출하여 상기 유지회로에 유지시킨 후, 상기 축적용량부에 기억하는 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 표시제어부는,

상기 화소기억부에 기억된 디지털 화소데이터를 상기 유지회로에 전송할지 안할지를 전환하는 제1전환부와,

상기 유지회로에 유지된 데이터를 상기 축적용량에 전송할지 안할지를 전환하는 제2전환부를 갖춘 것을 특징으로 하는 표시장치.
제17항에 있어서, 상기 제1전환부는, 상기 m×n비트의 디지털 화소데이터중 n비트를 1비트씩 차례로 상기 유지회로에 전송한 후, 나모지의 n비트를 1비트씩 차례로 상기 유지회로에 전송하고,

상기 제2전환부는, 상기 유지회로에 유지된 데이터를 상기 축적용량부 내의 상기 n개의 용량소자의 각각에 차례로 전송하는 것을 특징으로 하는 표시장치.
제18항에 있어서, 상기 제1전환부는, 상기 m×n비트의 디지털 화소데이터중 기수비트 및 우수비트의 한쪽을 1비트씩 차례로 상기 유지회로에 전송한 후, 기수비트 및 우수비트의 다른쪽을 1비트씩 차례로 상기 유지회로에 전송하는 것을 특징으로 하는 표시장치.
제17항에 있어서, 상기 제1 및 제2전환부는, 각각 n개의 아날로그 스위치를 갖추고,

상기 아날로그 스위치는, 공통의 제어신호에 따라 온·오프 제어되는 것을 특징으로 하는 표시장치.
제17항에 있어서, 상기 유지회로는,

종속접속된 2개의 인버터와,

초단의 인버터의 입력단자와 후단의 인버터의 출력단자를 도통시킬지 안할지를 전환제어하는 스위치를 갖추고,

상기 스위치를 오프하여 상기 초단의 인버터의 입력단자와 상기 후단의 인버터의 출력단자와의 접속경로를 차단한 상태로, 상기 화소기억부에 기억된 디지털 화소데이터를 상기 제1전환부를 매개로 상기 초단의 인버터에 입력하고, 그 후에 상기 스위치를 온한 상태에서 상기 초단 또는 후단의 인버터의 출력을 상기 제2전환부를 매개로 상기 축적용량부로 전송하는 것을 특징으로 하는 표시장치.
종횡으로 배치된 신호선 및 주사선과,

상기 신호선 및 주사선에 접속되는 복수의 표시화소부 및,

상기 복수의 표시화소부에 화소데이터를 공급하는 표시제어부를 구비하고,

상기 표시화소부는,

대응하는 신호선에 공급되는 디지털 화소데이터에 따른 표시를 행하는 n(n은 1 이상의 정수)개의 EL소자와,

상기 n개의 EL소자 각각의 점등을 제어하는 n개의 점등 제어트랜지스터,

상기 n개의 점등 제어트랜지스터 각각의 온·오프를 제어하는 n개의 1비트 메모리 및,

m(m은 n보다 큰 정수)비트의 디지털 화소데이터를 1비트씩 유지하는 유지회로를 구비하고,

상기 n개의 1비트 메모리는, 상기 m비트의 디지털 화소데이터를 복수회로 나누어 각각 다른 타이밍으로 다른 기간마다 유지하는 것을 트징으로 하는 표시장치.
종횡으로 배치된 신호선 및 주사선과,

상기 신호선 및 주사선에 접속되는 복수의 표시화소부 및,

상기 복수의 표시화소부에 화소데이터를 공급하는 표시제어부를 구비하고,

상기 표시화소부는, 대응하는 신호선에 공급되는 2n(n은 1 이상의 정수)비트의 디지털 화소데이터에 따른 표시를 행하는 n개의 부표시화소를 갖추고,

상기 표시제어부는,

2n개의 용량소자로 이루어지고, 2n비트의 디지털 화소데이터를 기억하는 화소기억부와,

상기 화소기억부에 기억된 2n비트의 디지털 화소데이터를 1비트씩 차례로 유지하는 유지회로 및,

상기 n개의 부표시화소의 각각에 대응하여 설치되는 n개의 용량소자로 이루어지고 상기 유지회로에 유지된 데이터를 기억하는 축적용량부를 갖춘 표시장치의 구동방법에 있어서,

1프레임분의 디지털 화소데이터를 상기 화소기억부에 기억한 후, 상기 2n비트의 디지털 화소데이터중 n비트를 1비트씩 차례로 상기 유지회로에 유지시킨 후에 제1전압극성으로 상기 축적용량부에 기억하고,

나머지의 n비트를 1비트씩 차례로 상기 유지회로에 유지시킨 후에 상기 제1전압극성으로 상기 축적용량부에 기억하고,

상기 2n비트의 디지털 화소데이터중 n비트를 1비트씩 차례로 상기 유지회로에 유지시킨 후에 제2전압극성으로 상기 축적용량부에 기억하며,

나머지의 n비트를 1비트씩 차례로 상기 유지회로에 유지시킨 후에 상기 제2전압극성으로 상기 축적용량부에 기억하는 것을 특징으로 하는 표시장치의 구동방법.