WO2014010313A1

WO2014010313A1 - 表示装置および表示方法

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Publication number: WO2014010313A1
Application number: PCT/JP2013/064191
Authority: WO
Inventors: 前田　和宏; 陽介中川
Original assignee: シャープ株式会社
Priority date: 2012-07-09
Filing date: 2013-05-22
Publication date: 2014-01-16
Also published as: US20150145842A1; US9514697B2

Abstract

　表示制御回路（２００）に備えられる走査順序算出部（２３）は、同一の表示内容である複数の行が存在する場合にはそれらの走査信号線が同時に選択されるようにアドレスを順に決定する。走査順序設定部（２４）は、当該順序で走査信号線が選択されるようアドレス出力部（２６）を制御し、出力用フレームメモリ（２２）から出力されるデジタル画像信号ＤＶを制御する。ここで同時に選択される行の分だけ映像信号線の電位変動回数が減少するので、映像信号線を駆動するための消費電力が低減される。

Description

表示装置および表示方法

　本発明は、表示装置に関するものであり、更に詳しくは、順次の走査とは異なる走査が行われるアクティブマトリクス型の表示装置および表示方法に関する。

　近年の液晶表示装置は、画面の高精細化が進み、映像信号線および走査信号線の数が増加している。そのため、これらの信号線を駆動するのに必要な電力も大きくなっている。また、走査信号線１本あたりの選択時間が短くなるため、十分な選択時間を確保するために、１フレーム期間内にいずれの走査信号線も選択されない休止期間を設けることが困難となっている。このため、休止期間を設けることによる消費電力の削減も困難となってきている。

　そこで、日本特開２００５－２６５８６９号公報には、直前の（フレーム期間における）表示状態とは異なる表示状態に変化する画素に対応する画素形成部を選択する走査信号線に対してのみリセット信号を与える液晶表示装置の構成が開示されている。この構成では、表示状態が変化しない画素に対してはリセット信号が与えられないので、消費電力を削減することができる。

日本特開２００５－２６５８６９号公報

　ここで、上記日本特開２００５－２６５８６９号公報では、連続する２フレーム期間において表示状態の変化しない画素は、具体的には当該画素を表示するための画素形成部に対して与えられる電圧が変化していないものを指している。しかし、通常の液晶表示装置では、少なくともフレーム単位で画素形成部に対する印加電圧の極性を反転させるよう駆動するため、極性反転の前後で画素形成部に対して与えられる電圧が変化しない限定的な場合にのみ消費電力を削減することができる。したがって、上記従来の構成では、全体として十分に消費電力を削減することができるとは言えない。

　そこで本発明は、１つの画像を表示するための１つのフレーム期間内での各画素形成部に対する印加電圧の変化に着目することにより、消費電力を削減することができる表示装置および表示方法を提供することを目的とする。

　本発明の第１の局面は、複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部により画像を表示する表示装置であって、
　前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動回路と、
　前記複数の映像信号線に印加されるべき各電位が映像信号線毎に一致する走査信号線のうち、少なくとも２つが同時に選択されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定回路と、
　前記走査順序決定回路により決定される順番に基づき、前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備えることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記走査順序決定回路は、前記各電位が映像信号線毎に一致する走査信号線のうち、当該走査信号線の数が所定の閾値を超える場合、前記閾値と同数が同時に選択されるように、前記複数の走査信号線における選択の順番を決定することを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記走査順序決定回路は、前記各電位が映像信号線毎に一致する走査信号線のうち、当該走査信号線の数が所定の閾値を超える場合、前記閾値と同数が同時に選択され、直後の順番で、選択されなかった残りのうち前記閾値と同数までが同時に選択されるように、前記複数の走査信号線における選択の順番を決定することを特徴とする。

　本発明の第４の局面は、本発明の第１の局面において、
　前記走査順序決定回路は、前記各電位が映像信号線毎に一致する走査信号線が同時に選択されるように、前記複数の走査信号線における選択の順番を決定するとともに、同時に選択される走査信号線の数が多いほど当該選択される走査信号線の選択期間が長くなるように、かつ対応する走査信号線の選択期間を１つの走査信号線が選択される期間より長くなるように設定することを特徴とする。

　本発明の第５の局面は、本発明の第１の局面において、
　前記走査順序決定回路は、前記走査信号線駆動回路によって選択される走査信号線が切り替わる毎に生じる前記複数の映像信号線の少なくとも一部のそれぞれにおける電位変動量の絶対値を積算した値が最も小さくなるよう、前記順番の少なくとも一部を決定することを特徴とする。

　本発明の第６の局面は、本発明の第５の局面において、
　前記走査順序決定回路は、次に選択されると前記電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定し、当該走査信号線が選択された後に続いて選択されると前記電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定することを特徴とする。

　本発明の第７の局面は、本発明の第５の局面において、
　前記走査順序決定回路は、前記画像信号に含まれる階調データであって前記複数の映像信号線に与えられるべき電位を示すデジタル階調データのうち、所定数の上位ビットに基づき、前記積算値を算出することを特徴とする。

　本発明の第８の局面は、本発明の第５の局面において、
　前記走査順序決定回路は、前記複数の映像信号線のうち２以上の所定の整数倍毎の映像信号線のそれぞれにおける電位変動量の絶対値を積算することを特徴とする。

　本発明の第９の局面は、本発明の第５の局面において、
　前記走査順序決定回路は、前記順番を決定した後、前記画像の変化が検出される時点まで決定された順番を固定することを特徴とする。

　本発明の第１０の局面は、本発明の第１の局面において、
　前記走査信号線駆動回路は、アドレスデコーダを含み、
　前記走査順序決定回路は、前記アドレスデコーダに対して、前記順序に応じたアドレスを与えることを特徴とする。

　本発明の第１１の局面は、本発明の第１０の局面において、
　前記走査信号線駆動回路は、前記アドレスデコーダから出力される信号を受け取るとともに、所定の制御信号がアクティブである場合、対応する走査信号線を選択する信号を出力するステートレジスタをさらに含み、
　前記走査順序決定回路は、前記ステートレジスタに対して、前記制御信号を与えることを特徴とする。

　本発明の第１２の局面は、本発明の第１０の局面において、
　前記走査信号線駆動回路は、
　　前記アドレスデコーダから出力される信号を受け取るとともに、所定の第１の制御信号がアクティブである場合、前記アドレスデコーダから出力される信号の状態に応じた信号を出力する第１のステートレジスタと、
　　前記第１のステートレジスタから出力される信号を受け取るとともに、所定の第２の制御信号がアクティブである場合、対応する走査信号線を選択するために前記第１のステートレジスタから出力される信号の状態に応じた信号を出力する第２のステートレジスタと
をさらに含み、
　前記走査順序決定回路は、前記第１の制御信号を前記第１のステートレジスタに対して与えるとともに、前記アドレスデコーダに対して前記アドレスが与えられる期間中は少なくともアクティブになる前記第２の制御信号を前記第２のステートレジスタに対して与えることを特徴とする。

　本発明の第１３の局面は、本発明の第１の局面において、
　前記走査信号線駆動回路は、前記走査順序決定回路により決定された前記順番で走査信号線を選択した後、次の画像を表示するまでの期間中、動作を停止または休止することを特徴とする。

　本発明の第１４の局面は、本発明の第１３の局面において、
　前記映像信号線駆動回路は、前記走査信号線駆動回路の動作が停止または休止する期間中、動作を停止または休止することを特徴とする。

　本発明の第１５の局面は、複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部に画像を表示する方法であって、
　前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動ステップと、
　前記複数の映像信号線に印加されるべき各電位が映像信号線毎に一致する走査信号線のうち、少なくとも２つが同時に選択されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定ステップと、
　前記走査順序決定ステップにおいて決定される順番に基づき、前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと
を備えることを特徴とする。

　上記本発明の第１の局面によれば、複数の映像信号線に印加されるべき各電位が映像信号線毎に一致する走査信号線のうち、少なくとも２つが同時に選択されるように、走査信号線における選択の順番が決定されるので、走査信号線の配列順で１つずつ順に走査信号線が選択される場合よりも、映像信号線の電位変動回数が減少するため、その変動総量がより小さくなる。そのため、映像信号線を駆動するための消費電力を低減することができる。

　上記本発明の第２の局面によれば、各電位が映像信号線毎に一致する走査信号線のうち、当該走査信号線の数が所定の閾値を超える場合、閾値と同数が同時に選択されるように選択の順番が決定されるので、同時に選択可能な行数が制限される。このことにより、映像信号線駆動回路の駆動能力を超えないようにすることができるので、表示品質が低下することを未然に防止することができる。

　上記本発明の第３の局面によれば、閾値と同数が同時に選択された直後の順番で、選択されなかった残りのうち閾値と同数までが同時に選択されるように選択の順番が決定されるので、映像信号線駆動回路の駆動能力を超えないようにすることができ、かつ上記直後の順番で選択される走査信号線においても、各電位が映像信号線毎に一致するため、その限度で映像信号線の電位変動が生じず、映像信号線を駆動するための消費電力を低減することができる。

　上記本発明の第４の局面によれば、同時に選択される走査信号線の数が多いほど当該選択される走査信号線の選択期間が長くなるように、かつ対応する走査信号線の選択期間を１つの走査信号線が選択される期間より長くなるように設定されるので、充電時間が十分に確保されることにより、映像信号線駆動回路の駆動能力を超えないようにすることができ、表示品質が低下することを未然に防止することができる。

　上記本発明の第５の局面によれば、走査信号線が切り替わる毎に生じる複数の映像信号線の少なくとも一部のそれぞれにおける電位変動量の絶対値を積算した値が最も小さくなるよう、順番の少なくとも一部が決定されるので、映像信号線を駆動するための消費電力を低減することができる。

　上記本発明の第６の局面によれば、次に選択されると電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定し、当該走査信号線が選択された後に続いて選択されると電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定するので、映像信号線を駆動するための消費電力を低減することができる。

　上記本発明の第７の局面によれば、デジタル階調データのうち、所定数の上位ビットに基づき、積算値が算出されるので、演算を簡易にでき、演算全体の速度を向上させ、また演算に使用される消費電力を低減することができる。

　上記本発明の第８の局面によれば、映像信号線のうち２以上の所定の整数倍毎の映像信号線のそれぞれにおける電位変動量の絶対値が積算されるので、当該積算のための演算量を削減することができ、また演算に使用される消費電力を低減することができる。

　上記本発明の第９の局面によれば、順番を決定した後、画像の変化が検出される時点まで決定された順番が固定されるので、画像の変化に応じて演算を適宜に少なくして、演算に使用される消費電力を低減することができる。

　上記本発明の第１０の局面によれば、走査信号線駆動回路として一般的なアドレスデコーダを使用することにより、簡易な構成で装置を製造することができ、また簡単な構成で、走査信号線の選択順序を自由に変更することが可能になる。

　上記本発明の第１１の局面によれば、例えばアドレスデコーダからアドレスが決定されていない状態で信号が出力される場合であっても、ステートレジスタにより出力段へ伝達されることがないので、確実なタイミングで走査信号を出力することができる。

　上記本発明の第１２の局面によれば、アドレスデコーダに対してアドレスが与えられる期間中は少なくともアクティブになる第２の制御信号を受け取る第２のステートレジスタにより、走査信号の無効期間を小さくすることができる。よってより高速に駆動することができ、駆動周波数を変更しない場合には、アクティブ期間を長くとれるので、高精細の表示装置においても十分な（画素容量への）充電時間を確保することができる。

　上記本発明の第１３の局面によれば、走査信号線駆動回路が次の画像を表示するまでの期間中、動作を停止または休止するので、消費電力を低減することができる。

　上記本発明の第１４の局面によれば、上記期間中、映像信号線駆動回路の動作が停止または休止するので、さらに消費電力を低減することができる。

　上記本発明の第１５の局面によれば、上記本発明の第１の局面と同様の効果を表示方法において奏することができる。

本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。上記実施形態における画素形成部の等価回路を示す回路図である。上記実施形態における表示制御回路の構成を示すブロック図である。上記実施形態における走査順序算出部での行選択の順番を算出する処理の流れを示すフローチャートである。上記実施形態における走査信号線駆動回路の詳細な構成を示すブロック図である。上記実施形態における走査信号線駆動回路の駆動に関連する各種信号の波形を示すタイミングチャートである。上記実施形態における６本の走査信号線の選択順と、対応する表示行の階調値とを示す図である。上記実施形態における簡単な例としての表示装置における各信号の波形図である。上記実施形態の第１の変形例における走査信号線駆動回路の詳細な構成の別例を示すブロック図である。上記変形例における走査信号線駆動回路の駆動に関連する各種信号の波形を示すタイミングチャートである。上記実施形態の第２の変形例における６本の走査信号線の選択順と、対応する表示行の階調値とを示す図である。上記変形例における各信号の波形図である。上記実施形態の第３の変形例における７本の走査信号線の選択順と、対応する表示行の階調値とを示す図である。上記変形例における各信号の波形図である。本発明の第２の実施形態の走査順序算出部における行選択の順番を算出する処理の流れを示すフローチャートである。上記実施形態における６本の走査信号線の選択順と、対応する表示行の階調値とを示す図である。上記実施形態における各信号の波形図である。上記実施形態の第１の変形例における入力用フレームメモリおよび走査順序算出部に入力される表示データ信号を示す部分的なブロック図である。上記変形例における４本の走査信号線の選択順と、映像信号線に印加される電圧値と、対応する入力データおよび判定データとを示す図である。本発明の第３の実施形態における表示制御回路の構成を示すブロック図である。有機ＥＬ素子を含む画素形成部の等価回路を示す回路図である。

　以下、本発明の各実施形態について添付図面を参照しつつ説明する。

＜１．　第１の実施形態＞
＜１．１　液晶表示装置の全体構成および動作＞
　図１は、本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路２００、映像信号線駆動回路（ソースドライバ）３００、および走査信号線駆動回路（ゲートドライバ）４００からなる駆動制御部と、表示部５００とを備えている。表示部５００は、複数本（Ｍ本）の映像信号線ＳＬ（１）～ＳＬ（Ｍ）と、複数本（Ｎ本）の走査信号線ＧＬ（１）～ＧＬ（Ｎ）と、それら複数本の映像信号線ＳＬ（１）～ＳＬ（Ｍ）と複数本の走査信号線ＧＬ（１）～ＧＬ（Ｎ）とに沿って設けられた複数個（Ｍ×Ｎ個）の画素形成部を含んでいる。なお以下では、走査信号線ＧＬ（ｎ）と映像信号線ＳＬ（ｍ）との交差点に関連づけて当該交差点近傍（図では当該交差点の右下近傍）に設けられた画素形成部を参照符号“Ｐ（ｍ，ｎ）”で示すものとする。図２は、本実施形態の表示部５００における画素形成部Ｐ（ｍ，ｎ）の等価回路を示している。

　図２に示すように、各画素形成部Ｐ（ｍ，ｎ）は、走査信号線ＧＬ（ｎ）にゲート端子が接続されるとともに当該交差点を通過する映像信号線ＳＬ（ｍ）またはその隣の映像信号線ＳＬ（ｍ＋１）にソース端子が接続されたスイッチング素子であるＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極Ｅｐｉｘと、上記複数個の画素形成部Ｐ（ｉ，ｊ）（ｉ＝１～Ｍ、ｊ＝１～Ｎ）に共通的に設けられた共通電極Ｅｃｏｍと、上記複数個の画素形成部Ｐ（ｉ，ｊ）（ｉ＝１～Ｎ、ｊ＝１～Ｍ）に共通的に設けられ画素電極Ｅｐｉｘと共通電極Ｅｃｏｍとの間に挟持された液晶層とによって構成される。

　各画素形成部Ｐ（ｍ，ｎ）では、画素電極Ｅｐｉｘと、それに液晶層を挟んで対向する共通電極Ｅｃｏｍとによって液晶容量（「画素容量」ともいう）Ｃｌｃが形成されている。各画素電極Ｅｐｉｘには、それを挟むように２本の映像信号線ＳＬ（ｍ）、ＳＬ（ｍ＋１）が配設されており、これら２本の映像信号線のうち一方はＴＦＴ１０を介して当該画素電極Ｅｐｉｘに接続されている。

　なお、上記ＴＦＴ１０は、半導体層として容易かつ安価に製造が可能なアモルファスシリコンが使用されるものとするが、その他の周知の材料、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物や、連続粒界シリコンなどを使用することもできる。特に、半導体層としてＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体が使用される場合、応答が高速でありかつ非常に電流リークが小さくなることにより、低周波駆動（間欠駆動）など低消費電力の駆動態様が実現することが可能になる。このことから、本実施形態の効果に加えてさらに消費電力を低減することができる。

　図１に示されるように、表示制御回路２００は、外部から送られる表示データ信号ＤＡＴとタイミング制御信号ＴＳとを受け取り、デジタル画像信号ＤＶと、表示部５００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートアドレス信号ＧＡ、およびトランスファー信号ＧＴを出力する。

　ここで、外部からの表示データ信号ＤＡＴは、例えばそれぞれ１つの画素形成部に与えられるべき６ビットのデータである赤色表示データ、緑色表示データ、および青色表示データからなる合計１８ビットのパラレルデータを含んでいる。これらのデータは色毎に対応する映像信号線に与えられる。

　映像信号線駆動回路３００は、表示制御回路２００から出力されたデジタル画像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、表示部５００内の各画素形成部Ｐ（ｍ，ｎ）の画素容量Ｃｌｃ（および補助容量）を充電するために駆動用映像信号Ｓ（１）～Ｓ（Ｍ）を各映像信号線ＳＬ（１）～ＳＬ（Ｍ）に印加する。このとき、映像信号線駆動回路３００では、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各映像信号線ＳＬ（１）～ＳＬ（Ｍ）に印加すべき電圧を示すデジタル画像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、図示されないＡ／Ｄ変換回路により、上記保持されたデジタル画像信号ＤＶがアナログ電圧に変換される。これらのアナログ電圧は、図示されない出力増幅回路（またはバッファ回路）を介し、駆動用映像信号として全ての映像信号線ＳＬ（１）～ＳＬ（Ｍ）に一斉に印加される。すなわち、本実施形態においては、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の駆動方式には線順次駆動方式が採用されている。

　なお、本実施形態では、説明を簡便にするため、画素液晶への印加電圧の正負極性を１フレーム毎に反転させる駆動方式であるフレーム反転駆動方式が採用されるものとするが、正負極性を表示部５００における行毎に反転させ且つ１フレーム毎にも反転させる駆動方式であるライン反転駆動方式が採用されてもよいし、行毎かつ列毎に反転させる駆動方式であるドット反転駆動方式が採用されてもよい。

　走査信号線駆動回路４００は、表示制御回路２００から出力されたゲートアドレス信号ＧＡに基づいて、走査信号線ＧＬ（１）～ＧＬ（Ｎ）のうちの１つに対して、対応するアクティブな走査信号Ｇ（１）～Ｇ（Ｎ）のうちの１つを印加する。具体的には、走査信号線駆動回路４００は、アドレスデコーダであって、受け取ったゲートアドレス信号ＧＡに含まれるアドレスに応じて、走査信号線ＧＬ（１）～ＧＬ（Ｎ）のうちの１つまたは複数を選択し、トランスファー信号ＧＴがアクティブ状態である期間中、選択された走査信号線にアクティブな走査信号を印加する。以下では、このような動作を（選択される走査信号線に対応する表示行である）行を選択するとも表現する。

　なお、図１では、走査信号線駆動回路４００は、走査信号線ＧＬ（１）～ＧＬ（Ｎ）の一端のみから走査信号を与える構成であるが、その両端の少なくとも一方から与えるよう、表示部５００の左右両側に設けられる構成であってもよい。そうすれば、１つの（端側の）回路の規模（大きさ）を小さくすることができる。また、両端から走査信号を与える場合には、走査信号線ＧＬ（１）～ＧＬ（Ｎ）に素早く走査信号を与えることができ、走査信号も歪まないため、高速かつ確実に走査線の選択を行うことができる。

　表示制御回路２００は、後述するように、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変動が小さくなるように、全ての表示行のうち、同一の表示内容である複数の行が存在する場合には、それらの一部または全部の行に対応する２つ以上の走査信号線を、走査信号線ＧＬ（１）～ＧＬ（Ｎ）から選択し、最終的にそれら全てが選択されるように、アドレスを順に決定し、ゲートアドレス信号ＧＡを出力する。

　なお、本実施形態では、フレーム反転駆動を行うために、液晶の共通電極に与えるべき電圧である共通電圧Ｖｃｏｍをフレーム毎に反転させる、図示されない共通電極駆動回路が備えられている。またここでライン反転駆動が行われる場合には、映像信号線の電圧の振幅を抑えるために、交流化駆動に応じて共通電極の電位をも変化させることが好ましい。すなわち、共通電極駆動回路は、表示制御回路２００からの極性反転信号に応じて、各行毎にかつ１フレーム毎において２種類の基準電圧の間で切り換わる電圧を生成し、これを共通電圧Ｖｃｏｍとして表示部５００の共通電極に供給する。これらの構成によりライン反転駆動方式を実現することができる。

　以上のようにして、各映像信号線ＳＬ（１）～ＳＬ（Ｍ）に駆動用映像信号が印加され、各走査信号線ＧＬ（１）～ＧＬ（Ｎ）に走査信号が後述する順番で印加されることにより、表示部５００に画像が表示される。次に、所定の場合に複数の走査信号線が同時に選択されるように制御する点に特徴を有する表示制御回路２００の構成および動作について、図３を参照して説明する。

＜１．２　表示制御回路の構成および動作＞
　図３は、本実施形態における表示制御回路２００の構成を示すブロック図である。この表示制御回路２００は、入力用フレームメモリ２１と、出力用フレームメモリ２２と、走査順序算出部２３と、走査順序設定部２４と、タイミング制御部２５と、アドレス出力部２６とを備えている。

　タイミング制御部２５は、外部から送られるタイミング制御信号ＴＳを受け取り、入力用フレームメモリ２１、出力用フレームメモリ２２、走査順序算出部２３、および走査順序設定部２４の各動作を制御するための制御信号ＣＴと、表示部５００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳとを出力する。また、タイミング制御部２５は、アドレス出力部２６に、タイミング制御信号ＴＳを与える。

　入力用フレームメモリ２１は、外部からの表示データ信号ＤＡＴを１フレーム分記憶する。また、入力用フレームメモリ２１は、タイミング制御部２５からの制御信号ＣＴに基づき、記憶した１フレーム分の表示データ信号ＤＡＴを適宜のタイミングで出力用フレームメモリ２２および走査順序算出部２３に与える。その後、入力用フレームメモリ２１は、外部から続いて送られてくる次の１フレーム分の表示データ信号ＤＡＴを記憶する。したがって、出力用フレームメモリ２２に記憶される表示データ信号ＤＡＴは、入力用フレームメモリ２１に記憶される表示データ信号ＤＡＴから見て、１フレーム前のデータとなっている。なお、この入力用フレームメモリ２１は、表示制御回路２００に表示データ信号ＤＡＴを与える図示されないホストコントローラに内蔵されていてもよい。

　走査順序算出部２３は、外部からの表示データ信号ＤＡＴに基づき、全ての表示行のうち、同一の表示内容である複数の行が存在するか否かを判定し、存在する場合には、それらの行に対応する２つ以上の走査信号線が同時に選択されるように、走査信号線ＧＬ（１）～ＧＬ（Ｎ）から選択し、最終的にそれら全てが選択されるように、アドレスを順に決定する。

　例えば、まず最小の階調値に対応する最小の電位が映像信号線に印加された後、次に（１水平走査期間後に）最大の階調値に対応する最大の電位が当該映像信号線に印加される、という選択動作が繰り返されるとき、消費電力は最も大きくなる。しかし、この場合には、奇数行を同時に選択した後に、続いて偶数行を同時に選択するという動作を行えば、映像信号線の電位変動の総量を小さくすることができる。このように、複数を選択する場合を含み選択の順番を適宜に変更すれば、映像信号線の電位変動の総量を小さくすることができる。そこで、走査順序算出部２３は、この適宜の順番を図４に示す処理手順によって算出する。なお、上記の場合には１水平走査期間に同時に選択される走査信号線は全走査信号線の半数となるため、映像信号線駆動回路３００の駆動能力が足りない場合が考えられるが、その点を考慮した構成については後述する。

　図４は、走査順序算出部２３における行選択の順番を算出する処理の流れを示すフローチャートである。この図４に示すステップＳ１０において、走査順序算出部２３は、最初に選択されるべき基準行を１行目に設定する。

　次に、走査順序算出部２３は、基準行と同一の表示内容の行が存在するかを行毎に判定し当該同一内容の行を抽出する（ステップＳ１２）。ただし重複を避けるために一度抽出された行は判定対象から除外されるものとする。

　ここで、同一の表示内容の行とは、全ての列が同一階調や同一色となる表示内容の行だけではなく、（対応する）同一列で同一階調となる表示内容の行である。例えば、列が変化する方向へ同一の階調変化（グラデーション）を有する表示態様の行や、同一のストライプとなる表示態様の行などである。走査順序算出部２３は、基準行と、判定対象となる行とで、列毎に画素階調（階調データ）を比較し、その全てが同一となる行を同一データの行として抽出する。

　続いて、走査順序算出部２３は、抽出された同一データの行を全て同一順に設定し、当該順番を行毎に記憶する（ステップＳ１４）。なお、設定される順番は基準行の順番、すなわち最も小さい行番号の順番であるものとする。

　続いて、走査順序算出部２３は、順設定されていない次行を基準行に設定し（ステップＳ１６）、全行が上記次行として決定されたか否かを判定し（ステップＳ１８）、決定されていない場合（ステップＳ１８においてＮｏの場合）にはステップＳ１２の処理に戻り、全ての行が決定されるまで処理が繰り返され（Ｓ１８→Ｓ１２→…→Ｓ１８）、全ての行が決定される場合（ステップＳ１８においてＹｅｓの場合）には１フレーム分の処理が終了する。その後、入力用フレームメモリ２１に次のフレームの表示データ信号ＤＡＴが与えられ、同様の動作が行われる。

　このように、最初に設定された基準行から同一データの行を抽出し、順設定されていな次行を次の基準行として、次の次行を決定するために同様の処理を行う、という処理を繰り返すことにより、全て（すなわち１フレーム分）の行についての選択を行う。走査順序算出部２３は、この（複数が同時に選択される場合があることを含む）選択の順序を示す走査順序データＤｓｏを生成し、走査順序設定部２４に与える。

　走査順序設定部２４は、受け取った走査順序データＤｓｏをアドレス出力部２６に与えるとともに、走査順序データＤｓｏにより示される順序に応じたデータ順でデジタル画像信号ＤＶが出力されるよう、出力用フレームメモリ２２を制御するための順序制御信号Ｃｏを出力用フレームメモリ２２に与える。

　出力用フレームメモリ２２は、入力用フレームメモリ２１から表示データ信号ＤＡＴを１フレーム分受け取って記憶しており、この表示データ信号ＤＡＴは走査信号線が配列順に選択されることを前提に階調データが配列されている。走査順序設定部２４は、この配列順を変更する（再配列する）ことにより（または必要なければ再配列することなく）、上記順序で出力されるように出力用フレームメモリ２２を制御する。

　また、アドレス出力部２６は、受け取った走査順序データＤｓｏに応じて、対応する走査線を示すアドレスをゲートアドレス信号ＧＡとして、アドレスデコーダを含む走査信号線駆動回路４００に与える。また、そのアクティブ期間に走査信号が出力されるよう制御するためのタイミング信号であるトランスファー信号ＧＴを走査信号線駆動回路４００に与える。

　走査信号線駆動回路４００は、受け取ったゲートアドレス信号ＧＡに含まれるアドレスに応じて、トランスファー信号ＧＴがアクティブである期間中、走査信号線ＧＬ（１）～ＧＬ（Ｎ）のうちの１つ以上を選択する。この走査信号線駆動回路４００の詳細な構成および動作について、さらに図５および図６を参照して説明する。

　図５は、走査信号線駆動回路の詳細な構成を示すブロック図である。この図５に示す走査信号線駆動回路４００は、アドレスデコーダ４１０と、ステートレジスタ４２０とを含む。

　アドレスデコーダ４１０は、ゲートアドレス信号ＧＡを受け取り、当該信号に含まれるアドレスデータＡＤの示すアドレスに対応する走査信号線ＧＬ（１）～ＧＬ（Ｎ）のうちの１つ以上を選択するためのアクティブ状態の信号を出力する。

　ステートレジスタ４２０は、トランスファー信号ＧＴを受け取り、当該信号がアクティブである期間中、アドレスデコーダ４１０から受け取った走査信号線ＧＬ（１）～ＧＬ（Ｎ）のうちの１つ以上を選択するための信号の状態を出力段へ伝達する。すなわち、アクティブである出力信号を走査信号として対応する（選択された）走査信号線ＧＬ（１）～ＧＬ（Ｎ）のうちの１つ以上へ出力する。このように構成すれば、アドレスデコーダ４１０からアドレスが決定されていない状態で信号が出力される場合であっても、ステートレジスタ４２０により出力段へ伝達されることがないので、確実なタイミングで走査信号を出力することができる。さらにこれらの信号につき、図６を参照して説明する。

　図６は、走査信号線駆動回路の駆動に関連する各種信号の波形を示すタイミングチャートである。この図６に示されるように、ゲートアドレス信号ＧＡは、アドレスデータＡＤを含んでおり、このうちｎ番目に選択されるべき行を示すアドレスデータＡＤ（ｎ）を受け取っている期間である時刻ｔ１から時刻ｔ２までの間には、走査信号線ＧＬ（１）～ＧＬ（Ｎ）からｎ番目に選択されるべき行に対応する１つ以上の対応する走査信号線を選択することができないため、そのための信号を出力しない。この期間中、トランスファー信号ＧＴは非アクティブとなる。この間に、アドレスデコーダ４１０から出力される上記アドレスデータＡＤ（ｎ）に対応する走査信号線ＧＬ（１）～ＧＬ（Ｎ）のうちの１つ以上を選択するためのアクティブ状態の信号をステートレジスタ４２０は受け取り保持する。

　その後、時刻ｔ２から時刻ｔ３までの期間中、トランスファー信号ＧＴはアクティブとなりステートレジスタ４２０は保持している状態信号を出力段へ伝達する。ここで、アドレスデータＡＤ（ｎ）の示すアドレスがｎ番目に選択されるべき走査信号線を表すものとするとき、これに対応する走査信号線ＧＬ（ｎ）に与えられる走査信号が時刻ｔ２から時刻ｔ３までの期間、アクティブとなる。この期間中、前述したように再配置された対応する階調データであるＤＡＴＡ（ｎ）を含むデジタル画像信号ＤＶが出力されるので、選択される行に対応する画素形成部に、対応する階調データが与えられる。なお、ｎ番目に選択されるべき走査信号線が実際の配列順における何行目の走査信号線になるかは同一の表示内容となる行の数により定まることになる。

　以上のように、表示制御回路２００は、同一の表示内容の行が同時に選択されるように、走査信号線ＧＬ（１）～ＧＬ（Ｎ）を上記順序で選択し、当該行が選択されるときに与えられるべき駆動用映像信号Ｓ（１）～Ｓ（Ｍ）を、対応する映像信号線ＳＬ（１）～ＳＬ（Ｍ）に与える。このようにすれば、映像信号線の電位変動量を小さくすることができる。このことを簡単な具体例を用い、図７および図８を参照して説明する。

　図７は、６本の走査信号線の選択順と、対応する表示行の階調値とを示す図である。この図７に示されるように、ここでは簡単な例として６本の走査信号線ＧＬ（１）～ＧＬ（６）と、Ｍ本の映像信号線ＳＬ（１）～ＳＬ（Ｍ）とを有する表示装置において、走査信号線ＧＬ（ｊ）（ｊ＝1～６）が選択される場合に、全映像信号線ＳＬ（１）～ＳＬ（Ｍ）に印加される駆動用映像信号電圧に対応する階調値と、選択順とが記載されている。なお、ここでは説明の便宜のため、全映像信号線ＳＬ（１）～ＳＬ（Ｍ）に印加される駆動用映像信号電圧に対応する階調値が同一であるものとしているが、前述したように全て同一である必要はなく、２つの行における対応する同一列の階調値が全て同一であればよい。

　図８は、このような簡単な例としての表示装置における各信号の波形図である。図８に示されるように、走査信号線ＧＬ（１）～ＧＬ（６）は、図７に示される選択順で選択されるため、時刻ｔ１～ｔ２において走査信号線ＧＬ（１）、ＧＬ（３）、ＧＬ（６）が同時にアクティブとなり、時刻ｔ２～ｔ３において走査信号線ＧＬ（２）がアクティブとなり、時刻ｔ３～ｔ４において走査信号線ＧＬ（４）がアクティブとなり、時刻ｔ４～ｔ５において走査信号線ＧＬ（５）がアクティブとなる。また、対応する走査信号線がアクティブになる時に、図７に示す階調値に対応する駆動用映像信号電圧が映像信号線ＳＬ（１）～ＳＬ（Ｍ）に印加される。なお、図８では、見やすくするために映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位に対応する階調値を記載しているが、実際の電位は各階調値に対応して予め定められている。また、時刻ｔ５以降の期間、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位に限定はないが、ここでは同一の電位が維持されるものとする。

　この図８を参照すればわかるように、時刻ｔ１～ｔ５の間、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変動回数は３回であり、走査信号線を配列順に１本ずつ選択すれば、電位変動回数は５回となるため、全体として電位変化の総量は当然に小さくなっている。もちろん実際の電位変化量の総量を計算しても同様の結論となる。このように、走査信号線の配列順で走査信号線を選択する場合よりも、同一の表示内容の行が同時に選択されるように走査信号線を選択すれば、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変動総量を小さくすることができるため、映像信号線を駆動するための消費電力を低減することができる。

＜１．３　効果＞
　以上のように本実施形態によれば、同一の表示内容の行が同時に選択されるように走査信号線が選択される構成によって、走査信号線の配列順で走査信号線を１本ずつ選択する場合よりも、映像信号線の電位変動回数が減少するため、その変動総量がより小さくなる。そのため、映像信号線を駆動するための消費電力を低減することができる。

＜１．４　第１の実施形態の変形例＞
＜１．４．１　第１の変形例＞
　次に本実施形態の第１の変形例について説明する。この第１の変形例では、走査信号線駆動回路の詳細な構成が第１の実施形態の場合とは異なっており、走査信号の無効期間が小さくなるように構成されている。以下、図９および図１０を参照して説明する。

　図９は、走査信号線駆動回路の詳細な構成の別例を示すブロック図である。この図９に示す走査信号線駆動回路４５０は、アドレスデコーダ４１０と、第１のステートレジスタ４２１と、第２のステートレジスタ４２２とを含む。このように、本実施形態における走査信号線駆動回路４５０は、第１の実施形態における走査信号線駆動回路４００に含まれる構成要素に加えて、第２のステートレジスタ４２２をさらに含み、また第１の実施形態とは異なる第１および第２のトランスファー信号ＧＴ１、ＧＴ２が与えられる点が異なる。

　すなわち、アドレスデコーダ４１０は、第１の実施形態と同様の動作を行い、第１のステートレジスタ４２１は、第１の実施形態におけるステートレジスタ４２０と異なる第１のトランスファー信号ＧＴ１を受け取るが、その構成は同一である。また第２のステートレジスタ４２２も、第１の実施形態におけるステートレジスタ４２０と異なる動作を行うが、その構成は同一である。

　したがって、第１のステートレジスタ４２１は、第１のトランスファー信号ＧＴ１がアクティブである期間中、アドレスデコーダ４１０から受け取った走査信号線ＧＬ（１）～ＧＬ（Ｎ）のうちの１つ以上を選択するための信号の状態を出力段へ伝達する。また、第２のステートレジスタ４２２も、第２のトランスファー信号ＧＴ２がアクティブである期間中、第１のステートレジスタ４２１から受け取った走査信号線ＧＬ（１）～ＧＬ（Ｎ）のうちの１つ以上を選択するための信号の状態を出力段へ伝達する。さらにこれらの信号につき、図１０を参照して説明する。

　図１０は、走査信号線駆動回路の駆動に関連する各種信号の波形を示すタイミングチャートである。この図１０に示されるように、ゲートアドレス信号ＧＡは、アドレスデータＡＤを含んでおり、このうち（ｎ＋１）番目の行を示すアドレスデータＡＤ（ｎ＋１）を受け取っている期間である時刻ｔ６から時刻ｔ７までの間には、走査信号線ＧＬ（１）～ＧＬ（Ｎ）から（ｎ＋１）番目の行に対応する１つ以上の対応する走査信号線を選択することはできない。しかし、ｎ番目に選択されるべき行を示すアドレスデータＡＤ（ｎ）はすでに時刻ｔ４までに受け取っているので、時刻ｔ４以降、走査信号線ＧＬ（１）～ＧＬ（Ｎ）からｎ番目に選択されるべき行に対応する１つ以上の対応する走査信号線を選択することはできる。そこで、本変形例では、上記実施形態の場合とは異なって、次の順番のアドレスデータを受け取っている期間にも、走査信号線を選択する構成となっている。

　すなわち、図１０に示されるように、第１のトランスファー信号ＧＴ１は、ゲートアドレス信号ＧＡにアドレスデータＡＤが含まれる期間の終了直後の時点から所定時間、ここでは時刻ｔ４から時刻ｔ５の直前の時点までの期間中、非アクティブ状態からアクティブ状態となり、アドレスデコーダ４１０から受け取ったアドレスデータＡＤに対応するアクティブ状態の走査信号を第２のステートレジスタに伝達する。第２のトランスファー信号ＧＴ２は、上記アクティブ状態である期間を含む所定時間、ここでは時刻ｔ４から時刻ｔ５までの期間中、アクティブ状態から非アクティブ状態となり、第２のステートレジスタが上記走査信号を受け取っている間、第２のステートレジスタの走査信号出力変化を停止する。その後、ここでは時刻ｔ５から時刻ｔ７までの間、第２のトランスファー信号ＧＴ２はアクティブ状態となり第２のステートレジスタの出力を第１のステートレジスタから受け取った状態に変化させ維持する。これにより、アドレスデコーダ４１０から出力された、走査信号線ＧＬ（１）～ＧＬ（Ｎ）のうちの１つ以上を選択するための信号の状態は、第１のステートレジスタ４２１の出力段へ伝達され、さらにその出力信号を受け取る第２のステートレジスタ４２２の出力段へ伝達されるので、時刻ｔ５から時刻ｔ７までの間、ｎ番目に選択されるべき走査信号線である走査信号線ＧＬ（ｎ）に与えられる走査信号がアクティブとなる。この期間中、前述したように再配置された対応する階調データであるＤＡＴＡ（ｎ）を含むデジタル画像信号ＤＶが出力されるので、選択される行に対応する画素形成部に、対応する階調データが与えられる。

　以上のように、表示制御回路２００は、同一の表示内容の行が同時に選択されるように、走査信号線ＧＬ（１）～ＧＬ（Ｎ）を上記順序で選択し、当該行が選択されるときに与えられるべき駆動用映像信号Ｓ（１）～Ｓ（Ｍ）を、対応する映像信号線ＳＬ（１）～ＳＬ（Ｍ）に与える点では第１の実施形態と同様であり、同様に映像信号線の電位変動量を小さくすることができる。

　また、走査信号線駆動回路４５０は、図９および図１０に示されるような構成および動作により、アドレスデータＡＤが含まれる期間中も走査信号を出力することができるので、各走査信号がアクティブになる期間の間に存在する非アクティブになる期間、すなわち無効期間（例えば時刻ｔ４から時刻ｔ５までの間）を、第１の実施形態の場合（における図６に示す時刻ｔ１から時刻ｔ２までの無効期間）よりも小さくすることができる。よって、より高速に駆動することができる。また、駆動周波数を変更しない場合には、アクティブ期間を長くとれるので、高精細の表示装置においても十分な（画素容量への）充電時間を確保することができる。

＜１．４．２　第２の変形例＞
　次に本実施形態の第２の変形例について説明する。この第２の変形例では、同一の表示内容である行を全て同時に選択するのではなく、同時に選択可能な行数が２つに制限されている。すなわち、図４に示すステップＳ１２において、同一データの行を全て抽出した後、ステップＳ１４において同時に選択されるよう同一の（選択のための）順番を付すのではなく、同一の順番を付す行数を２つに制限し、それを超える行数が抽出された場合には、２つの行まで次に順番を付し、さらにそれを超える行数が抽出された場合には同様に制限を加えて順番を付す。そうすれば、同時に選択される行数が多すぎることにより、映像信号線駆動回路３００の駆動能力を超え、表示品質が低下することを未然に防止することができる。なお、ここでは説明の便宜のため、同時に選択可能な行数を２つとしているが、この数には制限が無く、典型的には映像信号線駆動回路３００の駆動能力に応じて適宜の数が決められるが、詳しくは後述する。また第１の実施形態のように無制限であってもよい。以下、図１１および図１２を参照して説明する。

　図１１は、図７と同様に、６本の走査信号線の選択順と、対応する表示行の階調値とを示す図である。また、図１１における映像信号線ＳＬ（１）～ＳＬ（Ｍ）に印加される駆動用映像信号電圧に対応する階調値も図７と同様であるが、ここでは上記構成により選択順の一部が異なっている。すなわち、走査信号線ＧＬ（６）が走査信号線ＧＬ（１）、ＧＬ（３）と同時に（１番目に）選択されるのではなく、次の選択順となっている。これは本変形例において、同時に選択可能な行数が２つであるという制限を超えないようにするためである。

　図１２は、上記表示装置における各信号の波形図である。図１２に示されるように、走査信号線ＧＬ（１）～ＧＬ（６）は、図１１に示される選択順で選択されるため、時刻ｔ１～ｔ２において走査信号線ＧＬ（１）、ＧＬ（３）が同時にアクティブとなり、時刻ｔ２～ｔ３において走査信号線ＧＬ（６）がアクティブとなり、時刻ｔ３～ｔ４において走査信号線ＧＬ（２）がアクティブとなり、時刻ｔ４～ｔ５において走査信号線ＧＬ（４）がアクティブとなり、時刻ｔ５～ｔ６において走査信号線ＧＬ（５）がアクティブとなる。

　この図１２を参照すればわかるように、時刻ｔ１～ｔ６の間、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変動回数は４回ではなく、３回である。すなわち、時刻ｔ１から時刻ｔ２までの期間と、時刻ｔ２から時刻ｔ３までの期間とでは、同一電位であるため電位変動はない。したがって、第１の実施形態と同様に、走査信号線を配列順に選択すれば、電位変動回数は５回となるため、全体として電位変化の総量は小さくなっている。

　なお、ここで走査信号線ＧＬ（６）が走査信号線ＧＬ（１）、ＧＬ（３）が選択される順番の次の選択順ではなく、その他の選択順である場合には、電位変動回数は４回となるため、電位変化の総量はやや大きくなるが、走査信号線を配列順に１つずつ選択する場合よりも、全体として電位変化の総量は小さくなるため、このような構成であってもよい。

　以上の構成により、第１の実施形態の場合と同様に、映像信号線を駆動するための消費電力を低減することができ、かつ同時に選択可能な行数を制限することにより、映像信号線駆動回路３００の駆動能力を超えないようにすることができるので、表示品質が低下することを未然に防止することができる。

　ここで、上記例では、同時に選択可能な行数を２つとしたが、この数は映像信号線駆動回路３００の駆動能力に応じて定められることが好ましく、具体的には次のように算出される。すなわち、映像信号線駆動回路３００によって駆動される１本の映像信号線ＳＬ（ｍ）の容量をＣｓｂｌとし、画素形成部における画素容量をＣｐｉｘとし、その他の寄生容量を含む容量をＣｐとするとき、映像信号線駆動回路３００から見た１本の映像信号線ＳＬ（ｍ）を駆動する時の負荷容量Ｃｌｏａｄ＿ｓは、次式（１）のように表すことができる。
　　Ｃｌｏａｄ＿ｓ＝Ｃｓｂｌ＋Ｃｐｉｘ＋Ｃｐ　…（１）

　また、上式（１）に基づいて、映像信号線駆動回路３００から見たｎ本の走査信号線ＧＬ（ｎ）を駆動する時の負荷容量Ｃｌｏａｄ＿ｍは、次式（２）のように表すことができる。
　　Ｃｌｏａｄ＿ｍ＝Ｃｓｂｌ＋ｎ・Ｃｐｉｘ＋Ｃｐ　…（２）

　このとき、付加容量比（Ｃｌｏａｄ＿ｍ／Ｃｌｏａｄ＿ｓ）が予め定められた設計値Ｒｃｍ（例えば１．２）以下となる最大の整数値ｎを求める。この値ｎを同時に選択可能な行数とする。そうすれば、映像信号線駆動回路３００の駆動能力を超えないようにすることができる。なお、この算出例は一例であって、様々な設計手法に基づき算出することが可能である。

＜１．４．３　第３の変形例＞
　次に本実施形態の第３の変形例について説明する。この第３の変形例では、同一の表示内容である行を全て同時に選択する点では第１の実施形態と同様であるが、同時に選択される行数に応じて当該選択期間だけが長く設定される。そうすれば、同時に選択される行数が多いことにより、通常の選択期間では映像信号線駆動回路３００の駆動能力を超える場合であっても、十分な充電時間を確保することができるため、表示品質が低下することを未然に防止することができる。以下、図１３および図１４を参照して説明する。

　図１３は、図７とはやや異なり、７本の走査信号線の選択順と、対応する表示行の階調値とを示す図である。また、図１３における映像信号線ＳＬ（１）～ＳＬ（Ｍ）に印加される駆動用映像信号電圧に対応する階調値も図７とほぼ同様であるが、ここでは選択期間の長さを簡単に説明するため、走査信号線ＧＬ（７）が走査信号線ＧＬ（５）と同時に、４番目に選択される構成となっている。

　図１４は、上記表示装置における各信号の波形図である。図１４に示されるように、走査信号線ＧＬ（１）～ＧＬ（７）は、図１３に示される選択順で選択されるため、時刻ｔ１～ｔ２において走査信号線ＧＬ（１）、ＧＬ（３）、ＧＬ（６）が同時にアクティブとなり、時刻ｔ２～ｔ３において走査信号線ＧＬ（２）がアクティブとなり、時刻ｔ３～ｔ４において走査信号線ＧＬ（４）がアクティブとなり、時刻ｔ４～ｔ５において走査信号線ＧＬ（５）、ＧＬ（７）がアクティブとなる。

　また、２つの走査信号線が同時に選択される期間である時刻ｔ４から時刻ｔ５までの選択期間は、１つの走査信号線が選択される通常の期間である時刻ｔ２から時刻ｔ３までの選択期間よりも長く、さらに３つの走査信号線が同時に選択される期間である時刻ｔ１から時刻ｔ２までの選択期間は、２つの走査信号線が同時に選択される期間である時刻ｔ４から時刻ｔ５までの選択期間よりも長い。したがって、同時に選択される走査信号線の数が増加するほど、対応する選択期間は長く設定されるので、十分な充電時間を確保することが可能となっている。

　なお図１４を参照すればわかるように、時刻ｔ１～ｔ５の間、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変動回数は３回であり、第１の実施形態と同様に、走査信号線を配列順に選択すれば、電位変動回数は５回となるため、全体として電位変化の総量は小さくなっている。

　以上の構成により、第１の実施形態の場合と同様に、映像信号線を駆動するための消費電力を低減することができ、かつ同時に選択される行数が増加するほど対応する選択期間が長く設定されるので、映像信号線駆動回路３００の駆動能力を超えないようにすることができ、表示品質が低下することを未然に防止することができる。

　ここで、上記図１４に示す例では、時刻ｔ４から時刻ｔ５までの選択期間は、通常の選択期間の１．５倍となり、時刻ｔ１から時刻ｔ２までの選択期間は、通常の選択期間の２倍となっているが、この期間設定には各種設計事項に応じて適宜に定めれば足りる。

　またこの期間は、第２の変形例の場合と同様に、映像信号線駆動回路３００の駆動能力に応じて定められることが好ましく、具体的には上式（１）および上式（２）に基づき、前述した付加容量比（Ｃｌｏａｄ＿ｍ／Ｃｌｏａｄ＿ｓ）を通常の選択期間の長さＴｓに乗算することにより（またさらに適宜の係数を乗算することにより）、算出することができる。このように計算すれば、映像信号線駆動回路３００の駆動能力を超えないようにすることができる。なお、この算出例は一例であって、様々な設計手法に基づき算出することが可能である。

　また、この第３の変形例では、同時に選択可能な行数に制限は設けられていないが、第２の変形例と同様に選択可能な行数に制限を設けてもよい。その場合には、通常の選択期間より長く設定された上記選択期間の長さを考慮することにより、同時に選択可能とした行数を設定する構成であってもよい。

＜１．４．４　第４の変形例＞
　次に本実施形態の第４の変形例について説明する。この第４の変形例では、走査信号線の選択態様は、第１の実施形態と同様であるが、全ての走査信号線が選択され終わった後に、次のフレーム期間が開始され、次の走査信号線が選択され始めるまでの間（この間を以下では「休止期間」という。例えば図８に示す時刻ｔ５から時刻ｔ７までの間が休止期間である）、走査信号線駆動回路４００に含まれるアドレスデコーダおよびステートレジスタの一部または全部を休止状態または停止状態に設定する。また、この休止期間中、映像信号線駆動回路３００に含まれる図示されない出力増幅回路（またはバッファ回路）を休止状態に設定する。

　具体的には、各映像信号線に繋がる出力増幅回路には、共通的にイネーブル線が接続されており、このイネーブル線の電位が非アクティブとなる場合、全ての出力増幅回路は、非動作状態となる。そして、このイネーブル線は表示制御回路２００に接続されており、表示制御回路２００は、上記休止期間中に、イネーブル線の電位を非アクティブになるよう制御する。そうすれば、休止期間中に出力増幅回路の動作が休止するため、消費電力を低減することができる。

　なお、ここでは出力休止状態とされる対象となる回路は、出力増幅回路であるが、これは一例であって、映像信号線駆動回路３００に含まれるＡ／Ｄ変換回路や、ラッチ回路など全ての回路またはその一部の回路が休止状態または停止状態とされる構成であってもよい。またその他の回路を含む表示装置に備えられる全ての回路のうちの少なくとも一部が休止状態または停止状態とされる構成であってもよい。さらに、回路を休止状態または停止状態とするには、制御線により状態を遷移される構成の他、電源線電位を変化させるなど、周知の様々な構成を採用することが可能である。

＜２．　第２の実施形態＞
＜２．１　全体的な構成および動作＞
　本実施形態における表示装置の構成および動作は、図１および図２に示される表示装置の構成および動作とほぼ同様であり、図３に示す表示制御回路２００の構成および動作もほぼ同様であるため、同様の構成要素には同一の符号を付して同様の構成および動作に関する説明は省略する。

　本実施形態における表示制御回路２００は、同一の表示内容となる行に対応する走査信号線が同時に選択されるように、走査信号線の選択順序を決定するだけでなく、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変動の総量（積算値）が最小になるように、走査信号線ＧＬ（１）～ＧＬ（Ｎ）から１つまたは同一の表示内容となる複数の行を順に選択し、最終的に全てを選択するように、アドレスを順に決定し、ゲートアドレス信号ＧＡを出力する。したがって、本実施形態における表示制御回路２００に備えられる走査順序算出部２３の動作が第１の実施形態の場合とは異なる。以下、詳しく説明する。

　走査順序算出部２３は、第１の実施形態における場合と同様に、同一の表示内容を有する行を抽出し、同時に選択されるように順序を決定した後、さらに以下のように順序を決定する。すなわち、外部からの表示データ信号ＤＡＴに基づき、或る基準行が選択された後（すなわち１水平走査期間後）、次にどの行を選択すれば映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変動の総量（積算値）が最も小さくなるかを算出する。映像信号線の電位変動は、映像信号線の寄生容量を含む容量に対する充放電となるため、その電位変動の総量が大きいほど消費電力が大きくなる。

　例えば、まず最小の階調値に対応する最小の電位が映像信号線に印加された後、次に（１水平走査期間後に）最大の階調値に対応する最大の電位が当該映像信号線に印加される、という選択動作が繰り返されるとき、消費電力は最も大きくなる。しかし、この場合には、奇数行を順次選択した後に、続いて偶数行を順次選択するという動作を行えば、映像信号線の電位変動の総量を小さくすることができる。このように、選択の順番を適宜に変更すれば、映像信号線の電位変動の総量を小さくすることができる。そこで、走査順序算出部２３は、この適宜の順番を図１５に示す処理手順によって算出する。

　図１５は、走査順序算出部２３における行選択の順番を算出する処理の流れを示すフローチャートである。この図１５に示すステップＳ２０において、走査順序算出部２３は、最初に選択されるべき基準行を１行目に設定する。この基準行は、後述するように、次にその他の行が選択される場合に生じるべき映像信号線の電位変動の総量（積算値）を算出する基準となる行である。このように１フレームの最初に選択されるべき行として１行目を設定する処理は、簡便であって、垂直帰線期間において映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位が不定である場合（すなわち特定の電位が与えられない場合）に好適な構成である。この構成を第１の構成と呼ぶ。

　しかし、装置の電源投入時、スタンバイ時、または垂直帰線期間において、映像信号線ＳＬ（１）～ＳＬ（Ｍ）に特定の電位を印加する場合もある。この場合には、上記第１の構成のように、必ず最初に１行目が選択されるものとすれば、当該特定の電位から当該１行目が選択される場合に生じる映像信号線の電位変動の総量が大きくなる場合もある。そこで、この場合には、上記ステップＳ２０における処理に代えて、当該特定の電位を基準にして、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変動の総量（積算値）が最も小さくなる行を最初の基準行として選択する構成が好適である。この構成を第２の構成と呼ぶ。

　また、垂直帰線期間において、上記のように特定の電位が印加されるのではなく、１フレームの最後に選択された行において印加された電位がそのまま映像信号線ＳＬ（１）～ＳＬ（Ｍ）に維持される場合もある。この場合にも、上記第１の構成のように、必ず最初に１行目が選択されるものとすれば、１行目が選択される場合に生じる映像信号線の電位変動の総量が大きくなる場合もある。そこで、この場合には、上記ステップＳ２０における処理に代えて、当該上記１フレームの最後に選択された行において印加される電位を基準にして、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変動の総量（積算値）が最も小さくなる行を最初の基準行として選択する構成が好適である。この構成を第３の構成と呼ぶ。

　以上のように、本実施形態におけるステップＳ２０の処理である第１の構成は、装置の動作態様によっては、映像信号線の電位変動量が大きくなる場合もあるため、この動作態様に応じて、第２または第３の構成を採用すれば、より消費電力を低減することができる。

　次に、走査順序算出部２３は、基準行を選択した後、次行が選択される場合に生じるべき映像信号線の電位変動の総量（積算値）を、各行毎に算出する（ステップＳ２２）。なお、以降における次行または各行における行は、１つの行だけではなく、同一の順位が付された複数の行、すなわち同一の表示内容を有する複数の行であってもよいが、説明を簡略にするため、同一の表示内容を有する複数の行が（偶然に）存在しなかった場合を例にして説明する。

　ここで基準行からどの行を選択すれば、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変動の総量が最も小さくなるかは、各行についてそれぞれ電位変動の総量を算出しなければ通常は判断することができない。そこで、次式（３）に示す電位の変動総量を、行毎に算出する。

　ただし上式（３）において、ａは基準行（初期値は１）を表し、ｉは映像信号線の番号（列の番号）を表し、ｊは走査信号線の番号、すなわち行の番号を表す。また、Ｖｊｉは、ｊ行目（ｊ番目の走査信号線）が選択される時のｉ番目の映像信号線（ｉ列目）に印加される電位を示している。

　走査順序算出部２３は、上式（３）で表される変動総量を各行で順次算出し（具体的にはｊ＝１からｊ＝Ｎまで順に変化させてそれぞれ算出し）、算出された全行における映像信号線の電位変動の総量のうち、最も電位変動総量が小さい行を算出し、その行を次に選択されるべき行（以下「次行」という）に決定する（ステップＳ２４）。

　ここで、映像信号線の電位変動量は、映像信号線に印加されるべき映像信号に対応する階調データに基づき演算を行う。具体的には、入力用フレームメモリ２１から、基準行および演算対象となる行の各列（各映像信号線）に対応する階調データとをそれぞれ読み出して、上式（３）に基づき、電位変動量の総量（積算値）を算出する。

　なお、この電位変動の総量は、計算速度に問題がなければ、各水平走査期間毎に生じる各映像信号線毎の実際に生じるべき電位変動量を積算することが好ましい。例えば、走査順序算出部２３は、或る映像信号線に与えられるべき駆動用映像信号に対応する表示データが示す階調値（例えば０～２５５）と、当該駆動用映像信号の電圧値との対応関係を示す（予め設定された）テーブル（以下「階調電圧テーブル」という）を含む。走査順序算出部２３は、この階調電圧テーブルに基づき、外部から受け取る表示データに対応する駆動用映像信号が与えられる場合、対応する映像信号線の電位が１水平走査期間前の電位からどれだけ変化するかを示す電位変動量を算出する。

　続いて、走査順序算出部２３は、上記次行を基準行に設定し（ステップＳ２６）、全行が上記次行として決定されたか否かを判定し（ステップＳ２８）、決定されていない場合（ステップＳ２８においてＮｏの場合）にはステップＳ２２の処理に戻り、全ての行が決定されるまで処理が繰り返され（Ｓ２８→Ｓ２２→…→Ｓ２８）、全ての行が決定される場合（ステップＳ２８においてＹｅｓの場合）には１フレーム分の処理が終了する。その後、入力用フレームメモリ２１に次のフレームの表示データ信号ＤＡＴが与えられ、同様の動作が行われる。

　このように、最初に設定された基準行からの電位変動量の総量が最も小さい行を次行として選択し、選択された当該次行を次の基準行として、次の次行を決定するために同様の処理を行う、という処理を繰り返すことにより、全て（すなわち１フレーム分）の行についての選択を行う。走査順序算出部２３は、この選択の順序を示す走査順序データＤｓｏを生成し、走査順序設定部２４に与える。

　走査順序設定部２４は、受け取った走査順序データＤｓｏをアドレス出力部２６に与えるとともに、走査順序データＤｓｏにより示される順序に応じたデータ順でデジタル画像信号ＤＶが出力されるよう、出力用フレームメモリ２２を制御するための順序制御信号Ｃｏを出力用フレームメモリ２２に与える。なお、上記走査順序には同一の順位を付された複数の行が含まれることは前述の通りである。

　出力用フレームメモリ２２は、入力用フレームメモリ２１から表示データ信号ＤＡＴを１フレーム分受け取って記憶しており、この表示データ信号ＤＡＴは走査信号線が配列順に選択されることを前提に階調データが配列されている。走査順序設定部２４は、この配列順を変更する（再配列する）ことにより、または再配列することなく、上記順序で出力されるように出力用フレームメモリ２２を制御する。

　また、アドレス出力部２６は、受け取った走査順序データＤｓｏに応じて、対応する走査線を示すアドレスをゲートアドレス信号ＧＡとして、アドレスデコーダである走査信号線駆動回路４００に与える。走査信号線駆動回路４００は、受け取ったゲートアドレス信号ＧＡに含まれるアドレスに応じて、走査信号線ＧＬ（１）～ＧＬ（Ｎ）のうちの１つを選択する。

　以上のように、表示制御回路２００は、走査信号線ＧＬ（１）～ＧＬ（Ｎ）を上記順序で選択し、当該行が選択されるときに与えられるべき駆動用映像信号Ｓ（１）～Ｓ（Ｍ）を、対応する映像信号線ＳＬ（１）～ＳＬ（Ｍ）に与える。このようにすれば、映像信号線の電位変動量の総量を最も小さくすることができる。このことを簡単な具体例を用い、図１６および図１７を参照して説明する。

　図１６は、図７と同様に、６本の走査信号線の選択順と、対応する表示行の階調値とを示す図である。また、図１６における映像信号線ＳＬ（１）～ＳＬ（Ｍ）に印加される駆動用映像信号電圧に対応する階調値も図７と同様であるが、ここでは上記構成により選択順の一部が異なっている。すなわち、走査信号線ＧＬ（５）が３番目に選択され、走査信号線ＧＬ（４）が４番目に選択される点が異なる。なお、図１６には、次のフレームにおける選択順は記載されていないが、前述した第１の構成において説明したように、最初に必ず第１行目に対応する走査信号線ＧＬ（１）が選択されるので、結果的に前のフレームの選択順と同一の選択順となる。

　図１７は、上記表示装置における各信号の波形図である。図１７に示されるように、走査信号線ＧＬ（１）～ＧＬ（６）は、図１６に示される選択順で選択される。そのため、図８の場合と比較参照すればわかるように、時刻ｔ１～ｔ５の間、映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変化はなだらかであって、電位変化の総量は最も小さくなっている。もし、走査信号線の配列順で対応する駆動用映像信号電圧が印加される場合には、時刻ｔ３および時刻ｔ４において大きく変化するため、図１７に示す場合よりも映像信号線ＳＬ（１）～ＳＬ（Ｍ）の電位変化の総量はずっと大きくなる。このように、走査信号線の配列順で走査信号線を選択する場合よりも、映像信号線の電位変動量の総量をより小さくする順序で走査信号線を選択すれば、映像信号線を駆動するための消費電力を低減することができる。なお、上記図１６および図１７では、第１の構成を例に説明したが、前述した第３の構成の場合であっても同様である。

　また、ここでは説明の便宜のために、同一の表示内容を有する複数の行を抽出し各行の順位を決定した後、上記のように電位変動量の総量が最も小さくなるように各行の順序を決定する構成としたが、これらの順序決定は一連の処理により行うことができる。

＜２．２　効果＞
　以上のように本実施形態によれば、基準行からの電位変動量の総量が最も小さい行を次行として選択し、選択された当該次行を次の基準行として、次の次行を決定するために同様の処理を行う、という処理を繰り返すことにより、全て（すなわち１フレーム分）の行についての選択の順序を決定し、当該順序で走査信号線を選択する。この構成によって、走査信号線の配列順で走査信号線を選択する場合よりも、映像信号線の電位変動量の総量をより小さくする順序で走査信号線を選択すれば、映像信号線を駆動するための消費電力を低減することができる。

＜２．３　第２の実施形態の変形例＞
＜２．３．１　第１の変形例＞
　次に本実施形態の第１の変形例について、図１８および図１９を参照して説明する。図１８は、入力用フレームメモリおよび走査順序算出部に入力される表示データ信号を示す部分的なブロック図である。入力用フレームメモリ２１は、前述したように外部から表示データ信号ＤＡＴを受け取る。この表示データ信号ＤＡＴは、１画素（ＲＧＢの各画素）につき６ビットの階調データを含み、マスクされるビットはない。図中では、このデータ内容を示す［５：０］という記号が表示データ信号ＤＡＴに付されている。また、入力用フレームメモリ２１から走査順序算出部２３に与えられる表示データ信号ＤＡＴｍは、表示データ信号ＤＡＴと同一の信号であるが、６ビットの階調データのうち下位の３ビットがマスクされている。図中では、このデータ内容を示す［５：３］という記号が表示データ信号ＤＡＴｍに付されている。以下では、この表示データ信号ＤＡＴｍのうち、マスクされていない上位の３ビットのデータを判定データと呼ぶ。

　図１９は、４本の走査信号線の選択順と、映像信号線に印加される電圧値と、対応する入力データおよび判定データとを示す図である。この図１９に示されるように、ここでは説明を簡単にするため映像信号線ＳＬ（１）のみを備える簡易な表示装置において、映像信号線ＳＬ（１）に印加される駆動用映像信号電圧Ｖｊ１（Ｖ１１～Ｖ４１）に対応する階調データ値を示す入力データと、当該６ビットの入力データ（例えば「１１１０１０」）のうち、上位３ビットのデータ（例えば「１１１」）を判定データとする。

　走査順序算出部２３は、上述した図１５に示されるステップＳ２２において、上式（３）で表される変動総量を各行で順次算出するが、上記実施形態のように、映像信号線に印加されるべき映像信号に対応する６ビットの入力データ（階調データ）をそのまま使用するのではなく、上記６ビットのうちの（下位３ビットをマスクすることにより）上位３ビットを使用する。前述したように、この３ビットのデータをここでは判定データと呼ぶ。図１９に示す例では、映像信号線が１本であることから判定データがそのまま電位変動総量となっているが、実際には複数の映像信号線の電位変動量の積算値となる。

　このように上位ビットを使用することにより、下位ビットにより示される量が捨象されるため正確な電位変動量を算出することができなくなる反面、演算量を低減することができるので、演算速度が十分でない場合には好適な構成となる。また、演算速度が十分であっても、演算による消費電力を低減することができる点では好適である。

　なお、上記上位ビットとは、電位変動量の計算が可能であればよいので、３ビットに限られるわけではなく、入力データ全体のビット数より少ない数の上位のビットであればよい。

＜２．３．２　第２の変形例＞
　また、演算量を低減するために、映像信号線ＳＬ（１）～ＳＬ（Ｍ）全ての電位変動量の積算値を計算するのではなく、これらのうちのいくつかを間引いて（演算を行わずに）積算値の計算を行ってもよい。例えば、上式（３）に代えて次式（４）に示す電位の変動総量を、行毎に算出してもよい。

　なお、上式（４）では、映像信号線を２本飛ばしで演算対象としており、３の倍数番目の映像信号線に印加されるべき電位の変動量の総量が算出される構成となっているが、どの映像信号線を演算対象とするかは特に限定されない。ただし、演算を画面全体で偏り無く対象とするためには、上式（４）に示すように、２以上の数の整数倍毎の映像信号線を演算対象とすることが好ましい。

　また、第１の変形例の構成を上記第２の変形例の構成に適用すれば、さらに消費電力を低減することができる。なお、順序の決定手法は部分的に適用されてもよい。

＜３．　第３の実施形態＞
＜３．１　液晶表示装置の全体構成および動作＞
　本実施形態に係るアクティブマトリクス型液晶表示装置は、図１に示される第１の実施形態の表示装置と表示制御回路の一部の構成を除き、第１または第２の実施形態と同一の構成で同一の動作を行うので、同一の構成要素には同一の符号を付してその説明を省略する。

　図２０は、本発明の第３の実施形態における表示制御回路の構成を示すブロック図である。この図２０に示される表示制御回路２５０は、図３に示される表示制御回路２００と比較すればわかるように、新たに表示切り替わり検出部２８が設けられるほかは、同一の構成で同一の動作を行うので、同一の構成要素には同一の符号を付してその説明を省略し、新たに設けられた表示切り替わり検出部２８の動作について説明する。

＜３．２　表示切り替わり検出部の動作＞
　図２０に示す表示切り替わり検出部２８は、外部から与えられる表示データ信号ＤＡＴを受け取り、表される画像の変化を検出する。例えば、壁紙など同一の静止画が連続して表示されている場合、走査順序算出部２３において算出される同一の表示内容を有する複数の行または映像信号線の電位変動量の総量をより小さくする順序は、変化しないはずである。したがって、繰り返し同一の演算を行うことは消費電力を低減する観点からも好ましくない。そこで、表示切り替わり検出部２８は、フレーム毎の画像の内容（例えば画素階調値の積算値など）を監視し、その変化が検出される場合に、更新制御信号Ｃｒを走査順序算出部２３に与える。

　走査順序算出部２３は、表示切り替わり検出部２８から更新制御信号Ｃｒを受け取るときに、第１または第２の実施形態の場合と同様に、全て（すなわち１フレーム分）の行についての選択の順序を算出する。その後の走査信号線の選択等の動作については、第１または第２の実施形態の場合と同様である。

＜３．３　効果＞
　以上のように本実施形態によれば、表示切り替わり検出部２８によって、画像の変化が検出される場合にのみ、走査順序算出部２３による選択順序の算出が行われる。この構成によって、走査順序算出部２３における演算回数を低減させることができ、演算による消費電力を低減することができる。

＜４．　各実施形態の変形例＞
　なお上記各実施形態における表示制御回路の全部または一部の機能は、ホストコントローラに含まれてもよいし、これらとは異なる別個の駆動制御回路に含まれてもよい。またこれらの機能は、対応するプログラムを実行するマイクロコンピュータにより実現されてもよい。

　また上記実施形態では、アクティブマトリクス型の液晶表示装置を例に挙げて説明したが、アクティブマトリクス型の表示装置であればこの例に限定されるものではなく、有機ＥＬ（Electro Luminescence）素子などのＬＥＤ（Light Emitting Diode）を使用した表示装置や他のフラットパネルディスプレイ装置にも同様に本発明を適用することができる。

　図２１は、有機ＥＬ素子を使用した画素形成部の等価回路を示す回路図である。図２０に示されるように、この画素形成部は、電気光学素子である有機ＥＬ素子１４と、駆動電源Ｖｒｅｆ（図示されない電流供給部）からの電流を供給する電源線電極１７と、走査信号線駆動回路（ゲートドライバ回路）に接続される走査信号線電極１５、映像信号線駆動回路（ソースドライバ回路）に接続される映像信号線電極１６と、共通電極Ｖｃｏｍと、補助容量１３と、有機ＥＬ素子１４に流す電流を制御するためのｐチャネル型ＴＦＴである電流制御用ＴＦＴ１２と、有機ＥＬ素子１４に電流を流すタイミングを制御するｎチャネル型ＴＦＴであるデータ電圧制御用ＴＦＴ１１とを備える。この画素形成部は、いわゆる定電圧型制御方式（電圧プログラム方式）により駆動される。すなわち、走査信号線電極１５に与えられる走査信号によりデータ電圧制御用ＴＦＴ１１が選択されている期間に、映像信号線電極１６に対して映像信号電圧が印加されることにより、当該映像信号電圧に応じた電圧が補助容量１３に保持される。その後、データ電圧制御用ＴＦＴ１１が選択されていない期間に、補助容量１３で保持されている電圧に応じて電流制御用ＴＦＴ１２の導電率が制御される。このように、電流制御用ＴＦＴ１２に対して直列に接続される有機ＥＬ素子１４に所定の電流が流されることにより、その発光量が制御される。上記各実施形態の構成は、このような画素回路を備える有機ＥＬ表示装置にも同様に適用することができる。

　本発明は、アクティブマトリクス型の表示装置に適用されるものであって、特に順次の走査とは異なる走査が行われる液晶表示装置などのアクティブマトリクス型の表示装置に適する。

　１０　　　　　…ＴＦＴ（スイッチング素子）
　２１　　　　　…入力用フレームメモリ
　２２　　　　　…出力用フレームメモリ
　２３　　　　　…走査順序算出部
　２４　　　　　…走査順序設定部
　２５　　　　　…タイミング制御部
　２６　　　　　…アドレス出力部
　２８　　　　　…表示切り替わり検出部
　２００、２５０…表示制御回路
　３００　　　　…映像信号線駆動回路
　４００、４５０…走査信号線駆動回路
　４１０　　　　…アドレスデコーダ
　４２０　　　　…ステートレジスタ
　５００　　　　…表示部
　ＤＡＴ　　　　…表示データ信号（画像信号）
　ＤＶ　　　　　…デジタル画像信号
　Ｅｐｉｘ　　　…画素電極
　ＧＬ（ｎ）　　…走査信号線（ｎ＝１～Ｎ）
　ＳＬ（ｍ）　　…データ号線（ｍ＝１～Ｍ）
　Ｐ（ｍ，ｎ）　…画素形成部（ｎ＝１～Ｎ、ｍ＝１～Ｍ）

Claims

　複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部により画像を表示する表示装置であって、
　前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動回路と、
　前記複数の映像信号線に印加されるべき各電位が映像信号線毎に一致する走査信号線のうち、少なくとも２つが同時に選択されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定回路と、
　前記走査順序決定回路により決定される順番に基づき、前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備えることを特徴とする、表示装置。
　前記走査順序決定回路は、前記各電位が映像信号線毎に一致する走査信号線のうち、当該走査信号線の数が所定の閾値を超える場合、前記閾値と同数が同時に選択されるように、前記複数の走査信号線における選択の順番を決定することを特徴とする、請求項１に記載の表示装置。
　前記走査順序決定回路は、前記各電位が映像信号線毎に一致する走査信号線のうち、当該走査信号線の数が所定の閾値を超える場合、前記閾値と同数が同時に選択され、直後の順番で、選択されなかった残りのうち前記閾値と同数までが同時に選択されるように、前記複数の走査信号線における選択の順番を決定することを特徴とする、請求項２に記載の表示装置。
　前記走査順序決定回路は、前記各電位が映像信号線毎に一致する走査信号線が同時に選択されるように、前記複数の走査信号線における選択の順番を決定するとともに、同時に選択される走査信号線の数が多いほど当該選択される走査信号線の選択期間が長くなるように、かつ対応する走査信号線の選択期間を１つの走査信号線が選択される期間より長くなるように設定することを特徴とする、請求項１に記載の表示装置。
　前記走査順序決定回路は、前記走査信号線駆動回路によって選択される走査信号線が切り替わる毎に生じる前記複数の映像信号線の少なくとも一部のそれぞれにおける電位変動量の絶対値を積算した値が最も小さくなるよう、前記順番の少なくとも一部を決定することを特徴とする、請求項１に記載の表示装置。
　前記走査順序決定回路は、次に選択されると前記電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定し、当該走査信号線が選択された後に続いて選択されると前記電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定することを特徴とする、請求項５に記載の表示装置。
　前記走査順序決定回路は、前記画像信号に含まれる階調データであって前記複数の映像信号線に与えられるべき電位を示すデジタル階調データのうち、所定数の上位ビットに基づき、前記積算値を算出することを特徴とする、請求項５に記載の表示装置。
　前記走査順序決定回路は、前記複数の映像信号線のうち２以上の所定の整数倍毎の映像信号線のそれぞれにおける電位変動量の絶対値を積算することを特徴とする、請求項５に記載の表示装置。
　前記走査順序決定回路は、前記順番を決定した後、前記画像の変化が検出される時点まで決定された順番を固定することを特徴とする、請求項５に記載の表示装置。
　前記走査信号線駆動回路は、アドレスデコーダを含み、
　前記走査順序決定回路は、前記アドレスデコーダに対して、前記順序に応じたアドレスを与えることを特徴とする、請求項１に記載の表示装置。
　前記走査信号線駆動回路は、前記アドレスデコーダから出力される信号を受け取るとともに、所定の制御信号がアクティブである場合、対応する走査信号線を選択する信号を出力するステートレジスタをさらに含み、
　前記走査順序決定回路は、前記ステートレジスタに対して、前記制御信号を与えることを特徴とする、請求項１０に記載の表示装置。
　前記走査信号線駆動回路は、
　　前記アドレスデコーダから出力される信号を受け取るとともに、所定の第１の制御信号がアクティブである場合、前記アドレスデコーダから出力される信号の状態に応じた信号を出力する第１のステートレジスタと、
　　前記第１のステートレジスタから出力される信号を受け取るとともに、所定の第２の制御信号がアクティブである場合、対応する走査信号線を選択するために前記第１のステートレジスタから出力される信号の状態に応じた信号を出力する第２のステートレジスタと
をさらに含み、
　前記走査順序決定回路は、前記第１の制御信号を前記第１のステートレジスタに対して与えるとともに、前記アドレスデコーダに対して前記アドレスが与えられる期間中は少なくともアクティブになる前記第２の制御信号を前記第２のステートレジスタに対して与えることを特徴とする、請求項１０に記載の表示装置。
　前記走査信号線駆動回路は、前記走査順序決定回路により決定された前記順番で走査信号線を選択した後、次の画像を表示するまでの期間中、動作を停止または休止することを特徴とする、請求項１に記載の表示装置。
　前記映像信号線駆動回路は、前記走査信号線駆動回路の動作が停止または休止する期間中、動作を停止または休止することを特徴とする、請求項１３に記載の表示装置。
　複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部に画像を表示する方法であって、
　前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動ステップと、
　前記複数の映像信号線に印加されるべき各電位が映像信号線毎に一致する走査信号線のうち、少なくとも２つが同時に選択されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定ステップと、
　前記走査順序決定ステップにおいて決定される順番に基づき、前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと
を備えることを特徴とする、表示方法。