JP2904821B2 - 表示素子駆動用集積回路対 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、交流電圧で駆動される各種表示素子、特に
エレクトロルミネッセンス表示素子やパッシブ型および
アクティブ型の液晶表示素子のマトリクス配列画素の駆
動、特にデータ電極（コラム電極、あるいはセグメント
駆動電極ともいわれる）駆動用の集積回路の構成に関す
るものである。

［従来技術とその問題点］ マトリクス配列画素の表示素子の構成に於いては、画
素を挟む一方の側の電極である一群のタイミング電極
と、他方の側の電極であり画素表示情報を与えるデータ
電極の２種類がある。タイミング電極駆動に於いては、
時間の関数で波形が定められる一定波形かつ低周波数の
電圧が印加される。データ電極駆動に於いては、多数の
スイッチング素子を用いた回路により印加電圧波形が時
間および表示情報の関数として複雑に変調され、さらに
各画素を駆動するに必要な電圧の印加、および１本のタ
イミング電極上に配置される全ての画素の表示すべき情
報を１ライン分のタイミングの間に受け入れる高速動作
が要求され、高密度・高電圧・高速度の集積回路（以下
ICとも記す）が必要になった。さらに、近年電磁放射雑
音の規制が厳しくなっており、高速動作のデータ電極駆
動ICの消費電流の突端値の抑制とICの動作電流周波数分
布の低下が強く要求されて来た。

従来のデータ電極駆動ICの構成は、第３図Ａに示す如
く、伝送されて来るデータを縦続接続されたシフトレジ
スターに順次転送し、各レジスターに収容されたデータ
を指定のタイミングで一度ラッチし直し、このラッチの
出力信号に応じて駆動波形を合成した。このような構成
のICに於けるシフトレジスターのデータの転送のために
は、全てのシフトレジスターを毎回動作させる必要があ
り、このためIC動作時のスパイク状過渡電流が大にな
り、放送電波周波数帯域での雑音電波発生や、これによ
って生じる電源電圧変動に起因する回路誤動作の発生す
る不都合があった。

［問題点を解決するための手段］ 本発明においては、上記困難を解消するためにシフト
レジスタの使用を止め、代わりに番地データ発生のため
の専用のコンパクトな計数回路とこれで制御されるラッ
チ記憶回路を用意し、各ラッチ回路には必要なタイミン
グで、最小限の表示情報を伝達し、記憶させる。これに
より、集積回路内部の論理素子の総変化数を削減し、等
価動作周波数を下げ、論理レベルの変化に伴う電流雑音
の低減と消費電力の低減を実現する。また、雑音の発生
し易いデータ電極駆動側のICの動作電圧を低く押さえ、
いっそうの雑音発生低減を行う。

［実施例］ 以下に、本発明の内容を実施例に基き詳しく説明す
る。第１図は本発明における集積回路の機能ブロック構
成図であって、102はデータ受入れ用の第一の記憶回
路、110は第一の記憶回路102へのデータ書込番地を指定
する専用の番地計数回路、106は記憶回路に記憶された
データを一定のタイミングで読取り記憶する第二の記憶
回路、108はラッチ記憶回路106の出力データに応じて駆
動信号波形を合成する回路、104は番地データを配分す
るためのゲート回路である。

第２図は従来の液晶駆動用集積回路の構成図であっ
て、202はデータ受入れ用のシフトレジスタ、206はシフ
トレジスタにいれたデータを一定のタイミングで読取り
記憶するラッチ記憶回路、208はラッチ記憶回路206の出
力データに応じて駆動信号波形を合成する出力回路であ
る。第２図において、シフトレジスタ202を構成するデ
ータタイプフリップフロップは、通常１個当たり８ない
し12の相補トランジスタ対で構成され、そのうちに高速
のクロックパルス信号が印加されるトランジスタ対は最
低４対ある。例えば画素がマトリクス状に配置された表
示素子において、１個のICで１ライン当たり400画素の1
6階調データを、第２図のごとき従来型の液晶駆動回路
で駆動しようとすると、白黒４ビット階調表示の場合40
0個の４並列で合計1600個のシフトレジスタで構成する
事になる。その結果、高周波数のクロックパルスによっ
て6400対の電界効果トランジスタのゲートを駆動せねば
ならず、またこれだけの数のゲートを充放電するための
大きな寸法のインバータのゲート容量の駆動に要する電
流、および同インバータの論理レベル切り替え時の過渡
電流は、相当大きなものになる。またこれらの1600個の
シフトレジスタは各々４個以上のゲート回路で構成され
ているので、クロックパルス１つの入力毎に最悪6400の
ゲートが論理レベルを変更し、変更時6400ゲート分の過
渡電流が流れる。この場合の過渡電流は、各々のトラン
ジスタのドレインおよびゲートの浮遊容量の充放電電
流、およびゲート電位の変化の途中状態においてＰ・Ｎ
型の両相補トランジスタが共に導通状態となって電源の
正電極と負電極を短絡して流れる多大な貫通電流成分を
含む。

シフトレジスタは情報の記憶・伝送・番地付作用等の
機能を合せ持ち、便利のためにしばしば利用されるが、
データを所定の番地に格納するためには次々と隣番地か
ら読み出しては反対隣のレジスタに記憶するデータの
“転送”動作が必要である。1600個中のシフトレジスタ
の１個について見ると、４個並列で各１個のレジスタに
400個のデータが順次転送されて通過し、最後に記憶保
持が必要なデータは１つである。残り399個分の書込・
読出しは無駄な動作である。このために消費される電力
は全体で 1600x390＝638400 回分になる。

これに対し、第１図の回路構成では、高周波数のクロ
ックパルスを受けて計数回路104が計数を行うが、400個
の番地の計数に９個のトグルフリップフロップの縦続接
続で済み、かつ各フリップフロップ毎に｛1/2｝分周さ
れていくので、クロック周波数で駆動される等価的なフ
リップフロップ電力は２個分に過ぎない。第２図におけ
るシフトレジスタ202のデータ記憶作用を受け持つ部分
は、第１図の構成においてラッチ102になる。第１図に
おいて1600個のラッチ回路は一度に４個ずつ400に分け
て選択される。番地識別用の９ビットのゲート回路とラ
ッチ回路で消費される電力の和は、クロックパルスおよ
びデータを事前にタイミング毎に切り分けて必要な番地
のラッチ回路に必要なタイミングのみ伝送出来るので、
一桁以上の電流削減が容易に実現出来る。例えば、９ビ
ットの番地の後半５ビット分を用い、チップを32領域に
等分して各領域には一連のクロックパルス列を32分割し
た間欠パルス列を配分する。このような手法を使って記
憶回路102の１個のラッチ回路は必要なタイミングで１
回だけ選択書込を行う。番地の選択のためにデコーダ回
路が必要になるが、上記のような手法でクロックパルス
とデータを領域・時間に切り分けて配分する事により、
電流消費の削減が出来る。信号線の配線面積を要するた
めIC全体の面積は第１図の回路が第２図の回路より大幅
な削減になるとは限らぬが、電流雑音抑圧の点で格段の
効果がある。計数回路はトグルフリップフロップからな
る多段２進回路に限らず、任意の計数回路例えばシフト
レジスタリングを用いた計数回路でも効果がある。

第３図Ａに従来のデータ順次転送方式の回路例、第３
図Ｂに本発明の実施例回路主要部、第３図Ｃにシフトレ
ジスタ式番地計数回路、第３図Ｄにアナログ画像信号を
ラッチ記憶駆動するアクティブマトリクス表示素子駆動
用IC回路例、第４図Ａに番地計数式回路における動作信
号波形図を示す。

第３図Ａにおいて、390は表示データ記憶転送用のシ
フトレジスタ、320は液晶電極駆動のために該シフトレ
ジスタのデータを読取り一定のタイミングでデータを送
出するためのラッチ記憶回路、321・322は該記憶データ
に基き液晶駆動電極を駆動する信号波形を作る変調回路
である。表示データDATAはクロックパルスCLKと同期し
てシフトレジスタ390に順次入力・転送される。データ
は、受信終了後ラッチ指示信号LATCHに従いラッチ回路3
20に一斉に書き込まれる。

表示素子の駆動が非階調駆動波形で行われる場合、水
平方向の配列画素400の駆動には400個のシフトレジスタ
で足りる。さらに、16階調駆動の場合には４個並列で16
00個を配置・動作させ、駆動変調回路は共通の４ビット
型変調回路とする。本発明の番地計数回路方式は、１つ
の番地で複数のメモリを同時制御できるので、階調付き
動画表示素子用駆動ICの場合に有利である。

第３図Ｂは本発明の実施例である。302は９ビットの
計数回路、306は配分回路で、312・314はデコーダ回
路、334・338はゲート回路、339はIC内部の各ブロック
毎に配置される副配分回路で、334はデータ配分用ゲー
ト回路、338は番地指定・記憶指示のクロックパルス配
分用ゲート回路である。318は送付されてくるデータを
一時的に記憶する第１のラッチ回路、302は液晶電極駆
動のために該第１のデータを読取り一定のタイミングで
データを送出するための第２のラッチ記憶回路、322は
該記憶データに基き液晶駆動電極を駆動する信号波形を
作る変調回路である。308は駆動ICを複数個使用する場
合に動作の可否を指定するゲート回路であって、周波数
の高いデータやクロックパルスを無用のICの内部に拡散
させない様に用いる。

計数回路302はシリアルデータに同期したクロックパ
ルスCLKを計数して９ビットのアドレスデータを作成す
る。この計数回路はわずか９個のフリップフロップで構
成されており、消費電流は極くわずかである。このう
ち、表記上のQ0データはクロック信号CLKの周波数であ
り、Q1〜Q9へと順次周波数が1/2ずつに低減する。ここ
で、このアドレスデータ９ビット分をICチップの隅々ま
で配分すると高い周波数のQ0信号線の駆動およびこの信
号を受信するゲート回路の貫通電流が増加し、IC内部に
雑音信号をばらまく事になるので、これの影響を減殺す
るためQ5からQ9までの低周波数成分の信号を回路312で
デコードして1bから32bまでの領域配分信号を作成す
る。さらに、ICのチップ領域を32に分け、各々を1bから
32bまでの信号が指定するようにする。また、Q0からQ4
までの高い周波数成分の信号をデコーダ314でデコード
し16の位相の異なる時間配分信号を作成する。ここで、
計数器の後段のデータは前段の結果で変化するから、前
段と後段のデータ位相の遅延に起因する偽信号成分が発
生するのを抑圧する。例えば第３図Ｂの回路でフリップ
フロップは入力クロック信号の立ち下がりに同期して出
力データが変化するので、Q1〜Q4の組み合わせ状態信号
と、Q0との論理積を用いれば良い。ICチップの各領域へ
は上記領域信号1b〜32bが乗じられて領域毎に間欠化さ
れた1a,3a、5a、7a,・・31aの奇数番目の16本の信号が
配分される。またデータも間欠化する。信号の領域別配
分これに関連付けた信号の間欠化の思想を実践する具体
的な回路の構成は単一ではなく、種々の変形がある。例
えばタイミング配分信号をデコード以前の４ビットのま
ま領域信号で間欠化してチップ上に配分する方法などあ
る。冗長にデータを転送するシフトレジスタを除去し、
ラッチと計数回路に置換する事で電力削減するだけでな
く、ICチップ内の領域指定信号を用いてICチップの必要
な場所にのみ必要なタイミングでアドレス信号あるいは
データを伝達する事でも電力削減を図っているが、実際
のICチップ上の形状・配置制限があるので、電力・経済
性の総合判断により、一部不必要なタイミングで信号を
出力したり、不必要な領域に出力する事で回路設計が簡
素化され得策の場合がある。また計数回路の段数が少な
いので、可逆計数回路を用いてもICの面積をさぼど増や
さずに済み、表示図形の左右引繰返しが可能な左右可逆
表示用の駆動ICが小面積で容易に構成出来る。

また、常時可逆計数を行う必要はなく、固定的に使う
場合がほとんどであるから、２進計数回路の出力を排他
論理回路でレベル反転させるたけで出力端子の信号配列
逆転が行える。第３図Ｅにその計数回路部分の実施例を
示す。第３図Ｅにおいて302は通常の２進計数回路、312
・314はデコーダ、398は伝送ゲート、396はトグルフリ
ップ・フロップである。フリップフロップ302の出力は
信号CEと排他論理回路で論理値が反転制御される。伝送
ゲート398は計数の桁上げ入出力端子の機能切り替えを
制御する。

アクティブ型表示素子の駆動回路では第３図Ｂの記憶
回路を容量と伝送ゲートを接続したアナログ記憶回路と
バッファ−アンプに置き換える。

上記番地計数の思想を用い、少し冗長ではあるが計数
回路をシフトレジスタで構成する方法がある。ゲート数
は増加するが、設計の手間が楽になる。消費電流が増加
するものの、全データをシフトレジスタで転送する方法
よりは少ない。

第３図Ｃにシフトレジスタ列を計数とデコーダを兼ね
た回路として用いた例を示す。第３図Ｃにおいて、38
8、389はシフトレジスタで、計数開始には番地選択の指
示パルスSTARTを入力する。クロックパルス１周期分の
時間幅の指示パルスを一つだけ入力し、シフトレジスタ
中をクロックパルスに同期して順次伝搬させると、シフ
トレジスタを構成する各フリップフロップから単一の番
地指定信号が相異なるタイミングで出力される。これの
各シフトレジスタ出力で第一の記憶回路であるラッチ回
路にデータを書き込む。第二の記憶回路以降の構成は第
３図Ｂと変わらない。

第４図Ａに、本発明の第３図Ｂの実施例番地計数回路
のゲート動作説明の波形を示す。入力信号CLKの立ち下
がりに同期して２進計数器のQ1〜Q9の論理レベルが図の
様に変化する。Q1〜Q9の全ての値がローレベルの場合を
計数０とする。Q9＝L/Q8〜Q1＝Ｈの状態の計数値は511
である。ここでCLKパルス入力が発生して計数が512にな
る場合、まずQ1がＨ→Ｌとなり、その結果Q2の値がＨ→
Ｌ、その結果Q3がＨ→Ｌと変化する。従って511→510→
508→・・・・→255→512となって正常な計数値に至る
前に瞬間的に短期間偽計数値が発生する。これらはCLK
の論理値がＬレベルの間で起こるから、CLK＝Ｈとの論
理積を用いれば抑圧出来る。Q9〜Q0（＝CLK）のデータ
は５ビットずつ２つのデコーダ回路でデコードされ、1a
〜31aおよび1b〜32bの２群の信号になる。ａ群の信号一
つとｂ群の信号ひとつの論理積で個別のラッチ回路の指
定を行い、ｂ信号を用いてａ信号およびデータの間欠化
を行う。

本発明のシステムでは個々の記憶回路にデータをゲー
ト回路を介して樹枝状に分化させて必要な部分のみ直接
伝送し、ラッチクロック信号も樹枝状に分けて個別に最
小限のパルスのみを記憶回路に伝送しており、集積回路
を構成する回路素子の電位変動の合計回数は最小限に押
さえられている。

第４図Ｂに液晶表示素子駆動の場合の駆動波形を示
す。第４図Ｂにおいて、TP1〜TPk〜TPnはタイミング電
極駆動電圧波形であり、各々同一の波形が異なる位相で
出力される。各タイミング信号が同一の波形でも一定個
数毎に極性を反転させる方が、図形表示におけるクロス
トークが少なくなる事が判っており、極性反転の個数を
ｍ個とすると、「ｍ行反転」と呼ばれる。ｍ＝１の場合
は、選択位相を２等分して前半と後半で極性を反転させ
る。一般にｍの値が大きい方が駆動信号の高調波成分が
少なくなるので駆動回路の抵抗・表示素子の電極抵抗の
影響が軽減されて都合が良い。また、極性反転のｍの数
と電極の数の関数として抵抗による駆動波形歪みの駆動
電極相互の平均電圧バランスが影響されるので、ｍの値
は４、16、等が選択される。第４図Ｂではｍの値が２の
場合を示す。SG1〜SGj〜SG640は表示情報と時間の関数
で駆動電圧波形が定められる。SGj信号は、タイミング
電極TPkの選択位相においてTPk電圧波形と同極性か逆極
性かを選択出来る。またその選択位相内をさらに分割し
て、選択位相内を同極性・逆極性・０電圧に割り振って
変調も出来る。その場合、TPk電極とSGj電極に挟まれた
画素に印加される電圧は、同極性で低く逆極性で高くな
る。その選択位相でTPk以外のTP信号は０電位であるか
らSGj信号が極性を変えてもTPk以外のタイミング電極上
の画素に印加される電圧の絶対値は変わらない。したが
ってSGj電極の電位を各タイミング信号TPに同期して順
次定める事により、各タイミング電極上に配置された画
素への印加電圧を独立に設定出来る。表示素子が交流実
効値電圧に応答する液晶表示素子の場合には、SG電圧振
幅に対し、TP電圧振幅は大略ｎの平方根倍に設定すると
画素駆動電圧の変調率が最大になる。従って、TP駆動IC
には高電圧動作が要求される。通常はTP駆動ICの動作電
圧を下げるため、TP電圧とSG電圧の差の電圧の半分をTP
電圧から差し引き、SG電圧に加えた電圧波形で駆動回路
を設計し、TP用・SG用を共に同程度の動作電圧の駆動IC
に仕立ている。

電流雑音削減の上では、高速動作の部分の動作電圧を
低下する事も効果がある。マトリクス状画素配列の駆動
におけるタイミング電極の駆動周波数は低く、データ電
極側の駆動周波数は波形が複雑でタイミング電極波形の
高調波成分を多く含み、その複雑な波形をデジタル的に
合成するために、データ電極駆動ICの回路構成はタイミ
ング信号発生用ICに比較して数段複雑でゲート数が多
い。各画素に印加される電圧はタイミング電極駆動電圧
とデータ電極駆動電圧の差であるから、データ電極駆動
電圧は変化電圧差を出力電圧振幅として最小限に設定
し、残りの電圧成分はすべてタイミング電極駆動電圧と
なるよう設定するのが合理的である。この場合、タイミ
ング電極駆動ICの動作電圧が不足する事が多いが、これ
にたいしてはタイミング電極駆動波の波形の単純さと周
期性を利用し、タイミング駆動ICに電圧を印加する電源
電圧回路を周期的なパルス電圧源回路に乗せて揺動さ
せ、タイミング駆動ICの動作電圧よりも高圧のタイミン
グ駆動電圧を得る変動電源法が可能である。それによっ
てデータ電極駆動ICの動作電圧を低くする効果は大き
い。

第５図Ａは変動電源法によるタイミング電極駆動電
圧、第５図Ｂは同駆動ICの内部電圧波形を示す。第５図
Ａに示されている電位VD（ｔ）、VS（ｔ）は、接地電位
を基準としていて変動して見える。第３図ＢにIC内部の
電圧関係を示すが、これは接地レベルを基準とする第１
図Ａの電位をVS（ｔ）基準で表してVDD、VSSとしたもの
であり、IC内部の動作電源電圧はこのようにタイミング
電極駆動電圧より低い。第５図Ａに示すような電圧系
は、パルス電圧源と直流電圧源を用意し、パルスクラン
プ回路により両者を合成する事で容易に実現できる。

第６図に、液晶駆動タイミング電極駆動ICの構成例を
示す。624は駆動信号を合成する論理回路、610は論理回
路624の信号に基づき駆動出力信号を合成する出力回路
であって、供給される複数の電源電位、たとえばVD
（ｔ）・VM＋・VM−・VS（ｔ）に対し、時間の函数とし
てスイッチング素子により順次選択・接続し、出力電位
を定めるためのスイッチングトランジスタを備える。61
2はこの液晶駆動ICの最高電位であるVD（ｔ）電位に接
続するために用いるＰチャネル電界効果トランジスタ、
614は最低電位であるVS（ｔ）に接続するＮチャネル電
界効果トランジスタである。616・618は中間の電位VM＋
・VM−に接続するのに用いる相補型伝送データ回路のト
ランジスタ対である。650はパルス発生回路、662・664
はキャパシタ、652・654はダイオードで、クランプ回路
を形成する。622はテスト用を兼ねる伝送ゲートであっ
て、駆動波形の中間電位を与えるだけでなく、全ての出
力端の外部接続用端子からあらためて各々スイッチ素子
622を介して共通の導線TESTに接続し、この導線の電位
をテスト時に必要に応じて電位を測定し、あるいはテス
ト信号を論理回路624に入力して論理回路624により電位
を設定して、各出力端子をテスト時に任意かつ選択的に
電位検出・あるいは電流検出用のTEST線に接続し、その
電位あるいは短絡電流の有無から多数出力端子のICの試
験を短時間に行う。この導線をテスト以外に、例えば駆
動時に固定電位レベル或いは変動電位レベルにして補助
的に出力電位を変調して用いる事も有用である。

［発明の効果］ 以上の説明したごとく、本発明によれば集積回路の消
費電力の大幅削減が可能となり、また表示素子駆動集積
回路に起因する電流雑音の強度・周波数分布を抑圧出来
る。また回路素子数の減少により集積回路の歩留まり良
くなり、安価で高画素密度の表示素子の駆動を可能とす
る高集積度の表示駆動ICを実現する事が出来る。

【図面の簡単な説明】

第１図は本発明のデータ電極駆動用集積回路の機能ブロ
ック構成例で、104は番地計数回路、102は第一記憶回
路、106は第二記憶回路、108は駆動波形合成回路を示
す。 第２図は従来のデータ電極駆動用の集積回路の機能ブロ
ック構成例で、第３図Ａにその回路構成図例を示す。 第３図Ｂは本発明のデータ電極駆動用の集積回路実施
例、第３図Ｄは本発明によるアクティブマトリクス液晶
表示素子駆動用のデータ電極駆動集積回路の実施例、第
３図Ｅは本発明による正進計数回路を用いた正逆切り替
え型のデータ電極駆動集積回路の実施例、第３図Ｃは本
発明の構成をシフトレジスタ計数回路で実現したデータ
電極駆動用の集積回路実施例である。 第４図Ａに第３図Ｂにおける各種信号波形を示し、第４
図Ｂに１行毎反転のタイミング信号波形と対応するデー
タ信号波形を示す。 第５図Ａ、Ｂに変動電源方式のICの動作電圧波形および
IC内部の相対電圧波形の関係を示し、第５図Ｃ、Ｄに同
じく４行毎反転の電圧波形を示す。 第６図に変動電源方式のタイミング駆動ICの変動電源発
生回路例を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】表示データと同期して入力されるクロック
   パルスを計数する番地計数回路と、該番地計数回路の番
   地データ信号に基づき順次番地が選択され表示入力デー
   タがラッチされる第一の記憶回路と、該第一の記憶回路
   のデータを一斉にラッチする第二の記憶回路と、該第二
   の記憶回路のデータに応じて表示駆動波形を合成する変
   調駆動回路とを備え、表示情報に基づく駆動波形を出力
   するデータ電極駆動集積回路と、該表示駆動波形に同期
   して対接地電位が時間の一定の周期関数で変動するとと
   もに、データ電極駆動集積回路の電圧より高い、一定の
   直流電圧源で駆動され、該直流電源電圧よりも大なる対
   接地出力振幅を出力するタイミング電極駆動用集積回路
   を組み合わせ、前記タイミング電極駆動集積回路の出力
   端子を表示画素の一方の電極に接続し、該データ電極駆
   動集積回路の出力端子を他方の電極に接続することを特
   徴とする表示素子駆動用集積回路対。
2. 【請求項２】タイミング電極駆動集積回路は、一定の直
   流電源電圧で駆動されつつ接地に対して一定の電位差を
   もって半導体スイッチング素子とコンデンサにより正側
   及び負側電源線がクランプされた対接地電位が周期的に
   変動する一定電位差の高電圧で駆動し、データ電極駆動
   集積回路は対接地電位が一定の低電圧電源で駆動し、該
   ２種類の集積回路の電力損失の和を低くした事を特徴と
   する特許請求の範囲第１項に記載の表示素子駆動用集積
   回路対。