KR20020064912A - 정전기 방전 프로텍션을 갖는 고성능 출력 버퍼 - Google Patents

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KR20020064912A
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허니웰 인크.
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Abstract

본 발명은 빌트-인 ESD방지부를 갖는 출력버퍼를 개시한다. 바람직하게는, 상기 빌트-인 ESD방지부는 트랜지스터를 이용하여 집적회로의 시-오브-트랜지스터 또는 시-오브-게이트영역(14)로부터 형성된다. 이는 전용 ESD장치, 특히 집적회로의 주변영역의 내부 및 주위에 있는 하부층으로 미리 제조된 전용 ESD 장치를 위한 필요성을 해소시킬 수도 있다.

Description

정전기 방전 프로텍션을 갖는 고성능 출력 버퍼{HIGH PERFORMANCE OUTPUT BUFFER WITH ESD PROTECTION}
인텔회사의 설립자 Gordon Moore의 이름에서 유래한 Moore's Law에서, 컴퓨터의 속도와 밀도는 18-24 개월마다 2배로 될 것이라고 말하고 있다. 대부분의 분야에서, Moore's Law은 마이크로프로세서의 초창기 이후에 사실로 판명되고 있으며, 적어도 앞으로 20년 동안은 그렇게 될 것으로 예상된다.
Moore's Law의 추론에 따르면 IC에 사용되는 트랜지스터의 사이즈는 매 18-24 개월마다 2가지의 인자에 의해 축소될 것이 분명하다. 최근까지, 이는 벌크(bulk) MOSFET 디바이스를 단순히 스케일함에 의해 달성되었다. 그러나, 트랜지스터 채널 길이가 대략 0.25μm 이하로 스케일됨에 따라, 많은 트랜지스터 효과가 트랜지스터의 특성을 떨어뜨린다. 이들 효과중의 몇 가지는 쇼트 채널 효과, 게이트 저항 효과, 채널 프로파일링 효과 및 그 외 다른 효과를 포함한다. 전원공급장치의 전압을 낮추는 것으로 이들 효과중 몇 가지를 줄일 수 있다는 것은 알려져 왔다. 그러나, 전원공급장치의 전압을 낮추는 것은 MOSFET 디바이스의 성능에 치명적인 영향을 미칠 수 있다.
이러한 많은 한계를 극복하기 위한 하나의 접근방법은 SOI(Silicon-On-Insulator) 기판을 사용하는 것이다. SOI는 벌크 CMOS에 대해 저전력소비, 저누설전류, 저커패시턴스, 양호한 서버-문턱(sub-threshold) IV 특성, 알파입자 및 우주선(cosmic rays) 등에 대한 저소프트 에러율(lower soft error rates)을 포함하는 현저한 잇점을 갖는다. 이러한 잇점은 SOI를 고성능, 저전압 어플리케이션을 위한 이상적인 기술로 만든다.
SOI의 다른 잇점은 각 트랜지스터의 바디(body)가 개별적으로 제어될 수 있다는 것이다. Lee ET AL., 1997 IEEE 국제 SOI 컨퍼런스에서 진행, 1997년 10월, 152쪽, "High Speed SOI Buffer Circuit with the Efficient Connection of Subsidiary MOSFET's for Dynamic Threshold Control"에서 논의된 바에 따르면, 이는 각 트랜지스터의 문턱 전압이, 특히 낮은 전원전압에서 다이내믹하게 제어되도록 허용하고 있다. 문턱 전압을 다이내믹하게 조정하는 것으로 낮은 전원전압에서 달성될 수 있는 성능을 현저하게 상승시킬 수 있다.
바이어블(viable) SOI 디바이스를 제공하기 위한 시도중의 하나는 적절한 정전기 방전(ESD) 프로텍션을 제공하기 위한 필요성이다. ESD는 IC 디자인, 특히 SOI IC 디자인에서 주요한 문제점이다. ESD 이벤트로 알려져 있는 해로운 정전기 펄스는 통상적으로 어셈블리 및 설비를 처리하는 동안에, IC 칩에 대한 인간 또는 머신핸들링과 같은 다양한 순간적인 소스에 의해 초래된다. 대부분 ESD 이벤트는 IC 패드(pads)중의 하나에서 비롯된다. 출력 버퍼는 통상 IC 패드에 접속되기 때문에, 상기 출력 버퍼 회로소자에 몇 가지 종류의 ESD 프로텍션을 제공하는 것이 바람직하다.
전형적인 ESD 이벤트는 출력 패드로의 높은 전압을 포함하고, 결국 Vdd 또는 Vss 각각으로 출력 버퍼의 PMOS 또는 NMOS 트랜지스터중의 하나를 통해 높은 방전 전류 패스를 발생시킨다. 상기 NMOS 트랜지스터에 대해서, 상기 패드에 제공되는 ESD 전압 펄스의 극성에 의존하여, 상기 방전 패스는 드레인/바디 접합의 애벌런치 항복을 경유하여, 또는 드레인/바디 다이오드의 순방향 바이어싱을 경유하여 진행될 수 있다. 상기 방전 패스의 애벌런치 항복 타입은 가장 치명적인데 그 이유는 NMOS 트랜지스터에 회복 불가능한 손상을 아주 쉽게 초래시킬 수 있다는 것이다. 동일한 방전 패스는 PMOS 트랜지스터를 통해서도 형성될 수 있다.
SOI CMOS IC에 ESD 프로텍션을 제공하기 위한 몇 가지 접근 방법이 Voldman et al., EOS/ESD 심포지엄 96-291, 6.5.1 쪽, "CMOS-On-SOI ESD Protection Networks"에서 논의되어 있고, Voldman et al., EOS/ESD 심포지엄 97-211, 3A.2.2 쪽, "Dynamic Threshold Body and Gate-coupled SOI ESD Protection Networks"에서 논의되어 있다. 이러한 종래 기술의 접근 방식에서의 많은 한계는 하나 이상의 전용 디바이스가 ESD 프로텍션 기능을 구현하기 위해 제공되어야 한다는 것이다. 이들 전용 ESD 디바이스는 상대적으로 크며, 이에 따라, 실질적으로 많은 면적을 차지하게 된다. 또한, 상기 전용 ESD 디바이스는 통상적으로 I/O 패드 근처의 디바이스의 경계 주변 또는 내부에 조립되며, 이에 따라 IC의 다수의 트랜지스터 또는 다수의 게이트 영역의 일부는 아니다. 대신에, 그들이 ASIC 개별성 또는 구성내에 실제로 사용되는지의 여부에 관계없이, 상기 전용 ESD로서, 그들은 통상적으로 IC의 외부 경계의 아래층 내부로 조립된다.
그러므로, 바람직한 것은, 내장 ESD를 갖는 출력 버퍼이며, 여기서, 상기 ESD 프로텍션은 IC의 다수의 트랜지스터 또는 다수의 게이트 영역내의 선택된 트랜지스터에 의해 적어도 일부로 제공된다. 이는 적어도 몇 개의 전용 "ESD" 디바이스, 특히, IC 경계 주변 및 내부의 아래 층 내부로 조립되는 그들 전용 ESD 디바이스에 대한 필요성을 제거할 수 있다. 그러한 접근 방식의 잇점은 특별한 ASIC 개별성 또는 구성에 대해 바람직한 ESD 프로텍션을 제공하기 위해서 실제 요구되는 그들 트랜지스터만 사용된다는 것이며, 이로 인해, IC의 전체 밀도를 최대화시킬 수 있다.
본 발명은 출력 버퍼에 관한 것으로, 특히 내장 정전기 방전(ESD) 프로텍션(protection)을 갖는 고성능 출력 버퍼에 관한 것이다. 상기 출력 버퍼는, 증폭기와 비 증폭기회로 또는 디바이스를 포함하여 전기적인 신호를 버퍼하는 모든 회로를 의미한다.
도 1은 종래의 I/O 패드에 가깝게 미리 제조된 ESD 보호회로로 전용된 집적회로를 나타낸 도면이다.
도 2는 집적회로의 다수 트랜지스터 또는 다수의 게이트영역에서 트랜지스터를 사용하여 상기 ESD 보호회로를 구축한 본 발명에 따른 집적회로에 대한 일실시예이다.
도 3은 종래 고성능 SOI 드라이버의 회로도이다.
도 4는 본 발명에 따른 조사율(dose rate)과 SEU(single event upset)가 굳어진 고성능 SOI 드라이버의 회로도이다.
도 5는 확장 ESD 보호를 갖는 고성능 SOI 드라이버의 실시예를 보인 회로도이다.
도 6은 확장 ESD 보호를 구비한 고성능 SOI 드라이버의 다른 실시예를 보인 회로도이다.
도 7은 확장 ESD 보호를 제공하는 제1 Vdd1 전원공급회로의 회로도이다.
도 8은 확장 ESD 보호를 제공하는 제1 Vss1 전원공급회로의 회로도이다.
도 9는 확장 ESD 보호를 구비한 고성능 SOI 드라이버의 또 다른 실시예를 보인 회로도이다.
도 10은 냉각 예비 어플리케이션(cold spare application)을 위한 확장 ESD 보호를 갖는 고성능 3상 SOI 드라이버의 회로도이다.
도 11은 도 7과 유사하지만 냉각 예비 어플리케이션이 최적화된 제2 Vdd2 전원공급회로의 회로도이다.
도 12는 도 8과 유사하지만 냉각 예비 어플리케이션이 최적화된 제2 Vss2 전원공급회로의 회로도이다.
도 13은 냉각 예비 어플리케이션을 위한 확장 ESD 보호를 갖는 고성능 3상 SOI 드라이버의 다른 실시예를 보인 회로도이다.
도 14는 도 13의 SOI 드라이버에 있어서 확장 ESD 보호를 제공하는 Vss2 전원공급회로의 다른 실시예를 보인 회로도이다.
본 발명은 종래 기술의 많은 문제점을 극복하기 위해 내장 ESD 프로텍션을 갖는 출력 버퍼를 제공하는데, 여기서 상기 ESD 프로텍션은 IC의 다수의 트랜지스터 또는 다수의 게이트 영역내의 선택된 트랜지스터로부터 적어도 일부로서 구현된다. 이는 전용 "ESD" 디바이스, 특히, IC 경계 주변 및 내부의 아래 층 내부로 조립되는 그들 전용 ESD 디바이스에 대한 필요성을 제거할 수 있다.
본 발명의 제1 실시예로서, 고성능 CMOS 버퍼는 전원 전압 및 접지 사이에 직렬로 접속된 제1 P-채널 트랜지스터 및 제1 N-채널 트랜지스터를 포함한다. 상기제1 P-채널 트랜지스터의 게이트 및 제1 N-채널 트랜지스터의 게이트는 상기 CMOS 버퍼의 입력단에 연결된다. 속도를 향상시키고 제1 P-채널 트랜지스터의 바디가 부유하지 않도록 보장하기 위해서, 제1 커플러 회로가 제공된다. 상기 제1 커플러 회로는 상기 제P-채널 트랜지스터의 게이트가 로우일 때 제1 P-채널 트랜지스터를 상기 CMOS 버퍼의 출력단에 연결하고, 제1 P-채널 트랜지스터의 게이트가 하이일 때 제1P-채널 트랜지스터의 바디를 전원단에 연결한다.
마찬가지로, 속도를 향상시키고 제1 N-채널 트랜지스터의 바디가 부유하지 않도록 보장하기 위해서, 제2 커플러 회로가 제공된다. 상기 제2 커플러 회로는 상기 제1 N-채널 트랜지스터의 게이트가 하이일때 제1 N-채널 트랜지스터를 상기 CMOS 버퍼의 출력단에 연결하고, 제1 N-채널 트랜지스터의 게이트가 로우일때 제1N-채널 트랜지스터의 바디를 접지단에 연결한다.
바람직하게, 상기 제1 커플러 회로는 제2 P-채널 트랜지스터와 제2 N-채널 트랜지스터를 포함한다. 상기 제2 P-채널 트랜지스터의 소스 및 바디는 상기 CMOS 버퍼의 전원단에 연결되는 것이 바람직하다. 상기 제2 P-채널 트랜지스터의 드레인은 제1 P-채널 트랜지스터의 바디에 연결되는 것이 바람직하다. 결국, 상기 제2 P-채널 트랜지스터의 게이트는 상기 CMOS 버퍼의 입력단에 연결되는 것이 바람직하다. 상기 제2 N-채널 트랜지스터의 소스는 제1 P-채널 트랜지스터의 바디에 연결되는 것이 바람직하다. 상기 제2 N-채널 트랜지스터의 바디 및 드레인은 상기 CMOS 버퍼의 출력단에 연결되는 것이 바람직하다. 마찬가지로, 상기 제2 N-채널 트랜지스터의 게이트는 상기 CMOS 버퍼의 입력단에 연결되는 것이 바람직하다.
상기 제2 커플러 회로는 제3 P-채널 트랜지스터 및 제3 N-채널 트랜지스터를 포함한다. 상기 제3 P-채널 트랜지스터의 드레인은 제1 P-채널 트랜지스터의 바디에 연결되는 것이 바람직하다. 상기 제3 P-채널 트랜지스터의 소스 및 바디는 상기 CMOS 버퍼의 출력단에 연결되는 것이 바람직하다. 상기 제3 P-채널 트랜지스터의 게이트는 상기 CMOS 버퍼의 입력단에 연결되는 것이 바람직하다. 결국 상기 제3 N-채널 트랜지스터의 소스 및 바디는 상기 CMOS 버퍼의 접지단에 연결되는 것이 바람직하다. 상기 제3 N-채널 트랜지스터의 드레인은 제1 N-채널 트랜지스터의 바디에 연결되는 것이 바람직하다. 상기 제3 N-채널 트랜지스터의 게이트는 상기 CMOS 버퍼의 입력단에 연결되는 것이 바람직하다.
상기 CMOS 버퍼의 ESD 프로텍션을 제공하기 위해, 제3 커플러 회로를 또한 제공할 수 있는데, 상기 제3 커플러 회로는 상기 CMOS 출력단의 전압이 사전에 설정된 전원단 전압을 초과하는 경우 제1 N-채널 트랜지스터의 게이트를 상기 CMOS 버퍼의 출력단에 연결하고, 이는 ESD 이벤트가 Vdd보다 높게 상기 CMOS 버퍼의 출력단을 구동시킬 때 상기 제1 N-채널 트랜지스터를 턴온시킨다. 그로 인해 상기 ESD 전류에 대한 패스를 Vss 전원에 제공한다.
상기 제3 커플러 회로가 상기 언급한 제2 커플러 회로와 관련하여 사용될 때, 상기 제1 N-채널 트랜지스터의 게이트 및 바디는 ESD 이벤트가 Vdd보다 높은 Vout를 구동시킬 때 상기 CMOS 버퍼의 Vout 단에 연결된다. 바람직하게, Vout가 문턱 전압에 의해 Vdd 이상되면 상기 제2 커플러 회로의 제3 P-채널 트랜지스터는 턴온되고, 그로 인해, 상기 제1 N-채널 트랜지스터의 바디는 Vout에 연결된다. 마찬가지로, 상기 제3 커플러 회로는 상기 Vout에서의 전압이 사전에 설정된 Vdd를 초과하는 경우 제1 N-채널 트랜지스터의 게이트를 상기 CMOS 버퍼의 Vout에 연결한다. 따라서, 상기 제1 N-채널 트랜지스터의 게이트 및 바디는 ESD 이벤트가 사전에 설정된 Vdd보다 높게 Vout를 구동할 때 상기 CMOS 버퍼의 Vout단에 연결된다.
이는 많은 잇점을 가진다. 첫째, ESD 이벤트 동안에 상기 제1 N-채널 트랜지스터의 얇은 게이트, 소스 및 드레인 사이의 전압 강하를 거의 없게 한다. 그러므로, 상기 ESD 이벤트 동안에 제1 N-채널 트랜지스터의 얇은 게이트 산화물에 대한 스트레싱 기회를 없게 한다. 또한, 항복 현상 없이 Vout에 인가될 수 있는 전압이 최대가 된다. 해로운 항복은 전체 디바이스 면적에 대한 열의 분산 보다는 집중되는 열손실에 의해 초래된다. 따라서, 디바이스에 현저한 크다란 손상을 초래시키기 이전에 Vout는 게이트-소스 항복 전압으로 될 수 있어야 한다. 또 다른 잇점은 게이트 및 바디가 동일한 전위이기 때문에, 상기 제1 N-채널 트랜지스터의 문턱 전압이 최소화되고, 상기 제1 N-채널의 기생 바이폴라 트랜지스터의 바이폴라 전류가 최대화되는 것이다. 이러한 도움으로 ESD 이벤트 동안에 Vss에 낮은 저항 패스를 제공한다.
제4 커플러 회로를 제공하는 것이 고려된다. 상기 제4 커플러 회로는 상기 CMOS 버퍼의 출력단의 전압이 사전에 설정된 접지단의 전압 이하로 강하될 때 제1 P-채널 트랜지스터의 게이트를 상기 CMOS 버퍼의 출력단에 연결한다. 상기 제3 커플러 회로와 같이, ESD 이벤트가 상기 CMOS 버퍼의 출력단을 Vss 이하로 구동할 때 상기 제4 커플러 회로는 제1 P-채널 트랜지스터를 턴온시키는데, 이로 인해, 낮은저항 패스를 Vdd 전원에 제공할 수 있다.
상기 제4 커플러 회로가 상기 언급한 제1 커플러 회로와 관련하여 사용되는 경우, ESD 이벤트가 Vss보다 낮은 Vout를 구동할 때 상기 제1 P-채널 트랜지스터의 바디 및 게이트는 CMOS 버퍼의 Vout단에 연결된다. 바람직하게, Vout가 문턱전압에 의해 Vss이하로 강하될 때 상기 제1 커플러 회로의 제2 N-채널 트랜지스터는 턴온되며, 이로 인해 상기 제1 P-채널 트랜지스터를 Vout에 연결시킬 수 있다. 마찬가지로, Vout에서의 전압이 사전에 설정된 Vss 이하로 강하될 때 상기 제4 커플러 회로는 제1 P-채널 트랜지스터의 게이트를 상기 CMOS 버퍼의 Vout에 연결하는 것이 바람직하다. 따라서, ESD 이벤트가 Vout를 사전에 설정된 Vss 이하로 구동할 때 상기 제2 P-채널 트랜지스터의 바디 및 게이트는 상기 CMOS 버퍼의 Vout단에 연결된다. 본 발명은 상기 언급한 바와 같은 동일한 잇점을 갖는다.
제5 커플러 회로가 또한 제공될 수 있다. ESD 이벤트가 Vout를 대략 Vdd로 되면, 상기 제5 커플러 회로는 Vout로부터의 피드백을 Vdd에 제공하기 위해 사용될 수 있다. 몇 가지 어플리케이션에서, Vout가 대략 Vdd로 될 때 턴온되는 제1 P-채널 트랜지스터를 제공하는 것이 바람직하다. 이는 본질적인 것으로 이유는 상기 ESD 이벤트가 출력 버퍼 입력단을 프로텍션 회로의 효율성을 떨어뜨릴 수 있는 상태로 바이어싱하는 실제 회로에 대한 파워를 상승시킬 수 있기 때문이다. 따라서, 제5 커플러 회로는 상기 CMOD 버퍼의 출력단에서의 전압이 사전에 설정된 Vdd를 초과할 때 상기 제1 P-채널 트랜지스터의 게이트를 상기 CMOS 버퍼의 출력단에 연결할 수 있다는 것이 고려된다. 제1, 제2, 제3, 제4 및 제5 커플러 회로는 바람직한결과 및/또는 어플리케이션에 따라 개별적으로 동시에, 또는 임의의 조합으로 사용될 수 있다는 것이 고려된다.
상기 제1 p-채널 트랜지스터의 게이트 및 제1 N-채널 트랜지스터의 게이트는 공통 버퍼에 의해 구동되는 것이 고려된다. 임의적으로, 상기 제1 P-채널 트랜지스터의 게이트는 제1 버퍼에 의해 구동될 수 있고, 상기 제1 N-채널 트랜지스터의 게이트는 제2 버퍼에 의해 구동될 수 있다는 것이 고려된다. 이 경우, 제1 버퍼 및 제2 버퍼는 입력단, 출력단, 전원단 및 접지단을 포함하는 종래의 인버터 타입 버퍼가 될 수 있다. 상기 제1 N-채널 트랜지스터의 게이트가, 예를 들어 제3 커플러 회로에 의한 Vdd보다 높게 구동되기 때문에, 상기 제2 버퍼의 P-채널 트랜지스터는 Vdd에 다이오드를 제공할 수 있다. 이는 상기 제1 N-채널 트랜지스터에 인가되는 게이트 전압을 제한하는 경향이 있고, Vdd가 충전되도록 한다. 이는 게이트-소스 항복을 방지하기 위한 잇점을 제공하고, ESD 이벤트 동안에 상기 제1 N-채널 트랜지스터의 최대 구동 전위를 줄일 수 있다. 동일한 시나리오는 상기 제1 P-채널 트랜지스터의 게이트에 나타날 수 있다.
이러한 한계를 극복하기 위해, 상기 제1 버퍼의 전원단 및 제2 버퍼의 전원단이 Vdd1 전원회로의 Vdd1 전원단에 연결될 수 있다. 상기 Vdd1 전원 회로는 Vout가 Vdd보다 낮을 때 Vdd를 상기 Vdd1 전원단에 공급하난 것이 바람직하고, 그리고, Vout가 사전에 설정된 Vdd를 초과할 때 Vout를 Vdd1 전원단에 공급하는 것이 바람직하다. 이는 상기 제1 P-채널 트랜지스터 및 제1 N-채널 트랜지스터의 게이트 전압이 더욱 효과적으로 Vout를 추적하는 것을 허용한다.
상기 제1 커플러 회로의 제2 P-채널 트랜지스터의 소스 및 바디는 Vdd1 전원 회로의 Vdd1 전원단에 연결될 수 있다는 것이 고려된다. 이는 ESD 이벤트 동안에 상기 제2 P-채널 트랜지스터의 소스, 바디 및 드레인을 동일한 또는 비슷한 전압으로 유지시킬 수 있다. 만약 제2 P-채널 트랜지스터의 소스 및 바디는 Vdd에 연결되면, 상술한 바와 같이, 유도 패스가 드레인-바디 다이오드를 통해 Vout에서 Vdd까지 존재한다. 이 유도 패스는 몇몇 어플리케이션 내에 있는 것이 바람직하다. 그러나, 바람직하지 않은 어플리케이션에 대해서는, 상기 P2 P-채널 트랜지스터의 바디를 Vdd1 전원 회로의 Vdd1 전원단에 연결하는 것은 Vdd로 유도되는 ESD 전류량을 줄일 수 있는 경향이 있다.
마찬가지로, 상기 제1 버퍼의 접지단 및 제2 버퍼의 접지단은 Vss1 전원회로의 Vss 전원단에 연결될 수 있다는 것이 고려된다. 상기 Vss1 전원 회로는 바람직하게 Vout가 Vss 이상일 때 Vss를 Vss1 전원단에 공급하고, Vout가 사전에 설정된 Vss 이하일 때 Vout를 Vss1 전원단에 공급한다.
상기 제2 커플러 회로의 제3 N-채널 트랜지스터의 소스 및 바디는 상기 Vss1 전원 회로의 Vss1 전원단에 연결될 수 있다는 것이 고려된다. 이는 ESD 이벤트 동안에 상기 제3 N-채널 트랜지스터의 소스, 바디 및 드레인을 동일한 또는 비슷한 전압으로 유지하는데 도움이 될 수 있다. 만약 상기 제3 N-채널 트랜지스터의 소스 및 바디가 상기 언급한 Vss에 연결된다면, 유도 패스가 드레인-바디 다이오드를 통해 Vout에서 Vss까지 존재한다. 이 유도 패스는 몇몇 어플리케이션에서 바람직하다. 그러나, ESD 전류를 Vss까지 줄이는 것이 바람직한 어플리케이션에 대해, 상기제3 N-채널 트랜지스터의 소스 및 바디를 상기 Vss1 전원 회로의 Vss1 전원단에 연결시키는 것은 Vss에 유도되는 ESD 전류량을 줄일 수 있는 경향이 있다.
몇몇 어플리케이션에 대해, 냉각예비기능과 같이, CMOS 버퍼에 3상 출력을 제공하는 것이 바람직하다. 냉각 예비모드에서 상기 CMOS 버퍼는 일반적으로 전력 상승되지 않고(Vdd=0), 상기 드라이버의 출력은 버스상에서 다른 신호와의 간섭을 일으키지 않도록 3상으로 되어야 한다. 또한, 상기 ESD 프로텍션 회로소자는 출력이 예상되는 버스 전압의 범위내에 있는 경우에는 상기 CMOS 버퍼 회로에 영향을 미치지 않아야 한다.
실제 구현에 있어서, 이는 제1 낸드 게이트, 제2 낸드 게이트, 제1 노어게이트, 그리고, 제2 노어게이트를 제공하여 달성된다. CMOS 버퍼상에 3상 바 입력단이 제공되고, 인버터는 내부 용도의 3상 신호를 발생한다. 상기 제1 낸드 게이트의 제1입력단은 바람직하게는 CMOS 버퍼의 입력단에 연결되고, 제1 낸드 게이트의 제2입력단은 CMOS 버퍼의 3-상-바 터미널에 연결된다. 상기와 마찬가지로, 상기 제1 낸드 게이트의 Vdd 전원공급단은 Vdd1 전원공급회로의 Vdd1 전원공급단에 연결될 수 있고, 상기 제1 낸드 게이트의 Vss 전원공급단은 Vss1 전원공급회로의 Vss1 전원공급단에 연결될 수 있다. 상기 Vdd1 전원공급회로와 Vss1 전원공급회로는 바람직하게는 상기에 기술된 것 처럼 유사하다.
제2 낸드게이트의 제1입력단은 바람직하게는 CMOS 버퍼의 입력단에 연결되고, 상기 제2 낸드게이트의 제2입력단은 CMOS 버퍼의 3상 바 터미널에 연결된다.상기 제2 낸드게이트의 Vdd 전원공급단은 바람직하게는 Vdd1 전원공급회로의 Vdd1 전원공급단에 연결되고, 상기 제2 낸드게이트의 Vss 전원공급단은 바람직하게는 상기 CMOS 버퍼의 출력단에 연결된다.
상기 제1 노어게이트의 제1입력단은 바람직하게는 CMOS 버퍼의 입력단에 연결되고, 제1 노어게이트의 제2입력단은 가급적 인버터에 의해 제공된 3상 신호에 연결된다. 상기 제1 노어게이트의 Vdd 전원공급단은 바람직하게는 상기 Vdd1 전원공급회로의 Vdd1 전원공급단에 연결되고, 상기 제1 노어게이트의 Vss 전원공급단은 바람직하게는 Vss1 전원공급회로의 Vss1 전원공급단에 연결된다.
마지막으로, 상기 제2 노어게이트의 제1입력단은 바람직하게는 CMOS 버퍼의 입력단에 연결되고, 상기 제2 노어게이트의 제2입력단은 인버터에 의해 제공되는 3상 신호에 연결된다. 상기 제2 노어게이트의 Vdd 전원공급단은 바람직하게는 CMOS 버퍼의 출력단에 연결되고, 상기 제2 노어게이트의 Vss 전원공급단은 바람직하게는 Vss1 전원공급회로의 Vss1 전원공급단에 연결된다.
제1 p채널 트랜지스터와 제1 n채널 트랜지스터는 바람직하게는 CMOS 버퍼의 출력단을 구동하도록 제공된다. 상기 제1 p채널 트랜지스터의 소스는 바람직하게는 상기 CMOS 버퍼의 전원공급단에 연결된다. 상기 제1 p채널 트랜지스터의 게이트는 바람직하게는 제1낸드게이트의 출력단에 연결된다. 상기 제1 p채널 트랜지스터의 몸체는 제2낸드게이트의 출력단에 연결된다.
상기 제1 n채널 트랜지스터의 소스는 바람직하게는 상기 CMOS 버퍼의 접지단에 연결된다. 상기 제1 n채널 트랜지스터의 게이트는 바람직하게는 제1 노어게이트의 출력에 연결된다. 마지막으로, 상기 제1 n채널 트랜지스터의 드레인은 바람직하게는 상기 제1 p채널 트랜지스터의 드레인에 연결되고, 더하여 상기 CMOS 버퍼의 출력단에 연결된다. 상기 제1 n채널 트랜지스터의 몸체는 바람직하게는 상기 제2 노어 게이트의 출력단에 연결된다.
상기 제1 p채널 트랜지스터와 제1 n채널 트랜지스터 모두 냉각예비기능(cold spare function)을 위해 규정된 최대 출력 버스 전압(Vddmax)보다 낮은 전압(Vout)이 전형적으로 요구된다. 상기 CMOS 버퍼의 입력신호 또는 3상 바(tristate_bar) 신호가 로우인 한, 보통 전력감소 냉각 예비 모드(the powered down cold spare mode)이기 때문에, 상기 Vdd1 전원공급회로는 상기 제1 p채널 트랜지스터의 게이트 및 몸체를 Vout의 하이전압으로 제어하고, 이에 의해 제1 p채널 트랜지스터가 오프상태를 유지하여 Vout과 Vdd 사이의 어떤 결정적인 전류를 저지한다. 그렇지만, 상기 제1 n채널 트랜지스터가 오프상태를 유지하기 위해, 상기 3상신호는 Vout으로 상승하여 제1 n채널 트랜지스터의 게이트와 몸체를 그라운드에 이르게 한다. 이는 바람직하게는 상기 3상 인버터의 전원공급단이 제2 Vdd2 전원공급회로에 연결되는 것에 의해 달성된다.
Vout이 Vdd보다 낮을 때, 상기 제2 Vdd2 전원공급회로는 가급적 상기 제2 Vdd2 전원공급회로의 Vdd2 전원공급단이 Vdd에 연결된다. 또한, 상기 제2 Vdd2 전원공급회로는 Vout에서의 전압이 기설정된 최대 값보다 낮고 Vdd 보다 높을때, 그 Vdd2 전원공급단이 Vout 으로 연결된다. 마지막으로, 상기 제2 Vdd2 전원공급회로는 바람직하게는 Vout이 기설정된 최대값보다 높을 때, 그 Vdd2 전원공급단이 접지에 연결된다. 상기 기설정된 최대값은 바람직하게는 상기 예상된 최대 출력 버스 전압(Vddbmax)에 대응된다.
몇몇 경우에 있어서는, Vout이 추가적인 부하를 이끌지 않는 Vss 보다 낮도록 허용하는 것이 바람직하다. 실시예에 있어서는, 이는 제2 Vss2 전원공급회로가 게이트에 연결되는 것에 의해 달성되고, 이로부터 3상_바(bar)가 발생된다. 상기 제2 Vss2 전원공급회로는 상기 설명되는 제2 Vdd2 전원공급회로와 유사하다. 즉, 제2 Vss2 전원공급회로는 Vout이 Vss보다 클때, Vss2 전원공급단이 가급적 Vss에 연결되고, Vout이 Vss보다 낮지만 상기 기설정된 최소값보다 큰값으로 떨어질때, Vss2 전원공급단은 CMOS 버퍼의 출력단에 연결된다. 마지막으로, 상기 Vout이 기설정된 최소값보다 낮아질때, 상기 Vss2 전원공급회로의 Vss2 전원공급단은 CMOS 버퍼의 접지단에 연결된다.
본 발명의 목적 및 많은 장점들은 첨부된 도면을 참조하여 고려할때 더 쉽게이해될 것이다. 상기 첨부된 도면들에 있어서, 동일한 부호는 동일한 부분을 나타낸다.
도 1은 각 I/O 패드 근처에 미리 제작되어진 전용 EDS 방지회로를 포함하는 대표적인 종래기술의 집적회로의 도면이다. 상기 집적회로는 일반적으로 도면부호 10으로 나타나며 주변구역(12) 및 씨 오브 트랜지스터(sea-of-transistors)구역 또는 씨 오브 게이트(sea-of-gates)구역(14)을 포함한다. 상기 주변구역(12)은 다수의 I/O 패드(16)를 포함한다.
대표적인 종래기술의 집적회로(10)는 각 I/O패드(16)에 대해 EDS 방지를 제공하기 위한 하나 또는 그 이상의 전용 장치를 사용한다. 상기 전용 EDS 장치는 종종 상대적으로 크며 일반적으로 각 I/O 패드(16)의 근처의 상기 장치의 주변 내와 둘레에 미리 제작된다. 실시예를 참조하면, I/O 패드(16)를 위한 전용장치는 구역(18)에 미리 제작된다. 따라서, 상기 전용 EDS 장치는 상기 집적회로(10)의 상기 씨 오브 트랜지스터(sea-of-transistors)구역 또는 씨 오브 게이트(sea-of-gates)구역(14)에서 선택되지 않는다. 이것은 상기 집적회로(10)의 전체 밀도를 줄일 수 있다. 또한 때때로 출력 버퍼의 최소 부분이 또한 각 I/O 패드(16)근처의 구역(18)에 미리 제작된다.
특정 원칩 주문형 반도체(ASIC)의 특성 또는 구성에 따르면, 상기 전용 장치 중의 일부는 사용되지 않을 수도 있다. 예를 들어 패드(16)가 전원공급 또는 접지 패드라면, 구역(18)에 존재하는 상기 전용 장치는 사용되지 않을 수 있다. 이것은 상기 집적회로(10)에 대해 획득될수 있는 전체 밀도를 줄이기 위함이다.
도 2는 본 발명에 따른 일 실시예로서의 집적회로(30)를 보인다. 상기 실시예의 구현에 있어서, EDS 방지회로의 최소 부분이 상기 집적회로(30)의 씨 오브 트랜지스터(sea-of-transistors)구역 또는 씨 오브 게이트(sea-of-gates)구역(32)에서 트랜지스터를 사용하여 구성된다. 이 구성은 상기 전용 "EDS" 장치 및 특히 상기 집적회로의 주변 내와 그 둘레에서 레이어 아래로 미리 제작되어지는 상기 장치의 최소화의 필요성을 제거할 수도 있다. 또한 출력버퍼(40)의 최소 부분이 상기 집적회로(30)의 씨 오브 트랜지스터(sea-of-transistors)구역 또는 씨 오브 게이트(sea-of-gates)구역(32)에서 트랜지스터를 사용하여 제작될 수도 있다고 예상된다. 이러한 접근방법의 잇점은 단지, 특정 원칩 주문형 반도체의 특성 또는 구성을 위해 바람직한 버퍼링 및/또는 EDS 방지 기능을 실제로 제공하기 위해 요구되는 그러한 트랜지스터들이 사용될 수 있다는 것이며, 그로인해 상기 집적회로의 전체 밀도를 최대화 시킬 수 있다는 것이다. 더 나아가서, 이하 더 자세히 설명되어지는 바와 같이 상기 EDS 방지를 제공하기 위한 장치가 종래의 EDS 장치보다 소형화가 가능하다여, 상기 집적회로(30)의 밀도는 더욱 증가될 수 있다는 것이다.
일 실시예로서의 CMOS 집적회로(30)는 내부구역(32)을 가지고 있으며, 상기 내부구역(32)은 다수의 I/O 또는 결합 패드(36)를 가지는 주변구역(34)으로 둘러 싸인 씨 오브 트랜지스터(sea-of-transistors)구역 또는 씨 오브 게이트(sea-of-gates)구역(32)을 포함한다. 본 실시예에서, 논리회로(38)가 출력버퍼(40)에 연결되어있으며, 상기 논리회로(38)와 상기 출력버퍼(40)는 모두 트랜지스터의 배열(32)에서 선택된 트랜지스터들로 형성된다. 상기 출력버퍼(40)는 I/O패드(36)과 같은 I/O패드 중의 하나에 연결된다. 상기 집적회로(30)의 구변구역(34) 내에 전용 EDS 장치를 제공하는 것 보다는, ESD 방지 회로는 상기 트랜지스터의 배열(32)에서 선택된 트랜지스터를 사용하여 형성될 수 있다. 상기에서 지적한 바와 같이 이와같은 방법은 집적회로의 전체 밀도를 증가 시킬 수 있다. 상기 출력버퍼(40) 회로의 최소부분이 여전히 각 I/O 패드의 근처의 레이어 아래로 미리 제작될 수 있다고 예상된다. 그러나 이것은 필요하지 않다.
I/O 패드(42)와 같은 하나 또는 그 이상의 I/O패드는 상기 집적회로(32)의 씨 오브 트랜지스터(sea-of-transistors)구역 또는 씨 오브 게이트(sea-of-gates)구역(32) 내에 제공될 수도 있다. 바람직하게는, 상기 I/O 패드(42)는 씨 오브 트랜지스터(sea-of-transistors)구역 또는 씨 오브 게이트(sea-of-gates)구역(32) 내의 실제 트랜지스터 위에 위치하며, 상기 I/O 패드(42)의 위치는 특성에 따라 최적화된다. 만약 모든 I/O패드들이 씨 오브 트랜지스터(sea-of-transistors)구역 또는 씨 오브 게이트(sea-of-gates)구역(32) 위에 위치한다면, 상기 집적회로는 전용구역을 전혀 가지지 않게되며, 이것은 집적회로(30)의 밀도를 증가시킬 것이다. 이것은 또한 더 많은 패드가 제공될 수 있게하며, 오늘날 많은 집적회로는 제한된 패드를 가지기 때문에 이는 특별한 잇점이 될 수 있다. 솔더(solder) 범프(bump) 및/또는 플립(flip) 칩(chip) 패키지 기술을 사용하면, 상기 I/O 패드(42)는 집적회로 패키지의 I/O 핀들에 연결될 수 있다.
도 3은 종래기술인 고성능 SOI 드라이버(driver)(50)의 회로도이다. 출력버퍼(50)은 제1 p채널 트랜지스터(52), 제1 n채널 트랜지스터(54), 제2 p채널 트랜지스터(56) 및 제2 n채널 트랜지스터(58)을 포함한다. 상기 제1 p채널 트랜지스터(52)의 쏘스(source)는 Vdd 공급(60)에 연결된다. 상기 제1 p채널 트랜지스터(52)의 게이트(gate)는 출력 버퍼(50)의 입력단자(62)에 의해, 바람직하게는 인버터(64)에 의해 제어된다.
상기 제1 n채널 트랜지스터(54)의 쏘스는 상기 출력버퍼(50)의 Vss(접지)단자(66)에 연결된다. 상기 제1 n채널 트랜지스터(54)의 게이트는 상기 출력버퍼(50)의 입력단자(62)에 의해 제어된다. 상기 제1 n채널 트랜지스터(54)의 드레인(drain)은 상기 제1 p채널 트랜지스터(52)의 드레인과 연결되며, 또한 상기 출력버퍼(50)의 출력단자(68)에 연결된다.
상기 제2 p채널 트랜지스터(56) 및 상기 제2 n채널 트랜지스터(58)은 각각 상기 제1 n채널 트랜지스터(54) 및 상기 제1 p채널 트랜지스터(52)의 문턱전압의 동적제어를 위해 제공된다. 상기 제2 n채널 트랜지스터(58)의 쏘스는 상기 제1 p채널 트랜지스터(52)의 바디(body)에 연결된다. 상기 제2 n채널 트랜지스터의 바디와 드레인은 상기 출력버퍼(50)의 출력단자(68)에 연결된다. 상기 제2 n채널 트랜지스터(58)의 게이트는 상기 출력버퍼(50)의 입력단자(62)에 연결된다.
상기 제2 n채널 트랜지스터의 게이트를 상기 출력버퍼(50)의 입력단자(62)에 연결함으로써, 상기 인버터(64)가 상기 제1 p채널 트랜지스터의 바디에서의 전압을 변화시키기 전에, 상기 제2 n채널 트랜지스터(58)는 상기 제1 p채널 트랜지스터(52)의 바디에서의 전압을 변화시키기 시작할 수 있다. 이것은 상기 게이트가 실제적으로 스위치되기 전에 상기 제1 p채널 트랜지스터(52)의 바람직한 문턱전압의 설정을 돕는다.
상기 제2 n채널 트랜지스터(58)와 같이, 상기 제2 p채널 트랜지스터(56)의 드레인은 상기 제1 n채널 트랜지스터(54)의 바디(55)에 연결된다. 상기 제2 p채널 트랜지스터(56)의 바디와 쏘스는 상기 출력버퍼(50)의 출력단자(68)에 연결된다. 최종적으로, 상기 제2 p채널 트랜지스터(56)의 게이트는 상기 출력버퍼(50)의 입력단자(62)에 연결된다. 상술한 바와 같은 이유로 인해, 상기 제2 p채널 트랜지스터(56)는 상기 제1 n채널 트랜지스터(54)가 실제적으로 스위치되기 전에 상기 제1 n채널 트랜지스터(54)의 바람직한 문턱전압의 설정을 돕는다.
상술한 종래 기술인 고성능 SOI 출력버퍼의 하나의 한계는 상기 제1 p채널 트랜지스터(52) 및 상기 제1 n채널 트랜지스터(54)의 바디가 오프(off) 상태에서 플로팅(floating)한다는 점이다. 이것은 그것들을 고에너지 입자 이벤트(event) 및 선량비(dose rate) 현상을 일으킨다. 방출 유도 전자-홀 쌍에 의해 발생하는 어떤 전류는 기생 측방 p채널 및 n채널 드라이버 전류의 베타와 곱이 되며, 이것은 상기 제1 p채널 트랜지스터(52) 및 상기 제1 n채널 트랜지스터(54)가 스냅백(snap-back) 모드에 들어가게 한다. 추가적으로 플로팅 바디 트랜지스터는 일반적으로 오프 상태에서 높은 부 문턱전압을 가진다.
도 4를 참조하면, 상기 제1 p채널 트랜지스터(52) 및 상기 제1 n채널 트랜지스터(54)의 바디가 플로팅하는 것을 방지하기 위해, 하나의 p채널 트랜지스터(70) 및 하나의 n채널 트랜지스터(72)를 추가할 수 있다. 상기 추가된 p채널 트랜지스터(70)의 쏘스와 바디는 상기 출력버퍼의 Vdd 공급(60)에 연결된다. 상기추가된 p채널 트랜지스터(70)의 드레인은 상기 제1 p채널 트랜지스터(52)의 바디에 연결된다. 상기 추가된 p채널 트랜지스터(70)의 게이트는 상기 출력버퍼의 입력단자에 연결된다. 마찬가지로 상기 추가된 n채널 트랜지스터(72)의 쏘스와 바디는 상기 출력버퍼의 접지단자에 연결된다. 상기 추가된 n채널 트랜지스터(72)의 드레인은 상기 제1 n채널 트랜지스터(54)의 바디에 연결되며 상기 추가된 n채널 트랜지스터(72)의 게이트는 상기 출력버퍼의 입력단자(62)에 연결된다.
대부분의 출력버퍼의 적용에 있어서, 상기 추가된 n채널 트랜지스터(72) 및 상기 추가된 p채널 트랜지스터(70)의 폭은 각각 상기 제2 p채널 트랜지스터(56) 및 상기 제2 n채널 트랜지스터(58)에 비해 비교적 작을 수 있다. 상기 추가된 n채널 트랜지스터 및 p채널 트랜지스터는 단지 선량비 또는 SEU 이벤트에 의해 유도될 것으로 예상되는 광전류를 극복하기 위해 필요하다. 그러므로 상기 추가되는 n채널 트랜지스터(70) 및 p채널 트랜지스터(72)를 추가하는데서 발생하는 실행충격은 비교적 경미하다. 도 4에서 커패시터들(90, 92)은 각각 Vdd 및 그라운드에 존재하는 기생 커패시턴스를 나타낸다. 일반적으로 상기 기생 커패시턴스는 어떠한 회로에도 존재한다.
도 3과 비교하여 또 다른 변화는 도 3의 인버터(64)가 제1 인버터(80)과 제2 인버터(82)로 대체 되었다는 점이다. 상기 제1 인버터(80)는 상기 제1 n채널 트랜지스터(54)의 게이트를 조정하고, 상기 제2 인버터(82)는 상기 제1 p채널 트랜지스터의 게이트를 조정한다. 상기 추가된 n채널 트랜지스터(72)와 p채널 트랜지스터(70)의 잇점을 인지하는데 있어서 분리된 인버터는 필요가 없다. 그러나상기 분리된 인버터는 도 3의 출력버퍼의 다른 실시 형태로서 보여지는 것이다.
ESD 이벤트가 진행되는 동안, 도 4의 출력단자 Vout(68) 상기 ESD 이벤트에 의해 하이(high) 또는 로우(low)로 조정된다. 상기 출력버퍼가 ESD 이벤트 동안 전원이 들어오지 않으면(즉 Vdd=0), 모든 단자들은 0 볼트 근처에서 플로팅한다. 실시예를 들기위해, Vout과 접지사이의 양의 ESD 이벤트를 논의해본다. 음 전압의 ESD 이벤트에 대한 논의는 유사하지만, n채널 및 p채널 트랜지스터의 역할이 바뀐다.
Vout(68)이 양이 될 때, p채널 트랜지스터(56)의 게이트가 거의 0V에 있기 때문에, 상기 p채널 트랜지스터(56)은 켜진다. 이것은 기생 측방 바이폴라 트랜지스터인 상기 제1 n채널 트랜지스터(54)를 켬으로써 상기 제1 n채널 트랜지스터의 바디 단자에 전류가 흐르게한다. 이것은 상기 제1 n채널 트랜지스터(54)를 통해 Vout(68)로부터 접지(66)로 약간의 전류를 흐르게한다. 그러나, 최대 스냅백(snapback) 전압을 가지도록 최적화된 트랜지스터 내에서 바이폴라 이득은 일반적으로 작으며 때로는 1보다 작다. 그러므로 상기 제1 n채널 트랜지스터를 통해 약간의 전류가 흐르는 동안 충분한 ESD 방지를 제공하기에는 부족하다.
이와 마찬가지로, 상기 제1 p채널 트랜지스터(52)의 게이트와 쏘스 단자가 약 0V이므로, 상기 제1 p채널 트랜지스터(52)는 전류를 Vout(68)로부터 Vdd 공급(60)으로 떨어뜨리며, 이것은 접지에 비해 칩의 파워를 높여준다. Vdd 공급(60)의 유효 용량은 비교적 크다. 그리하여 상기 ESD 이벤트로 부터 약간의 에너지를 흡수할 수 있다. 그러나 ESD 방지의 주 원천으로 Vdd 공급(60)의 유효 용량에 의존하는 것은 일부 적용에 있어 바람직하지 못하다.
도 4의 출력버퍼에 사용되는 ESD 방지를 가능하게 하는 예시적인 방법이 도 5에 나타난다. Vout(68)에서의 전압이 기 결정된 양만큼 Vdd 공급(60)에서의 전압을 초과할 때 상기 제1 n채널 트랜지스터(54)의 게이트를 Vout(68)에 연결하기 위한 제1 연결 회로가 제공된다. Vout(68)에서의 전압이 기 결정된 양만큼 Vdd 공급(60)에서의 전압 아래로 떨어질 때 상기 제1 p채널 트랜지스터(52)의 게이트를 Vout(68)에 연결하기 위한 제2 연결 회로가 제공된다.
상기 제1 연결회로는 바람직하게는 상기 제1 n채널 트랜지스터(54)의 게이트와 Vout(68) 사이에 연결되는 두개의 백투백(back-to-back) p채널 트랜지스터(100, 102)를 포함한다. 상기 백투백 p채널 트랜지스터(100)의 쏘스와 바디는 상기 제1 n채널 트랜지스터(54)의 게이트에 연결된다. 상기 백투백 p채널 트랜지스터(100)는 Vdd 공급(60)에 연결된다. 상기 백투백 p채널 트랜지스터(102)는 Vout(68)에 연결된다. 상기 백투백 p채널 트랜지스터(102)의 드레인은 Vdd 공급(60)에 연결된다.
상기 백투백 트랜지스터(100, 102)는 Vout(68)이 Vdd 출력(60) 이상 증가할 때, Vout(68)이 상기 제1 n채널 트랜지스터(54)의 게이트로 순방향으로 피딩(feeding)되로록 한다. 상기 백투백 트랜지스터(100, 102)의 게이트는 Vdd 공급(60)에 고정되어 있으므로, Vout(68)이 Vdd 공급(60) 이상의 트랜지스터 문턱을 넘어 증가할 때, 상기 백투백 트랜지스터(100, 102)는 켜진다. Vout(68)이 게이트 전압보다 낮을 때, 상기 제1 n채널 트랜지스터(54)의 게이트는 Vout(68)로부터 고립되도록 하는 데에는 백투백 트랜지스터가 적합하다.
상기 제1 n채널 트랜지스터(54)의 게이트와 바디는 Vout(68)에 효과적으로 연결되어 문턱전압과 최대 바이폴라 전류를 낮추어 주기 때문에 상기 백투백 트랜지스터들(100, 102)은 상기 제1 n채널 트랜지스터가 그 최대 조정 전류에서 켜지는 것을 허용한다. 부가적인 잇점은 상기 제1 n채널 트랜지스터(54)의 게이트, 바디 및 드레인 단자 간의 전압이 최소화 되며, 그로인해 유해한 브레이크다운 현상의 발생 없이 Vout에 의해 적용되는 전압을 최대화 시킨다는 것이다.
상기 백투백 트랜지스터(100, 102)의 부가는 ESD 방지에 있어서 주된 향상을 제공한다. 그러나 상기 제1 n채널 트랜지스터(54)의 게이트가 Vdd 공급(60) 이상으로 조정될 때, 인버터(80)의 p채널 트랜지스터(130)(도 6을 보면)가 순방향으로 바이어스된 다이오드를 Vdd 공급(60)에 제공할 수도 있다는 점이 인식된다. 이것은 상기 제1 n채널 트랜지스터(54)에 적용될 수 있는 게이트 전압을 제한하고, Vdd 공급(60)을 충전할 수도 있다. 이것은 게이트 대 쏘스의 브레이크다운을 막을수 있는 장점이 있는 반면, ESD 이벤트 동안의 상기 제1 n채널 트랜지스터의 포펜셜 최대 드라이브를 감소시킨다.
도 5에 보인 상기 제2 연결회로는 상기 제1 p채널 트랜지스터(52)와 Vout(68) 사이에 연결된 두개의 백두백 n채널 트랜지스터(104, 106)을 포함한다. 상기 백투백 n채널 트랜지스터(104)의 쏘스와 바디는 상기 제1 p채널 트랜지스터의 게이트에 연결된다. 상기 백투백 n채널 트랜지스터(104)의 게이트는 Vss 공급(66)에 연결된다. 상기 백투백 n채널 트랜지스터(106)의 쏘스와 바디는 Vout(68)에 연결된다. 상기 백투백 n채널 트랜지스터(106)의 드레인은 상기 백투백 n채널 트랜지스터(104)의 트레인과 연결된다. 마지막으로 상기 백투백 n채널 트랜지스터(106)의 게이트는 Vss 공급(66)에 연결된다.
위와 마찬가지로, 상기 백투백 트랜지스터들(104, 106)은 Vout(68)이 Vss (66) 이하로 떨어질 때, Vout(68)이 상기 제1 p채널 트랜지스터(52)의 게이트로 순방향으로 피딩(feeding)되로록 한다. 상기 백투백 트랜지스터(100, 102)의 게이트는 Vss(66)에 고정되어 있으므로, Vout(68)이 Vss(66) 아래로 트랜지스터 문턱을 넘어 떨어질 때, 상기 백투백 트랜지스터(104, 106)는 켜진다. Vout(68)이 게이트 전압보다 높을 때, 상기 제1 p채널 트랜지스터(52)의 게이트는 Vout(68)로부터 고립되도록 하는 데에는 백투백 트랜지스터가 적합하다.
상기 제1 p채널 트랜지스터(52)의 게이트와 바디는 Vout(68)에 효과적으로 연결되어 문턱전압과 최대 바이폴라 전류를 낮추어 주기 때문에 상기 백투백 트랜지스터들(104, 106)은 상기 제1 p채널 트랜지스터(52)가 그 최대 드라이브 전류에서 켜지는 것을 허용한다. 부가적인 잇점은 상기 제1 p채널 트랜지스터(52)의 게이트, 바디 및 드레인 단자 간의 전압이 최소화 되며, 그로인해 유해한 브레이크다운 현상의 발생 없이 Vout에 의해 적용될 수 있는 전압을 최대화 시킨다는 것이다.
상기 백투백 트랜지스터(104, 106)의 부가는 ESD 방지에 있어서 주된 향상을 제공한다. 그러나 상기 제1 p채널 트랜지스터(52)의 게이트가 Vss 공급(66) 이하로 조정될 때, 인버터(82)의 n채널 트랜지스터(130)(도 6을 보면)가 순방향으로 바이어스된 다이오드를 Vss 공급(66)에 제공할 수도 있다는 점이 인식된다. 이것은 상기 제1 p채널 트랜지스터(52)에 적용될 수 있는 게이트 전압을 제한하고, ESD 이벤트 동안의 상기 제1 p채널 트랜지스터(52)의 포펜셜 최대 드라이브를 감소시킨다.
상술한 바와 같이 ESD 이벤트가 Vdd 보다 높은 Vout(68)을 구동할 시, 상기 제1 p채널 트랜지스터(52)는 켜질 것이다. 이것은 Vout(68)과 Vdd 사이에 전류 경로를 제공한다. 상기 ESD 이벤트의 빈도와 지속시간에 따라, 이것은 실제적으로 방지 회로의 효율을 감소시키는 상태가 될 때까지 출력버퍼의 입력단(IN)(62)을 바이어싱하는 회로의 파워을 상승시킨다.
도 6 내지 도 8은 양의 ESD 이벤트 동안 Vdd로 Vout(68)이 피드백 되는 것을 방지하기 위한 회로를 도시한다. Vout(68)이 Vdd 공급(60)이상의 문턱값에 있을 때, 백투백 p채널 트랜지스터(110, 112)는 Vout(68)이 상기 제1 p채널 트랜지스터(52)의 게이트로 피딩될 수 있도록 하기 위해 부가된다. 이것은 상기 제1 p채널 트랜지스터(52)가 켜져고 Vout(68)과 Vdd 공급(60) 사이에 구조 경로를 제공하는 것을 방지한다. 상기 백투백 p채널 트랜지스터들(110, 112) 대신, 또는 그에 부가해서, Vdd1 전원 공급 회로가 제공될 수 있다고 생각된다. 상기 Vdd1 전원 회로는 Vout(68)이 대략 Vdd 공급(60)으로 상승되면 상기 제1 P-채널 트랜지스터의 게이트를 Vout(68)에 연결할 수 있다. 예시적인 Vdd1 전원 회로가 도 7에 도시되어 있다. 도 7의 Vdd1 전원회로는 도시된 바와 같이 버퍼(80), 버퍼(82) 및 트랜지스터(70)의 전원단에 연결된 Vdd1 전원 출력단(120)을 포함한다. 상기 Vdd1 전원 회로는 상기 Vdd 공급(60)이 Vout(68)보다 크면 상기 Vdd 공급(60)을 상기 Vdd1 전원 출력단(120)에연결하고, Vout(68)이 상기 Vdd 공급(60)보다 크면 상기 Vdd1 전원 출력단(120)을 Vout(68)에 연결한다. 게다가, 상기 Vdd1 전원 회로는 상기 Vdd 공급(60)이 Vout(68)보다 낮으면 Vout(68)에서 Vdd 공급(60)을 분리시키며, 따라서, 상기 Vdd 공급(60)으로 Vout(68)의 임의의 피드백을 방지할 수 있다.
특히 도 7을 참조하면, 예시적 Vdd1 전원 회로는 P-채널 트랜지스터(126), N-채널 트랜지스터(128), P-채널 트랜지스터(130),P-채널 트랜지스터(132) 및 P-채널 트랜지스터(134)를 포함한다. 상기 P-채널 트랜지스터(126)의 소스 및 바디는 Vout(68)에 연결되고, 상기 P-채널 트랜지스터(126)의 게이트는 상기 Vdd 공급(60)에 연결된다. 상기 N-채널 트랜지스터(128)의 소스 및 바디는 접지에 연결된다. 상기 N-채널 트랜지스터(128)의 드레인은 P-채널 트랜지스터(126)의 MFP인에 연결되고, 상기 N-채널 트랜지스터(128)의 게이트는 상기 Vdd 공급(60)에 연결된다.
상기 P-채널 트랜지스터(130)의 소스 및 바디는 상기 Vdd1 전원 출력단(120)에 연결되고, 상기 P-채널 트랜지스터(130)의 드레인은 상기 Vdd1 공급(60)에 연결되며, 상기 P-채널 트랜지스터(130)의 게이트는 상기 P-채널 트랜지스터(126)의 드레인과 N-채널 트랜지스터(128)의 드레인에 연결된다.
상기 P-채널 트랜지스터(132)의 소스 및 바디는 상기 Vdd1 전원 출력단(120)에 연결된다. 상기 P-채널 트랜지스터(132)의 게이트는 상기 Vdd 공급(60)에 연결된다. 결국, 상기 P-채널 트랜지스터(134)의 소스 및 바디는 Vout(68)에 연결된다. 상기 P-채널 트랜지스터(134)의 드레인은 상기 P-채널 트랜지스터(132)의 드레인에 연결되고, 상기 P-채널 트랜지스터(134)의 게이트는 상기 Vdd 공급(60)에 연결된다.
양성(positive) ESD 이벤트 동안에, Vout(68)이 대략 상기 Vdd 공급(60)으로 상승한다. IC가 전력 상승되면, 상기 Vdd 공급(60)은 거의 접지로 부유되고, 그로인해 N-채널 트랜지스터(128)를 턴오프시킬 수 있다.
보다 상세하게 도7을 참조하면, 예시된 Vdd1 전원공급회로는 p채널 트랜지스터(126), n채널 트랜지스터(128), p채널 트랜지스터(130), p채널 트랜지스터(132) 및 p채널 트랜지스터(134)를 포함한다. p채널 트랜지스터(126)의 소스와 바디는 Vout(68)에 연결되며, p채널 트랜지스터(126)의 게이트는 Vdd공급부(60)에 연결된다. n채널 트랜지스터(128)의 소스와 바디는 접지되며, n채널 트랜지스터(128)의 드레인은 p채널 트랜지스터(126)의 드레인에 연결된다. 또한, n채널 트랜지스터(128)의 게이트는 Vdd공급원(60)과 연결된다.
p채널 트랜지스터(130)의 소스와 바디는 Vdd1전원공급출력단(120)에 연결되며, p채널 트랜지스터(130)의 드레인은 Vdd공급원(60)에 연결되고, n채널 트랜지스터(130)의 게이트는 p채널 트랜지스터(126)의 드레인과 p채널 트랜지스터(128)의 드레인에 연결된다.
p채널 트랜지스터(132)의 소스와 바디는 Vdd1전원공급출력단(120)에 연결되며, p채널 트랜지스터(132)의 게이트는 Vdd공급원(60)에 연결된다. 최종적으로, p채널 트랜지스터(134)의 소스와 바디는 Vout(68)에 연결된다. p채널 트랜지스터(134)의 드레인은 p채널 트랜지스터(132)의 드레인에 연결되고, p채널 트랜지스터(134)의 게이트는 Vdd공급원(60)에 연결된다.
양(positive)의 ESD 이벤트동안에, Vout(68)은 Vdd공급원(60)이상으로 상승한다. 집적회로가 시동되지 않을 때, 상기 Vdd공급부(60)는 접지에 인접하여 플로팅하고, 이로써 n채널 트랜지스터(128)을 턴오프시킨다. Vout(68)가 Vdd공급(60)이상으로 p채널 트랜지스터의 문턱전압보다 크면, p채널 트랜지스터(132,134)는 턴온되고 Vout(68)을 Vdd1전원공급출력단(120)에 연결한다. 이로써, Vdd1전원공급 출력단(120)은 Vout(68)과 함께 상승할 수 있다. 또한, p채널 트랜지스터(126)은 턴온되어 Vout(68)을 p채널 트랜지스터(130)의 게이트와 단락시키고, p채널 트랜지스터(130)을 턴오프하여 Vdd 공급원(60)을 Vout(68)로부터 분리시킨다.
정상 회로 작동 하에서는, Vdd 공급원(60)은 하이가 되어, p채널 트랜지스터(126)를 턴오프시키고, n채널 트랜지스터(128)를 턴온시킨다. 이로써 p채널 트랜지스터(130)의 게이트를 접지시킨다. p채널 트랜지스터(130)는 게이트가 하이일 때도 Vdd공급원(60)에서 Vdd1전원공급출력단(120)까지 다이오드를 형성하도록 연결된다. 하지만, 상기 게이트가 로우로 구동되면, p채널 트랜지스터(130)은 턴온되어 Vdd공급원(60)을 Vdd1전원공급출력단(120)에 단락시킨다. p채널 트랜지스터(130)의 폭은 도6의 회로의 정상작동에 유해한 영향을 주지 않도록 충분히 크게 선택하는 것이 바람직하다. p채널 트랜지스터(132,134)는 그 게이트가 Vdd에 있으므로 오픈되어, 이들을 Vout(68)로부터 단절시킨다.
ESD 이벤트 동안에, 상기 회로가 시동될 때에는, 종종 도6의 제1 p채널 트랜지스터(52)의 게이트가 그 제1 p채널 트랜지스터(52)가 턴온되어 ESD에너지를 Vdd공급원(60)에 싱크(sink)하는 것을 방지하는 Vout(68)을 추종하는 것을 방지하는 것이 바람직하다. p채널 트랜지스터(126)과 n채널 트랜지스터(128)의 구동비는 p채널 트랜지스터(130)를 턴오프시키기 위해 그 p채널 트랜지스터(130)에 입력되는 게이트 Vout(68)의 크기를 결정한다. 어떤 경우에는, 도6의 회로의 ESD내성이 최대화되도록 Vdd에 Vdd1 전원공급출력단(120)을 인접시키기 위해 p채널 트랜지스터(130)를 온상태로 유지하는 것이 바람직하다. 그 후에, p채널 트랜지스터(126)과 n채널 트랜지스터(128)의 구동비는 p채널 트랜지스터(130)를 턴오프시키도록 조절될 수 있다.
Vdd공급원(60)이 시동되지 않을때는 p채널 트랜지스터(100,102,110,112)가 더이상 요구되지 않을 수 있다는 것으로 인식되고 있다. 이는 Vout(68)이 Vdd공급원(60)이상으로 상승할 때에 Vdd1전원공급출력단(120)이 p채널디바이스(130,132)를 통해 인버터(80,82)의 출력노드를 Vout(68)로 충전시키기 때문이다. 하지만, Vdd 공급원(60)이 시동될 때에는, 추가적인 p채널 트랜지스터(100,102,110,112)가 n채널 트랜지스터(134,136)를 오버드라이브(overdrive)시키는 것이 바람직하다.
Vdd공급원(60)이 플로팅되지 않은 경우에 시동시에, 도6의 제1 p채널(52)이 턴온되도록 허용하는 것은 그 제1 p채널 트랜지스터(52)를 통해 Vdd공급원(60)으로 전류를 전도시킴(또한, 제1 p채널 트랜지스터(52)를 통해 접지(66)로 전류를 전도시킴)으로써 추가적인 ESD내성을 실질적으로 제공할 수도 있다. 전체적으로 최대 내성은 p채널 트랜지스터(100,112)를 제거하여 상기 제1 p채널 트랜지스터의 게이트를 완전히 로우로 유지하면서, 상기 회로의 p채널 트랜지스터(100,102)로 상기 제1 n채널 트랜지스터의 게이트를 구동시켜 얻을 수 있다.
상기 설명은 칩이 시동되지 않을 때에 도6의 단자IN(62)은 접지에 인접하게유지하는 것을 가정한다. Vout(68)이 Vdd공급원(60)을 충전시키는 것을 방지하는 것은 Vout(68)이 IN노드(62)에 전기용량적으로 연결될지라도 IN(62)를 Vdd공급원(60)이상에서 하나의 다이오드 강하(drop)보다는 작게 유지한다. 이로써, n채널 트랜지스터(134,136)는 약간 턴온되고, Vout(68)로부터 IN(62)에 연결된 전압이 Vout/2의 최소치 또는 다이오드 강하보다 높지 않을 것으로 기대된다. 인버터설계에 따라서, p채널 트랜지스터(130,132)는 n채널 트랜지스터(134,136)를 오버드라이브시킬 수 있다. 그러나, 필요에 따라, p채널 트랜지스터(110,112)는 n채널 트랜지스터(134,136)를 오버드라이브시키기에 충분한 디바이스 폭으로 p채널트랜지스터(100,102)와 함께 포함될 수 있다.
도9는 Vss1전원공급회로를 더 포함하는 것을 제외하고 도6과 유사하다. Vss1전원공급회로는 음의 ESD이벤트에 대한 ESD보호기능을 제공한다. 도8을 참조하면, Vss1전원공급회로는 Vss1전원공급단(140)을 포함하는 것이 바람직하다. Vss1전원공급회로는 Vout(68)가 Vss(66)을 초과할 때에 Vss(66, 도6참조)를 Vss1 전원공급단(140)에 연결시킬 수 있다. 또한, Vss1전원공급회로는 Vout이 Vss(66)보다 소정의 양만큼 작게 강하될 때에, Vout을 Vss1전원공급출력단(140)에 연결시킬 수 있다.
예시된 Vss1 전원공급회로는 p채널 트랜지스터(142), n채널 트랜지스터(144), n채널 트랜지스터(146), n채널 트랜지스터(148) 및 n채널 트랜지스터(150)를 포함한다. p채널 트랜지스터(142)의 소스와 바디는 Vdd공급원(60)에 연결되며, p채널 트랜지스터(142)의 게이트는 접지단(66)에 연결된다. n채널 트랜지스터(144)의 소스와 바디는 Vout(68)에 연결되며, n채널 트랜지스터(144)의 드레인은 p채널 트랜지스터(142)의 드레인에 연결된다. 또한, n채널 트랜지스터(128)의 게이트는 접지단(66)에 연결된다.
n채널 트랜지스터(146)의 소스와 바디는 Vss1전원공급회로의 Vss1전원공급단(140)에 연결되며, n채널 트랜지스터(146)의 드레인은 접지단(66)에 연결되고, n채널 트랜지스터(146)의 게이트는 p채널 트랜지스터(142)의 드레인과 p채널 트랜지스터(144)의 드레인에 연결된다.
n채널 트랜지스터(148)의 소스와 바디는 Vss1전원공급회로의 Vss1전원공급단(140)에 연결되며, n채널 트랜지스터(148)의 게이트는 CMOS버퍼의 접지단(66)에 연결된다. 최종적으로, n채널 트랜지스터(148)의 소스와 게이트는 Vout(68)에 연결된다. n채널 트랜지스터(148)의 드레인은 n채널 트랜지스터(148)의 드레인에 연결되고, n채널 트랜지스터(134)의 게이트는 CMOS버퍼의 접지단(66)에 연결된다.
음의 ESD 이벤트동안에, Vout(68)은 접지(66)이하로 강하된다. 집적회로가 시동되지 않을 때, 상기 Vdd공급원(60)는 접지(66)에 인접하여 플로팅하여 p채널 트랜지스터(142)을 턴오프시킨다. Vout(68)가 Vdd공급원(60)이하로 n채널 트랜지스터의 문턱전압보다 크게 강하되면, n채널 트랜지스터(148,150)는 턴온되어 Vout(68)을 Vss1전원공급단(140)에 연결시킨다. 이로써, Vss1전원공급단(140)은 Vout(68)의 감소와 함께 떨어질 수 있다. 또한, n채널 트랜지스터(144)은 턴온되어 Vout(68)을 n채널 트랜지스터(146)의 게이트와 단락시키고, n채널 트랜지스터(146)을 턴오프하여 접지단(66)을 Vout(68)로부터 분리시킨다.
정상회로작동하에서는, Vdd공급원(60)이 하이가 되어, p채널 트랜지스터 (142)를 턴오프시키고, n채널 트랜지스터(144)를 턴온시킨다. 이로써, p채널 트랜지스터(146)의 게이트가 하이로 된다. n채널 트랜지스터(146)는 게이트가 로우일 때도 접지단(66)에서 Vss1전원공급출력단(140)까지 다이오드를 형성하도록 연결된다. 하지만, 상기 게이트가 하이로 구동되면, n채널 트랜지스터(146)를 턴온시켜 Vss(65)을 Vss1전원공급출력단(140)에 단락시킨다. n채널 트랜지스터(146)의 폭은 도9의 회로의 정상작동에 유해한 영향을 주지 않도록 충분히 크게 선택하는 것이 바람직하다. n채널 트랜지스터(148,150)는 그 게이트가 접지에 있으므로 오픈되어, 이들을 Vout(68)로부터 단절시킨다.
도10은 냉각예비 애플리케이션을 위한 향상된 ESD방지기능을 갖는 고성능 3상태가능형 SOI 드라이버의 예를 나타내는 개략도이다. 냉각에비 애플리케이션에서는, 일반적으로 출력버퍼는 그 칩이 "예비(spare)"로 다른 것을 대체할 것이 요구될 때까지 턴오프된 Vdd의 전원으로 데이터 버스에 연결된다. 일반적인 요구사항은 I/O핀이 상기 버스상에 초과부하를 야기하거나 전송되는 데이터를 간섭하지 않고 그 버스를 통과하는 신호의 애플리케이션을 조절할 수 있어야만 한다는 것이다.
냉각 예비 애플리게이션을 위한 회로구성은 도10에 도시되어 있다. 이는 출력 버퍼 회로는 사용되지 않을 때에 출력버퍼에서 높은 임피던스 상태를 야기하는 "3 상태(tri-state)"출력을 갖는다(예, 3상태_바(tristate_bar) = 로우). 도10은 도9에서, 상기 제1 n채널 트랜지스터(54)에 연결된(게이트 및 바디 모두에 연결됨)인버터를 NOR게이트(150,152)를 대체하고 상기 제1 p채널 트랜지스터(52)에 연결된(게이트 및 바디 모두에 연결됨) 인버터를 NAND게이트(150,152)를 대체함으로써 도출될 수 있다. 추가적인 3상태 인버터(160)는 3상태_바로부터 3상태 신호를 생성하는데 사용된다. 이러한 특정회로에서는, 트랜지스터(100,102,104,106)는 그 기능을 Vdd1 및 Vss1으로 실현할 수 있다는 것을 증명하는 것은 생략되었으나, 원하는 경우에는 포함될 수도 있다.
냉각 예비 애플리케이션에서는, Vout(68)이 특정된 최대출력 버스전압 (Vddbmax)보다 작을 때에 오프상태인 제1 p채널 트랜지스터(52)와 제1 n채널 트랜지스터(54), 2개의 트랜지스터를 구비하는 것이 바람직하다. 신호IN(62) 또는 3상태_바(170)이 로우이면, 그들이 정상적으로 출력다운모드일 때에 Vdd1 회로는 상기 제1 채널 트랜지스터(52)의 게이트와 바디를 Vout를 이용하여 하이가 되도록 할 것이다. 이로써, 상기 제1 p채널 트랜지스터(52)가 오프로 유지되고 Vout와 Vdd공급(60)사이에서 임의의 상당한 전류를 방지하게 된다. 그러나, 상기 제1 n채널 트랜지스터를 오프로 유지하기 위해서, 상기 3상태 신호(172)는 Vout(68)을 이용하여 상기 제1 n채널 트랜지스터(52)를 접지에 근접하게 유지시킨다. 이는 상기 상태 인버터(160)를 Vdd2 전원공급회로에 연결하여 구현하는 것이 바람직하다. 예시된 Vdd2 제너레이터는 도11에 도시되어 있다.
도11에 도시된 Vdd2 전원공급회로는 Vdd2 전원공급단(180)을 구비한다. Vout이 Vdd공급(60)보다 작을 때에, Vdd2전원공급회로는 Vdd2 전원공급단(180)을 Vdd공급(60)에 연결한다. 또한, Vout이 소정의 최대값보다 작고 Vdd공급(60)보다 클 때에는, 상기 Vdd2전원공급회로는 Vdd2 전원공급단(180)을 Vout에 연결한다. 끝으로, Vout이 소정의 최대값(Vddbmax)보다 클 때에는 상기 Vdd2전원공급회로는 Vdd2 전원공급단(180)을 접지단(66)에 연결한다.
보다 상세하게 도11을 참조하면, 예시된 Vdd2 전원공급회로는 4개의 p채널 트랜지스터(182,186,188,190), 2개의 n채널 트랜지스터(184,192), 저항부(194) 및 다수의 다이오드(196)을 포함한다. p채널 트랜지스터(182)의 소스 및 바디는 Vout(68)에 연결되며, p채널 트랜지스터(182)의 게이트는 Vdd공급원(60)에 연결된다.
n채널 트랜지스터(184)의 소스와 바디는 접지(140)에 연결되며, n채널 트랜지스터(184)의 게이트는 Vdd공급(66)에 연결되고, n채널 트랜지스터(184)의 드레인은 p채널 트랜지스터(182)의 드레인에 연결된다. p채널 트랜지스터(186)의 소스와 바디는 Vdd2출력공급단(180)에 연결되며, p채널 트랜지스터(186)의 드레인은 Vdd공급(60)에 연결되고 p채널 트랜지스터의 게이트는 n채널 트랜지스터(184)의 드레인과 p채널 트랜지스터(182)의 드레인에 연결된다. p채널 트랜지스터(188)의 소스와 게이트는 n채널 트랜지스터(184)의 드레인과 p채널 트랜지스터(182)의 드레인에 연결된다.
p채널 트랜지스터(190)의 소스와 바디는 Vdd2출력공급단에 연결되고, p채널 트랜지스터(190)의 드레인은 p채널 트랜지스터(188)의 드레인에 연결되며, p채널 트랜지스터(190)의 게이트는 Vdd공급(60)에 연결된다.
n채널 트랜지스터(192)의 소스와 바디는 접지(66)에 연결되고, n채널 트랜지스터(192)의 드레인은 Vdd2전원공급단(180)에 연결되며, n채널 트랜지스터(192)의 게이트는 p채널 트랜지스터(188)의 게이트에 연결된다.
상기 저항(194)의 제1 단자는 접지(66)에 연결된다. 다수의 다이오드(196)는 Vout(68) 및 상기 저항(194)의 제2 단자 사이에 직렬 구성으로 연결된다. 결국, 상기 N-채널 트랜지스터(192)의 게이트 및 P-채널 트랜지스터(188)의 게이트는 도시된 바와 같이 상기 저항(194)의 제1 단자에 연결된다. 저항(194)은 1998.12.23일자 출원, 명칭이 "INTEGRATED CIRCUIT IMPEDANCE DEVICE AND METHOD OF MANUFACTOR THEREFOR"인 미국 특허출원번호 09/219,804에 개시된 바와 같이 트랜지스터의 바디의 서브-채널 저항치를 이용함으로서 IC의 다수의 트랜지스터 또는 다수의 게이트 영역에 형성될 수 있다.
냉각 예비 모드에서,(Vdd 공급(60)은 낮다) 그리고 Vout이 Vdd와 그라운드보다 큰 p채널 문턱값 이상일 때, Vout(68)은 Vdd2 전원 공급단(180)에 단락되도록 p채널 트랜지스터들(182, 188, 190)은 켜지고 n채널 트랜지스터(184, 192)는 꺼진다. Vout이 다이오드 스트링(196)(즉, Vddmax) 양단의 직렬 전압 강하보다 작은 한 n채널 트랜지스터(192)의 게이트는 저항(194)를 통해 접지상태로 남는다.
Vout이 Vddmax+Vtn을 초과할 때, 저항(194)의 양단 전압은 n채널 트랜지스터(192)를 켜고 p채널 트랜지스터(188)을 통과하는 전류를 제한한다. n채널 트랜지스터(192)의 드라이브가 직렬연결된 p채널 트랜지스터들(182, 188, 190)보다 크다고 가정하면, 상기 Vdd2 전원 공급단(180)은 접지로 끌어 당겨진다. 삼3상 시그널(172)(도 10에서 보이는)은 더이상 Vout(68)을 따르지 않는다. 그러나,도 10의 3상 인버터(160)의 p채널 트랜지스터(200)의 순방향으로 바이어스된 다이오드를 통해 강제 접지되며, 제1 n채널 트랜지스터(54)의 게이트 및 바디 단은 NOR 케이트(150) 및 NOR 게이트(152)의 Vdd단 상의 Vdd1 전원 공급회로를 통해 Vout(68)과 연결되기 시작한다. 그로인해 ESD 전류의 바람직한 유도를 접지(66)에 의해 제공하기 위해 제1 n채널 트랜지스터(54)를 턴온시킬수 있다. ESD 방지 초기화 이전에 허용된 바람직한 최대 버스 전압을 달성하기 위해, Vddbmax 전압 강하는 다이오드 및/또는 다이오드로서의 트랜지스터 개수를 변화시킴으로써 쉽게 설정 된다.
일반적으로 간단히 칩에 Vdd를 분리시킨 후 접지로 방전시킴으로써 냉각 예비를 발생시킬 수 있다. 이러한 냉각 예비는 통상 빨리 발생된다. 그러나, Vdd를 방전시킴에 따라 상기 칩은 n채널 트랜지스터(184)가 온되고 p채널 트랜지스터(182)가 온되는 상태로 되어 결국 Vout(68)에 로딩을 제공하게 된다. 이는 Vout(68)에 대한 큰 로딩이 아닐 수도 있지만 그 복잡성 때문에 여기서는 언급하지 않는다. Vout(68)에서의 로딩을 줄이기 위해서는, n채널 트랜지스터(184)의 폭을 작게 해야하거나 저항 요소를 n채널 트랜지스터(184)의 소스에 직렬로 설치하여 변환주기 동안에 Vdd가 접지로 방전되도록 전류를 줄이게 할 수도 있다. 이러한 설명은 도 7의 n채널 트랜지스터(128)에도 적용된다.
도 12는 Vss1 전원공급회로의 구성도를 설명한 것으로서, 도 8에 도시한 것과 유사하지만 냉각 예비 애플리케이션을 효과적으로 한 것이다. 냉각 예비 애플리케이션에 대한 Vout(68) 상의 로딩을 줄이기 위해서는 도 8의 Vss1 전원공급회로에추가하는 것이 바람직할 것이다. Vout(68)이 Vdd 공급전원(60)보다 큰 경우에 도 8에 나타낸 상기 Vss1 전원공급회로의 사용은 실제로 바이어스 p웰이 n채널 트랜지스터(144)로 드레인으로 나가가고 p채널 트랜지스터(142)의 n웰로 드레인이 나가가도록 할 수 있다. 이것은 순수한 ESD 보호기능에 대한 중요 사안은 아니지만 2개의 순방향 다이오드의 드롭(~1.2V)보다 더 높은 버스 전압을 갖는 냉각 예비 애플리케이션에 대한 중요한 로딩을 나타낼 수도 있다. 도 12에 도시된 상기 Vss1 전원공급회로는 n채널 트랜지스터(220)를 삽입함으로써 이러한 경로를 제거한다. 이때, 상기 상기 n채널 트랜지스터(220)는 Vout(68)이 Vss(접지)(66)보다 크면 항상 오프된다.
만약 Vdd 공급전압(60)이 접지 부근에 있다면 n채널 트랜지스터(146)도 역시 오프된다. 그러나, 상기 Vss1 전압공급단자(140)는 단지 Vss(접지)(66) 이상으로 전압강하된 다이오드인 경우에는 도 10의 제1 n채널 트랜지스터(54)가 오프상태로 유지된다는 것을 충분히 설명하지 못할 수도 있다. 따라서, Vout(68)이 Vss + Vtn보다 크다면 Vss1 전압공급단자(140)가 확실하게 접지될 수 있도록 n채널 트랜지스터(222)가 추가된다.
상술한 회로 개념이 적용가능한 다른 응용분야는 버스가 Vss 이하의 신호를 가지는 경우이다. 이 경우, 추가적인 로딩의 삽입없이 Vout(68)가 Vss이하로 내려가도록 하는 것이 바람직하다. 이러한 응용에 대한 출력버퍼가 도 13에 도시되어 있다. 도 13에 도시도힌 출력버퍼는 3상태 인버터(160) 및 3상태 입력단자(252) 사이에 추가된 3상태 인버터(250)가 제공된다는 것만 제외하고는 도 10에 도시된 것과 동일하다. 상기 3상태 인버터(250)의 Vss 단자(254)는 도 14에 도시된 바와 같이 가장 바람직하게는 Vss2 전원공급회로에 연결된다.
상기 Vss2 전원공급회로는 상기한 도 11에서 설명한 상기 Vdd2 전원공급회로와 유사하다. 상기 Vss2 전원공급회로는 상기 Vss2 전원공급단자(254)가 Vssbmin-Vtp보다 더 음수가 될 때가지 Vss(66) 이하로 Vout(68) 값이 되도록 한다. 이때, p채널 트랜지스터(260)는 턴온되고, 상기 Vss2 전원공급단자(254)는 Vss(66)으로 되돌아가는데 충분하지 못하며, ESD 보호기능을 제공한다. n채널 트랜지스터(262,264)는 도 12의 Vss1 전원공급회로에 추가되는 것과 같은 이유로 추가된다. 유사한 트랜지스터들은 원한다면 동일한 기능을 수행하기 위하여 도 7 내지 도 11에서 보이는 Vdd1 및 Vdd2 전원공급회로에 추가될 수 있다.
상술한 본 발명의 바람직한 실시예는 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 첨부한 청구범위의 범위 내에서 다른 실시예에 용이하게 적용할 수 있을 것이다.

Claims (37)

  1. 넓은 범위로 분포된 실질적으로 유사한 트랜지스터(32) 어레이 및 다수의 본드 패드(36)를 갖는 CMOS 직접회로(30)에 있어서,
    선택된 본드 패드(36)에 연결된 드라이브 회로(40); 및
    상기 트랜지스터(32) 어레이에서 선택된 트랜지스터로부터 실질적으로 형성되며 상기 드라이브 회로(40)에 연결되어 상기 드라이브 회로(40)에 ESD 보호기능을 제공하는 ESD 보호수단을 포함하는 것을 특징으로 하는 CMOS 직접회로(30).
  2. 전원공급단자(60), 접지단자(66), 입력단자(62) 및 출력단자(68)를 갖는 CMOS 버퍼에 있어서,
    상기 CMOS 버퍼의 전원공급단자(60)에 연결되는 소스와, 상기 CMOS 버퍼의 입력단자(62)에 의해 제어되는 되는 게이트와, 드레인과, 바디를 갖는 제1 p채널 트랜지스터(52);
    상기 CMOS 버퍼의 접지단자(66)에 연결된 소스와, 상기 CMOS 버퍼의 입력단자(62)에 의해 제어되는 게이트와, 상기 제1 p채널 트랜지스터(52)의 드레인에 연결됨과 동시에 상기 CMOS 버퍼의 출력단자(68)에 연결된 드레인과, 바디를 갖는 제1 n채널 트랜지스터(54);
    상기 제1 p채널 트랜지스터(52)의 게이트가 로우(low)일 때 상기 CMOS 버퍼의 출력단자(68)에 상기 제1 p채널 트랜지스터(52)의 바디를 연결하고 상기 제1 p채널 트랜지스터(52)의 게이트가 하이(high)일 때 상기 CMOS 버퍼의 전원공급단자(60)에 상기 제1 p채널 트랜지스터(52)의 바디를 연결하는 제1 연결수단; 및
    상기 제1 n채널 트랜지스터(54)의 게이트가 하이(high)일 때 상기 CMOS 버퍼의 출력단자(68)에 상기 제1 n채널의 바디를 연결하고 상기 제1 n채널 트랜지스터(54)의 게이트가 로우(low)일 때 상기 CMOS 버퍼의 접지단자(66)에 상기 제1 n채널 트랜지스터(54)의 바디를 연결하는 제2 연결수단을 포함하는 것을 특징으로 하는 CMOS 버퍼.
  3. 제 2항에 있어서, 상기 제1 연결수단은,
    상기 CMOS 버퍼의 전원공급단자(60)에 연결된 소스 및 바디와, 상기 제1 p채널 트랜지스터(52)의 바디에 연결된 드레인과, 상기 CMOS 버퍼의 입력단자(62)에 연결된 게이트를 갖는 제2 p채널 트랜지스터(70); 및
    상기 제1 p채널의 바디에 연결된 소스와, 상기 CMOS 버퍼의 출력단자(68)에 연결된 바디 및 드레인과, 상기 CMOS 버퍼의 입력단자(62)에 연결된 게이트를 갖는 제2 n채널 트랜지스터(58)를 포함하는 것을 특징으로 하는 CMOS 버퍼.
  4. 제 3항에 있어서, 상기 제2 연결수단은,
    상기 제1 n채널 트랜지스터(54)의 바디에 연결된 드레인과, 상기 CMOS 버퍼의 출력단자(68)에 연결된 바디 및 소스와, 상기 CMOS 버퍼의 입력단자(62)에 연결된 게이트를 갖는 제3 p채널 트랜지스터(56); 및
    상기 CMOS 버퍼의 접지단자(66)에 연결된 소스 및 바디와, 상기 제1 n채널 트랜지스터(54)의 바디에 연결된 드레인과, 상기 CMOS 버퍼의 입력단자(62)에 연결된 게이트를 갖는 제3 n채널 트랜지스터(72)를 포함하는 것을 특징으로 하는 CMOS 버퍼.
  5. 제 4항에 있어서,
    상기 CMOS 버퍼의 입력단자(62)에 연결된 입력단자와, 상기 제1 p채널 트랜지스터(52)의 게이트 및 상기 제1 n채널 트랜지스터(54)의 게이트에 연결된 출력단자를 갖는 버퍼(64)를 더 포함하는 것을 특징으로 하는 CMOS 버퍼.
  6. 제 5항에 있어서,
    상기 버퍼(64)는 반전 버퍼인 것을 특징으로 하는 CMOS 버퍼.
  7. 제 4항에 있어서,
    상기 CMOS 버퍼의 입력단자(62)에 연결된 입력단자와, 상기 제1 p채널 트랜지스터(52)의 게이트에 연결된 출력단자를 갖는 제1 버퍼(82); 및
    상기 CMOS 버퍼의 입력단자(62)에 연결된 입력단자와, 상기 제1 n채널 트랜지스터(54)의 게이트에 연결된 출력단자를 갖는 제2 버퍼(80)를 더 포함하는 것을 특징으로 하는 CMOS 버퍼.
  8. 제 2항에 있어서,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)의 전압보다 미리 설정된 값만큼을 초과할 때 상기 CMOS 버퍼의 출력단자(68)에 상기 제1 n채널 트랜지스터(54)의 게이트를 연결하는 제3 연결수단(100,102)을 더 포함하는 것을 특징으로 하는 CMOS 버퍼.
  9. 제 8항에 있어서, 상기 제3 연결수단은,
    드레인과, 상기 제1 n채널 트랜지스터(54)의 게이트에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제4 p채널 트랜지스터(100); 및
    상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 제4 p채널 트랜지스터(100)의 드레인에 연결된 드레인과, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제5 p채널 트랜지스터(102)를 포함하는 것을 특징으로 하는 CMOS 버퍼.
  10. 제 2항에 있어서,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)의 전압보다 미리 설정된 값만큼 이하로 떨어질 때 상기 CMOS 버퍼의 출력단자(68)에 상기 제1 p채널 트랜지스터(54)의 게이트를 연결하는 제4연결수단(104,106)을 더 포함하는 것을 특징으로 하는 CMOS 버퍼.
  11. 제 10항에 있어서, 상기 제4 연결수단은,
    드레인과, 상기 제1 p채널 트랜지스터(52)의 게이트에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제4 n채널 트랜지스터(104); 및
    상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 제4 n채널 트랜지스터(104)의 드레인에 연결된 드레인과, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제5 n채널 트랜지스터(106)를 포함하는 것을 특징으로 하는 CMOS 버퍼.
  12. 제 2항에 있어서,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)의 전압보다 미리 설정된 값만큼을 초과할 때 상기 CMOS 버퍼의 출력단자(68)에 상기 제1 p채널 트랜지스터(52)의 게이트를 연결하는 제5 연결수단(110,112)을 더 포함하는 것을 특징으로 하는 CMOS 버퍼.
  13. 제 12항에 있어서, 상기 제5 연결수단은,
    드레인과, 상기 제1 p채널 트랜지스터(52)의 게이트에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제3 p채널 트랜지스터(110); 및
    상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 제3 p채널 트랜지스터(110)의 드레인에 연결된 드레인과, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제4 p채널 트랜지스터(112)를 포함하는 것을 특징으로 하는 CMOS 버퍼.
  14. 전원공급단자(60), 접지단자(66), 입력단자(62) 및 출력단자(68)를 갖는 CMOS 버퍼에 있어서,
    상기 CMOS 버퍼의 입력단자(62)에 연결된 입력단자와, 출력단자와, 제1 전원공급단자와, 제2 전원공급단자를 갖는 제1 버퍼(82);
    상기 CMOS 버퍼의 입력단자(62)에 연결된 입력단자와, 출력단자와, 제1 전원공급단자와, 제2 전원공급단자를 갖는 제2 버퍼(80);
    드레인과, 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 소스와, 상기 제1 버퍼(82)의 출력에 연결된 게이트를 갖는 제1 p채널 트랜지스터(52);
    바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 소스와, 상기 제2 버퍼(80)의 출력에 연결된 게이트와, 상기 제1 p채널 트랜지스터(52)의 드레인에 연결됨과 동시에 상기 CMOS 버퍼의 출력단자(68)에 연결된 드레인을 갖는 제1 n채널 트랜지스터(54);
    상기 제1 n채널 트랜지스터(54)의 바디에 연결된 드레인과, 상기 CMOS 버퍼의 출력단자(68)에 연결된 바디 및 소스와, 상기 CMOS 버퍼의 입력단자(62)에 연결된 게이트를 갖는 제2 p채널 트랜지스터(56);
    상기 제1 p채널 트랜지스터(52)의 바디에 연결된 소스와, 상기 CMOS 버퍼의 출력단자(68)에 연결된 바디 및 드레인과, 상기 CMOS 버퍼의 입력단자(62)에 연결된 게이트를 갖는 제2 n채널 트랜지스터(58);
    소스와, 바디와, 상기 제1 n채널 트랜지스터(54)의 바디에 연결된 드레인과, 상기 CMOS 버퍼의 입력단자(62)에 연결된 게이트를 갖는 제3 n채널 트랜지스터(72);
    소스와, 바디와, 상기 제1 p채널 트랜지스터(52)의 바디에 연결된 드레인과, 상기 CMOS 버퍼의 입력단자(62)에 연결된 게이트를 갖는 제3 p채널 트랜지스터(70); 및
    Vdd1 전원공급단자(120)를 가지며, 상기 제1 버퍼(82)의 제1 전원공급단자가 상기 Vdd1 전원공급단자(120)에 연결되고 상기 제2 버퍼(80)의 제1 전원공급단자가 상기 Vdd1 전원공급단자(120)에 연결되는 Vdd1 전원공급회로를 포함하는 것을 특징으로 하는 CMOS 버퍼.
  15. 제 14항에 있어서,
    상기 제3 p채널 트랜지스트(70)의 바디 및 소스는 상기 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)에 연결되는 것을 특징으로 하는 CMOS 버퍼.
  16. 제 15항에 있어서,
    Vss1 전원공급단자(140)를 갖는 Vss1 전원공급회로를 더 포함하여,
    상기 제1 버퍼(82)의 제2 전원공급단자는 상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)에 연결되고 상기 제2 버퍼(80)의 제2 전원공급단자는 상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)에 연결되는 것을 특징으로 하는 CMOS 버퍼.
  17. 제 16항에 있어서, 상기 제3 n채널 트랜지스터(72)의 바디 및 소스는 상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)에 연결되는 것을 특징으로 하는 CMOS 버퍼.
  18. 제 14항에 있어서, 상기 Vdd1 전원공급회로는,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)에서의 전원보다 낮을 때 상기 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)에 상기 CMOS 버퍼의 전원공급단자(60)를 연결하고, 상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)에서의 전압보다 미리 설정된 값만큼 초과할 때 상기 Vdd1 전원공급단자(120)에 상기 CMOS 버퍼의 출력단자(68)를 연결하는 연결수단을 포함하는 CMOS 버퍼.
  19. 제 18항에 있어서, 상기 연결수단은,
    드레인과, 상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제4 p채널 트랜지스터(126);
    드레인과, 상기 CMOS 버퍼의 접지단자(66)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제4 n채널 트랜지스터(128);
    상기 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 드레인과, 상기 제4 p채널 트랜지스터(126) 및 상기 제4 n채널 트랜지스터(128)의 드레인에 연결된 게이트를 갖는 제5 p채널 트랜지스터(130);
    드레인과, 상기 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제6 p채널 트랜지스터(132); 및
    상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 제6 p채널 트랜지스터(132)의 드레인에 연결된 드레인과, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제7 p채널 트랜지스터(134)를 포함하는 것을 특징으로 하는 CMOS 버퍼.
  20. 제 16항에 있어서, 상기 Vss1 전원공급회로는,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 접지단자(66)에서의 전압보다 높을 때 상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)에 상기 CMOS 버퍼의 접지단자(66)를 연결하고, 상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 접지단자(66)에서의 전압보다 미리 설정된 값만큼 이하로 떨어질 때 상기 Vss1 전원공급단자(140)에 상기 CMOS 버퍼의 출력단자(68)를 연결하는 연결수단을 포함하는 것을 특징으로 하는 CMOS 버퍼.
  21. 제 20항에 있어서, 상기 연결수단은,
    드레인과, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제4 p채널 트랜지스터(142);
    드레인과, 상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제4 n채널 트랜지스터(144);
    상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 드레인과, 상기 제4 p채널 트랜지스터(142)의 드레인 및 상기 제4 n채널 트랜지스터(144)의 드레인에 연결된 게이트를 갖는 제5 n채널 트랜지스터(146);
    드레인과, 상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제6 n채널 트랜지스터(148); 및
    상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 제6 n채널 트랜지스터(148)의 드레인에 연결된 드레인과, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제7 n채널 트랜지스터(150)를 포함하는 것을 특징으로 하는CMOS 버퍼.
  22. 제 20항에 있어서, 상기 연결수단은,
    드레인과, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제4 p채널 트랜지스터(142);
    드레인과, 상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제4 n채널 트랜지스터(144);
    상기 제4 p채널 트랜지스터(142)의 드레인에 연결된 소스 및 바디와, 상기 제4 n채널 트랜지스터(144)의 드레인에 연결된 소스와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제5 n채널 트랜지스터(220);
    상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)에 연결된 드레인 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 소스와, 상기 제5 n채널 트랜지스터(220)의 드레인 및 상기 제4 p채널 트랜지스터(142)의 드레인에 연결된 게이트를 갖는 제6 n채널 트랜지스터(148);
    상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)에 연결된 드레인 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 소스와, 상기 CMOS 버퍼의 출력단자(68)에 연결된 게이트를 갖는 제7 n채널 트랜지스터(222);
    상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 드레인과, 상기 제4 p채널 트랜지스터(142)의 드레인 및 상기 제5 n채널 트랜지스터(220)의 드레인에 연결된 게이트를갖는 제8 n채널 트랜지스터(146); 및
    상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 제8 n채널 트랜지스터(148)의 드레인에 연결된 드레인과, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제9 n채널 트랜지스터(150)를 포함하는 것을 특징으로 하는 CMOS 버퍼.
  23. 제 14항에 있어서,
    드레인과, 상기 제1 n채널 트랜지스터(54)의 게이트에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제4 p채널 트랜지스터(100);
    상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 제4 p채널 트랜지스터(100)의 드레인에 연결된 드레인과, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제5 p채널 트랜지스터(102);
    드레인과, 상기 제1 p채널 트랜지스터(52)의 게이트에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제4 n채널 트랜지스터(104); 및
    상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 제4 n채널 트랜지스터(104)의 드레인에 연결된 드레인과, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제5 n채널 트랜지스터(106)를 더 포함하는 것을 특징으로 하는 CMOS 버퍼.
  24. 제 23항에 있어서,
    드레인과, 상기 제1 p채널 트랜지스터(52)의 게이트에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제6 p채널 트랜지스터(110); 및
    상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 제6 p채널 트랜지스터(110)의 드레인에 연결된 드레인과, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제7 p채널 트랜지스터(112)를 더 포함하는 것을 특징으로 하는 CMOS 버퍼.
  25. 전원공급단자(602), 접지단자(66), 입력단자(62), 3상태단자(170) 및 출력단자를 갖는 3상태 CMOS 버퍼에 있어서,
    Vdd1 전원공급단자(120)를 갖는 제1 Vdd1 전원공급회로;
    Vdd2 전원공급단자(180)를 갖는 제2 Vdd2 전원공급회로;
    Vss1 전원공급단자(140)를 갖는 제1 Vss1 전원공급회로;
    출력단자와, 상기 CMOS 버퍼의 3상태단자(170)에 의해 제어되는 입력단자와, 상기 제2 Vdd2 전원공급회로의 Vdd2 전원공급단자(180)에 연결된 Vdd 전원공급단자와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 Vss 전원공급단자를 갖는 제1 인버터;
    출력단자와, 상기 CMOS 버퍼의 입력단자(62)에 연결된 제1 입력단자와, 상기CMOS 버퍼의 3상태단자(170)에 연결된 제2 입력단자와, 상기 제1 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)에 연결된 Vdd 전원공급단자와, 상기 제1 Vss1 전원공급회로의 Vss1 전원공급단자(140)에 연결된 Vss 전원공급단자를 갖는 제1 NAND 게이트(154);
    출력단자와, 상기 CMOS 버퍼의 입력단자(62)에 연결된 제1 입력단자와, 상기 CMOS 버퍼의 3상태단자에 연결된 제2 입력단자와, 상기 제1 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)에 연결된 Vdd 전원공급단자와, 상기 CMOS 버퍼의 출력단자(68)에 연결된 Vss 전원공급단자를 갖는 제2 NAND 게이트(156);
    출력단자와, 상기 CMOS 버퍼의 입력단자(62)에 연결된 제1 입력단자와, 상기 제1 인버터(160)의 출력단자에 연결된 제2 입력단자와, 상기 제1 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)에 연결된 Vdd 전원공급단자와, 상기 제1 Vss1 전원공급회로의 Vss1 전원공급단자(140)에 연결된 Vss 전원공급단자를 갖는 제1 NOR 게이트(150);
    출력단자와, 상기 CMOS 버퍼의 입력단자(62)에 연결된 제1 입력단자와, 상기 제1 인버터(160)의 출력단자(172)에 연결된 제2 입력단자와, 상기 CMOS 버퍼의 출력단자(68)에 연결된 Vdd 전원공급단자와, 상기 Vss1 전원공급회로의 Vss 전원공급단자(140)에 연결된 Vss 전원공급단자를 갖는 제2 NOR 게이트(152); 및
    드레인과, 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 소스와, 상기 제1 NAND 게이트(154)의 출력단자에 연결된 게이트를 갖는 제1 p채널 트랜지스터(52);
    바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 소스와, 상기 제1 NOR 게이트(150)의 출력에 연결된 게이트와, 상기 제1 p채널 트랜지스터(52)의 드레인에 연결됨과 동시에 상기 CMOS 버퍼의 출력단자(68)에 연결된 드레인을 갖는 제1 n채널 트랜지스터(54)를 포함하고,
    상기 제1 p채널 트랜지스터(52)의 바디는 상기 제2 NAND 게이트(156)에 연결되고 상기 제1 n채널 트랜지스터(54)의 바디는 상기 제2 NOR 게이트(152)의 출력단자에 연결되는 것을 특징으로 하는 3상태 CMOS 버퍼.
  26. 제 25항에 있어서,
    상기 제1 Vdd1 전원공급회로는 상기 Vdd1 전원공급단자(120)를 상기 CMOS 버퍼의 전원공급단자(60)에 연결하고,
    상기 제2 Vdd2 전원공급회로는 상기 Vdd2 전원공급단자(180)를 상기 CMOS 버퍼의 전원공급단자(60)에 연결하며,
    상기 Vss1 전원공급회로는 상기 Vss1 전원공급단자(140)를 상기 CMOS 버퍼의 접지단자(66)에 연결하는 것을 특징으로 하는 3상태 CMOS 버퍼.
  27. 제 25항에 있어서, 상기 제1 Vdd1 전원공급회로는,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)에서의 전압보다 작을 때 상기 CMOS 버퍼의 전원공급단자(60)에 상기 제1 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)를 연결하는 연결수단; 및
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)에서의 전압보다 미리 설정된 값만큼 초과할 때 상기 CMOS 버퍼의 출력단자(68)에 상기 제1 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)를 연결하는 연결수단을 포함하는 것을 특징으로 하는 3상태 CMOS 버퍼.
  28. 제 25항에 있어서, 상기 제2 Vdd2 전원공급회로는,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)에서의 전압보다 작을 때 상기 CMOS 버퍼의 전원공급단자(60)에 상기 제2 Vdd2 전원공급회로의 Vdd2 전원공급단자(180)를 연결하는 연결수단;
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 미리 설정된 최대값보다 적고 상기 CMOS 버퍼의 전원공급단자(60)에서의 전압보다 클 때 상기 CMOS 버퍼의 출력단자(68)에 상기 제2 Vdd2 전원공급회로의 Vdd2 전원공급단자(180)를 연결하는 연결수단; 및
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 미리 설정된 최대값보다 클 때 상기 CMOS 버퍼의 접지단자(66)에 상기 제2 Vdd2 전원공급회로의 Vdd2 전원공급단자(180)를 연결하는 연결수단을 포함하는 것을 특징으로 하는 3상태 CMOS 버퍼.
  29. 제 25항에 있어서, 상기 Vss1 전원공급회로는,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의접지단자(66)에서의 전압보다 클 때 상기 CMOS 버퍼의 접지단자(66)에 상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)를 연결하는 연결수단; 및
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 접지단자(66)에서의 전압보다 미리 설정된 값만큼 이하로 떨어질 때 상기 CMOS 버퍼의 출력단자(68)에 상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)를 연결하는 연결수단을 포함하는 것을 특징으로 하는 3상태 CMOS 버퍼.
  30. 제 25항에 있어서,
    Vss2 전원공급단자(254)를 갖는 제2 Vss2 전원공급회로; 및
    상기 CMOS 버퍼의 3상태단자(252)에 연결된 입력단자와, 상기 제1 인버터(160)의 입력단자에 연결된 출력단자와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 Vdd 전원공급단자와, 상기 제2 Vss 전원공급회로의 Vss2 전원공급단자(254)에 연결된 Vss 전원공급단자를 갖는 제2 인버터(250)를 더 포함하는 것을 특징으로 하는 3상태 CMOS 버퍼.
  31. 제 30항에 있어서, 상기 제2 Vss2 전원공급회로는,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)에서의 전압보다 클 때 상기 CMOS 버퍼의 접지단자(60)에 상기 제2 Vss2 전원공급회로의 Vss2 전원공급단자(254)를 연결하는 연결수단;
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의접지단자(66)에서의 전압보다 작고 미리 설정된 최대값보다 클 때 상기 CMOS 버퍼의 출력단자(68)에 상기 제2 Vss2 전원공급회로의 Vss2 전원공급단자(254)를 연결하는 연결수단; 및
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 미리 설정된 최대값보다 작을 때 상기 CMOS 버퍼의 접지단자(66)에 상기 제2 Vss2 전원공급회로의 Vss2 전원공급단자(254)를 연결하는 연결수단을 포함하는 것을 특징으로 하는 3상태 CMOS 버퍼.
  32. 제 30항에 있어서, 상기 제2 Vss2 전원공급회로는,
    드레인과, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제2 p채널 트랜지스터;
    드레인과, 상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제2 n채널 트랜지스터;
    상기 제2 p채널 트랜지스터의 드레인에 연결된 드레인 및 바디와, 상기 제2 n채널 트랜지스터의 드레인에 연결된 소스와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제3 n채널 트랜지스터;
    상기 제2 Vss2 전원공급회로의 Vss2 전원공급단자(254)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 드레인과, 상기 제2 p채널 트랜지스터의 드레인 및 상기 제2 n채널 트랜지스터의 드레인에 연결된 게이트를 갖는 제4 n채널 트랜지스터;
    상기 제2 Vss2 전원공급회로의 Vss2 전원공급단자(254)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 드레인과, 상기 CMOS 버퍼의 출력단자(68)에 연결된 게이트를 갖는 제5 n채널 트랜지스터;
    드레인과, 게이트와, 상기 제2 p채널 트랜지스터의 드레인 및 제2 n채널 트랜지스터의 드레인에 연결된 소스 및 바디를 갖는 제6 n채널 트랜지스터;
    상기 제6 n채널 트랜지스터의 드레인에 연결된 소스 및 바디와, 상기 제2 Vss2 전원공급회로의 Vss2 전원공급단자(254)에 연결된 드레인과, 상기 CMOS 버퍼의 접지단자(66)에 연결된 게이트를 갖는 제7 n채널 트랜지스터;
    게이트와, 상기 CMOS 버퍼의 접지단자(66)에 연결된 소스 및 바디와, 상기 제2 Vss2 전원공급회로의 Vss2 전원공급단자(254)에 연결된 드레인을 갖는 제3 p채널 트랜지스터;
    상기 CMOS 버퍼의 접지단자(66)에 연결된 제1 단자와, 제2 단자를 갖는 저항; 및
    상기 CMOS 버퍼의 출력단자(68) 및 상기 저항의 제2 단자 사이에 직렬구성으로 연결된 다수개의 다이오드를 포함하고,
    상기 제7 n채널 트랜지스터의 게이트 및 상기 제3 p채널 트랜지스터의 게이트는 상기 저항의 제2 단자와 연결되는 것을 특징으로 하는 3상태 CMOS 버퍼.
  33. 입력단자(62), 출력단자(68), 전원공급단자(60) 및 접지단자(66)를 갖는 CMOS 버퍼에서의 선택된 장치에 전원을 제공하는 Vdd1 전원공급단자(120)를 갖는Vdd1 전원공급회로에 있어서,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)에서의 전압보다 작을 때 상기 CMOS 버퍼의 전원공급단자(60)에 상기 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)를 연결하는 연결수단; 및
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)에서의 전압보다 미리 설정된 값만큼 초과할 때 상기 CMOS 버퍼의 출력단자(68)에 상기 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)를 연결하는 연결수단을 포함하는 것을 특징으로 하는 Vdd1 전원공급회로.
  34. 제 33항에 있어서,
    드레인과, 상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제1 p채널 트랜지스터(126);
    드레인과, 상기 CMOS 버퍼의 접지단자(66)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제1 n채널 트랜지스터(128);
    상기 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 드레인과, 상기 제1 p채널 트랜지스터(126)의 드레인 및 상기 제1 n채널 트랜지스터(128)의 드레인에 연결된 게이트를 갖는 제2 p채널 트랜지스터(130);
    드레인과, 상기 Vdd1 전원공급회로의 Vdd1 전원공급단자(120)에 연결된 소스 및 바디와, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제3 p채널 트랜지스터(132); 및
    상기 CMOS 버퍼의 출력단자(68)에 연결된 소스 및 바디와, 상기 제3 p채널 트랜지스터(132)의 드레인에 연결된 드레인과, 상기 CMOS 버퍼의 전원공급단자(60)에 연결된 게이트를 갖는 제4 p채널 트랜지스터(134)를 포함하는 것을 특징으로 하는 Vdd1 전원공급회로.
  35. 입력단자(62), 출력단자(68), 전원공급단자(60) 및 접지단자(66)를 갖는 CMOS 버퍼에서의 선택된 장치에 전원을 공급하는 Vdd2 전원공급단자(180)를 가지는 Vdd2 전원공급회로에 있어서,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)에서의 전압보다 작을 때 상기 CMOS 버퍼의 전원공급단자(60)에 상기 Vdd2 전원공급회로의 Vdd2 전원공급단자(180)를 연결하는 연결수단;
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 미리 설정된 최대값보다 작고 상기 CMOS 버퍼의 전원공급단자(60)에서의 전압보다 클 때 상기 CMOS 버퍼의 출력단자(68)에 상기 Vdd2 전원공급회로의 Vdd2 전원공급단자(180)를 연결하는 연결수단; 및
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 미리 설정된 최대값보다 클 때 상기 CMOS 버퍼의 접지단자(66)에 상기 Vdd2 전원공급회로의 Vdd2 전원공급단자(180)를 연결하는 연결수단을 포함하는 것을 특징으로 하는 Vdd2 전원공급회로.
  36. 입력단자(62), 출력단자(68), 전원공급단자(60) 및 접지단자(66)를 갖는 CMOS 버퍼에서의 선택된 장치에 전원을 공급하는 Vss1 전원공급단자(180)를 가지는 Vss1 전원공급회로에 있어서,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 접지단자(66)에서의 전압보다 클 때 상기 CMOS 버퍼의 접지단자(66)에 상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)를 연결하는 연결수단; 및
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 접지단자(66)에서의 전압보다 미리 설정된 값만큼 이하로 떨어질 때 상기 CMOS 버퍼의 출력단자(68)에 상기 Vss1 전원공급회로의 Vss1 전원공급단자(140)를 연결하는 연결수단을 포함하는 것을 특징으로 하는 Vss1 전원공급회로.
  37. 입력단자(62), 출력단자(68), 전원공급단자(60) 및 접지단자(66)를 갖는 CMOS 버퍼에서의 선택된 장치에 전원을 공급하는 Vss2 전원공급단자(254)를 가지는 Vss2 전원공급회로에 있어서,
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 전원공급단자(60)에서의 전압보다 클 때 상기 CMOS 버퍼의 접지단자(66)에 상기 Vss2 전원공급회로의 Vss2 전원공급단자(254)를 연결하는 연결수단;
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 CMOS 버퍼의 접지단자(66)에서의 전압보다 작고 미리 설정된 최대값보다 클 때 상기 CMOS 버퍼의 출력단자(68)에 상기 Vss2 전원공급회로의 Vss2 전원공급단자(254)를 연결하는 연결수단; 및
    상기 CMOS 버퍼의 출력단자(68)에서의 전압이 상기 미리 설정된 최대값보다 작을 때 상기 CMOS 버퍼의 접지단자(66)에 상기 Vss2 전원공급회로의 Vss2 전원공급단자(254)를 연결하는 연결수단을 포함하는 것을 특징으로 하는 Vss2 전원공급회로.
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