KR100526462B1 - 반도체 장치의 ｅｓｄ 보호회로 형성방법 - Google Patents

Abstract

본 발명은 입력 패드부의 출력단과 ESD 보호회로 입력단 사이에 추가적인 공정 없이 다수개의 양방향 폴리 다이오드로 이루어진 커패시턴스 조정부를 형성함으로써, ESD 보호회로 즉, PPS 소자 또는 NPS 소자의 기생 커패시터를 최소화시킬 수 있도록 하는 반도체 장치의 ESD 보호회로 형성방법에 관한 것으로, 입력 패드부와 ESD 보호 회로부와 입력 버퍼부 및 내부 회로부로 이루어진 반도체 장치에 있어서, 상기 입력 패드부의 출력단과 ESD 보호 회로부의 입력단 사이에 다수개의 양방향 다이오드가 병렬로 구성된 커패시턴스 조정부를 더 부과하여 이루어진다.

Description

반도체 장치의 ＥＳＤ 보호회로 형성방법{METHOD FOR FORMING PROTECTION ELECTROSTATIC DISCHARGE OF SEMICONDUCTOR DEVICE}

본 발명은 입력 패드부의 출력단과 ESD 보호회로 입력단 사이에 추가적인 공정 없이 다수개의 양방향 폴리 다이오드로 이루어진 커패시턴스 조정부를 형성함으로써, ESD 보호회로 즉, PPS 소자 또는 NPS 소자의 기생 커패시터를 최소화시킬 수 있도록 하는 반도체 장치의 ESD 보호회로 형성방법에 관한 것이다.

최근 반도체장치는 집적화되어감에 따라 미세한 배선에 정전기(Electro- Static Discharge; ESD)에 의하여 손상을 쉽게 입게된다. 이는 사람에 의해 발생되는 약 -2,000V의 정전기나, 기계에 의해 발생되는 약 -250V의 정전기가 유입될 경우 미세배선을 통해 유입된 정전기를 빠른 시간내에 방전시키지 않게 되면 반도체장치가 손상을 입게 된다.

이를 방지하고자 일반적으로 로직 칩의 경우 많은 패드를 갖는 정전기 보호회로가 필요하나 반도체장치가 집적화되어 감에 따라 정전기 보호회로의 크기는 한계를 가지며 패드 또한 제한된 디자인의 형태를 가진다. 따라서, 이 때문에 로직 칩에서의 정전기회로의 구성은 보통 폴리게이트를 이용한 능동트랜지스터의 형태로 구성되거나 소자격리막으로 구성된다.

이에 따라, 종래에는 폴리게이트를 이용한 능동트랜지스터의 형태로 구성된 즉, 멀티-핑거(Multi- finger)구조의 접지 게이트 NMOS 중 하나의 핑거를 선택하여 NMOS 드레인 부에 PMOS를 삽입하는 PMOS Pass Structure(이하, 'PPS'라 함)를 ESD 보호회로에 적용하여 정전기로부터 내부 회로를 보호하였으나, 이는 면적면에서는 효율성이 있는 반면에 PPS 소자 자체 특성상 많은 기생 커패시터를 갖고 있어 ESD 보호회로의 커패시턴스가 높아져 주파수가 높은 칩에 적용 시 오동작을 유발하게 되는 문제점이 발생되었다.

이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술에 의한 반도체 장치의 ESD 보호회로 형성방법에서 나타나는 문제점을 더욱 상세히 설명하기로 한다.

도 1은 종래의 반도체 장치의 외부 신호 입력부를 도시한 블록도이다. 종래의 반도체장치는 외부로부터 입력 신호가 인가되는 입력 패드부(10)와, 상기 입력 패드부를 통해 들어오는 정전기를 방지하여 내부 회로를 보호해 주는 ESD 보호 회로부(20)와, 상기 ESD 보호 회로부를 통해 출력되는 외부 입력신호의 레벨을 메모리 장치의 내부 로직 레벨로 변환해 주는 입력 버퍼부(30)와, 상기 입력 버퍼부의 출력 신호를 입력하여 내부 동작 신호를 만드는 내부 회로부(40)로 구성된다.

도 2는 도 1에 도시된 ESD 보호 회로부의 회로도이다. 상기 ESD 보호 회로부(20)는 멀티-핑거(Multi- finger)구조의 접지 게이트 NMOS 중 하나의 핑거를 선택하여 NMOS 드레인 부에 PMOS를 삽입하는 PMOS Pass Structure(이하, 'PPS'라 함) 즉, 입력 패드부(10)와 입력 버퍼부(30) 사이에 제 1 PMOS, 제 1 NMOS 트랜지스터(21, 22)로 이루어진 제 1 CMOS 소자(23)와 npn, pnp 바이폴라 트랜지스터(24, 25)가 콜렉트 단자와 베이스 단자가 서로 연결되어 구성되는 바, 상기 PPS 소자의 기생 커패시터(Cj_n)는 입력 패드부(10)의 출력단에 연결된 상기 ESD 보호 회로부(20)의 제 1 CMOS 소자(23) 또는 npn, pnp 바이폴라 트랜지스터(24, 25)의 p-n 접합 또는 n-p 접합 즉 각각의 접합부에 발생하는 기생 커패시터(Cj_n)에 의한 접합 커패시턴스에 의해 결정되나, 이때, 상기 PPS 소자는 자체 특성상 접합에 의한 기생 커패시터(Cj_n)가 많아 커패시턴스 값이 상당히 높게 된다. 그 결과, 상기 PPS 소자로 이루어진 ESD 보호 회로를 주파수가 높은 RF(Radio Frequency) 칩에 적용 시, 높은 기생 커패시턴스 값에 의해 RF 칩이 오동작하게 된다.

즉, 상기 종래 기술에 의한 반도체소자의 커패시터 제조방법에 따르면, 멀티-핑거(Multi- finger)구조의 접지 게이트 NMOS 중 하나의 핑거를 선택하여 NMOS 드레인 부에 PMOS를 삽입하는 PPS 소자를 ESD 보호 회로에 적용함으로써, 기존의 접지 게이트 NMOS 구조보다 면적 할당 효율면에서는 우수하나, PPS 소자 특성상 자체에 존재하는 많은 기생 커패시터로부터 ESD 보호회로의 커패시턴스가 높아지는 문제점이 발생되었으며, 이에 따라, 상기 PPS 소자가 적용된 ESD 보호회로를 주파수가 높은 RF 칩에 적용시에 칩이 오동작되는 문제점 또한 발생되었다.

본 발명은 상기와 같은 문제점을 해결하기 위하여, 본 발명은 입력 패드부의 출력단과 ESD 보호회로 입력단 즉, PPS 소자 또는 NPS 소자의 드레인부 사이에 추가적인 공정 없이 기존의 N+ 또는 P+ 임플란트 공정을 그대로 이용하여 다수개의 양방향 폴리 다이오드로 이루어진 커패시턴스 조정부를 형성함으로써, ESD 보호회로 즉, PPS 소자 또는 NPS 소자의 기생 커패시터를 최소화시킬 수 있는 반도체 장치의 ESD 보호회로 형성방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명은 입력 패드부와 ESD 보호 회로부와 입력 버퍼부 및 내부 회로부로 이루어진 반도체 장치에 있어서, 상기 입력 패드부의 출력단과 ESD 보호 회로부의 입력단 사이에 다수개의 양방향 다이오드가 병렬로 구성된 커패시턴스 조정부를 더 추가하여 이루어진 것을 특징으로 하는 반도체 장치의 ESD 보호회로 형성방법을 제공한다.

즉, 상기 본 발명에 의한 반도체 장치의 ESD 보호회로 형성방법에 의하면, 상기 입력 패드부의 출력단과 ESD 보호 회로부의 입력단에 사이에 기존의 N+ 또는 P+ 임플란트 공정에 의해 다수개의 양방향 다이오드로 이루어진 커패시턴스 조정부를 형성함으로써, 별도의 추가 공정 없이 ESD 보호 회로부를 구성하는 소자의 기생 커패시터로 인한 높은 커패시턴스를 줄일 수 있게 되는 것이다.

또한, 상기 본 발명에 의한 반도체 장치의 ESD 보호회로 형성방법에 의하면, 상기 양방향 다이오드는 폴리로 이루어지게 되는 바, 추후 일반적인 칩 동작 시에 노이즈에 민감하지 않게 할 수 있어 칩 동작을 안정화시킬 수 있게 되는 것이다.

이하, 첨부한 도면을 참고로, 본 발명에 의한 반도체 장치의 이에스디 보호회로 형성방법의 일 실시예에 대해 상세히 설명하고자 한다. 다만, 본 발명의 권리 범위가 이에 한하여 정해지는 것은 아니며, 하나의 예시로 제시된 것이다.

도 3은 본 발명에 의한 반도체 장치의 외부 신호 입력부를 도시한 블록도이다. 도 3에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는 외부로부터 입력 신호가 인가되는 입력 패드부(10)와, 상기 입력 패드부(10)를 통해 들어오는 정전기를 방지하여 내부 회로를 보호해 주는 ESD 보호 회로부(20)와, 상기 ESD 보호 회로부(20)를 통해 출력되는 외부 입력신호의 레벨을 메모리 장치의 내부 로직 레벨로 변환해 주는 입력 버퍼부(30)와, 상기 입력 버퍼부(30)의 출력 신호를 입력하여 내부 동작 신호를 만드는 내부 회로부(40)로 구성되며, 상기 입력 패드부(10)와 상기 ESD 보호 회로부(20) 사이에 ESD 보호 회로부(20)를 구성하는 내부 소자의 기생 커패시턴스의 크기를 줄이는 커패시턴스 조정부(50)를 추가로 구성한 것이다.

도 4는 본 발명에 의한 커패시턴스 조정부 및 ESD 보호 회로부를 도시한 회로도이다.

도 4에 도시된 바와 같이, 상기 정전기 보호 회로부(20)는 멀티-핑거(Multi- finger)구조의 접지 게이트 NMOS 중 하나의 핑거를 선택하여 NMOS 드레인 부에 PMOS를 삽입하는 PPS 소자 즉, 입력 패드부(10)와 입력 버퍼부(30) 사이에 제 1 PMOS, 제 1 NMOS 트랜지스터(21, 22)로 이루어진 제 1 CMOS 소자(23)와 npn, pnp 바이폴라 트랜지스터(24, 25)가 콜렉트 단자와 베이스 단자가 서로 연결되어 구성되는 바, 상기 PPS 소자의 커패시턴스는 입력 패드부(10)의 출력단에 연결된 상기 ESD 보호 회로부(20)의 제 1 CMOS 소자(23) 또는 npn, pnp 바이폴라 트랜지스터(24, 25)의 p-n 접합 또는 n-p 접합 즉 각각의 접합부에 발생하는 기생 커패시터(Cj_n)에 의한 접합 커패시턴스에 의해 결정되나, 이때, 상기 PPS 소자는 자체 특성상 접합에 의한 기생 커패시터(Cj_n)가 많아 커패시턴스 값이 상당히 높게 된다.

그러나, 상기 커패시턴스 값이 상당히 높은 PPS 소자로 이루어진 ESD 보호 회로부(20)를 주파수가 높은 RF(Radio Frequency) 칩에 적용 시, 높은 기생 커패시턴스 값에 의해 RF 칩이 오동작하게 되는 문제점이 있었다.

그래서, 이를 해결하고자, 상기 ESD 보호 회로부(20)를 구성하는 소자 형성공정 중, N+ 또는 P+ 임플란트 공정을 이용하여, 추가 공정 없이 입력 패드부(10)의 출력단과 ESD 보호 회로부(20)를 이루는 PPS 소자의 드레인부 사이에 다수개의 양방향 다이오드(56)로 이루어진 커패시턴스 조정부(50)를 형성하여 커패시턴스 조정부(50)의 양방향 다이오드(56)의 기생 커패시터(Cj_n)와 ESD 보호 회로부(20)의 커패시턴스를 줄여줄 수 있게 된다. 예를 들어, 상기 ESD 보호 회로부(20)에서 발생되는 기생 커패시터(Cj₁, Cj₂...Cj₅)들의 총 커패시턴스가 815[pF]이고, 커패시턴스 조정부(50)에서 발생되는 양방향 다이오드(56)의 기생 커패시터(Cj₆, Cj₇)들의 총 커패시턴스가 100[pF]이라 하면 서로 직렬로 연결되어 있기 때문에 총 커패시턴스 값은 89[pF]으로 줄어들게 되어, 주파수가 높은 RF(Radio Frequency) 칩에 적용 시에도 고주파 RF 칩 또한 정상적으로 구동할 수 있게 된다.

한편, 상기 커패시턴스 조정부(50)는 기존의 ESD 보호 회로부(20), 입력 패드부(10)가 형성된 공간 및 그 근처 공간의 필드산화막 상부 폴리에 N+ 또는 P+ 임플란트 공정을 진행하여 p-n 폴리 다이오드와 n-p 폴리 다이오드를 형성하게 된다. 그 결과, 추가로 소모되는 레이아웃 영역 없이 ESD 보호 회로부(20)의 커패시턴스 값을 줄일 수 있게 된다.

또한, 상기 커패시턴스 조정부(50)를 형성하는 양방향 다이오드(56)는 필드산화막 상부의 폴리에 N+ 또는 P+ 임플란트 공정을 진행하여 즉, p-n 폴리 다이오드와 n-p 폴리 다이오드를 형성하게 되는 바, 폴리로 이루어졌기 때문에 추후 일반적인 칩 동작 시에 노이즈에 민감하지 않게 되어 칩 동작을 안정화시키게 된다.

따라서, 상기한 바와 같이, 본 발명에 따른 반도체 장치의 이에스디 보호회로 형성방법을 이용하게 되면, ESD 보호 회로부를 구성하는 소자 형성공정 중에 N+ 또는 P+ 임플란트 공정을 이용하여, 추가 공정 없이 입력 패드부의 출력단과 ESD 보호 회로부를 이루는 PPS 소자 또는 NPS 소자의 드레인부 사이에 다수개의 양방향 다이오드로 이루어진 커패시턴스 조정부를 형성하게 됨으로써, ESD 보호회로 즉, PPS 소자 또는 NPS 소자의 기생 커패시터를 최소화시킬 수 있도록 하는 효과가 있다.

도 1은 종래의 반도체 장치의 외부 신호 입력부를 도시한 블록도이고,

도 2는 도 1에 도시된 ESD 보호 회로부의 회로도이며,

도 3은 본 발명에 의한 반도체 장치의 외부 신호 입력부를 도시한 블록도이고,

도 4는 본 발명에 의한 입력 커패시턴스 조정부 및 ESD 보호 회로부를 도시한 회로도이다.

-- 도면의 주요부분에 대한 부호의 설명 --

10 : 입력 패브부 20 : ESD 보호 회로부

30 : 입력 버퍼부 40 : 내부 회로부

50 : 커패시턴스 조정부

Cj_n : 기생 커패시터

Claims (4)

1. 입력 패드부와 ESD 보호 회로부와 입력 버퍼부 및 내부 회로부로 이루어진 반도체 장치에 있어서,

   상기 입력 패드부의 출력단과 ESD 보호 회로부의 입력단 사이에 다수개의 양방향 다이오드가 병렬로 구성된 커패시턴스 조정부를 더 부과하여 이루어지되,

   상기 양방향 다이오드는 폴리로 이루어지게 됨을 특징으로 하는 반도체 장치의 ESD 보호회로 형성방법.
2. 삭제
3. 제 1항에 있어서, 상기 ESD 보호 회로부는 PPS 소자 또는 NPS 소자로 이루어지게 됨을 특징으로 하는 반도체 장치의 ESD 보호회로 형성방법.
4. 제 1항에 있어서, 상기 ESD 보호 회로부의 입력단은 PPS 소자 또는 NPS 소자의 드레인부인 것을 특징으로 하는 반도체 장치의 ESD 보호회로 형성방법.