JP2008199089A - 入力回路 - Google Patents

Abstract

【課題】入力レベルに対してヒステリシス特性を持たせる。
【解決手段】第１トランジスタＭ１は、ソースが接地端子Ｐ２に接続され、ゲートに入力デジタル信号Ｓ１が入力される。第２トランジスタＭ２は、ソースが電源端子Ｐ１に接続され、そのドレインが第１トランジスタＭ１のドレインに接続される。第２トランジスタＭ２はデプレッション型で構成する。第１インバータ１２は、第１トランジスタＭ１、第２トランジスタＭ２の接続点Ｐ３、すなわちドレイン電位Ｖｘを反転し、第２トランジスタＭ２のゲートに出力する。入力回路１０は、接続点Ｐ３のドレイン電位Ｖｘに応じたレベルを出力する。
【選択図】図１

Description

本発明は、半導体集積回路において、外部からのデジタル信号を受ける入力回路に関する。

半導体集積回路に外部からのデジタル信号を入力する場合、半導体集積回路の入力段に、入力インピーダンスの高い入力回路（入力バッファ）を備えるのが一般的である。入力回路の代表的な構成としては、特許文献１の図２に記載されるインバータが挙げられる。インバータは、電源電圧Ｖｄｄと接地電位０Ｖ間に直列に接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＮチャンネルＭＯＳＦＥＴを備える。
特開平２−２７３９６５号公報

入力回路をインバータで構成すると、インバータの電源電圧Ｖｄｄと接地電位０Ｖの中点電位Ｖｄｄ／２をスライスレベルとして、外部からのデジタル信号のハイレベルとローレベルが判定されることになる。したがって、デジタル信号のハイレベルが、中点電位Ｖｄｄ／２より低い場合、使用することができない。

デジタル信号に対するスライスレベルを低く設定するために、ＰチャンネルＭＯＳＦＥＴをインピーダンス素子で置換した回路も利用される。しかし、インバータのＰチャンネルＭＯＳＦＥＴに代えてプルアップ抵抗を設けた場合、抵抗値を高く設定する必要があるため、ＬＳＩ化する際に大面積が必要とされるという問題がある。
また、特許文献１の図１に記載されるように、ＰチャンネルＭＯＳＦＥＴに代えて、ゲートソース間の電位をほぼ等しく設定したデプレッション型のＮチャンネルＭＯＳＦＥＴを用いる回路も提案されている。この場合、抵抗に比べて面積は変更できるが、入力デジタル信号のレベルによらずオン抵抗が一定で動作するため、入力レベルに対してヒステリシス特性を持たせることができない。

本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、入力デジタル信号に対してヒステリシス特性を有する入力回路の提供にある。

本発明のある態様は、デジタル信号を受ける入力回路に関する。入力回路は、ソースが第１固定電位端子に接続され、ゲートにデジタル信号が入力された第１電界効果トランジスタと、ソースが第２固定電位端子に接続され、ドレインが第１電界効果トランジスタのドレインに接続されたデプレッション型の第２電界効果トランジスタと、第１、第２電界効果トランジスタのドレインの電位を反転し、第２電界効果トランジスタのゲートに出力する第１インバータと、を備え、第１、第２電界効果トランジスタのドレインの電位に応じたレベルを出力する。

この態様によると、デプレッション型の第２電界効果トランジスタは、第１電界効果トランジスタがオン状態において、ゲート電圧とソース電圧が等しい状態（以下、弱オン状態という）となり、第１電界効果トランジスタがオフ状態において、ゲートソース間電圧がしきい値電圧を超えてオンする状態（以下、フルオン状態という）となる。つまり、デジタル信号（以下、入力デジタル信号ともいう）のレベルに応じて、第２電界効果トランジスタの抵抗値を変化するため、第１電界効果トランジスタのドレイン電流が変化する。その結果、入力デジタル信号に対して、ヒステリシス特性を持たせることができる。

第１電界効果トランジスタはＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第２電界効果トランジスタはＰチャンネルＭＯＳＦＥＴであり、第１固定電位端子は接地端子であり、第２固定電位端子は電源端子であってもよい。

第１電界効果トランジスタはＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第２電界効果トランジスタはＮチャンネルＭＯＳＦＥＴであり、第１固定電位端子は電源端子であり、第２固定電位端子は接地端子であってもよい。

（ｉ） 第１インバータの出力を、当該入力回路の出力としてもよい。
（ｉｉ） また、ある態様の入力回路は、第１、第２電界効果トランジスタのドレインの電位を反転する第２インバータをさらに備えてもよい。このとき、第２インバータの出力を当該入力回路の出力としてもよい。
（ｉ）の場合、入力デジタル信号のレベルと同じ論理レベルの信号を内部回路に出力でき、回路面積を小さくすることができる。（ｉｉ）の場合、第１インバータのサイズを、第２電界効果トランジスタのゲートを駆動するために最適化し、第２インバータのサイズを内部回路を駆動するために最適化することができる。

ある態様の入力回路は、第１、第２電界効果トランジスタのドレインと、第１インバータの入力端子の間に設けられたシュミットバッファをさらに備えてもよい。
この場合、ノイズ等に対する耐性を高め、回路動作を安定化することができる。

入力回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗が半導体基板の外部に設けられていてもよい。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、ヒステリシス特性を有する入力回路が実現できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

また、本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ａと部材Ｂの間に部材Ｃが設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、本発明の実施の形態に係る入力回路１０の構成を示す回路図である。入力回路１０は、半導体集積回路１００に内蔵されており、入力パッド１０２から入力されるデジタル信号（以下、入力デジタル信号という）Ｓ１を受ける入力バッファとして機能する。入力回路１０は、電源電圧Ｖｄｄが与えられる電源端子Ｐ１と、接地電位が与えられる接地端子Ｐ２を受けて動作する。入力回路１０は、入力デジタル信号Ｓ１を受け、図示しない内部回路に入力デジタル信号Ｓ１と同論理の出力デジタル信号Ｓ２を出力する。

図１は、入力回路１０の基本的な構成を示す回路図であり、第１トランジスタＭ１、第２トランジスタＭ２、第１インバータ１２を備える。
第１トランジスタＭ１はＮチャンネルＭＯＳＦＥＴであり、ソースが第１固定電位端子である接地端子Ｐ２に接続される。第１トランジスタＭ１のゲートは、入力パッド１０２と接続されており、入力デジタル信号Ｓ１が入力される。

第２トランジスタＭ２はデプレッション型のＰチャンネルＭＯＳＦＥＴである。第２トランジスタＭ２のソースは、第２固定電位端子である電源端子Ｐ１に接続され、そのドレインが第１トランジスタＭ１のドレインに接続される。

第１インバータ１２は、第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｐ３の電位レベル、すなわち両トランジスタのドレインの電位Ｖｘを反転する。第１インバータ１２の出力は、第２トランジスタＭ２のゲートに入力される。

入力回路１０は、第１トランジスタＭ１、第２トランジスタＭ２の接続点Ｐ３（ドレイン）の電位Ｖｘに応じたレベルを、出力デジタル信号Ｓ２として出力する図１の回路では、Ｖｘと出力デジタル信号Ｓ２は反転論理となる。
ただし本発明はこれに限定されず第１トランジスタＭ１、第２トランジスタＭ２のドレイン電位Ｖｘと同論理の信号を出力デジタル信号Ｓ２としてもよい。この場合、ドレイン電位Ｖｘをそのまま出力するか、バッファを介して出力すればよい。

以上が入力回路１０の構成である。次に入力回路１０の動作を説明する。入力デジタル信号Ｓ１がローレベルのとき、第１トランジスタＭ１はオフする。ここで入力デジタル信号Ｓ１のローレベル、ハイレベルは、第１トランジスタＭ１のゲートソース間のしきい値電圧Ｖｔによりスライスされ、入力デジタル信号Ｓ１の電位をＶ１と書くとき、Ｖ１＞Ｖｔのときハイレベル、Ｖ１＜Ｖｔのときローレベルとなる。つまり、入力デジタル信号Ｓ１に対するスライスレベルは、電源電圧Ｖｄｄと接地電位０Ｖの中点レベルではない。

第１トランジスタＭ１がオフすると、接続点Ｐ３が第２トランジスタＭ２によってプルアップされ、ドレイン電位Ｖｘがハイレベル（＝Ｖｄｄ）となる。このとき、第１インバータ１２から出力される出力デジタル信号Ｓ２はローレベル（０Ｖ）となる。つまり入力デジタル信号Ｓ１と同論理の出力デジタル信号Ｓ２が内部回路へと出力される。
また、このとき第２トランジスタＭ２のゲートはローレベル（０Ｖ）となるから、第２トランジスタＭ２は強オン状態となり、インピーダンスが小さくなる。

入力デジタル信号Ｓ１がハイレベルのとき、第１トランジスタＭ１はオンし、接続点Ｐ３のドレイン電位Ｖｘはローレベル（０Ｖ）となり、第１インバータ１２の出力はハイレベル（Ｖｄｄ）となる。つまりこの場合も、入力デジタル信号Ｓ１と同論理の出力デジタル信号Ｓ２が内部回路へと出力される。

また、出力デジタル信号Ｓ２がハイレベル（Ｖｄｄ）のとき、第２トランジスタＭ２のゲートソース間電圧は０Ｖに近くなる。もし、第２トランジスタＭ２をエンハンスメント型で構成した場合、第２トランジスタＭ２は完全なオフ状態となるが、本実施の形態では、デプレッション型で構成しているため、弱オン状態となる点に着目すべきである。

本実施の形態に係る入力回路１０では、第２トランジスタＭ２にデプレッション型を用い、そのゲート電位を入力デジタル信号Ｓ１に応じて変化させることにより、以下の効果を有する。
第２トランジスタＭ２は、入力デジタル信号Ｓ１がハイレベルの間、弱オン状態であり、入力デジタル信号Ｓ１がローレベルの間、強オン状態となる。したがって、入力デジタル信号Ｓ１のレベルに応じて、第２トランジスタＭ２のインピーダンスが変化する。第２トランジスタＭ２は、第１トランジスタＭ１に対して負荷として機能するから、第２トランジスタＭ２のインピーダンスが変化すると、入力デジタル信号Ｓ１に対するスライスレベルが変化することになる。

１． 入力デジタル信号Ｓ１がローレベルからハイレベルへ遷移する場合
入力デジタル信号Ｓ１がローレベルからハイレベルに遷移する場合、第２トランジスタＭ２のインピーダンスは、相対的に低い状態から高い状態に遷移する。つまり、入力デジタル信号Ｓ１のドレイン電流が減少するように動作するため、入力デジタル信号Ｓ１に対するしきい値レベル（スライスレベル）は見かけ上高くなる。

２． 入力デジタル信号Ｓ１がハイレベルからローレベルへ遷移する場合
入力デジタル信号Ｓ１がハイレベルからローレベルに遷移する場合、第２トランジスタＭ２のインピーダンスは、相対的に高い状態から低い状態に遷移する。つまり、入力デジタル信号Ｓ１のドレイン電流が増加するように動作するため、入力デジタル信号Ｓ１に対するしきい値レベル（スライスレベル）は見かけ上低くなる。

したがって、本実施の形態に係る入力回路１０によれば、入力デジタル信号Ｓ１に対するしきい値レベルにヒステリシス特性を持たせることができる。
つまり、入力デジタル信号Ｓ１がローレベル、第１トランジスタＭ１がオフの状態において、第２トランジスタＭ２のインピーダンスは低くなるため、入力デジタル信号Ｓ１のレベル変動に対する接続点Ｐ３のドレイン電位Ｖｘの変動量を抑制することができ、ノイズ耐性を高めることができる。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例について説明する。

図２（ａ）〜（ｃ）は、変形例に係る入力回路の構成を示す回路図である。
図２（ａ）の入力回路１０ａにおいて、第１インバータ１２ａは図１の第１インバータ１２に対応する。シュミットバッファ１４は、接続点Ｐ３と第１インバータ１２ａの入力端子の間に設けられる。図２（ａ）の回路によれば、接続点Ｐ３のドレイン電位Ｖｘが変動しても、回路を安定に動作させることができる。

図２（ｂ）の入力回路１０ｂは、図１の入力回路１０に加えて第２インバータ１６を備える。第２インバータ１６は、接続点Ｐ３のドレイン電位Ｖｘを反転し、出力デジタル信号Ｓ２として出力する。
図２（ｂ）の回路によれば、第２トランジスタＭ２のゲートを駆動する第１インバータ１２と内部回路を駆動する第２インバータ１６を別個に設けることによりそれぞれのサイズを最適化することができる。

図２（ｃ）の入力回路１０ｃは、図１の入力回路１０のＰチャンネルとＮチャンネルを置換して天地反転した回路である。図２（ｃ）の第３トランジスタＭ３は、ＰチャンネルＭＯＳＦＥＴであり、図１の第１トランジスタＭ１に対応する。第４トランジスタＭ４は、デプレッション型のＮチャンネルＭＯＳＦＥＴであり、図１の第２トランジスタＭ２に対応する。第１インバータ１２ｃは図１の第１インバータ１２に対応し、第３トランジスタＭ３、第４トランジスタＭ４の接続点Ｐ４のドレイン電位Ｖｙを反転して第４トランジスタＭ４のゲートに印加する。図２（ｃ）の回路は、第３トランジスタＭ３のゲートソース間のしきい値電圧をＶｔとするとき、入力デジタル信号Ｓ１に対するスライスレベルがＶｄｄ−Ｖｔに設定されるため、大振幅の入力に対して有効である。図２（ａ）、（ｂ）の回路に対して、図２（ｃ）の変形を適用してもよい。

また、実施の形態では、基本的な構成要素のみを示したが、各部材の間に、抵抗、トランジスタを設けてもよい。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明の実施の形態に係る入力回路の構成を示す回路図である。 図２（ａ）〜（ｃ）は、変形例に係る入力回路の構成を示す回路図である。

符号の説明

１０ 入力回路、 １２ 第１インバータ、 １４ シュミットバッファ、 １６ 第２インバータ、 Ｍ１ 第１トランジスタ、 Ｍ２ 第２トランジスタ、 Ｍ３ 第３トランジスタ、 Ｍ４ 第４トランジスタ、 Ｐ１ 電源端子、 Ｐ２ 接地端子、 Ｐ３ 接続点、 １００ 半導体集積回路、 １０２ 入力パッド、 Ｓ１ 入力デジタル信号、 Ｓ２ 出力デジタル信号。

Claims (6)

1. デジタル信号を受ける入力回路であって、
   ソースが第１固定電位端子に接続され、ゲートに前記デジタル信号が入力された第１電界効果トランジスタと、
   ソースが第２固定電位端子に接続され、ドレインが前記第１電界効果トランジスタのドレインに接続されたデプレッション型の第２電界効果トランジスタと、
   前記第１、第２電界効果トランジスタのドレインの電位を反転し、前記第２電界効果トランジスタのゲートに出力する第１インバータと、
   を備え、前記第１、第２電界効果トランジスタのドレインの電位に応じたレベルを出力することを特徴とする入力回路。
2. 前記第１電界効果トランジスタはＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、前記第２電界効果トランジスタはＰチャンネルＭＯＳＦＥＴであり、前記第１固定電位端子は接地端子であり、前記第２固定電位端子は電源端子であることを特徴とする請求項１に記載の入力回路。
3. 前記第１電界効果トランジスタはＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、前記第２電界効果トランジスタはＮチャンネルＭＯＳＦＥＴであり、前記第１固定電位端子は電源端子であり、前記第２固定電位端子は接地端子であることを特徴とする請求項１に記載の入力回路。
4. 前記第１インバータの出力を、当該入力回路の出力とすることを特徴とする請求項１または２に記載の入力回路。
5. 前記第１、第２電界効果トランジスタのドレインの電位を反転する第２インバータをさらに備え、
   前記第２インバータの出力を、当該入力回路の出力とすることを特徴とする請求項１または２に記載の入力回路。
6. 前記第１、第２電界効果トランジスタのドレインと、前記第１インバータの入力端子の間に設けられたシュミットバッファをさらに備えることを特徴とする請求項１から３のいずれかに記載の入力回路。

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