JP2017112703A - 半導体装置 - Google Patents

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Abstract

【課題】チップ面積の増大や設計・製造上の困難を伴うことなく、装置内で発生した電圧異常を高電位側および低電位側の両方に伝達することができる半導体装置を提供すること。
【解決手段】第１センス抵抗８は、高電位側領域の電源電位ＶＢの第４端子３４と接地電位ＧＮＤの第１端子３１との間に接続される。第２センス抵抗９は、高電位側領域の基準電位ＶＳの第３端子３３と第１端子３１との間に接続される。コンパレータ４は、低電位領域に配置され、接地電位ＧＮＤを基準電位として動作する。コンパレータ４は、第１センス抵抗８の中間電位点８ａと第２センス抵抗９の中間電位点９ａ間の電圧を所定の基準電圧と比較する。コンパレータ４の出力は、制御回路３およびレベルシフト回路５を介して、上アームのＩＧＢＴ２１を駆動するハイサイド駆動回路１に入力される。コンパレータ４の出力は、下アームのＩＧＢＴ２２を駆動するドライバ回路１４に入力される。
【選択図】図１

Description

この発明は、半導体装置に関する。
従来、高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のハイサイド（高電位側）回路部に電圧を供給するために、一般的にブートストラップ回路を用いることが知られている。ブートストラップ回路内のコンデンサは、充放電を繰り返しながら、ハイサイド回路部に一定の電圧を供給可能なように動作する。しかしながら、ブートストラップ回路で電圧異常が発生し、ブートストラップ回路内のコンデンサからハイサイド回路部に十分な電圧を供給することができなくなる場合がある。この問題を回避した半導体回路装置として、ブートストラップコンデンサの両端にかかる電圧を監視し、ブートストラップコンデンサの電圧異常時に出力段のオン・オフを制御する装置が提案されている（例えば、下記特許文献１，２参照。）。
ブートストラップ回路を備えた従来の半導体回路装置の構成について説明する。図７，９は、従来の半導体回路装置の回路構成を示す回路図である。図８は、図７の各回路ブロックの構成を詳細に示す回路図である。図７〜９には、同様の構成部を同符号で示す。図７，８は下記特許文献１の図１，２である。図９は下記特許文献２の図１である。図７に示す半導体回路装置は、出力段となるハーフブリッジ回路の一相分を構成する２つのトランジスタ１０１，１０２の接続点に接続された負荷１１１に電力を供給する負荷駆動回路である。この半導体回路装置は、第１，２駆動回路１０３，１０４、ブートストラップダイオード１０５、ブートストラップコンデンサ１０６、電圧検出回路１０９、第１，２レベルシフト回路１０７，１０８および、リフレッシュ動作回路１１０を備える。
第１駆動回路１０３は、第１入力端子１２１から入力された制御信号に基づいて、高電位側のトランジスタ（以下、上アームのトランジスタとする）１０１のゲート駆動を制御する。第２駆動回路１０４は、第２入力端子１２２から入力された制御信号に基づいて、低電位側のトランジスタ（以下、下アームのトランジスタとする）１０２のゲート駆動を制御する。上アームのトランジスタ１０１のソースには、ブートストラップダイオード１０５およびブートストラップコンデンサ１０６からなるブートストラップ回路が接続されている。ブートストラップ回路は、上アームのブートストラップ電圧ＶＢＳを一定に保っている。そのため、ブートストラップダイオード１０５を介してブートストラップコンデンサ１０６に制御電源電圧ＶＣＮが印加され充電されている。
第１レベルシフト回路１０７は、第１入力端子１２１から入力された制御信号をレベルシフトして第１駆動回路１０３に供給する。第２レベルシフト回路１０８は、電圧検出回路１０９の出力信号に基づく信号をレベルシフトしてリフレッシュ動作回路１１０に供給する。また、リフレッシュ動作回路１１０は、電圧検出回路１０９の検出信号に基づいてリフレッシュ動作を行うか否かを決定する。電圧検出回路１０９は、ブートストラップコンデンサ１０６に並列接続された分圧抵抗Ｒ１，Ｒ２（図８参照）を用いて、ブートストラップコンデンサ１０６の両端にかかる電圧（以下、ブートストラップ電圧ＶＢＳとする）を監視する。
リフレッシュ動作回路１１０は、第２レベルシフト回路１０８からの信号に基づいて、第２駆動回路１０４を介して下アームのトランジスタ１０２を制御する信号をシンク側トランジスタ駆動制御回路１０４へ供給する。電圧検出回路１０９によりブートストラップ電圧ＶＢＳが所定電圧以下になったことが検出された場合（電圧異常発生時）、第２レベルシフト回路１０８によりレベルシフトされた電圧検出回路１０９の検出信号がリフレッシュ動作回路１１０に供給される。このとき、リフレッシュ動作回路１１０は、例えば、下アームのトランジスタ１０２のオン期間を長くし、ブートストラップコンデンサ１０６の充電期間が長くなるような制御信号を出力する。
図９に示す半導体回路装置は、図７に示す半導体回路装置と同様に、２つのトランジスタ１０１，１０２、第１，２駆動回路１０３，１０４、ブートストラップダイオード１０５、ブートストラップコンデンサ１０６および電圧検出回路１０９を備える。そして、図９に示す半導体回路装置は、さらに停止期間制御回路１１２を備える。図９に示す半導体回路装置では、電圧検出回路１０９は、ブートストラップ電圧ＶＢＳが所定電圧よりも低くなったことを検出した場合（電圧異常発生時）、上アームのトランジスタ１０１へのゲート信号の出力を停止する。このとき、停止期間制御回路１１２は、上アームのトランジスタ１０１へのゲート信号の出力が停止されたことを検出し、当該ゲート信号の出力停止期間が必要以上に長くならないように電圧検出回路１０９を制御する。
一方、ＨＶＩＣの高機能化が進んでおり、最近では、出力段となるハーフブリッジ回路の出力電位ＶＳを検出し、出力電圧のずれを補正する機能を備えた装置も提案されている。出力電位ＶＳの検出には、例えば、ＨＶＩＣの出力電位ＶＳ−接地電位ＧＮＤ間に内蔵した抵抗素子が用いられる。
特開平１１−０２７９５０号公報 特開２０１３−０８５４１９号公報
しかしながら、上記特許文献１では、ブートストラップコンデンサ１０６の両端にかかる電圧（ブートストラップ電圧ＶＢＳ）を高電位側（ハイサイド側）の電圧検出回路１０９で監視し、その検出信号を低電位側（ローサイド側）のリフレッシュ動作回路１１０に伝達している。このため、電圧検出回路１０９の検出信号をレベルダウンしてローサイド側に伝達するための第２レベルシフト回路１０８（レベルダウン回路）が必要となる。したがって、同一の半導体チップにレベルダウン回路を搭載しない場合に比べて、電圧検出回路１０９および第２レベルシフト回路１０８の分だけチップ面積が大きくなる。また、レベルシフト回路を追加する場合、ノイズなどでレベルシフト回路が誤動作する可能性を検証する必要がある。このため、レベルダウン回路を追加するには困難が伴う。
上記特許文献２では、ブートストラップコンデンサ１０６の電圧異常を上アームのトランジスタ１０１のオン・オフ制御にフィードバックすることは可能であるが、下アームのトランジスタ１０２のオン・オフ制御にフィードバックすることはできないという問題がある。
この発明は、上述した従来技術による問題点を解消するため、チップ面積の増大や設計・製造上の困難を伴うことなく、装置内で発生した電圧異常を高電位側および低電位側の両方に伝達することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板に、基準電位が変動する第１半導体領域が設けられている。前記半導体基板に、前記第１半導体領域よりも低電位に固定された第２半導体領域が設けられている。前記第１半導体領域と前記第２半導体領域との間に、２つ以上の抵抗素子が設けられている。２つ以上の抵抗素子は、両端がそれぞれ前記第１半導体領域および前記第２半導体領域に電気的に接続され、電位差に応じてそれぞれ異なる信号を出力する。
また、この発明にかかる半導体装置は、上述した発明において、２つ以上の前記抵抗素子は、それぞれ高電位側の電位が異なることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域に配置され、前記抵抗素子の信号を所定信号と比較する比較回路をさらに備える。前記比較回路によりそれぞれ異なる前記抵抗素子の信号を比較する。前記比較回路による比較結果に基づいて前記第１半導体領域内の電位差を検出することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、高電位側が前記第１半導体領域の前記基準電位に接続された前記抵抗素子と、高電位側が前記第１半導体領域の最高電位に接続された前記抵抗素子と、を備える。前記比較回路により前記第１半導体領域の前記基準電位と前記最高電位との間の電位差を検出することを特徴とする。
上述した発明によれば、２つ以上の抵抗素子を配置することで、レベルダウン用のレベルシフト回路を用いることなく、高電位側から低電位側へ信号を伝達することができる。
本発明にかかる半導体装置によれば、チップ面積の増大や設計・製造上の困難を伴うことなく、装置内で発生した電圧異常を高電位側および低電位側の両方に伝達することができるという効果を奏する。
実施の形態１にかかる半導体装置の回路構成を示す回路図である。 実施の形態１にかかる半導体装置の要部の平面レイアウトを示す平面図である。 図２の切断線Ａ−Ａ’における断面構造を示す断面図である。 図２の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 実施の形態２にかかる半導体装置の要部の平面レイアウトを示す平面図である。 実施の形態３にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。 従来の半導体回路装置の回路構成を示す回路図である。 図７の各回路ブロックの構成を詳細に示す回路図である。 従来の半導体回路装置の回路構成を示す回路図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の回路構成を示す回路図である。ここでは、例えば、出力段となるブリッジ回路２０の一相分を構成する２つのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）２１，２２を駆動するにあたって、各電位を検出する場合を例に説明する。ＩＧＢＴ２１，２２は、高電圧電源Ｖｄｃと接地電位ＧＮＤとの間に直列接続されている。図１に示す実施の形態１にかかる半導体装置１０は、同一の半導体チップ上に、ハイサイド駆動回路１、ローサイド駆動回路２、レベルシフト回路５、第１，２センス抵抗８，９および第１〜４端子３１〜３４を備える。
第１端子３１は、半導体装置１０の接地電位ＧＮＤを供給する端子である。第２端子３２は、電圧電源１１から半導体装置１０に電源電圧Ｖｃｃを供給する端子である。第３端子３３は、ハイサイド駆動回路１の電源電位ＶＢを供給する端子である。第４端子３４には、高電位側（以下、上アームとする）のＩＧＢＴ２１のエミッタ電位ＶＳを供給する端子である。電源電位ＶＢは、上アームのＩＧＢＴ２１のエミッタ電位ＶＳと、ハイサイド電源との総和である。電圧電源１１からブートストラップダイオード１２を介してブートストラップコンデンサ１３に充電された電圧Ｅ１がハイサイド電源となる。上アームのＩＧＢＴ２１のエミッタ電位ＶＳは、上アームのＩＧＢＴ２１と低電位側（以下、下アームとする）のＩＧＢＴ２２との接続点２３の電位である。
ハイサイド駆動回路１は、上アームのＩＧＢＴ２１のエミッタ電位ＶＳを基準電位とし、電源電位ＶＢを最高電位として電源電圧Ｖｃｃで動作する。ハイサイド駆動回路１は、レベルシフト回路５の入力信号に基づいて、上アームのＩＧＢＴ２１を駆動する。ローサイド駆動回路２は、制御回路３および複数のコンパレータ４からなる。ローサイド駆動回路２は、例えば接地電位ＧＮＤを基準電位として動作する。制御回路３は、接地電位ＧＮＤを基準とし、第２端子３２から供給される電源電圧Ｖｃｃで動作し、外部（マイコン等）からの制御信号ＩＮや、異常検知回路からの異常検知信号に基づいて、レベルアップ用のレベルシフト回路５のｎｃｈＭＯＳＦＥＴ６を駆動する。
コンパレータ４は、第１センス抵抗８の中間電位点８ａの電位を所定の基準電圧と比較する。コンパレータ４は、第２センス抵抗９の中間電位点９ａの電位を所定の基準電圧と比較する。また、コンパレータ４は、第１センス抵抗８の中間電位点８ａと第２センス抵抗９の中間電位点９ａ間の電圧（ブートストラップコンデンサ１３の電圧Ｅ１）を所定の基準電圧と比較する。コンパレータ４の出力（比較結果）は、制御回路３およびレベルシフト回路５を介してハイサイド駆動回路１に入力される。また、コンパレータ４の出力は、ドライバ回路１４に入力される。ドライバ回路１４は、下アームのＩＧＢＴ２２を駆動する。ドライバ回路１４は、半導体装置１０と同一の半導体チップ上に配置されていてもよい。
レベルシフト回路５は、高耐圧のｎｃｈＭＯＳＦＥＴ６およびレベルシフト抵抗７からなる。レベルシフト回路５は、ローサイド駆動回路２の入力信号を受けてハイサイド駆動回路１を駆動する。第１センス抵抗８は、第４端子３４と第１端子３１との間に接続されている。第１センス抵抗８は、上アームのＩＧＢＴ２１のエミッタ電位ＶＳを検出するための分圧抵抗である。第２センス抵抗９は、第３端子３３と第１端子３１との間に接続されている。第２センス抵抗９は、ハイサイド駆動回路１の電源電位ＶＢを検出するための分圧抵抗である。第１センス抵抗８の中間電位点８ａおよび第２センス抵抗９の中間電位点９ａは、それぞれ異なるコンパレータ４に接続されている。
図１に示す半導体装置１０は、第１，２センス抵抗８，９を分圧抵抗として用いることで、ハイサイド駆動回路１の電源電位ＶＢ（以下、ＶＢ電位とする）、上アームのＩＧＢＴ２１のエミッタ電位ＶＳ（以下、ＶＳ電位とする）、およびＶＢ電位−ＶＳ電位間の電圧（以下、ＶＢ−ＶＳ間電圧とする）を検出する。そして、図１に示す半導体装置１０は、コンパレータ４によりＶＢ電位およびＶＳ電位の少なくとも一方の電位が基準電圧を下回ったと判断したときに、アラームなどで警報したり、ハイサイド駆動回路１により上アームのＩＧＢＴ２１をオフしたり、ドライバ回路１４により下アームのＩＧＢＴ２２をオフする制御を行う。また、図１に示す半導体装置１０は、コンパレータ４によりＶＢ−ＶＳ間電圧が基準電圧を下回ったと判断したときに、ドライバ回路１４により下アームのＩＧＢＴ２２のオン期間のパルス幅を長くしてブートストラップコンデンサ１３の充電時間を長くする制御を行う。すなわち、第１，２センス抵抗８，９を配置することで、レベルダウン用のレベルシフト回路を用いることなく、レベルダウン用のレベルシフト回路と同様の機能が得られる。
次に、第１，２センス抵抗８，９の一例について説明する。図２は、実施の形態１にかかる半導体装置の要部の平面レイアウトを示す平面図である。図２（ａ）には、抵抗性フィールドプレート（ＲＦＰ：Ｒｅｓｉｓｔｉｖｅ Ｆｉｅｌｄ Ｐｌａｔｅ）４５全体の平面レイアウトを示す。図２（ｂ）には、抵抗性フィールドプレート４５の点線矩形枠で囲む部分を拡大して示す（図５，６においても同様）。図２に示す実施の形態１にかかる半導体装置は、高電位側（ハイサイド側）領域（第１半導体領域）４１と低電位側（ローサイド側）領域（第２半導体領域）４２との間の耐圧構造部４３に、高電位側領域４１を取り囲むように配置された抵抗性フィールドプレート４５を備える。
高電位側領域４１は、例えば略矩形状の平面レイアウトに配置されている。高電位側領域４１には、上述したハイサイド回路部（不図示）などが配置される。ハイサイド回路部は、図１のハイサイド駆動回路１に相当する。ハイサイド回路部は、例えば、横型ｎチャネルＭＯＳＦＥＴと横型ｐチャネルＭＯＳＦＥＴとを相補に接続したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路である。高電位側領域４１は、ハイサイド回路部の最高電位である電源電位ＶＢに電気的に接続される。
低電位側領域４２には、例えば、ローサイド回路部（不図示）や図１の制御回路３などが配置される。ローサイド回路部は、図１のローサイド駆動回路２に相当する。低電位側領域４２は、最低電位である例えば接地電位ＧＮＤに固定される。耐圧構造部４３は、高電位側領域４１と低電位側領域４２との間に、例えば略矩形枠状の平面レイアウトに配置されている。耐圧構造部４３は、後述する寄生ダイオード４４で構成され、高電位側領域４１と低電位側領域４２とを電気的に分離している。耐圧構造部４３には、例えば、耐圧構造部４３に敷き詰めるように抵抗性フィールドプレート４５が配置されている。
抵抗性フィールドプレート４５は、３つの抵抗素子５０，６０，７０で構成される。１つの抵抗素子（以下、渦巻き抵抗素子とする）５０は、高電位側領域４１側（内周側）から低電位側領域４２側（外周側）に至るように高電位側領域４１の周囲を囲む渦巻き状の平面レイアウトに配置されている。渦巻き抵抗素子５０は、耐圧構造部４３の表面電位を固定し、耐圧構造部４３の電界強度を均一に保つ機能を有する。渦巻き抵抗素子５０の渦巻き線は、例えば、略同じ幅で略等間隔に配置することが好ましい。その理由は、渦巻き抵抗素子５０の各渦巻き線間の電位差が等しくなるため、耐圧構造部３の電界強度を均一に保つことができ、さらに、他の抵抗素子６０，７０を容易に設計することができるからである。この渦巻き抵抗素子５０は、耐圧構造部４３の一部（以下、第１耐圧領域とする）４３ａで他の部分（以下、第２耐圧領域とする）４３ｂと階層および材料が異なる構成となっている。
具体的には、渦巻き抵抗素子５０は、第１耐圧領域４３ａに例えば金属など導電性の材料からなる導電膜層５１を配置し、第２耐圧領域４３ｂに例えば不純物がドーズされたポリシリコン（ｐｏｌｙ−Ｓｉ）など抵抗性の材料からなる薄膜抵抗層５２を配置している。これら渦巻き抵抗素子５０を構成する導電膜層５１および薄膜抵抗層５２は、層間絶縁膜（不図示）を貫通するコンタクト部を介して連結されている。図２には、薄膜抵抗層５２よりも細い線で導電膜層５１を示す。薄膜抵抗層５２は、第１耐圧領域４３ａが開口した略矩形枠状の平面形状をなし、高電位側領域４１の周囲を囲む同心円状に配置される。
導電膜層５１は、薄膜抵抗層５２と異なる階層に、かつ各薄膜抵抗層５２それぞれと電気的に接続され渦巻き抵抗素子５０の渦巻き線の一部をなす。すなわち、導電膜層５１は、薄膜抵抗層５２の周方向に沿ったストライプ状の平面レイアウトに配置される。例えば、渦巻き抵抗素子５０の渦巻き線数が５本である場合、ストライプ状の平面レイアウトに４本の略直線状の導電膜層５１（それぞれ内周側から外周側に順に第１〜４導電膜層５１ａ〜５１ｄとする）が配置される。最内周の薄膜抵抗層５２ａの開放端（内周側端部）および最外周の薄膜抵抗層５２ｅの開放端（外周側端部）は、それぞれ渦巻き抵抗素子５０の内周側端部５０ａおよび外周側端部５０ｂである。
渦巻き抵抗素子５０のうち、第１耐圧領域４３ａに配置された導電性の導電膜層５１はほぼ電圧降下しない。このため、後述するように導電膜層５１に重なるように第１耐圧領域４３ａに抵抗素子６０，７０を配置したとしても、当該抵抗素子６０，７０の電位差に悪影響が及ぶことを回避することができる。かつ、第２耐圧領域４３ｂに配置した抵抗性の薄膜抵抗層５２で、耐圧構造部４３の表面電位の強制力（フィールドプレート効果）を得られる程度に渦巻き抵抗素子５０の抵抗値を高くすることができる。渦巻き抵抗素子５０の抵抗値は、抵抗素子６０，７０の抵抗値以上であり、フィールドプレート効果を確保可能な範囲で種々変更される。
渦巻き抵抗素子５０の薄膜抵抗層５２を配置する第２耐圧領域４３ｂの割合も、フィールドプレート効果を確保可能な範囲で種々変更される。また、渦巻き抵抗素子５０および抵抗素子６０，７０は、両端がそれぞれ高電位側領域４１および低電位側領域４２に電気的に接続される。高電位側領域４１と低電位側領域４２との電位差は例えば６００Ｖ以上と高いため、例えば、これら渦巻き抵抗素子５０の薄膜抵抗層５２および抵抗素子６０，７０を導電膜層とした場合、抵抗値が低くなりすぎて高電位側領域４１と低電位側領域４２とが短絡する虞がある。このため、渦巻き抵抗素子５０の薄膜抵抗層５２および抵抗素子６０，７０は、抵抗性の材料で形成されることが好ましい。
他の抵抗素子（以下、蛇行抵抗素子とする）６０，７０は、高電位側領域４１と低電位側領域４２との電位差に応じて信号を出力するセンス抵抗である。これら蛇行抵抗素子６０，７０は、図１の第１，２センス抵抗８，９に相当する。第１耐圧領域４３ａにおいて渦巻き抵抗素子５０の導電膜層５１と異なる階層に配置され、層間絶縁膜（不図示）を挟んで当該導電膜層５１に深さ方向に対向する。蛇行抵抗素子６０，７０は、渦巻き抵抗素子５０の薄膜抵抗層５２と同じ階層に配置されていてもよい。この蛇行抵抗素子６０，７０は、両端がそれぞれ高電位側領域４１および低電位側領域４２に電気的に接続され、かつ例えば稲妻状に蛇行した平面レイアウトに配置されている。
稲妻状に蛇行するとは、折り返し点で鋭角をなすように蛇行し、各折り返し点（鋭角の頂点）間をつなぐ線分（以下、直線部とする）６１，７１を導電膜層５１に対して斜めに配置したジグザグ形状のパターンをなすことである。蛇行抵抗素子６０，７０の蛇行パターンの折り返し数は、導電膜層５１の本数と同じであってもよい。蛇行抵抗素子６０，７０は、隣り合うように配置してもよいし、離して配置してもよい。蛇行抵抗素子６０，７０を離して配置する場合、耐圧構造部４３の２箇所に第１耐圧領域４３ａが配置され、各第１耐圧領域４３ａにそれぞれ導電膜層５１が配置される。
蛇行抵抗素子６０，７０の抵抗値は、例えば所定の電圧値を検出する際の応答時間で決定される。蛇行抵抗素子６０，７０の抵抗値は、それぞれ、例えば蛇行抵抗素子６０，７０の幅（折り返し間の、導電膜層５１に平行な方向の長さ）ｗで調整可能である。蛇行抵抗素子６０，７０の抵抗値は、数ＭΩ程度（例えば７ＭΩ程度）であってもよい。また、蛇行抵抗素子６０，７０は、渦巻き抵抗素子５０の導電膜層５１と交差する箇所（ここでは蛇行パターンの各折り返し点６２，７２）間の電位差ΔＶが等しくなるような平面レイアウトに配置されることが好ましい。これにより、蛇行抵抗素子６０，７０に局所的に電界が集中することを回避することができる。
このように局所的な電界集中を回避した蛇行抵抗素子６０，７０の平面レイアウトは、例えば、蛇行抵抗素子６０，７０の蛇行パターンの折り返し数を導電膜層５１の本数と同じにすることで容易に設計可能である。例えば、蛇行抵抗素子６０を例に説明する。蛇行抵抗素子６０の蛇行パターンの折り返し数が導電膜層５１の本数と同じ４つであり、蛇行パターンの各折り返し点（それぞれ内側から外側に順に第１〜４折り返し点６２ａ〜６２ｄとする）がそれぞれ第１〜４導電膜層５１ａ〜５１ｄ上に位置する場合、蛇行抵抗素子６０の電位分布は次のようになる。
蛇行抵抗素子６０の最高電位を印加する内側端部６０ａの電位は、渦巻き抵抗素子５０の内周側端部５０ａの電位と同じ電位Ｖ［Ｖ：ボルト］とする。かつ蛇行抵抗素子６０の最低電位を印加する外側端部６０ｂの電位は、渦巻き抵抗素子５０の外周側端部５０ｂの電位と同じ０［Ｖ］とする。渦巻き抵抗素子５０において、最内周の第１導電膜層５１ａおよび第１薄膜抵抗層５２ａの電位は、渦巻き抵抗素子５０の内周側端部５０ａの電位Ｖ［Ｖ］の４／５である（＝４／５×Ｖ［Ｖ］）。第２導電膜層５１ｂおよび第２薄膜抵抗層５２ｂの電位は、渦巻き抵抗素子５０の内周側端部５０ａの電位Ｖ［Ｖ］の３／５である（＝３／５×Ｖ［Ｖ］）。第３導電膜層５１ｃおよび第３薄膜抵抗層５２ｃの電位は、渦巻き抵抗素子５０の内周側端部５０ａの電位Ｖ［Ｖ］の２／５である（＝２／５×Ｖ［Ｖ］）。第４導電膜層５１ｄおよび第４薄膜抵抗層５２ｄの電位は、渦巻き抵抗素子５０の内周側端部５０ａの電位Ｖ［Ｖ］の１／５である（＝１／５×Ｖ［Ｖ］）。すなわち、渦巻き抵抗素子５０の渦巻き線間の電位差は１／５×Ｖ［Ｖ］である。
一方、蛇行抵抗素子６０の最も内側の第１折り返し点６２ａの電位は、蛇行抵抗素子６０の内側端部６０ａの電位Ｖ［Ｖ］の４／５であり（＝４／５×Ｖ［Ｖ］）、渦巻き抵抗素子５０の第１導電膜層５１ａの電位と等しい。蛇行抵抗素子６０の第２折り返し点６２ｂの電位は、蛇行抵抗素子６０の内側端部６０ａの電位Ｖ［Ｖ］の３／５であり（＝３／５×Ｖ［Ｖ］）、渦巻き抵抗素子５０の第２導電膜層５１ｂの電位と等しい。蛇行抵抗素子６０の第３折り返し点６２ｃの電位は、蛇行抵抗素子６０の内側端部６０ａの電位Ｖ［Ｖ］の２／５であり（＝２／５×Ｖ［Ｖ］）、渦巻き抵抗素子５０の第３導電膜層５１ｃの電位と等しい。蛇行抵抗素子６０の最も外側の第４折り返し点６２ｄの電位は、蛇行抵抗素子６０の内側端部６０ａの電位Ｖ［Ｖ］の１／５であり（＝１／５×Ｖ［Ｖ］）、渦巻き抵抗素子５０の第４導電膜層５１ｄの電位と等しい。すなわち、渦巻き抵抗素子５０の導電膜層５１間の電位差ΔＶは１／５×Ｖ［Ｖ］となる。このように、渦巻き抵抗素子５０と蛇行抵抗素子６０とで電位分布の整合性を容易に取ることができる。
蛇行抵抗素子７０の電位分布も上述した蛇行抵抗素子６０と同様に設定可能である。図２では、蛇行抵抗素子６０の蛇行パターンの各直線部（以下、薄膜抵抗直線部とする）にそれぞれ内周側から外周側に順に符号６１ａ〜６１ｅを付す。蛇行抵抗素子７０の蛇行パターンの各薄膜抵抗直線部にそれぞれ内周側から外周側に順に符号７１ａ〜７１ｅを付す。蛇行抵抗素子７０の蛇行パターンの各折り返し点にそれぞれ内側から外側に順に７２ａ〜７２ｄを付す。
次に、実施の形態１にかかる半導体装置の断面構造について説明する。図３は、図２の切断線Ａ−Ａ’における断面構造を示す断面図である。図４は、図２の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図３，４に示すように、ｐ型半導体基板８０のおもて面の表面層には、ｎ型拡散領域８２、ｎ型拡散領域８３およびｐ型拡散領域８４がそれぞれ選択的に設けられている。基板裏面側のｐ型領域８１は、最低電位である例えば接地電位ＧＮＤに固定されている。基板裏面側のｐ型領域８１とは、ｐ型半導体基板８０の、ｎ型拡散領域８２，８３およびｐ型拡散領域８４よりも基板おもて面から深い部分に、これらの領域が形成されないことでｐ型領域として残っている部分である。
ｎ型拡散領域８２は、高電位側領域４１を構成する。ｎ型拡散領域８２には、例えば、ハイサイド回路部の横型ｐチャネルＭＯＳＦＥＴが配置される。また、ｎ型拡散領域８２の内部に設けられたｐ型領域８６には、例えば、ハイサイド回路部の横型ｎチャネルＭＯＳＦＥＴが配置される。ｎ型拡散領域８３は、ｎ型拡散領域８２よりも外側に配置され、ｎ型拡散領域８２に接する。ｎ型拡散領域８３の深さは、例えばｎ型拡散領域８２の深さよりも浅い。ｐ型拡散領域８４は、ｎ型拡散領域８３よりも外側に配置され、ｎ型拡散領域８３に接する。ｐ型拡散領域８４の内部には、例えばｎ型拡散領域８３に延在するようにｐ型領域８８が設けられている。
ｐ型拡散領域８４とｎ型拡散領域８３との間のｐｎ接合で寄生ダイオード４４が形成され、この寄生ダイオード４４により高電位側領域４１と低電位側領域４２とが電気的に分離される。すなわち、ｎ型拡散領域８２の内部に設けられたｎ+型領域８５は寄生ダイオード４４のカソード領域として機能し、ｐ型領域８８の内部に設けられたｐ+型領域８９は寄生ダイオード４４のアノード領域として機能する。ｐ型拡散領域８４により配置されたｎ型拡散領域（不図示）で低電位側領域４２が構成される。ｐ型拡散領域８４は、基板裏面側のｐ型領域８１から基板おもて面に露出するようにスリット状に残るｐ型半導体基板８０の一部であってもよい。基板おもて面に露出とは、後述する第１絶縁膜９３に接するように配置されていることである。
第１電極９０は、ｎ+型領域８５を介してｎ型拡散領域８２に電気的に接続されている。第１電極９０は、ハイサイド回路部の電源電位ＶＢに固定されている。第２電極９１は、ｐ型領域８６の内部に設けられたｐ+型領域８７を介してｐ型領域８６に電気的に接続されている。第２電極９１は、ハイサイド回路部の基準電位（上アームのＩＧＢＴのエミッタ電位ＶＳ）に固定されている。第３電極９２は、最低電位である例えば接地電位ＧＮＤに固定されている。
ｐ型半導体基板８０のおもて面において、第１〜３電極９０〜９２と半導体部とのコンタクト以外の部分は、第１絶縁膜９３、第２絶縁膜９４および層間絶縁膜９５を順に積層してなる絶縁層で覆われている。第１絶縁膜９３は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局所酸化）である。第１〜３電極９０〜９２は、それぞれ層間絶縁膜９５上に延在している。第１〜３電極９０〜９２、層間絶縁膜９５および後述する渦巻き抵抗素子５０の導電膜層５１は、例えば層間絶縁膜９６に覆われている。
また、ｎ+型領域８５とｐ+型領域８９との間においてｎ型拡散領域８３を覆う層間絶縁膜９５の内部には、蛇行抵抗素子６０の蛇行パターンの薄膜抵抗直線部６１ａ〜６１ｅが設けられている。蛇行抵抗素子６０の最も内側の薄膜抵抗直線部６１ａは、第１電極９０に電気的に接続される。かつ蛇行抵抗素子６０の最も外側の薄膜抵抗直線部６１ｅは、第３電極９２に電気的に接続される（図３）。
また、ｎ+型領域８５とｐ+型領域８９との間においてｎ型拡散領域８３を覆う層間絶縁膜９５の内部には、蛇行抵抗素子６０と離して、蛇行抵抗素子７０の蛇行パターンの薄膜抵抗直線部７１ａ〜７１ｅが設けられている。蛇行抵抗素子７０の最も内側の薄膜抵抗直線部７１ａは、第２電極９１に電気的に接続される。かつ蛇行抵抗素子７０の最も外側の薄膜抵抗直線部７１ｅは、第３電極９２に電気的に接続される（図４）。
蛇行抵抗素子６０，７０が設けられた部分（第１耐圧領域４３ａ）において層間絶縁膜９６の内部には、渦巻き抵抗素子５０の導電膜層５１（５１ａ〜５１ｄ）が設けられている。すなわち、第１耐圧領域４３ａにおいて、蛇行抵抗素子６０，７０を１層目とし、渦巻き抵抗素子５０の導電膜層５１を２層目とする上下に積層されたフィールドプレートが構成されている。
図示省略するが、渦巻き抵抗素子５０の導電膜層５１（５１ａ〜５１ｄ）の両端は、それぞれ、層間絶縁膜９５を貫通するコンタクト部を介して深さ方向に対向する薄膜抵抗層５２に接続されている。すなわち、第１耐圧領域４３ａと第２耐圧領域４３ｂとの境界においては、渦巻き抵抗素子５０の薄膜抵抗層５２を一層目とし、渦巻き抵抗素子５０の導電膜層５１を２層目とするフィールドプレートが構成されている。
以上、説明したように、実施の形態１によれば、２つ以上の抵抗素子（センス抵抗）を配置することで、レベルダウン用のレベルシフト回路を用いることなく、低電位側から高電位側へ信号を伝達することができる。このため、チップ面積の増大や設計・製造上の困難を伴うことなく、装置内で発生した電圧異常を高電位および低電位の両方に伝達することができる。また、実施の形態１によれば、センス抵抗は絶縁膜を挟んで抵抗性フィールドプレートの上または下に配置されるため、チップ面積を広げることなく、独立して条件設定可能な２つの抵抗素子を配置することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図５は、実施の形態２にかかる半導体装置の要部の平面レイアウトを示す平面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、第２耐圧領域４３ｂにも蛇行抵抗素子（以下、第１蛇行抵抗素子とする）２１０が配置されている点である。２つ目の相違点は、第１耐圧領域４３ａにおける蛇行抵抗素子（以下、第２蛇行抵抗素子とする）２２０の蛇行パターンが実施の形態１と異なる点である。
第１蛇行抵抗素子２１０は、第１耐圧領域４３ａの全体にわたって敷き詰めるように、両端がそれぞれ高電位側領域４１および低電位側領域４２に電気的に接続され、かつ例えば稲妻状に蛇行した平面レイアウトに配置されている。また、第１蛇行抵抗素子２１０は、ポリシリコンなど抵抗性の材料からなる直線部（薄膜抵抗直線部）２１１と、金属など導電性の材料からなる直線部（以下、導電膜直線部とする）２１２と、を折り返し点を挟んで交互に配置した蛇行パターンを有する。
第２蛇行抵抗素子２２０は、ポリシリコンなど抵抗性の材料からなる直線部（薄膜抵抗直線部）２２１と、金属など導電性の材料からなる直線部（導電膜直線部）２２２と、を、折り返し点を挟んで交互に配置した蛇行パターンを有する。第２蛇行抵抗素子２２０の蛇行パターンの薄膜抵抗直線部２２１（それぞれ内側から外側に順に符号２２１ａ〜２２１ｅを付す）は、例えば、第１蛇行抵抗素子２１０の蛇行パターンの薄膜抵抗直線部２１１（それぞれ内側から外側に順に符号２１１ａ〜２１１ｅを付す）と同じ階層に配置されている。
第２蛇行抵抗素子２２０の蛇行パターンの導電膜直線部２２２（それぞれ内側から外側に順に符号２２２ａ〜２２２ｅを付す）は、例えば、第１蛇行抵抗素子２１０の蛇行パターンの導電膜直線部２１２（それぞれ内側から外側に順に符号２１２ａ〜２１２ｄを付す）と同じ階層に配置されている。第１，２蛇行抵抗素子２１０，２２０は、蛇行パターンの折り返し点で略矩形枠状をなすように折り返されていてもよい。第１，２蛇行抵抗素子２１０，２２０ともに折り返し数が等しいことが好ましい。
かつ、蛇行抵抗素子２１０，２２０の外側端部に対して内側端部を高電位にしたときに生じる電圧降下は、導電膜直線部２１２，２２２ではほぼ生じず、薄膜抵抗直線部２１１，２２１のみで起こる。蛇行抵抗素子２１０，２２０の蛇行パターンの各折り返し点の電位は、ほぼ薄膜抵抗直線部２１１，２２１の電圧降下に依存する。これによって、蛇行抵抗素子２１０の蛇行パターンの各折り返し点と、蛇行抵抗素子２２０の蛇行パターンの各折り返し点と、の各電位差ΔＶをほぼ等しくすることができる。
例えば、蛇行抵抗素子２１０，２２０の蛇行パターンの折り返し数を８とする。蛇行抵抗素子２１０の蛇行パターンの直線部は、最も内側に薄膜抵抗直線部２１１ａを配置し、導電膜直線部２１２（２１２ａ〜２１２ｄ）と薄膜抵抗直線部２１１（２１１ｂ〜２１１ｄ）とを交互に配置し、最も外側に薄膜抵抗直線部２１１ｅを配置する。同様に、蛇行抵抗素子２２０の蛇行パターンの直線部は、最も内側に薄膜抵抗直線部２２１ａを配置し、導電膜直線部２２２（２２２ａ〜２２２ｅ）と薄膜抵抗直線部２２１（２２１ｂ〜２２１ｅ）とを交互に配置し、最も外側に薄膜抵抗直線部２２１ｅを配置する。この場合の電位分布は次のようになる。
蛇行抵抗素子２１０，２２０の最高電位を印加する内側端部の電位はともに同じ電位Ｖ［Ｖ］とする。かつ蛇行抵抗素子２１０，２２０の最低電位を印加する外側端部の電位はともに同じく０［Ｖ］とする。蛇行抵抗素子２１０，２２０ともに、薄膜抵抗直線部２１１，２２１の電位は、外側に配置されるほど、内周側端部の電位Ｖ［Ｖ］から外周側端部の電位０［Ｖ］に至るまで１／５×Ｖ［Ｖ］ずつ減少した電位となる。このように、蛇行抵抗素子２１０，２２０の電位分布の整合性を容易に取ることができる。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図６は、実施の形態３にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、次の３点である。１つ目の相違点は、第１耐圧領域４３ａに、抵抗素子５５の導電膜層が配置されていない点である。抵抗素子５５の薄膜抵抗層５７は、一部が開口した略矩形状の平面レイアウトに、かつ高電位側領域４１の周囲を同心円状に配置されている（それぞれ内周側から符号５７ａ〜５７ｅを付す）。抵抗素子５５の各薄膜抵抗層５７は等間隔に配置されている。
２つ目の相違点は、第１耐圧領域４３ａを２箇所に設けることで、耐圧構造部４３に２つの蛇行抵抗素子２３０を配置している点である。３つ目の相違点は、蛇行抵抗素子２３０の蛇行パターンが実施の形態１と異なる点である。蛇行抵抗素子２３０は、ポリシリコンなど抵抗性の材料からなる直線部（薄膜抵抗直線部）２３１と、金属など導電性の材料からなる直線部（導電膜直線部）２３２と、を折り返し点を挟んで交互に配置した蛇行パターンを有する。
蛇行抵抗素子２３０の蛇行パターンの薄膜抵抗直線部２３１（それぞれ内側から外側に順に符号２３１ａ〜２３１ｅを付す）は、例えば、抵抗素子５５の薄膜抵抗層５７と同じ階層に配置されている。蛇行抵抗素子２３０の蛇行パターンの導電膜直線部２３２（それぞれ内側から外側に順に符号２３２ａ〜２３２ｅを付す）は、抵抗素子５５の薄膜抵抗層５７と異なる階層に配置されている。すなわち、蛇行抵抗素子２３０の蛇行パターンの薄膜抵抗直線部２３１ａ〜２３１ｅと導電膜直線部２３２ａ〜２３２ｄとは異なる階層に配置されている。
蛇行抵抗素子２３０の蛇行パターンの各薄膜抵抗直線部２３１は、抵抗素子５５の各薄膜抵抗層５７とともに渦巻き状の平面レイアウトをなすように、抵抗素子５５の各薄膜抵抗層５７と同じ幅で等間隔にストライプ状の平面レイアウトに配置されている。蛇行抵抗素子２３０の蛇行パターンの各導電膜直線部２３２は、薄膜抵抗直線部２３１に対して斜めの平面レイアウトに配置され、隣り合う薄膜抵抗直線部２３１同士を連結して蛇行パターンの一部をなす。
このように配置した場合においても、蛇行抵抗素子２３０の各薄膜抵抗直線部２３１の電位は、実施の形態２と同様に、外側に配置されるほど、内周側端部の電位Ｖ［Ｖ］から外周側端部の電位０［Ｖ］に至るまで１／５×Ｖ［Ｖ］ずつ減少した電位となる。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ＶＢ電位、ＶＳ電位、およびＶＢ−ＶＳ間電圧を検出する場合を例に説明しているが、これに限らず、高電位側領域中のすべての電位・電圧を検出可能である。また、第１，２センス抵抗の他に、さらに他の電位・電圧を検出するためのセンス抵抗を配置してもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ハイサイド駆動回路
２ ローサイド駆動回路
３ 制御回路
４ コンパレータ
５ レベルシフト回路
６ ｎｃｈＭＯＳＦＥＴ
７ レベルシフト抵抗
８，９ センス抵抗
８ａ，９ａ センス抵抗の中間電位点
１０ 半導体装置
１１ 電圧電源
１２ ブートストラップダイオード
１３ ブートストラップコンデンサ
１４ ドライバ回路
２０ ブリッジ回路
２３ 上アームのＩＧＢＴと下アームのＩＧＢＴとの接続点
３１ 第１（ＧＮＤ）端子
３２ 第２（Ｖｃｃ）端子
３３ 第３（ＶＢ）端子
３４ 第４（ＶＳ）端子
４１ 高電位側領域
４２ 低電位側領域
４３ 耐圧構造部
４３ａ 第１耐圧領域
４３ｂ 第２耐圧領域
４４ 寄生ダイオード
４５ 抵抗性フィールドプレート
５０ 渦巻き抵抗素子
５０ａ，５０ｂ 渦巻き抵抗素子の端部
５１，５１ａ〜５１ｄ 導電膜層
５２，５２ａ〜５２ｅ，５７，５７ａ〜５７ｅ 薄膜抵抗層
５５ 抵抗素子
６０，７０，２１０，２２０，２３０ 蛇行抵抗素子
６０ａ，６０ｂ 蛇行抵抗素子の端部
６１，６１ａ〜６１ｅ，７１，７１ａ〜７１ｅ，２１１，２１１ａ〜２１１ｅ，２２１，２２１ａ〜２２１ｅ，２３１，２３１ａ〜２３１ｅ 蛇行抵抗素子の薄膜抵抗直線部
６２，６２ａ〜６２ｄ，７２，７２〜７２ｄ 蛇行抵抗素子の折り返し点
８０ ｐ型半導体基板
８１，８６，８８ ｐ型領域
８２，８３ ｎ型拡散領域
８４ ｐ型拡散領域
８５ ｎ+型領域
８７，８９ ｐ+型領域
９０〜９２ 電極
９３，９４ 絶縁膜
９５，９６ 層間絶縁膜
２１２，２１２ａ〜２１２ｄ，２２２，２３２，２３２ａ〜２３２ｄ 導電膜直線部
Ｅ１ ブートストラップコンデンサの電圧
ＧＮＤ 接地電位
ＩＮ 制御信号
ＶＢ 電源電位
Ｖｃｃ 電源電圧
ＶＳ 上アームのＩＧＢＴのエミッタ電位
Ｖｄｃ 高電圧電源

Claims (4)

  1. 半導体基板に設けられ、基準電位が変動する第１半導体領域と、
    前記半導体基板に設けられ、前記第１半導体領域よりも低電位に固定された第２半導体領域と、
    前記第１半導体領域と前記第２半導体領域との間に設けられ、両端がそれぞれ前記第１半導体領域および前記第２半導体領域に電気的に接続され、電位差に応じてそれぞれ異なる信号を出力する２つ以上の抵抗素子と、
    を備えることを特徴とする半導体装置。
  2. ２つ以上の前記抵抗素子は、それぞれ高電位側の電位が異なることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体領域に配置され、前記抵抗素子の信号を所定信号と比較する比較回路をさらに備え、
    前記比較回路によりそれぞれ異なる前記抵抗素子の信号を比較し、
    前記比較回路による比較結果に基づいて前記第１半導体領域内の電位差を検出することを特徴とする請求項１または２に記載の半導体装置。
  4. 高電位側が前記第１半導体領域の前記基準電位に接続された前記抵抗素子と、
    高電位側が前記第１半導体領域の最高電位に接続された前記抵抗素子と、
    を備え、
    前記比較回路により前記第１半導体領域の前記基準電位と前記最高電位との間の電位差を検出することを特徴とする請求項３に記載の半導体装置。
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