WO2023223679A1 - 半導体装置、スイッチング電源 - Google Patents

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WO2023223679A1
WO2023223679A1 PCT/JP2023/012462 JP2023012462W WO2023223679A1 WO 2023223679 A1 WO2023223679 A1 WO 2023223679A1 JP 2023012462 W JP2023012462 W JP 2023012462W WO 2023223679 A1 WO2023223679 A1 WO 2023223679A1
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voltage
switch
boot
capacitor
resistor
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PCT/JP2023/012462
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健一 岡島
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ローム株式会社
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the present disclosure relates to a semiconductor device and a switching power supply using the same.
  • a bootstrap circuit is widely used as an internal power supply means for driving an N-channel type output transistor.
  • Patent Document 1 can be mentioned as an example of the conventional technology related to the above.
  • the semiconductor device disclosed herein includes a first driver configured to drive an output element forming a switch output stage, and a boot voltage higher than a switch voltage output from the switch output stage. At least a portion of a bootstrap circuit configured to generate a voltage and supply it to the first driver; and when the output element is in an off state, a difference value between the boot voltage and the switch voltage is detected as a lower limit.
  • a boot voltage detection circuit configured to charge the boot voltage upon detecting that the boot voltage has become lower than a value, the boot voltage detection circuit comprising a rectifier forming the switch output stage with the output element. When the element is in an on state, the boot voltage is divided into resistors and detected, and when the rectifying element is in an off state, the boot voltage is divided into capacitors and detected.
  • FIG. 1 is a diagram showing the overall configuration of a switching power supply.
  • FIG. 2 is a diagram showing a first embodiment (comparative example) of a switching power supply.
  • FIG. 3 is a diagram showing the switching operation (when Vb is normal) of the first embodiment.
  • FIG. 4 is a diagram showing the switching operation (when Vb decreases) of the first embodiment.
  • FIG. 5 is a diagram showing a second embodiment of the switching power supply.
  • FIG. 6 is a diagram showing the switching operation of the second embodiment.
  • FIG. 7 is a diagram showing a third embodiment of the switching power supply.
  • FIG. 8 is a diagram showing the switching operation of the third embodiment.
  • FIG. 9 is a diagram showing a fourth embodiment of the switching power supply.
  • FIG. 10 is a diagram showing the switching operation of the fourth embodiment.
  • FIG. 11 is a diagram showing a fifth embodiment of the switching power supply.
  • FIG. 12 is a diagram showing the switching operation of the fifth embodiment.
  • FIG. 1 is a diagram showing the overall configuration of a switching power supply.
  • the switching power supply X of this configuration example is a step-down DC/DC converter that steps down the input voltage Vin to generate a desired output voltage Vout.
  • the switching power supply X includes a semiconductor device 10 and various discrete components (capacitors C1 to C6, inductor L1, and resistors R1 and R2) externally attached to the semiconductor device 10.
  • the semiconductor device 10 is a main body (so-called power supply control IC [integrated circuit]) that centrally controls the operation of the switching power supply X.
  • the semiconductor device 10 includes a plurality of external terminals (pins 1 to 16 in the figure) as means for establishing electrical connection with the outside of the device.
  • the 1st and 2nd pins are power system power supply terminals PVIN to which the input voltage Vin is applied.
  • the 3rd and 4th pins are power system ground terminals PGND.
  • the 5th pin is an analog ground terminal AGND.
  • the 6th pin is a feedback input terminal FB.
  • the 7th pin is a frequency setting terminal FREQ.
  • the 8th pin is a mode setting terminal MODE.
  • the 9th pin is a soft start setting terminal SS.
  • the 10th pin, 11th pin, and 12th pin are switch output terminals SW.
  • the 13th pin is a bootstrap terminal BOOT.
  • the 14th pin is a power good output terminal PGD.
  • the 15th pin is an enable input terminal EN.
  • the 16th pin is an analog power supply terminal AVIN to which the power supply voltage Vcc is applied.
  • a first end of the capacitor C1 is connected to an analog power supply terminal AVIN.
  • the second end of the capacitor C1 is connected to a ground terminal (eg, analog ground terminal AGND).
  • the second end of the capacitor C2 is connected to a ground terminal (eg, power system ground terminal PGND).
  • a first end of capacitor C3 is connected to bootstrap terminal BOOT.
  • the second end of the capacitor C3 and the first end of the inductor L1 are both connected to the switch output terminal SW.
  • the second end of the inductor L1, the first ends of the resistor R1, and the capacitors C4 and C5 are all connected to the application end of the output voltage Vout.
  • the second ends of the capacitor C4 and the resistor R2 are both connected to a ground terminal (eg, power system ground terminal PGND).
  • a first end of the capacitor C6 is connected to a soft start setting terminal SS.
  • the second end of the capacitor C6 is connected to a ground terminal (for example, analog ground terminal AGND).
  • the semiconductor device 10 of this configuration example includes an error amplifier 11, a comparator 12, an on-time setting circuit 13, a ripple generation circuit 14, an addition circuit 15, a drive control circuit 16, a soft start circuit 17, and a reference circuit.
  • Voltage generation circuit 18, power good detection circuit 19, overheat protection circuit 1A, low input protection circuit 1B, overcurrent/short circuit protection circuit 1C, zero cross detection circuit 1D, capacitor C7, diode D1, and output Element M1, synchronous rectification element M2, and transistor M3 are integrated.
  • the error amplifier 11 operates according to the difference between the lower of the reference voltage Vref and soft start voltage Vss inputted to two non-inverting input terminals (+) and the feedback voltage Vfb inputted to the inverting input terminal (-). Error voltage Vc is generated. Note that the error voltage Vc rises when the feedback voltage Vfb is lower than the lower one of the reference voltage Vref and the soft start voltage Vss, and rises when the feedback voltage Vfb is higher than the lower one of the reference voltage Vref and the soft start voltage Vss. descend.
  • the comparator 12 compares the slope voltage Vslp input to the inverting input terminal (-) and the error voltage Vc input to the non-inverting input terminal (+) to generate a comparison signal Sc.
  • the comparison signal Sc becomes a high level when the slope voltage Vslp is lower than the error voltage Vc, and becomes a low level when the slope voltage Vslp is higher than the error voltage Vc.
  • the comparator 12 may have hysteresis characteristics.
  • the on-time setting circuit 13 generates the switch control signal S0 to maintain the output element M1 in the on-state for the on-time Ton after the comparison signal Sc rises to a high level.
  • the on-time setting circuit 13 may have a function of setting the switching frequency fsw according to the frequency setting signal SFREQ externally input to the frequency setting terminal FREQ.
  • the ripple generation circuit 14 generates a ripple voltage Vr that simulates the ripple component of the output voltage Vout in synchronization with the switch control signal S0.
  • Adder circuit 15 adds ripple voltage Vr to feedback voltage Vfb to generate slope voltage Vslp.
  • the drive control circuit 16 uses gate drive signals G1 and G2 to match the output voltage Vout with a desired target value using a bottom detection type on-time fixed method according to the switch control signal S0. generate.
  • the drive control circuit 16 forcibly stops the switching drive of each of the output element M1 and the synchronous rectifier M2 in response to the overheat protection signal SA, the low input protection signal SB, and the overcurrent/short circuit protection signal SC. It has functions.
  • the drive control circuit 16 also has a function of stopping the switching drive of each of the output element M1 and the synchronous rectifier M2 when the load is light, according to the zero-cross detection signal SD. For example, when the output element M1 is in an off state and the synchronous rectifier M2 is in an on state, and the zero-crossing detection signal SD rises to a high level, the drive control circuit 16 detects that the switch voltage Vsw is at the zero-crossing detection value. (for example, PGND), the synchronous rectifier M2 may be turned off.
  • the switch voltage Vsw for example, PGND
  • the drive control circuit 16 may have a function of setting the operating mode of the semiconductor device 10 according to a mode setting signal SMODE externally input to the mode setting terminal MODE.
  • the power good detection circuit 19 detects whether the feedback voltage Vfb exceeds a predetermined power good detection threshold and generates the gate drive signal G3.
  • the overheat protection circuit 1A detects whether the junction temperature Tj of the semiconductor device 10 (particularly the output element M1) exceeds a predetermined overheat protection threshold and generates an overheat protection signal SA.
  • the low input protection circuit 1B detects whether the input voltage Vin exceeds a predetermined low input protection threshold and generates the low input protection signal SB.
  • the low input protection circuit 1B is enabled/disabled according to an enable signal SEN externally input to the enable input terminal EN.
  • the overcurrent/short circuit protection circuit 1C monitors the switch voltage Vsw and generates the overcurrent/short circuit protection signal SC.
  • the zero cross detection circuit 1D compares the switch voltage Vsw input to the non-inverting input terminal (+) and the ground voltage PGND input to the inverting input terminal (-).
  • a comparator with hysteresis may be used to generate the zero-crossing detection signal SD.
  • the zero-crossing detection signal SD becomes low level when Vsw ⁇ PGND, and becomes high level when Vsw>PGND.
  • the capacitor C7 is connected between the output terminal of the error amplifier 11 and a ground terminal (for example, analog ground terminal ANGD) as a phase compensation means for preventing oscillation of the error amplifier 11.
  • a ground terminal for example, analog ground terminal ANGD
  • the anode of the diode D1 is connected to the power system power supply terminal PVIN.
  • the cathode of diode D1 is connected to bootstrap terminal BOOT.
  • the diode D1 connected in this way forms a bootstrap circuit BST together with the aforementioned capacitor C3.
  • the bootstrap circuit BST generates a boot voltage Vb that is higher than the switch voltage Vsw by the voltage across the capacitor C3, and supplies it to the drive control circuit 16 (especially the driver 162, which will be described later).
  • a Schottky barrier diode can be suitably used as the diode D1.
  • the output element M1 (for example, NMOSFET [N-channel type metal oxide semiconductor field effect transistor]) functions as an upper switch of the switch output stage SWO that generates the switch voltage Vsw from the input voltage Vin.
  • the drain of the output element M1 is connected to a power system power supply terminal PVIN.
  • the source of the output element M1 is connected to the switch output terminal SW.
  • the gate of the output element M1 is connected to the application end of the gate drive signal G1.
  • the output element M1 is turned on when the gate drive signal G1 is at a high level, and is turned off when the gate drive signal G1 is at a low level.
  • the synchronous rectifier M2 (eg, NMOSFET) functions as a lower switch of the switch output stage SWO.
  • the drain of the synchronous rectifier M2 is connected to the switch output terminal SW.
  • the source of the synchronous rectifier M2 is connected to the power system ground terminal PGND.
  • the gate of the synchronous rectifier M2 is connected to the application end of the gate drive signal G2.
  • the synchronous rectifier M2 is turned on when the gate drive signal G2 is at a high level, and is turned off when the gate drive signal G2 is at a low level.
  • a rectifying diode for example, a Schottky barrier diode whose cathode is connected to the switch output terminal SW and whose anode is connected to the power system grounding terminal PGND may be used instead of the synchronous rectifying element M2.
  • the output element M1 and the synchronous rectifier M2 may be externally attached to the semiconductor device 10.
  • an external input terminal for the switch voltage Vsw and an external output terminal for each of the gate drive signals G1 and G2 are required.
  • a high voltage element such as an IGBT [insulated gate bipolar transistor], a SiC device, or a GaN device is used as the output element M1 and the synchronous rectifier M2. Good too.
  • Transistor M3 functions as an open-drain output stage.
  • the source of the transistor M3 is connected to a ground terminal (for example, an analog ground terminal AGND).
  • the gate of transistor M3 is connected to the application terminal of gate drive signal G3. The transistor M3 is turned on when the gate drive signal G3 is at a high level, and is turned off when the gate drive signal G3 is at a low level.
  • FIG. 2 is a diagram showing a first embodiment of the switching power supply X (corresponding to a comparative example to be compared with the second to fifth embodiments described later).
  • the switching power supply X of this embodiment is based on the overall configuration described above (FIG. 1), but the bootstrap circuit BST is modified.
  • the bootstrap circuit BST includes a transistor M4 (for example, a PMOSFET [P-channel type MOSFET]) in place of the diode D1 mentioned above.
  • the source of transistor M4 is connected to the application terminal of internal power supply voltage Vreg.
  • the drain of the transistor M4 is connected to the application terminal of the boot voltage Vb.
  • the gate of transistor M4 is connected to the application terminal of gate drive signal PG.
  • the transistor M4 is turned off when the gate drive signal PG is at a high level, and turned on when the gate drive signal PG is at a low level.
  • the capacitor C3 is built into the semiconductor device 10. Therefore, the number of discrete components externally attached to the semiconductor device 10 can be reduced. However, compared to the case where the capacitor C3 is externally attached to the semiconductor device 10, the capacitance value of the capacitor C3 becomes smaller. Therefore, it is necessary to consider countermeasures for reducing the boot voltage Vb (details will be described later).
  • controller 161 and drivers 162 and 163 are clearly shown as components of the drive control circuit 16.
  • the controller 161 As basic output feedback control, the controller 161 generates gate control signals S1 and S2 so that the output voltage Vout matches a desired target value using a bottom detection type on-time fixed method according to the switch control signal S0. do.
  • the controller 161 generates a gate drive signal PG as a control signal for the bootstrap circuit BST.
  • the gate drive signal PG is basically a logical inversion signal of the gate control signal S2. Specifically, the gate drive signal PG becomes a low level when the gate control signal S2 is a high level, and becomes a high level when the gate control signal S2 is a low level. That is, the transistor M4 is turned on when the synchronous rectifier M2 is turned on, and turned off when the synchronous rectifier M2 is turned off.
  • the driver 162 drives the output element M1 by generating a gate drive signal G1 according to the gate control signal S1.
  • Vb high level
  • Vsw low level
  • the driver 163 drives the synchronous rectifier M2 by generating a gate drive signal G2 according to the gate control signal S2.
  • the switch output stage SWO is driven in pulses between the input voltage Vin and the ground voltage PGND by complementarily turning on and off the output element M1 and the synchronous rectifier M2 connected to form a half bridge.
  • a rectangular waveform switch voltage Vsw is generated.
  • the word "complementary" in this specification refers to cases where the on/off states of output element M1 and synchronous rectifier M2 are completely reversed, as well as cases where there is a delay in the on/off transition timing of each.
  • the inductor L1 and the capacitor C4 function as an LC filter that rectifies and smoothes the rectangular waveform switch voltage Vsw to generate the output voltage Vout.
  • a speed-up capacitor C5 may be connected in parallel between both ends of the resistor R1 so that the switching power supply X can start up smoothly.
  • the resistors R1 and R2 may be omitted and the output voltage Vout may be directly input to the feedback input terminal FB.
  • FIG. 3 is a diagram showing the switching operation (when Vb is normal) of the first embodiment, and in order from the top, the output voltage Vout, the switch voltage Vsw (solid line), the boot voltage Vb (broken line), and the gate drive signal G1, G2 and PG are depicted. Note that this figure shows an intermittent switching operation waveform at a light load.
  • the gate drive signal G2 when the gate drive signal G2 is at a low level, the gate drive signal PG is at a high level, so the transistor M4 of the bootstrap circuit BST is turned off. Therefore, the boot voltage Vb has a voltage value higher than the switch voltage Vsw by the voltage across the capacitor C3.
  • the output element M1 is turned off and the synchronous rectification element M2 is turned on.
  • the gate drive signal G2 is at a high level
  • the gate drive signal PG is at a low level
  • the transistor M4 of the bootstrap circuit BST is turned on. Therefore, the capacitor C3 is charged by the current flowing from the application terminal of the internal power supply voltage Vreg through the transistor M4, so that the boot voltage Vb increases.
  • Vf is the forward voltage drop of the body diode associated with transistor M4
  • capacitor C3 is not charged. Therefore, the boot voltage Vb decreases due to natural discharge during the drive stop period of the switch output stage SWO.
  • FIG. 4 is a diagram showing the switching operation (when Vb drops) of the first embodiment, and similarly to FIG. ), and the gate drive signals G1, G2 and PG are depicted. Note that this figure also shows the intermittent switching operation waveform during light load.
  • the gate drive signal G1 will not rise sufficiently, so the output element M1 will not turn on.
  • the gate drive signal G1 is raised to high level and the gate drive signal PG is lowered to low level.
  • capacitor C3 is charged and boot voltage Vb increases. Therefore, at time t24, the gate drive signal G1 can be raised to a high level, so the output element M1 is switched to the on state.
  • the gate-source voltage of the output element M1 may increase when the switch voltage Vsw decreases due to the insufficient capability of the driver 162.
  • the output element M1 may be turned on, and an excessive through current may flow through the switch output stage SWO.
  • FIG. 5 is a diagram showing a second embodiment of the switching power supply X.
  • the switching power supply X of this embodiment is based on the above-described first embodiment (FIG. 2), but further includes a boot voltage detection circuit 1E.
  • the boot voltage detection circuit 1E detects that the difference value (Vb - Vsw) between the boot voltage Vb and the switch voltage Vsw has become lower than the lower limit detection value when the output element M1 is in the off state, and detects the boot voltage Vb.
  • a reboot control signal SE is generated to charge the .
  • the controller 161 turns on the synchronous rectifier M2 and the transistor M4 to charge the boot voltage Vb when the reboot control signal SE rises to a high level.
  • FIG. 6 is a diagram showing the switching operation of the second embodiment, and in order from the top, the output voltage Vout, the switch voltage Vsw (solid line), the boot voltage Vb (broken line), the gate drive signals G1, G2, and PG, and A reboot control signal SE is depicted. Note that this figure also shows the intermittent switching operation waveform during light load.
  • the difference value (Vb-Vsw) between the boot voltage Vb and the switch voltage Vsw becomes lower than the lower limit detection value at time t31.
  • the reboot control signal SE rises to high level.
  • the gate drive signal G2 is raised to high level, and the gate drive signal PG is lowered to low level.
  • capacitor C3 is charged and boot voltage Vb increases. Therefore, the boot voltage Vb can be raised sufficiently before the opportunity to turn on the output element M1 arrives.
  • the synchronous rectifier M2 is turned on to charge the capacitor C3, so the output voltage Vout decreases as in the first embodiment (times t13 and t14 in FIG. 4).
  • the series of reboot operations described above are not performed after a problem occurs in the on-transition of the output element M1, but are performed when the boot voltage Vb and the switch voltage Vsw are The detection is carried out without delay when the difference value (Vb-Vsw) becomes lower than the lower limit detection value. Therefore, compared to the previously mentioned first embodiment (FIG. 4), the on-timing of the output element M1 is less likely to be delayed, and the amount of decrease in the output voltage Vout can be suppressed.
  • FIG. 7 is a diagram showing a third embodiment of the switching power supply X.
  • the switching power supply X of this embodiment is based on the aforementioned second embodiment (FIG. 5), but further includes a charge pump 1F.
  • the charge pump 1F generates a boosted voltage Vcp higher than the input voltage Vin in response to the reboot control signal SE, and applies this to the application terminal of the boot voltage Vb.
  • the charge pump 1F does not always maintain the boot voltage Vb at a voltage value higher than the input voltage Vin; it is sufficient that the charge pump 1F has enough current capacity to slightly raise the boot voltage Vb when it decreases. Therefore, as the charge pump 1F, for example, an existing charge pump provided for the purpose of maintaining the boot voltage Vb during 100% duty driving of the switch output stage SWO may be used.
  • FIG. 8 is a diagram showing the switching operation of the third embodiment, and as in FIG. 6, from the top, the output voltage Vout, the switch voltage Vsw (solid line), the boot voltage Vb (broken line), the gate drive signal G1 , G2 and PG, as well as the reboot control signal SE. Note that this figure also shows the intermittent switching operation waveform during light load.
  • the difference value (Vb-Vsw) between the boot voltage Vb and the switch voltage Vsw becomes lower than the lower limit detection value at time t41.
  • the reboot control signal SE rises to high level.
  • the capacitor C3 is charged and the boot voltage Vb rises as shown at times t41 to t42. Therefore, the boot voltage Vb can be raised sufficiently before the opportunity to turn on the output element M1 arrives.
  • FIG. 9 is a diagram showing a fourth embodiment of the switching power supply X (corresponding to a general comparative example to be compared with the fifth embodiment described later).
  • the boot voltage detection circuit 1E includes a Schmitt buffer E11, a level shifter E12, transistors M11 and M12 (for example, both are NMOSFETs), and a resistor R11.
  • the first end of the resistor R11 and the gate of the transistor M11 are both connected to the application end of the boot voltage Vb.
  • the source of transistor M11 is connected to the gate and drain of transistor M12.
  • the source of the transistor M12 is connected to the application terminal of the switch voltage Vsw.
  • the level shifter E12 level-shifts the node voltage S12 to generate the reboot control signal SE.
  • FIG. 10 is a diagram illustrating the switching operation of the fourth embodiment, and like FIG. 6 above, in order from the top, the output voltage Vout, the switch voltage Vsw (solid line), the boot voltage Vb (broken line), the gate drive Signals G1, G2 and PG as well as reboot control signal SE are depicted. Note that this figure also shows the intermittent switching operation waveform during light load.
  • the switching power supply X of this embodiment while the difference value (Vb - Vsw) between the boot voltage Vb and the switch voltage Vsw is higher than the lower limit detection value, the voltage is , the internal current I11 of the boot voltage detection circuit 1E continues to flow.
  • FIG. 11 is a diagram showing a fifth embodiment of the switching power supply X.
  • the boot voltage detection circuit 1E includes voltage dividing circuits DIV1 and DIV2, an offset applying circuit E21, and a comparator E22.
  • the voltage dividing circuit DIV1 divides the boot voltage Vb to generate a divided voltage V21. Note that the voltage dividing ratio of the voltage dividing circuit DIV1 may be 1/2.
  • the voltage divider circuit DIV1 includes a transistor M21 (corresponds to the first switch, e.g. PMOSFET), a transistor M22 (corresponds to the second switch, e.g. NMOSFET), and resistors R21 and R22. , capacitors C21 and C22.
  • the source of the transistor M21 and the first end of the capacitor C21 are both connected to the application end of the boot voltage Vb.
  • the drain of transistor M21 is connected to the first end of resistor R21.
  • the second ends of the resistor R21 and the capacitor C21 and the first ends of the resistor R22 and the capacitor C22 are both connected to the application end of the divided voltage V21.
  • a second end of the resistor R22 is connected to the drain of the transistor M22.
  • the source of the transistor M22 and the second end of the capacitor C22 are both connected to a ground terminal (eg, analog ground terminal AGND).
  • the gate of the transistor M21 is connected to the application terminal of the gate drive signal POFF. Therefore, the transistor M21 is turned on when the gate drive signal POFF is at a low level, and is turned off when the gate drive signal POFF is at a high level.
  • the gate of the transistor M22 is connected to the application terminal of the gate drive signal NON. Therefore, the transistor M22 is turned on when the gate drive signal NON is at a high level, and turned off when the gate drive signal NON is at a low level.
  • the voltage dividing circuit DIV2 divides the switch voltage Vsw to generate a divided voltage V22.
  • the voltage dividing ratio of the voltage dividing circuit DIV2 may be 1/2.
  • the voltage dividing circuit DIV2 includes resistors R23 and R24 and capacitors C23 and C24. Note that the capacitors C23 and C24 may be omitted.
  • the first ends of the resistor R23 and the capacitor C23 are both connected to the application end of the switch voltage Vsw.
  • the second ends of the resistor R23 and the capacitor C23 and the first ends of the resistor R24 and the capacitor C24 are both connected to the application end of the divided voltage V22.
  • the second ends of the resistor R24 and the capacitor C24 are both connected to a ground terminal (eg, analog ground terminal AGND).
  • the offset applying circuit E21 offsets the divided voltage V22 and outputs it to the non-inverting input terminal (+) of the comparator E22. Note that the offset applying circuit E21 may offset the divided voltage V21 and output it to the inverting input terminal (-) of the comparator E22. However, if the offset given to the divided voltage V22 is positive, the offset given to the divided voltage V21 is negative.
  • the comparator E22 compares the divided voltage V21 input to the inverting input terminal (-) and the offset divided voltage V22 input to the non-inverting input terminal (+) to generate the reboot control signal SE.
  • the reboot control signal SE becomes a low level when the divided voltage V21 is higher than the offset divided voltage V22, and becomes a high level when the divided voltage V21 is lower than the offset divided voltage V22.
  • FIG. 12 is a diagram showing the switching operation of the fifth embodiment, and in order from the top, output voltage Vout, switch voltage Vsw (solid line), boot voltage Vb (broken line), gate drive signals G1, G2, PG, NON and POFF, and the reboot control signal SE are depicted. Note that this figure also shows the intermittent switching operation waveform during light load.
  • the boot voltage Vb may be detected by always dividing the voltage by capacitance.
  • the voltage dividing ratio of the voltage dividing circuit DIV1 deviates due to noise or the like, there is no way to resolve this deviation.
  • the semiconductor device disclosed herein includes a first driver configured to drive an output element forming a switch output stage, and a boot voltage higher than a switch voltage output from the switch output stage. At least a portion of a bootstrap circuit configured to generate a voltage and supply it to the first driver; and when the output element is in an off state, a difference value between the boot voltage and the switch voltage is detected as a lower limit.
  • a boot voltage detection circuit configured to charge the boot voltage upon detecting that the boot voltage has become lower than a value, the boot voltage detection circuit comprising a rectifier forming the switch output stage with the output element. When the element is in an on state, the boot voltage is divided into resistors and detected, and when the rectifying element is in an off state, the boot voltage is divided into capacitances and detected (first configuration).
  • the rectifying element may be a synchronous rectifying element configured to be driven complementary to the output element (second configuration).
  • a semiconductor device includes a second driver configured to drive the synchronous rectifier, and a second driver configured to drive the output element and the synchronous rectifier in a complementary manner, and the output element is in an off state.
  • a configuration further comprising: a control circuit configured to detect that the switch voltage has become higher than a zero-cross detection value when the synchronous rectifier is in the on state, and turn the synchronous rectifier into the off state. (Third configuration) may also be used.
  • the boot voltage detection circuit detects that the difference value between the boot voltage and the switch voltage has become lower than the lower limit detection value, and detects that the difference value between the boot voltage and the switch voltage has become lower than the lower limit detection value, and A configuration (fourth configuration) may be adopted in which the switch is turned on.
  • the boot voltage detection circuit detects that the difference value between the boot voltage and the switch voltage has become lower than the lower limit detection value, and A configuration (fifth configuration) may be adopted in which a boosted voltage higher than the input voltage input to the output stage is applied to the boot voltage application terminal.
  • the boot voltage detection circuit includes a first voltage dividing circuit configured to divide the boot voltage to obtain a first divided voltage, and a first voltage dividing circuit configured to divide the boot voltage to obtain a first divided voltage; and a comparator configured to compare the first divided voltage and the second divided voltage. configuration (sixth configuration).
  • the first voltage dividing circuit includes a first switch and a second switch, a first resistor and a second resistor, a first capacitor and a second capacitor, and A first end of each of the first switch and the first capacitor is connected to the application end of the boot voltage, and a second end of the first switch is connected to the first end of the first resistor. a second end of each of the first resistor and the first capacitor and a first end of each of the second resistor and the second capacitor are both connected to an application end of a first divided voltage; A second end of the second resistor is connected to a first end of the second switch, and second ends of the second switch and the second capacitor are both connected to a ground terminal. (Seventh configuration) may also be used.
  • the second voltage dividing circuit includes a third resistor, a fourth resistor, a third capacitor, and a fourth capacitor
  • the third resistor and the third capacitor each include a third resistor and a fourth capacitor.
  • the first ends of each of the third resistor and the third capacitor are connected to the application end of the switch voltage, and the second ends of the third resistor and the third capacitor and the first ends of the fourth resistor and the fourth capacitor are , both are connected to the application terminal of the second divided voltage, and the second terminals of the fourth resistor and the fourth capacitor are both connected to the ground terminal (eighth configuration). It's okay.
  • the boot voltage detection circuit is configured to offset the first divided voltage or the second divided voltage and output the offset to the comparator.
  • a configuration (ninth configuration) that further includes a circuit may be used.
  • the switching power supply disclosed in this specification includes a semiconductor device according to any one of the first to ninth configurations, and drives the switch output stage to generate a desired output voltage from the input voltage.
  • the configuration (10th configuration) is as follows.

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Abstract

半導体装置１０は、スイッチ出力段ＳＷＯを形成する出力素子Ｍ１を駆動する第１ドライバ１６２と、スイッチ出力段ＳＷＯから出力されるスイッチ電圧Ｖｓｗよりも高いブート電圧Ｖｂを生成して第１ドライバ１６２に供給するブートストラップ回路ＢＳＴの少なくとも一部と、出力素子Ｍ１がオフ状態であるときにブート電圧Ｖｂとスイッチ電圧Ｖｓｗとの差分値（Ｖｂ－Ｖｓｗ）が下限検出値よりも低くなったことを検出してブート電圧Ｖｂを充電するブート電圧検出回路１Ｅとを備える。ブート電圧検出回路１Ｅは、出力素子Ｍ１とともにスイッチ出力段ＳＷＯを形成する整流素子Ｍ２がオン状態であるときにはブート電圧Ｖｂを抵抗分圧して検出し、整流素子Ｍ２がオフ状態であるときにはブート電圧Ｖｂを容量分圧して検出する。

Description

半導体装置、スイッチング電源
　本開示は、半導体装置及びこれを用いたスイッチング電源に関する。
　ブートストラップ回路は、Ｎチャネル型の出力トランジスタを駆動するための内部電源手段として広く一般に用いられている。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０１８－１３３９１６号公報
　しかしながら、ブートストラップ回路で生成されるブート電圧の低下防止については、改善の余地があった。
　例えば、本明細書中に開示されている半導体装置は、スイッチ出力段を形成する出力素子を駆動するように構成された第１ドライバと、前記スイッチ出力段から出力されるスイッチ電圧よりも高いブート電圧を生成して前記第１ドライバに供給するように構成されたブートストラップ回路の少なくとも一部と、前記出力素子がオフ状態であるときに前記ブート電圧と前記スイッチ電圧との差分値が下限検出値よりも低くなったことを検出して前記ブート電圧を充電するように構成されたブート電圧検出回路と、を備え、前記ブート電圧検出回路は、前記出力素子とともに前記スイッチ出力段を形成する整流素子がオン状態であるときには前記ブート電圧を抵抗分圧して検出し、前記整流素子がオフ状態であるときには前記ブート電圧を容量分圧して検出する。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本開示によれば、ブートストラップ回路で生成されるブート電圧の低下を防止することのできる半導体装置及びこれを用いたスイッチング電源を提供することが可能となる。
図１は、スイッチング電源の全体構成を示す図である。 図２は、スイッチング電源の第１実施形態（比較例）を示す図である。 図３は、第１実施形態のスイッチング動作（Ｖｂ正常時）を示す図である。 図４は、第１実施形態のスイッチング動作（Ｖｂ低下時）を示す図である。 図５は、スイッチング電源の第２実施形態を示す図である。 図６は、第２実施形態のスイッチング動作を示す図である。 図７は、スイッチング電源の第３実施形態を示す図である。 図８は、第３実施形態のスイッチング動作を示す図である。 図９は、スイッチング電源の第４実施形態を示す図である。 図１０は、第４実施形態のスイッチング動作を示す図である。 図１１は、スイッチング電源の第５実施形態を示す図である。 図１２は、第５実施形態のスイッチング動作を示す図である。
＜スイッチング電源（全体構成）＞
　図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源Ｘは、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する降圧型のＤＣ／ＤＣコンバータである。本図に即して述べると、スイッチング電源Ｘは、半導体装置１０と、これに外付けされる種々のディスクリート部品（キャパシタＣ１～Ｃ６、インダクタＬ１、並びに、抵抗Ｒ１及びＲ２）と、を備える。
　半導体装置１０は、スイッチング電源Ｘの動作を統括的に制御する主体（いわゆる電源制御ＩＣ［integrated　circuit］）である。半導体装置１０は、装置外部との電気的な接続を確立する手段として複数の外部端子（本図では１ピン～１６ピン）を備える。
　１ピン及び２ピンは、入力電圧Ｖｉｎが印加されるパワー系電源端子ＰＶＩＮである。３ピン及び４ピンは、パワー系接地端子ＰＧＮＤである。５ピンは、アナログ系接地端子ＡＧＮＤである。６ピンは、帰還入力端子ＦＢである。７ピンは、周波数設定端子ＦＲＥＱである。８ピンは、モード設定端子ＭＯＤＥである。９ピンは、ソフトスタート設定端子ＳＳである。１０ピン、１１ピン及び１２ピンは、スイッチ出力端子ＳＷである。１３ピンは、ブートストラップ端子ＢＯＯＴである。１４ピンは、パワーグッド出力端子ＰＧＤである。１５ピンは、イネーブル入力端子ＥＮである。１６ピンは、電源電圧Ｖｃｃが印加されるアナログ系電源端子ＡＶＩＮである。
　次に、半導体装置１０の外部接続について説明する。キャパシタＣ１の第１端は、アナログ系電源端子ＡＶＩＮに接続されている。キャパシタＣ１の第２端は、接地端（例えばアナログ系接地端子ＡＧＮＤ）に接続されている。キャパシタＣ２の第１端は、パワー系電源端子ＰＶＩＮ（＝入力電圧Ｖｉｎの印加端）に接続されている。キャパシタＣ２の第２端は、接地端（例えばパワー系接地端子ＰＧＮＤ）に接続されている。キャパシタＣ３の第１端は、ブートストラップ端子ＢＯＯＴに接続されている。キャパシタＣ３の第２端とインダクタＬ１の第１端は、いずれもスイッチ出力端子ＳＷに接続されている。インダクタＬ１の第２端と抵抗Ｒ１、キャパシタＣ４及びＣ５それぞれの第１端は、いずれも出力電圧Ｖｏｕｔの印加端に接続されている。抵抗Ｒ１及びキャパシタＣ５それぞれの第２端と抵抗Ｒ２の第１端は、いずれも帰還入力端子ＦＢ（＝帰還電圧Ｖｆｂの印加端）に接続されている。キャパシタＣ４及び抵抗Ｒ２それぞれの第２端は、いずれも接地端（例えばパワー系接地端子ＰＧＮＤ）に接続されている。キャパシタＣ６の第１端は、ソフトスタート設定端子ＳＳに接続されている。キャパシタＣ６の第２端は、接地端（例えばアナログ系接地端子ＡＧＮＤ）に接続されている。
＜半導体装置＞
　引き続き、図１を参照しながら、半導体装置１０の内部構成について詳細に説明する。本構成例の半導体装置１０には、エラーアンプ１１と、コンパレータ１２と、オン時間設定回路１３と、リップル生成回路１４と、加算回路１５と、駆動制御回路１６と、ソフトスタート回路１７と、基準電圧生成回路１８と、パワーグッド検出回路１９と、過熱保護回路１Ａと、低入力保護回路１Ｂと、過電流／短絡保護回路１Ｃと、ゼロクロス検出回路１Ｄと、キャパシタＣ７と、ダイオードＤ１と、出力素子Ｍ１と、同期整流素子Ｍ２と、トランジスタＭ３と、が集積化されている。
　エラーアンプ１１は、２つの非反転入力端（＋）にそれぞれ入力される基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓの低い方と、反転入力端（－）に入力される帰還電圧Ｖｆｂとの差分に応じた誤差電圧Ｖｃを生成する。なお、誤差電圧Ｖｃは、基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓの低い方よりも帰還電圧Ｖｆｂが低いときに上昇し、基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓの低い方よりも帰還電圧Ｖｆｂが高いときに低下する。
　コンパレータ１２は、反転入力端（－）に入力されるスロープ電圧Ｖｓｌｐと、非反転入力端（＋）に入力される誤差電圧Ｖｃとを比較して比較信号Ｓｃを生成する。比較信号Ｓｃは、スロープ電圧Ｖｓｌｐが誤差電圧Ｖｃよりも低いときにハイレベルとなり、スロープ電圧Ｖｓｌｐが誤差電圧Ｖｃよりも高いときにローレベルとなる。なお、コンパレータ１２には、ヒステリシス特性を持たせてもよい。
　オン時間設定回路１３は、比較信号Ｓｃがハイレベルに立ち上がってからオン時間Ｔｏｎに亘って出力素子Ｍ１をオン状態に維持するようにスイッチ制御信号Ｓ０を生成する。なお、オン時間設定回路１３は、周波数設定端子ＦＲＥＱに外部入力される周波数設定信号ＳＦＲＥＱに応じてスイッチング周波数ｆｓｗを設定する機能を備えていてもよい。
　リップル生成回路１４は、スイッチ制御信号Ｓ０に同期して出力電圧Ｖｏｕｔのリップル成分を模擬したリップル電圧Ｖｒを生成する。
　加算回路１５は、帰還電圧Ｖｆｂにリップル電圧Ｖｒを足し合わせてスロープ電圧Ｖｓｌｐを生成する。
　駆動制御回路１６は、基本的な出力帰還制御として、スイッチ制御信号Ｓ０に応じたボトム検出型のオン時間固定方式により、出力電圧Ｖｏｕｔが所望の目標値と一致するようにゲート駆動信号Ｇ１及びＧ２を生成する。
　なお、駆動制御回路１６は、過熱保護信号ＳＡ、低入力保護信号ＳＢ、及び、過電流／短絡保護信号ＳＣに応じて、出力素子Ｍ１及び同期整流素子Ｍ２それぞれのスイッチング駆動を強制的に停止する機能を備えている。
　また、駆動制御回路１６は、ゼロクロス検出信号ＳＤに応じて、軽負荷時に出力素子Ｍ１及び同期整流素子Ｍ２それぞれのスイッチング駆動を停止する機能も備えている。例えば、駆動制御回路１６は、出力素子Ｍ１がオフ状態であって同期整流素子Ｍ２がオン状態であるときに、ゼロクロス検出信号ＳＤがハイレベルに立ち上がったとき、すなわち、スイッチ電圧Ｖｓｗがゼロクロス検出値（例えばＰＧＮＤ）よりも高くなったことが検出されたときに、同期整流素子Ｍ２をオフ状態としてもよい。
　さらに、駆動制御回路１６は、モード設定端子ＭＯＤＥに外部入力されるモード設定信号ＳＭＯＤＥに応じて半導体装置１０の動作モードを設定する機能を備えていてもよい。
　ソフトスタート回路１７は、半導体装置１０が起動してから緩やかに上昇するソフトスタート電圧Ｖｓｓを生成する。なお、ソフトスタート電圧Ｖｓｓが上昇し始めてから基準電圧Ｖｒｅｆを上回るまでの時間（＝ソフトスタート時間）は、ソフトスタート設定端子ＳＳに外付けされるキャパシタＣ６の容量値に応じて任意に調整することが可能である。
　基準電圧生成回路１８は、所定の基準電圧Ｖｒｅｆ（＝帰還電圧Ｖｆｂの目標値、延いては、出力電圧Ｖｏｕｔの目標値に相当）を生成する。
　パワーグッド検出回路１９は、帰還電圧Ｖｆｂが所定のパワーグッド検出閾値を上回っているか否かを検出してゲート駆動信号Ｇ３を生成する。
　過熱保護回路１Ａは、半導体装置１０（特に出力素子Ｍ１）のジャンクション温度Ｔｊが所定の過熱保護閾値を上回っているか否かを検出して過熱保護信号ＳＡを生成する。
　低入力保護回路１Ｂ（いわゆるＵＶＬＯ［under　voltage　locked　out］回路）は、入力電圧Ｖｉｎが所定の低入力保護閾値を上回っているか否かを検出して低入力保護信号ＳＢを生成する。低入力保護回路１Ｂは、イネーブル入力端子ＥＮに外部入力されるイネーブル信号ＳＥＮに応じてイネーブル／ディセーブルが切り替えられる。
　過電流／短絡保護回路１Ｃは、スイッチ電圧Ｖｓｗを監視して過電流／短絡保護信号ＳＣを生成する。
　ゼロクロス検出回路１Ｄは、出力素子Ｍ１がオフ状態であって同期整流素子Ｍ２がオン状態であるときに、同期整流素子Ｍ２の両端間電圧（＝スイッチ電圧Ｖｓｗに相当）を監視することにより、同期整流素子Ｍ２に流れるインダクタ電流ＩＬのゼロクロス（逆流）を検出する。
　例えば、ゼロクロス検出回路１Ｄとしては、本図で示したように、非反転入力端（＋）に入力されるスイッチ電圧Ｖｓｗと、反転入力端（－）に入力される接地電圧ＰＧＮＤとを比較してゼロクロス検出信号ＳＤを生成するヒステリシス付きのコンパレータを用いてもよい。この場合、ゼロクロス検出信号ＳＤは、Ｖｓｗ＜ＰＧＮＤであるときにローレベルとなり、Ｖｓｗ＞ＰＧＮＤであるときにハイレベルとなる。
　キャパシタＣ７は、エラーアンプ１１の発振を防止するための位相補償手段として、エラーアンプ１１の出力端と接地端（例えばアナログ系接地端子ＡＮＧＤ）との間に接続されている。
　ダイオードＤ１のアノードは、パワー系電源端子ＰＶＩＮに接続されている。ダイオードＤ１のカソードは、ブートストラップ端子ＢＯＯＴに接続されている。このように接続されたダイオードＤ１は、先出のキャパシタＣ３と共にブートストラップ回路ＢＳＴを形成する。ブートストラップ回路ＢＳＴは、スイッチ電圧ＶｓｗよりもキャパシタＣ３の両端間電圧だけ高いブート電圧Ｖｂを生成して、駆動制御回路１６（特に後出のドライバ１６２）に供給する。なお、ダイオードＤ１としては、例えば、ショットキーバリアダイオードを好適に用いることができる。
　出力素子Ｍ１（例えば、ＮＭＯＳＦＥＴ［N-channel　type　metal　oxide　semiconductor　field　effect　transistor］）は、入力電圧Ｖｉｎからスイッチ電圧Ｖｓｗを生成するスイッチ出力段ＳＷＯの上側スイッチとして機能する。出力素子Ｍ１のドレインは、パワー系電源端子ＰＶＩＮに接続されている。出力素子Ｍ１のソースは、スイッチ出力端子ＳＷに接続されている。出力素子Ｍ１のゲートは、ゲート駆動信号Ｇ１の印加端に接続されている。出力素子Ｍ１は、ゲート駆動信号Ｇ１がハイレベルであるときにオン状態となり、ゲート駆動信号Ｇ１がローレベルであるときにオフ状態となる。
　同期整流素子Ｍ２（例えばＮＭＯＳＦＥＴ）は、スイッチ出力段ＳＷＯの下側スイッチとして機能する。同期整流素子Ｍ２のドレインは、スイッチ出力端子ＳＷに接続されている。同期整流素子Ｍ２のソースは、パワー系接地端子ＰＧＮＤに接続されている。同期整流素子Ｍ２のゲートは、ゲート駆動信号Ｇ２の印加端に接続されている。同期整流素子Ｍ２は、ゲート駆動信号Ｇ２がハイレベルであるときにオン状態となり、ゲート駆動信号Ｇ２がローレベルであるときにオフ状態となる。
　なお、整流素子としては、同期整流素子Ｍ２に代えて、カソードがスイッチ出力端子ＳＷに接続されてアノードがパワー系接地端子ＰＧＮＤに接続された整流ダイオード（例えばショットキーバリアダイオード）を用いてもよい。
　また、出力素子Ｍ１及び同期整流素子Ｍ２は、半導体装置１０に外付けしてもよい。その場合には、スイッチ出力端子ＳＷに代えて、スイッチ電圧Ｖｓｗの外部入力端子とゲート駆動信号Ｇ１及びＧ２それぞれの外部出力端子が必要となる。
　また、スイッチ出力段ＳＷＯに高電圧が印加され得る場合には、出力素子Ｍ１及び同期整流素子Ｍ２として、ＩＧＢＴ［insulated　gate　bipolar　transistor］、ＳｉＣデバイス、又は、ＧａＮデバイスなどの高耐圧素子を用いてもよい。
　トランジスタＭ３は、オープンドレイン出力段として機能する。トランジスタＭ３のドレインは、パワーグッド出力端子ＰＧＤ（＝パワーグッド信号ＳＰＧＤの印加端）に接続されている。トランジスタＭ３のソースは、接地端（例えば、アナログ系接地端子ＡＧＮＤ）に接続されている。トランジスタＭ３のゲートは、ゲート駆動信号Ｇ３の印加端に接続されている。トランジスタＭ３は、ゲート駆動信号Ｇ３がハイレベルであるときにオン状態となり、ゲート駆動信号Ｇ３がローレベルであるときにオフ状態となる。
＜スイッチング電源（第１実施形態）＞
　図２は、スイッチング電源Ｘの第１実施形態（後出の第２～第５実施形態と対比される比較例に相当）を示す図である。本実施形態のスイッチング電源Ｘは、先に説明した全体構成（図１）を基本としつつ、ブートストラップ回路ＢＳＴに変更が加えられている。
　本図に即して述べると、ブートストラップ回路ＢＳＴは、先出のダイオードＤ１に代えて、トランジスタＭ４（例えばＰＭＯＳＦＥＴ［P-channel　type　MOSFET］）を含む。トランジスタＭ４のソースは、内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＭ４のドレインは、ブート電圧Ｖｂの印加端に接続されている。トランジスタＭ４のゲートは、ゲート駆動信号ＰＧの印加端に接続されている。トランジスタＭ４は、ゲート駆動信号ＰＧがハイレベルであるときにオフ状態となり、ゲート駆動信号ＰＧがローレベルであるときにオン状態となる。
　なお、本構成例のブートストラップ回路ＢＳＴでは、キャパシタＣ３が半導体装置１０に内蔵されている。従って、半導体装置１０に外付けされるディスクリート部品の点数を削減することができる。ただし、キャパシタＣ３を半導体装置１０に外付けする場合と比べて、キャパシタＣ３の容量値が小さくなる。そのため、ブート電圧Ｖｂの低下対策について検討する必要がある（詳細は後述）。
　また、本図では、駆動制御回路１６の構成要素として、コントローラ１６１とドライバ１６２及び１６３が明示されている。
　コントローラ１６１は、基本的な出力帰還制御として、スイッチ制御信号Ｓ０に応じたボトム検出型のオン時間固定方式により、出力電圧Ｖｏｕｔが所望の目標値と一致するようにゲート制御信号Ｓ１及びＳ２を生成する。
　さらに、コントローラ１６１は、ブートストラップ回路ＢＳＴの制御信号として、ゲート駆動信号ＰＧを生成する。ゲート駆動信号ＰＧは、基本的にゲート制御信号Ｓ２の論理反転信号となる。具体的に述べると、ゲート駆動信号ＰＧは、ゲート制御信号Ｓ２がハイレベルであるときにローレベルとなり、ゲート制御信号Ｓ２がローレベルであるときにハイレベルとなる。すなわち、トランジスタＭ４は、同期整流素子Ｍ２がオン状態であるときにオン状態となり、同期整流素子Ｍ２がオフ状態であるときにオフ状態となる。
　ドライバ１６２は、ゲート制御信号Ｓ１に応じてゲート駆動信号Ｇ１を生成することにより出力素子Ｍ１を駆動する。ゲート駆動信号Ｇ１は、例えば、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝Ｖｂ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｓｗ）となる。このように、ドライバ１６２は、ブート電圧Ｖｂの供給を受けて動作するので、出力素子Ｍ１を確実にオンすることができる。
　ドライバ１６３は、ゲート制御信号Ｓ２に応じてゲート駆動信号Ｇ２を生成することにより同期整流素子Ｍ２を駆動する。ゲート駆動信号Ｇ２は、例えば、ゲート制御信号Ｓ２がハイレベルであるときにハイレベル（＝Ｖｒｅｇ）となり、ゲート制御信号Ｓ２がローレベルであるときにローレベル（＝ＰＧＮＤ）となる。
　スイッチ出力段ＳＷＯは、ハーフブリッジを形成するように接続された出力素子Ｍ１と同期整流素子Ｍ２を相補的にオン／オフすることにより、入力電圧Ｖｉｎと接地電圧ＰＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗを生成する。
　なお、本明細書中の「相補的」という文言は、出力素子Ｍ１と同期整流素子Ｍ２それぞれのオン／オフ状態が完全に逆転している場合のほか、それぞれのオン／オフ遷移タイミングに遅延が与えられている場合（＝同時オフ期間が設けられている場合）も含む意味で用いられている。
　インダクタＬ１とキャパシタＣ４は、矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏｕｔを生成するＬＣフィルタとして機能する。
　抵抗Ｒ１及びＲ２は、相互間の接続ノードから出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂ（＝出力電圧Ｖｏｕｔの分圧電圧）を出力する帰還電圧生成回路（分圧回路）として機能する。なお、本図では明示していないが、抵抗Ｒ１の両端間には、スイッチング電源Ｘがスムーズに起動するように、スピードアップ用のキャパシタＣ５（図１を参照）を並列接続してもよい。また、出力電圧Ｖｏｕｔが半導体装置１０の入力ダイナミックレンジに収まっている場合には、抵抗Ｒ１及びＲ２を省略し、出力電圧Ｖｏｕｔを帰還入力端子ＦＢに直接入力しても構わない。
　図３は、第１実施形態のスイッチング動作（Ｖｂ正常時）を示す図であり、上から順番に、出力電圧Ｖｏｕｔ、スイッチ電圧Ｖｓｗ（実線）及びブート電圧Ｖｂ（破線）、並びに、ゲート駆動信号Ｇ１、Ｇ２及びＰＧが描写されている。なお、本図では、軽負荷時における間欠スイッチング動作波形が示されている。
　時刻ｔ１１～ｔ１２で示すように、ゲート駆動信号Ｇ１がハイレベルであってゲート駆動信号Ｇ２がローレベルであるときには、出力素子Ｍ１がオン状態となり、同期整流素子Ｍ２がオフ状態となる。従って、インダクタ電流ＩＬは、パワー系電源端子ＰＶＩＮ（＝入力電圧Ｖｉｎの印加端）から出力素子Ｍ１及びインダクタＬ１を介して出力電圧Ｖｏｕｔの印加端に向かう方向に流れる。その結果、出力電圧Ｖｏｕｔが上昇する。また、スイッチ電圧Ｖｓｗは、ハイレベル（＝Ｖｉｎ－ＩＬ×Ｒｏｎ（Ｍ１）、Ｒｏｎ（Ｍ１）は出力素子Ｍ１のオン抵抗）となる。
　なお、ゲート駆動信号Ｇ２がローレベルであるときには、ゲート駆動信号ＰＧはハイレベルとなるので、ブートストラップ回路ＢＳＴのトランジスタＭ４がオフ状態となる。従って、ブート電圧Ｖｂは、スイッチ電圧ＶｓｗよりもキャパシタＣ３の両端間電圧だけ高い電圧値となる。
　一方、時刻ｔ１３～ｔ１４で示すように、ゲート駆動信号Ｇ１がローレベルであってゲート駆動信号Ｇ２がハイレベルであるときには、出力素子Ｍ１がオフ状態となり、同期整流素子Ｍ２がオン状態となる。このとき、インダクタＬ１は、自身に誘起される起電力により、インダクタ電流ＩＬをそれまでと同じ方向に流し続ける。すなわち、インダクタ電流ＩＬは、パワー系接地端子ＰＧＮＤから同期整流素子Ｍ２及びインダクタＬ１を介して出力電圧Ｖｏｕｔの印加端に向かう方向に流れ続ける。その結果、出力電圧Ｖｏｕｔが引き続き上昇する。また、スイッチ電圧Ｖｓｗは、ローレベル（＝ＰＧＮＤ－ＩＬ×Ｒｏｎ（Ｍ２）、Ｒｏｎ（Ｍ２）は同期整流素子Ｍ２のオン抵抗）となる。
　なお、ゲート駆動信号Ｇ２がハイレベルであるときには、ゲート駆動信号ＰＧがローレベルとなるので、ブートストラップ回路ＢＳＴのトランジスタＭ４がオン状態となる。従って、内部電源電圧Ｖｒｅｇの印加端からトランジスタＭ４を介して流れる電流により、キャパシタＣ３が充電されるので、ブート電圧Ｖｂが上昇する。
　その後、時刻ｔ１４において、インダクタＬ１の起電力が乏しくなり、同期整流素子Ｍ２に流れるインダクタ電流ＩＬのゼロクロス（逆流）が検出されると、ゲート駆動信号Ｇ２がハイレベルからローレベルに立ち下げられる。その結果、出力素子Ｍ１及び同期整流素子Ｍ２がいずれもオフ状態となるので、スイッチ出力端子ＳＷがハイインピーダンス状態となる。このとき、スイッチ電圧Ｖｓｗは、出力電圧Ｖｏｕｔとほぼ一致する。
　なお、ゲート駆動信号Ｇ２がローレベルに立ち下げられると、ゲート駆動信号ＰＧがハイレベルに立ち上げられるので、ブートストラップ回路ＢＳＴのトランジスタＭ４がオフ状態となる。従って、スイッチ出力段ＳＷＯの駆動停止期間（＝時刻ｔ１４～ｔ１５）において、ブート電圧Ｖｂは、スイッチ電圧ＶｓｗよりもキャパシタＣ３の両端間電圧だけ高い電圧値に維持される。
　ただし、Ｖｂ＋Ｖｆ＞Ｖｒｅｇ（ＶｆはトランジスタＭ４に付随するボディダイオードの順方向降下電圧）であるときには、キャパシタＣ３が充電されない。従って、ブート電圧Ｖｂは、スイッチ出力段ＳＷＯの駆動停止期間中、自然放電により低下していく。
　時刻ｔ１５において、出力電圧Ｖｏｕｔ（延いては帰還電圧Ｖｆｂ）がボトム検出値まで低下すると、ゲート駆動信号Ｇ１がハイレベルに立ち上げられるので、出力素子Ｍ１がオン状態となる。その結果、出力電圧Ｖｏｕｔが再び上昇に転じる。
　なお、本図で示したように、スイッチ出力段ＳＷＯの駆動停止期間（＝時刻ｔ１４～ｔ１５）におけるブート電圧Ｖｂの低下量が小さければ、時刻ｔ１５における出力素子Ｍ１のオン遷移に支障を来たすことはない。
　図４は、第１実施形態のスイッチング動作（Ｖｂ低下時）を示す図であり、先出の図３と同様、上から順に、出力電圧Ｖｏｕｔ、スイッチ電圧Ｖｓｗ（実線）及びブート電圧Ｖｂ（破線）、並びに、ゲート駆動信号Ｇ１、Ｇ２及びＰＧが描写されている。なお、本図でも軽負荷時における間欠スイッチング動作波形が示されている。
　また、本図では、先出の図３と異なり、スイッチ出力段ＳＷＯの駆動停止期間（＝時刻ｔ２１～ｔ２２）におけるブート電圧Ｖｂの低下量が比較的大きい場合の挙動が示されている。この場合、時刻ｔ２２において、出力電圧Ｖｏｕｔがボトム検出値まで低下したことが検出された時点で、キャパシタＣ３の両端間電圧（＝Ｖｂ－Ｖｓｗ）が出力素子Ｍ１のオン閾値よりも低くなっているおそれがある。このような状況に陥ると、ゲート駆動信号Ｇ１が十分に立ち上がらないので、出力素子Ｍ１がオンしなくなる。
　なお、ゲート駆動信号Ｇ１の立ち上がりが検出されない場合には、時刻ｔ２３～ｔ２４で示したように、ゲート駆動信号Ｇ２がハイレベルに立ち上げられて、ゲート駆動信号ＰＧがローレベルに立ち下げられる。その結果、キャパシタＣ３が充電されてブート電圧Ｖｂが上昇する。従って、時刻ｔ２４では、ゲート駆動信号Ｇ１をハイレベルに立ち上げることができるようになるので、出力素子Ｍ１がオン状態に切り替えられる。
　ただし、上記一連のリブート動作は、ゲート駆動信号Ｇ１が十分に立ち上がらないことを受けて実施されるので、出力素子Ｍ１のオンタイミングが本来よりも遅れる（時刻ｔ２２→時刻ｔ２４）。そのため、出力電圧Ｖｏｕｔがボトム検出値よりも低下してしまう。
　また、ブート電圧Ｖｂが不十分な状態で同期整流素子Ｍ２がオンされると、ドライバ１６２の能力不足により、スイッチ電圧Ｖｓｗの低下時に出力素子Ｍ１のゲート・ソース間電圧が上昇し得る。その結果、同期整流素子Ｍ２だけでなく出力素子Ｍ１までオンしてしまい、スイッチ出力段ＳＷＯに過大な貫通電流が流れるおそれもある。
　なお、キャパシタＣ３が半導体装置１０に内蔵される場合には、キャパシタＣ３の容量値を十分に確保することが難しい。そのため、スイッチ出力段ＳＷＯの駆動停止期間にブート電圧Ｖｂの低下量が比較的大きいので、上記の問題が顕在化しやすい。
　また、上記の問題は、スイッチ出力段ＳＷＯにおいてダイオード整流方式が採用されている場合にも当てはまる。
　以下では、上記の問題を解消することのできる実施形態について提案する。
＜スイッチング電源（第２実施形態）＞
　図５は、スイッチング電源Ｘの第２実施形態を示す図である。本実施形態のスイッチング電源Ｘは、先出の第１実施形態（図２）を基本としつつ、さらに、ブート電圧検出回路１Ｅを備える。
　ブート電圧検出回路１Ｅは、出力素子Ｍ１がオフ状態であるときにブート電圧Ｖｂとスイッチ電圧Ｖｓｗとの差分値（Ｖｂ－Ｖｓｗ）が下限検出値よりも低くなったことを検出してブート電圧Ｖｂを充電するようにリブート制御信号ＳＥを生成する。
　なお、リブート制御信号ＳＥは、例えば、差分値（Ｖｂ－Ｖｓｗ）が下限検出値よりも高いときにローレベル（＝ＢＯＯＴＵＶＬＯ未検出時の論理レベル）となり、差分値（Ｖｂ－Ｖｓｗ）が下限検出値よりも低いときにハイレベル（＝ＢＯＯＴＵＶＬＯ検出時の論理レベル）となる。
　コントローラ１６１は、スイッチ出力段ＳＷＯの駆動停止期間において、リブート制御信号ＳＥがハイレベルに立ち上がったときに同期整流素子Ｍ２及びトランジスタＭ４をオンしてブート電圧Ｖｂを充電する。
　図６は、第２実施形態のスイッチング動作を示す図であり、上から順に、出力電圧Ｖｏｕｔ、スイッチ電圧Ｖｓｗ（実線）及びブート電圧Ｖｂ（破線）、ゲート駆動信号Ｇ１、Ｇ２及びＰＧ、並びに、リブート制御信号ＳＥが描写されている。なお、本図でも軽負荷時における間欠スイッチング動作波形が示されている。
　スイッチ出力段ＳＷＯの駆動停止期間（Ｇ１＝Ｇ２＝Ｌ）におけるブート電圧Ｖｂの低下に伴い、時刻ｔ３１において、ブート電圧Ｖｂとスイッチ電圧Ｖｓｗとの差分値（Ｖｂ－Ｖｓｗ）が下限検出値よりも低くなると、リブート制御信号ＳＥがハイレベルに立ち上がる。このとき、時刻ｔ３１～ｔ３２で示したように、ゲート駆動信号Ｇ２がハイレベルに立ち上げられて、ゲート駆動信号ＰＧがローレベルに立ち下げられる。その結果、キャパシタＣ３が充電されてブート電圧Ｖｂが上昇する。従って、出力素子Ｍ１のオン機会が到来する前に、ブート電圧Ｖｂを十分に引き上げておくことができる。
　なお、時刻ｔ３１～ｔ３２では、キャパシタＣ３を充電するために同期整流素子Ｍ２がオンされるので、先出の第１実施形態（図４の時刻ｔ１３～ｔ１４）と同じく、出力電圧Ｖｏｕｔが低下する。ただし、上記一連のリブート動作は、先出の第１実施形態（図４）と異なり、出力素子Ｍ１のオン遷移に支障が生じてから実施されるのではなく、ブート電圧Ｖｂとスイッチ電圧Ｖｓｗとの差分値（Ｖｂ－Ｖｓｗ）が下限検出値よりも低くなった時点で遅滞なく実施される。従って、先出の第１実施形態（図４）と比べて、出力素子Ｍ１のオンタイミングが遅れにくいので、出力電圧Ｖｏｕｔの低下量が抑えられる。
＜スイッチング電源（第３実施形態）＞
　図７は、スイッチング電源Ｘの第３実施形態を示す図である。本実施形態のスイッチング電源Ｘは、先出の第２実施形態（図５）を基本としつつ、さらに、チャージポンプ１Ｆを備える。
　チャージポンプ１Ｆは、リブート制御信号ＳＥに応じて入力電圧Ｖｉｎよりも高い昇圧電圧Ｖｃｐを生成し、これをブート電圧Ｖｂの印加端に印加する。
　特に、スイッチ出力段ＳＷＯがダイオード整流方式を採用している場合には、本実施形態を採用することが望ましい。
　なお、チャージポンプ１Ｆは、ブート電圧Ｖｂを常に入力電圧Ｖｉｎよりも高い電圧値に維持するものではなく、ブート電圧Ｖｂの低下時にこれを僅かに引き上げられるだけの電流能力を備えていれば足りる。従って、チャージポンプ１Ｆとしては、例えば、スイッチ出力段ＳＷＯの１００％デューティ駆動時にブート電圧Ｖｂを維持する目的で設けられた既設のチャージポンプを流用してもよい。
　図８は、第３実施形態のスイッチング動作を示す図であり、先の図６と同じく、上から順に、出力電圧Ｖｏｕｔ、スイッチ電圧Ｖｓｗ（実線）及びブート電圧Ｖｂ（破線）、ゲート駆動信号Ｇ１、Ｇ２及びＰＧ、並びに、リブート制御信号ＳＥが描写されている。なお、本図でも軽負荷時における間欠スイッチング動作波形が示されている。
　スイッチ出力段ＳＷＯの駆動停止期間（Ｇ１＝Ｇ２＝Ｌ）におけるブート電圧Ｖｂの低下に伴い、時刻ｔ４１において、ブート電圧Ｖｂとスイッチ電圧Ｖｓｗとの差分値（Ｖｂ－Ｖｓｗ）が下限検出値よりも低くなると、リブート制御信号ＳＥがハイレベルに立ち上がる。このとき、チャージポンプ１Ｆが駆動されるので、時刻ｔ４１～ｔ４２で示したように、キャパシタＣ３が充電されてブート電圧Ｖｂが上昇する。従って、出力素子Ｍ１のオン機会が到来する前に、ブート電圧Ｖｂを十分に引き上げておくことができる。
　なお、時刻ｔ４１～ｔ４２では、先出の第２実施形態（図６の時刻ｔ３１～ｔ３２）と異なり、キャパシタＣ３を充電するために同期整流素子Ｍ２がオンされることはない。従って、先出の第２実施形態（図６）と比べて、出力電圧Ｖｏｕｔの低下をさらに抑制することが可能となる。
＜スイッチング電源（第４実施形態）＞
　図９は、スイッチング電源Ｘの第４実施形態（＝後出の第５実施形態と対比される一般的な比較例に相当）を示す図である。本実施形態のスイッチング電源Ｘにおいて、ブート電圧検出回路１Ｅは、シュミットバッファＥ１１と、レベルシフタＥ１２と、トランジスタＭ１１及びＭ１２（例えばいずれもＮＭＯＳＦＥＴ）と、抵抗Ｒ１１と、を含む。
　抵抗Ｒ１１の第１端とトランジスタＭ１１のゲートは、いずれもブート電圧Ｖｂの印加端に接続されている。抵抗Ｒ１１の第２端とトランジスタＭ１１のドレインは、いずれもシュミットバッファＥ１１の入力端（＝ノード電圧Ｓ１１の印加端）に接続されている。トランジスタＭ１１のソースは、トランジスタＭ１２のゲート及びドレインに接続されている。トランジスタＭ１２のソースは、スイッチ電圧Ｖｓｗの印加端に接続されている。
　ブート電圧Ｖｂとスイッチ電圧Ｖｓｗとの差分値（Ｖｂ－Ｖｓｗ）が下限検出値２×Ｖｇｓ（ただしＶｇｓはトランジスタＭ１１及びＭ１２それぞれのオン閾値）よりも高いときには、トランジスタＭ１１及びＭ１２がいずれもオン状態となる。従って、ブート電圧Ｖｂの印加端から抵抗Ｒ１１並びにトランジスタＭ１１及びＭ１２を介してスイッチ電圧Ｖｓｗの印加端に至る電流経路に内部電流Ｉ１１が流れる。その結果、ノード電圧Ｓ１１がローレベル（＝Ｖｓｗ）となる。一方、ブート電圧Ｖｂとスイッチ電圧Ｖｓｗとの差分値（Ｖｂ－Ｖｓｗ）が下限検出値２×Ｖｇｓよりも低いときには、トランジスタＭ１１及びＭ１２がいずれもオフ状態となる。従って、内部電流Ｉ１１が流れなくなるので、ノード電圧Ｓ１１がハイレベル（＝Ｖｂ）となる。
　シュミットバッファＥ１１は、ノード電圧Ｓ１１の入力を受けてノード電圧Ｓ１２を出力する。例えば、ノード電圧Ｓ１２は、ノード電圧Ｓ１１がハイレベル（＝Ｖｂ）であるときにハイレベル（＝Ｖｂ）となり、ノード電圧Ｓ１１がローレベル（＝Ｖｓｗ）であるときにローレベル（＝Ｖｓｗ）となる。なお、シュミットバッファＥ１１には、ヒステリシス特性を持たせてもよい。
　レベルシフタＥ１２は、ノード電圧Ｓ１２をレベルシフトしてリブート制御信号ＳＥを生成する。例えば、リブート制御信号ＳＥは、ノード電圧Ｓ１２がハイレベル（＝Ｖｂ）であるときにハイレベル（＝Ｖｒｅｇ）となり、ノード電圧Ｓ１２がローレベル（＝Ｖｓｗ）であるときにローレベル（＝ＡＧＮＤ）となる。
　図１０は、第４実施形態のスイッチング動作を示す図であり、先出の図６と同じく、上から順番に、出力電圧Ｖｏｕｔ、スイッチ電圧Ｖｓｗ（実線）及びブート電圧Ｖｂ（破線）、ゲート駆動信号Ｇ１、Ｇ２及びＰＧ、並びに、リブート制御信号ＳＥが描写されている。なお、本図でも軽負荷時における間欠スイッチング動作波形が示されている。
　本実施形態のスイッチング電源Ｘでは、ブート電圧Ｖｂとスイッチ電圧Ｖｓｗとの差分値（Ｖｂ－Ｖｓｗ）が下限検出値よりも高い間、ブート電圧Ｖｂの印加端からスイッチ電圧Ｖｓｗの印加端に向けて、ブート電圧検出回路１Ｅの内部電流Ｉ１１が流れ続ける。
　従って、スイッチ出力段ＳＷＯの駆動停止期間（＝時刻ｔ５１～ｔ５２）におけるブート電圧Ｖｂの低下速度が大きくなる。
　以下では、上記の問題を解消することのできる新規な実施形態について提案する。
＜スイッチング電源（第５実施形態）＞
　図１１は、スイッチング電源Ｘの第５実施形態を示す図である。本実施形態のスイッチング電源Ｘにおいて、ブート電圧検出回路１Ｅは、分圧回路ＤＩＶ１及びＤＩＶ２と、オフセット付与回路Ｅ２１と、コンパレータＥ２２と、を含む。
　分圧回路ＤＩＶ１は、ブート電圧Ｖｂを分圧して分圧電圧Ｖ２１を生成する。なお、分圧回路ＤＩＶ１の分圧比は１／２であってもよい。本図に即して述べると、分圧回路ＤＩＶ１は、トランジスタＭ２１（＝第１スイッチに相当、例えばＰＭＯＳＦＥＴ）と、トランジスタＭ２２（＝第２スイッチに相当、例えばＮＭＯＳＦＥＴ）と、抵抗Ｒ２１及びＲ２２と、キャパシタＣ２１及びＣ２２と、を含む。
　トランジスタＭ２１のソースとキャパシタＣ２１の第１端は、いずれもブート電圧Ｖｂの印加端に接続されている。トランジスタＭ２１のドレインは、抵抗Ｒ２１の第１端に接続されている。抵抗Ｒ２１及びキャパシタＣ２１それぞれの第２端と抵抗Ｒ２２及びキャパシタＣ２２それぞれの第１端は、いずれも分圧電圧Ｖ２１の印加端に接続されている。抵抗Ｒ２２の第２端は、トランジスタＭ２２のドレインに接続されている。トランジスタＭ２２のソースとキャパシタＣ２２の第２端は、いずれも接地端（例えばアナログ系接地端子ＡＧＮＤ）に接続されている。
　トランジスタＭ２１のゲートは、ゲート駆動信号ＰＯＦＦの印加端に接続されている。従って、トランジスタＭ２１は、ゲート駆動信号ＰＯＦＦがローレベルであるときにオン状態となり、ゲート駆動信号ＰＯＦＦがハイレベルであるときにオフ状態となる。
　トランジスタＭ２２のゲートは、ゲート駆動信号ＮＯＮの印加端に接続されている。従って、トランジスタＭ２２は、ゲート駆動信号ＮＯＮがハイレベルであるときにオン状態となり、ゲート駆動信号ＮＯＮがローレベルであるときにオフ状態となる。
　分圧回路ＤＩＶ２は、スイッチ電圧Ｖｓｗを分圧して分圧電圧Ｖ２２を生成する。分圧回路ＤＩＶ２の分圧比は１／２であってもよい。本図に即して述べると、分圧回路ＤＩＶ２は、抵抗Ｒ２３及びＲ２４と、キャパシタＣ２３及びＣ２４と、を含む。なお、キャパシタＣ２３及びＣ２４は、省略しても構わない。
　抵抗Ｒ２３及びキャパシタＣ２３それぞれの第１端は、いずれもスイッチ電圧Ｖｓｗの印加端に接続されている。抵抗Ｒ２３及びキャパシタＣ２３それぞれの第２端と抵抗Ｒ２４及びキャパシタＣ２４それぞれの第１端は、いずれも分圧電圧Ｖ２２の印加端に接続されている。抵抗Ｒ２４及びキャパシタＣ２４それぞれの第２端は、いずれも接地端（例えばアナログ系接地端子ＡＧＮＤ）に接続されている。
　オフセット付与回路Ｅ２１は、分圧電圧Ｖ２２をオフセットしてコンパレータＥ２２の非反転入力端（＋）に出力する。なお、オフセット付与回路Ｅ２１は、分圧電圧Ｖ２１をオフセットしてコンパレータＥ２２の反転入力端（－）に出力するようにしてもよい。ただし、分圧電圧Ｖ２２に付与されるオフセットを正とすると、分圧電圧Ｖ２１に付与されるオフセットは負となる。
　コンパレータＥ２２は、反転入力端（－）に入力される分圧電圧Ｖ２１と、非反転入力端（＋）に入力されるオフセット済みの分圧電圧Ｖ２２とを比較してリブート制御信号ＳＥを生成する。リブート制御信号ＳＥは、例えば、分圧電圧Ｖ２１がオフセット済みの分圧電圧Ｖ２２よりも高いときにローレベルとなり、分圧電圧Ｖ２１がオフセット済みの分圧電圧Ｖ２２よりも低いときにハイレベルとなる。
　図１２は、第５実施形態のスイッチング動作を示す図であり、上から順番に、出力電圧Ｖｏｕｔ、スイッチ電圧Ｖｓｗ（実線）及びブート電圧Ｖｂ（破線）、ゲート駆動信号Ｇ１、Ｇ２、ＰＧ、ＮＯＮ及びＰＯＦＦ、並びに、リブート制御信号ＳＥが描写されている。なお、本図でも軽負荷時における間欠スイッチング動作波形が示されている。
　時刻ｔ６１～ｔ６２で示すように、出力素子Ｍ１がオフ状態（Ｇ１＝Ｌ）であって同期整流素子Ｍ２がオン状態（Ｇ２＝Ｈ）であるときには、ゲート駆動信号ＮＯＮがハイレベルとされて、ゲート駆動信号ＰＯＦＦがローレベルとされる。従って、トランジスタＭ２１及びＭ２２がいずれもオン状態となる。その結果、分圧回路ＤＩＶ１は、抵抗Ｒ２１及びＲ２２を用いてブート電圧Ｖｂを抵抗分圧することにより分圧電圧Ｖ２１を生成する。すなわち、時刻ｔ６１～ｔ６２は、ブート電圧Ｖｂの抵抗分圧期間に相当する。
　一方、時刻ｔ６２～ｔ６３で示すように、出力素子Ｍ１及び同期整流素子Ｍ２がいずれもオフ状態（Ｇ１＝Ｇ２＝Ｌ）であるときには、ゲート駆動信号ＮＯＮがローレベルとされて、ゲート駆動信号ＰＯＦＦがハイレベルとされる。従って、トランジスタＭ２１及びＭ２２がいずれもオフ状態となる。その結果、分圧回路ＤＩＶ１は、キャパシタＣ２１及びＣ２２を用いてブート電圧Ｖｂを容量分圧することにより分圧電圧Ｖ２１を生成する。すなわち、時刻ｔ６２～ｔ６３は、ブート電圧Ｖｂの容量分圧期間に相当する。
　このような容量分圧期間（＝時刻ｔ６２～ｔ６３）では、分圧回路ＤＩＶ１の内部において、ブート電圧Ｖｂの印加端からスイッチ電圧Ｖｓｗの印加端に至る電流経路が存在しなくなる。従って、スイッチ出力段ＳＷＯの駆動停止期間（＝時刻ｔ６２～ｔ６３）におけるブート電圧Ｖｂの低下速度を小さく抑えることが可能となる。
　なお、ブート電圧Ｖｂの低下速度を抑えるだけであれば、ブート電圧Ｖｂを常に容量分圧して検出すればよい。ただし、このような構成を採用した場合には、ノイズなどに起因して分圧回路ＤＩＶ１の分圧比が一旦ずれてしまうと、これを解消する術がなくなる。
　一方、先に説明したように、容量分圧期間（＝時刻ｔ６２～ｔ６３）に先立って抵抗分圧期間（＝時刻ｔ６１～ｔ６２）を設ける構成であれば、スイッチ出力段ＳＷＯのスイッチング駆動毎に分圧回路ＤＩＶ１の分圧比を再設定（リフレッシュ）することができる。従って、ノイズなどに起因して分圧回路ＤＩＶ１の分圧比がずれてしまっても、これを速やかに解消することが可能となる。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている半導体装置は、スイッチ出力段を形成する出力素子を駆動するように構成された第１ドライバと、前記スイッチ出力段から出力されるスイッチ電圧よりも高いブート電圧を生成して前記第１ドライバに供給するように構成されたブートストラップ回路の少なくとも一部と、前記出力素子がオフ状態であるときに前記ブート電圧と前記スイッチ電圧との差分値が下限検出値よりも低くなったことを検出して前記ブート電圧を充電するように構成されたブート電圧検出回路と、を備え、前記ブート電圧検出回路は、前記出力素子とともに前記スイッチ出力段を形成する整流素子がオン状態であるときには前記ブート電圧を抵抗分圧して検出し、前記整流素子がオフ状態であるときには前記ブート電圧を容量分圧して検出する構成（第１の構成）とされている。
　第１の構成による半導体装置において、前記整流素子は、前記出力素子と相補的に駆動されるように構成された同期整流素子である構成（第２の構成）にしてもよい。
　第２の構成による半導体装置は、前記同期整流素子を駆動するように構成された第２ドライバと、前記出力素子及び前記同期整流素子を相補的に駆動するとともに前記出力素子がオフ状態であって前記同期整流素子がオン状態であるときに前記スイッチ電圧がゼロクロス検出値よりも高くなったことを検出して前記同期整流素子をオフ状態とするように構成された制御回路と、をさらに備える構成（第３の構成）にしてもよい。
　第２又は第３の構成による半導体装置において、前記ブート電圧検出回路は、前記ブート電圧と前記スイッチ電圧との前記差分値が前記下限検出値よりも低くなったことを検出して前記同期整流素子をオン状態とする構成（第４の構成）にしてもよい。
　第１～第４いずれかの構成による半導体装置において、前記ブート電圧検出回路は、前記ブート電圧と前記スイッチ電圧との前記差分値が前記下限検出値よりも低くなったことを検出して前記スイッチ出力段に入力される入力電圧よりも高い昇圧電圧を前記ブート電圧の印加端に印加する構成（第５の構成）にしてもよい。
　第１～第５いずれかの構成による半導体装置において、前記ブート電圧検出回路は、前記ブート電圧を分圧して第１分圧電圧を得るように構成された第１分圧回路と、前記スイッチ電圧を分圧して第２分圧電圧を得るように構成された第２分圧回路と、前記第１分圧電圧と前記第２分圧電圧とを比較するように構成されたコンパレータと、を含む構成（第６の構成）にしてもよい。
　なお、第６の構成による半導体装置において、前記第１分圧回路は、第１スイッチ及び第２スイッチと、第１抵抗及び第２抵抗と、第１キャパシタ及び第２キャパシタと、を含み、前記第１スイッチ及び前記第１キャパシタそれぞれの第１端は、いずれも前記ブート電圧の印加端に接続されており、前記第１スイッチの第２端は、前記第１抵抗の第１端に接続されており、前記第１抵抗及び前記第１キャパシタそれぞれの第２端と前記第２抵抗及び前記第２キャパシタそれぞれの第１端は、いずれも第１分圧電圧の印加端に接続されており、前記第２抵抗の第２端は、前記第２スイッチの第１端に接続されており、前記第２スイッチ及び前記第２キャパシタそれぞれの第２端は、いずれも接地端に接続されている構成（第７の構成）にしてもよい。
　第６又は第７の構成による半導体装置において、前記第２分圧回路は、第３抵抗及び第４抵抗と、第３キャパシタ及び第４キャパシタとを含み、前記第３抵抗及び前記第３キャパシタそれぞれの第１端は、いずれも前記スイッチ電圧の印加端に接続されており、前記第３抵抗及び前記第３キャパシタそれぞれの第２端と前記第４抵抗及び前記第４キャパシタそれぞれの第１端は、いずれも第２分圧電圧の印加端に接続されており、前記第４抵抗及び前記第４キャパシタそれぞれの第２端は、いずれも接地端に接続されている構成（第８の構成）にしてもよい。
　第６～第８いずれかの構成による半導体装置において、前記ブート電圧検出回路は、前記第１分圧電圧又は前記第２分圧電圧をオフセットして前記コンパレータに出力するように構成されたオフセット付与回路をさらに含む構成（第９の構成）にしてもよい。
　また、例えば、本明細書中に開示されているスイッチング電源は、上記第１～第９いずれかの構成による半導体装置を備え、前記スイッチ出力段を駆動して入力電圧から所望の出力電圧を生成する構成（第１０の構成）とされている。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１０　　半導体装置（電源制御ＩＣ）
　　　１１　　エラーアンプ
　　　１２　　コンパレータ
　　　１３　　オン時間設定回路
　　　１４　　リップル生成回路
　　　１５　　加算回路
　　　１６　　駆動制御回路
　　　１６１　　コントローラ
　　　１６２、１６３　　ドライバ
　　　１７　　ソフトスタート回路
　　　１８　　基準電圧生成回路
　　　１９　　パワーグッド検出回路
　　　１Ａ　　過熱保護回路
　　　１Ｂ　　低入力保護回路
　　　１Ｃ　　過電流／短絡保護回路
　　　１Ｄ　　ゼロクロス検出回路
　　　１Ｅ　　ブート電圧検出回路
　　　１Ｆ　　チャージポンプ
　　　ＢＳＴ　　ブートストラップ回路
　　　Ｃ１～Ｃ７、Ｃ２１～Ｃ２４　　キャパシタ
　　　Ｄ１　　ダイオード
　　　ＤＩＶ１、ＤＩＶ２　　分圧回路
　　　Ｅ１１　　シュミットバッファ
　　　Ｅ１２　　レベルシフタ
　　　Ｅ２１　　オフセット付与回路
　　　Ｅ２２　　コンパレータ
　　　Ｌ１　　インダクタ
　　　Ｍ１　　出力素子（ＮＭＯＳＦＥＴ）
　　　Ｍ２　　同期整流素子（ＮＭＯＳＦＥＴ）
　　　Ｍ３、Ｍ１１、Ｍ１２、Ｍ２２　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　Ｍ４、Ｍ２１　　トランジスタ（ＰＭＯＳＦＥＴ）
　　　Ｒ１、Ｒ２、Ｒ１１、Ｒ２１～Ｒ２４　　抵抗
　　　ＳＷＯ　　スイッチ出力段
　　　Ｘ　　スイッチング電源

Claims (10)

  1. 　スイッチ出力段を形成する出力素子を駆動するように構成された第１ドライバと、
    　前記スイッチ出力段から出力されるスイッチ電圧よりも高いブート電圧を生成して前記第１ドライバに供給するように構成されたブートストラップ回路の少なくとも一部と、
    　前記出力素子がオフ状態であるときに前記ブート電圧と前記スイッチ電圧との差分値が下限検出値よりも低くなったことを検出して前記ブート電圧を充電するように構成されたブート電圧検出回路と、
    　を備え、
    　前記ブート電圧検出回路は、前記出力素子とともに前記スイッチ出力段を形成する整流素子がオン状態であるときには前記ブート電圧を抵抗分圧して検出し、前記整流素子がオフ状態であるときには前記ブート電圧を容量分圧して検出する、半導体装置。
  2. 　前記整流素子は、前記出力素子と相補的に駆動されるように構成された同期整流素子である、請求項１に記載の半導体装置。
  3. 　前記同期整流素子を駆動するように構成された第２ドライバと、
    　前記出力素子及び前記同期整流素子を相補的に駆動するとともに前記出力素子がオフ状態であって前記同期整流素子がオン状態であるときに前記スイッチ電圧がゼロクロス検出値よりも高くなったことを検出して前記同期整流素子をオフ状態とするように構成された制御回路と、
    　をさらに備える、請求項２に記載の半導体装置。
  4. 　前記ブート電圧検出回路は、前記ブート電圧と前記スイッチ電圧との前記差分値が前記下限検出値よりも低くなったことを検出して前記同期整流素子をオン状態とする、請求項２又は３に記載の半導体装置。
  5. 　前記ブート電圧検出回路は、前記ブート電圧と前記スイッチ電圧との前記差分値が前記下限検出値よりも低くなったことを検出して前記スイッチ出力段に入力される入力電圧よりも高い昇圧電圧を前記ブート電圧の印加端に印加する、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記ブート電圧検出回路は、
    　前記ブート電圧を分圧して第１分圧電圧を得るように構成された第１分圧回路と、
    　前記スイッチ電圧を分圧して第２分圧電圧を得るように構成された第２分圧回路と、
    　前記第１分圧電圧と前記第２分圧電圧とを比較するように構成されたコンパレータと、
    　を含む、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記第１分圧回路は、第１スイッチ及び第２スイッチと、第１抵抗及び第２抵抗と、第１キャパシタ及び第２キャパシタとを含み、
    　前記第１スイッチ及び前記第１キャパシタそれぞれの第１端は、いずれも前記ブート電圧の印加端に接続されており、
    　前記第１スイッチの第２端は、前記第１抵抗の第１端に接続されており、
    　前記第１抵抗及び前記第１キャパシタそれぞれの第２端と前記第２抵抗及び前記第２キャパシタそれぞれの第１端は、いずれも第１分圧電圧の印加端に接続されており、
    　前記第２抵抗の第２端は、前記第２スイッチの第１端に接続されており、
    　前記第２スイッチ及び前記第２キャパシタそれぞれの第２端は、いずれも接地端に接続されている、請求項６に記載の半導体装置。
  8. 　前記第２分圧回路は、第３抵抗及び第４抵抗と、第３キャパシタ及び第４キャパシタとを含み、
    　前記第３抵抗及び前記第３キャパシタそれぞれの第１端は、いずれも前記スイッチ電圧の印加端に接続されており、
    　前記第３抵抗及び前記第３キャパシタそれぞれの第２端と前記第４抵抗及び前記第４キャパシタそれぞれの第１端は、いずれも第２分圧電圧の印加端に接続されており、
    　前記第４抵抗及び前記第４キャパシタそれぞれの第２端は、いずれも接地端に接続されている、請求項６又は７に記載の半導体装置。
  9. 　前記ブート電圧検出回路は、前記第１分圧電圧又は前記第２分圧電圧をオフセットして前記コンパレータに出力するように構成されたオフセット付与回路をさらに含む、請求項６～８のいずれか一項に記載の半導体装置。
  10. 　請求項１～９のいずれか一項に記載の半導体装置を備え、前記スイッチ出力段を駆動して入力電圧から所望の出力電圧を生成する、スイッチング電源。
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