JP2012256854A - 横型半導体装置 - Google Patents

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Abstract

【課題】抵抗性フィールドプレート部のレイアウトの自由度を高める技術を提供すること。
【解決手段】コーナー範囲に設けられている中間抵抗性フィールドプレート部３４は、カソード領域２８とアノード領域２３の間で往復を繰返して形成されている。直線範囲に設けられている中間抵抗性フィールドプレート部３４も、カソード領域２８とアノード領域２３の間で往復を繰返して形成されている。コーナ範囲に設けられている中間抵抗性フィールドプレート部３４と直線範囲に設けられている中間抵抗性フィールドプレート部３４は接していない。
【選択図】図１

Description

本発明は、抵抗性フィールドプレートを備えた横型半導体装置に関する。
横型半導体装置は、例えばＳＯＩ（Silicon on Insulator）基板を利用して形成されている。横型半導体装置の一例に、横型ダイオードが知られている。横型ダイオードの半導体層の表面部には、カソード領域とアノード領域が形成されている。アノード領域は、カソード領域の周囲を一巡して配置されている。
横型ダイオードはさらに、ＬＯＣＯＳ膜と抵抗性フィールドプレートを備えている。ＬＯＣＯＳ膜は、半導体層の表面に設けられており、カソード領域とアノード領域の間に配置されている。抵抗性フィールドプレートは、ＬＯＣＯＳ膜の表面に設けられており、一端がカソード領域に電気的に接続されており、他端がアノード領域に電気的に接続されている。抵抗性フィールドプレートには微小電流が流れており、これにより、カソード領域とアノード領域の間に存在する半導体層の表面の電位分布が均一化され、半導体層の表面電界を緩和することができる。
特許文献１に示されるように、このような抵抗性フィールドプレートは、平面視したときに、カソード領域とアノード領域の間で渦巻状又は同心円状に構成された抵抗性フィールドプレート部を有している。
特開２０００−２２１７５号公報
例えば、平面視したときに、カソード領域とアノード領域の間の範囲は、レーストラック状の形態を有している。このため、カソード領域とアノード領域の間の範囲は、周方向に沿って一様な形態ではなく、コーナー範囲、直線範囲等が含まれている。通常、コーナー範囲に対応する半導体層には、電界が集中し易いことが知られている。したがって、コーナー範囲に対応する半導体層では、径方向の長さを直線範囲よりも長くすることが望まれる。
しかしながら、渦巻き状又は同心円状の抵抗性フィールドプレート部は、カソード領域とアノード領域の間を周方向に一巡していることから、コーナー範囲と直線範囲で異なるレイアウトを採用することが難しい。このため、コーナー範囲と直線範囲を比較すると、コーナー範囲に設けられる抵抗性フィールドプレート部は、カソード領域とアノード領域の間の長さに対して相対的に少なく配置されることとなる。なお、仮に、コーナー範囲と直線範囲に異なるレイアウトを採用しても、コーナー範囲と直線範囲の抵抗性フィールドプレート部が接触している限り、その接触部位を介して双方に微小電流が流れることから、少なからずも影響を受けることになる。このような影響を考慮すると、コーナー範囲と直線範囲に最適ではない妥協したレイアウトを採用せざるを得ない。
本明細書で開示される技術は、抵抗性フィールドプレート部のレイアウトの自由度を高める技術を提供することを目的としている。
本明細書で開示される技術では、隣り合う範囲に形成される抵抗性フィールドプレート部が接していないことを特徴としている。これにより、異なる範囲に設けられた抵抗性フィールドプレート部間に微小電流が流れることが防止されるので、各々の範囲に最適なレイアウトの抵抗性フィールドプレート部を形成することができる。本明細書で開示される技術では、抵抗性フィールドプレート部のレイアウトの自由度を高めることができる。
本明細書で開示される横型半導体装置は、半導体層と絶縁層と抵抗性フィールドプレートを備えている。半導体層は、第１半導体領域と第２半導体領域を有している。第１半導体領域は、半導体層の表面部に設けられている。第２半導体領域は、半導体層の表面部に設けられており、第１半導体領域の周囲を一巡している。絶縁層は、半導体層の表面に設けられており、第１半導体領域と第２半導体領域の間に配置されている。抵抗性フィールドプレートは、絶縁層の表面に設けられており、一端が第１半導体領域に電気的に接続されており、他端が第２半導体領域に電気的に接続されている。平面視したときに、第１半導体領域と第２半導体領域の間には、第１半導体領域の周囲を周方向に沿って隣り合う第１範囲と第２範囲が存在している。抵抗性フィールドプレートは、第１抵抗性フィールドプレート部と第２抵抗性フィールドプレート部とを有している。第１抵抗性フィールドプレート部は、第１範囲に設けられており、前記周方向に沿って往復を繰返している。第２抵抗性フィールドプレート部は、第２範囲に設けられており、前記周方向に沿って往復を繰返している。第１範囲に設けられている第１抵抗性フィールドプレート部と第２範囲に設けられている第２抵抗性フィールドプレート部が接していない。上記態様の横型半導体装置によると、第１範囲の第１抵抗性フィールドプレート部と第２範囲の第２抵抗性フィールドプレート部に異なるレイアウトを採用することができる。
第１範囲に設けられている第１抵抗性フィールドプレート部の往復回数と第２範囲に設けられている第２抵抗性フィールドプレート部の往復回数が異なっているのが望ましい。本明細書で開示される横型半導体装置では、往復回数を変えたレイアウトの第１抵抗性フィールドプレート部と第２抵抗性フィールドプレート部を採用することができる。本明細書で開示される横型半導体装置では、レイアウトの自由度が極めて高い。
本明細書で開示される横型半導体装置では、平面視したときに、第１半導体領域と第２半導体領域の間の範囲が、コーナー範囲と直線範囲を有していてもよい。この場合、第１範囲は、コーナー範囲に含まれている。第２範囲は、直線範囲に含まれている。第１範囲に設けられている第１抵抗性フィールドプレート部の往復回数は、第２範囲に設けられている第２抵抗性フィールドプレート部の往復回数よりも多い。上記態様の横型半導体装置では、電界集中の大きいコーナー部には、往復回数の多い第１抵抗性フィールドプレート部が設けられており、電界集中を緩和することができる。
第１抵抗性フィールドプレート部がコーナー範囲に設けられている場合、その第１抵抗性フィールドプレート部では、周方向に沿って伸びる各部分の抵抗値が略等しくてもよい。コーナー範囲に設けられている第１抵抗性フィールドプレート部では、周方向に沿って伸びる部分が、内側（第１半導体領域側）で短く、外側（第２半導体領域側）で長くなる。例えば、内側に設けられている部分の幅を狭くし、外側に設けられている部分の幅を広くすることで、周方向に沿って伸びる各部分の抵抗値を略等しくすることができる。これにより、半導体層の表面の電位分布が均一化され、電界集中が緩和される。
第１抵抗性フィールドプレート部は、第２範囲に向けて突出する第１抵抗性フィールドプレート突出部を有していてもよい。第２抵抗性フィールドプレート部は、第１範囲に向けて突出する第２抵抗性フィールドプレート突出部を有していてもよい。この場合、平面視したときに、第１抵抗性フィールドプレート突出部と第２抵抗性フィールドプレート突出部が、第１半導体領域と第２半導体領域を結ぶ方向に沿って繰り返し設けられていてもよい。この態様によると、第１範囲と第２範囲の間においても、抵抗性フィールドプレートが形成されない空白範囲が存在しない。これにより、半導体層の表面の電位分布が均一化され、電界集中が緩和される。
第１抵抗性フィールドプレート部の抵抗値と第２抵抗性フィールドプレート部の抵抗値が略等しいのが望ましい。この態様によると、第１抵抗性フィールドプレート部を流れる電流と第２抵抗性フィールドプレート部を流れる電流が略等しくなる。これにより、半導体層の電位分布が均一化され、電界集中が緩和される。
本明細書で開示される技術によると、抵抗性フィールドプレート部のレイアウトの自由度を高めることができる。
横型ダイオードの概略平面図を模式的に示す（明瞭化を目的として、ＳＯＩ基板上の電極等を除去した状態で図示されている）。 図１のII-II線に対応した断面図を模式的に示す。 図１のIII-III線に対応した断面図を模式的に示す。 横型ダイオードのコーナー範囲と直線範囲を示す。 横型ダイオードを変形例の一例を示す。 直線範囲ＣとＤの境界の一例の拡大平面図を模式的に示す。 直線範囲ＣとＤの境界の他の一例の拡大平面図を模式的に示す。 中間抵抗性フィールドプレートを構成する各部分の抵抗値の概念を示す。 各範囲に設けられている中間抵抗性フィールドプレートの抵抗値の概念を示す。
本明細書で開示される技術の特徴を整理しておく。
（第１特徴）横型半導体装置は、支持層と埋込み絶縁層と活性層が積層した積層基板に形成されている。前記積層基板は、ＳＯＩ基板であるのが望ましい。
（第２特徴）第１特徴において、半導体装置は、活性層を一巡する絶縁分離トレンチで囲まれる島領域に形成されている。
（第３特徴）横型半導体装置は、半導体層に形成される半導体構造を備える。半導体構造は、複数種類の半導体領域で構成されており、半導体層を流れる電流を制御する。半導体構造には、ダイオード構造、ＩＧＢＴ（Insulated Gate Bipolar Transistor）構造、ＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）構造等が用いられる。ダイオード構造の場合、第１半導体領域がｎ型のカソード領域であり、第２半導体領域がｐ型のアノード領域である。ＩＧＢＴの場合、第１半導体領域がｐ型のコレクタ領域であり、第２半導体領域がｎ型のエミッタ領域である。ＭＯＳＦＥＴの場合、第１半導体領域がｎ型のドレイン領域であり、第２半導体領域がｎ型のソース領域である。
図１〜図３に示されるように、横型のダイオード１は、ｎ型又はｐ型の支持層１２と埋込み絶縁層１４とｎ-型の活性層１６が積層したＳＯＩ基板１０に形成されている。図１に示されるように、ダイオード１は、絶縁分離トレンチ１８で囲まれた活性層１６の島領域内に形成されている。絶縁分離トレンチ１８は、活性層１６の表面から活性層１６を貫通して埋込み絶縁層１４まで達しており、平面視したときに活性層１６の一部を一巡している。一例では、支持層１２と活性層１６の材料には単結晶シリコンが用いられており、埋込み絶縁層１４の材料には酸化シリコンが用いられている。
ダイオード１は、ｎ型のカソード領域２８とｐ型のアノード領域２３とｎ−型のドリフト領域２６を備えている。カソード領域２８とアノード領域２３とドリフト領域２６はダイオード構造を構成しており、活性層１６を横方向に流れる電流を制御する。具体的には、カソード領域２８とアノード領域２３の間に順バイアスが印加されたときに（アノード領域２３が高圧側に接続されたときに）、カソード領域２８とアノード領域２３の間に電流を導通させる。一方、カソード領域２８とアノード領域２３の間に逆バイアスが印加されたときに（カソード領域２８が高圧側に接続されたときに）、カソード領域２８とアノード領域２３の間を非導通とする。
図１に示されるように、カソード領域２８は、島領域の中央部に配置されており、紙面左右方向に長く伸びて形成されている。カソード領域２８は、例えばイオン注入技術を利用して、活性層１６の表面部にリンイオンを注入して形成することができる。なお、この例ではカソード領域２８が１つの拡散領域で形成されているが、この例に代えて、カソード領域２８が紙面左右方向に分散した状態で形成されていてもよい。また、カソード領域２８に接するように、ｐ＋型の領域を部分的に形成してもよい。
アノード領域２３は、島領域の周辺部に配置されており、絶縁分離トレンチ１８に接しながらカソード領域２８の周囲を一巡して形成されている。アノード領域２３は、高濃度アノード領域２２と低濃度アノード領域２４を有している。低濃度アノード領域２４は、高濃度アノード領域２２よりも深く形成されており、高濃度アノード領域２２を取り囲んでいる。なお、高濃度アノード領域２２と低濃度アノード領域２４の形態はこの例に限られない。例えば、高濃度アノード領域２２の面積がより小さく形成され、低濃度アノード領域２４の一部がアノード電極３２と接するような形態でもよい。また、低濃度アノード領域２４の深さを部分的に変えたような形態でもよい。アノード領域２３は、例えばイオン注入技術を利用して、活性層１６の表面部にボロンイオンを注入して形成することができる。
ドリフト領域２６は、カソード領域２８とアノード領域２３の間に形成されている。ドリフト領域２６は、活性層１６にカソード領域２８とアノード領域２３を形成した残部である。ドリフト領域２６には、必要に応じて、高耐圧化のための半導体領域（例えば、リサーフ領域）が形成されていてもよい。
ダイオード１はさらに、活性層１６の表面に設けられているカソード電極３６とアノード電極３２とＬＯＣＯＳ（Local Oxidation of Silicon）膜３７と抵抗性フィールドプレート３０を備えている。
カソード電極３６は、島領域の中央部に配置されており、カソード領域２８に直接的に接触している。アノード電極３２は、島領域の周辺部に配置されており、アノード領域２３に直接的に接触している。
ＬＯＣＯＳ膜３７は、活性層１６の表面に設けられており、カソード領域２８とアノード領域２３の間に配置されている。ＬＯＣＯＳ膜３７は、ドリフト領域２６上に設けられている。ＬＯＣＯＳ膜３７の材料には、例えば酸化シリコンが用いられている。
抵抗性フィールドプレート３０は、ＬＯＣＯＳ膜３７の表面に設けられており、内周側抵抗性フィールドプレート部３５と中間抵抗性フィールドプレート部３４と外周側抵抗性フィールドプレート部３３を有している。内周側抵抗性フィールドプレート部３５は、島状領域の中央部を一巡するように配置されており、カソード電極３６を介してカソード領域２８に電気的に接続されている。外周側抵抗性フィールドプレート部３３は、島状領域の周辺部を一巡するように配置されており、アノード電極３２を介してアノード領域２３に接続されている。中間抵抗性フィールドプレート部３４は、内周側抵抗性フィールドプレート部３５と外周側抵抗性フィールドプレート部３３の双方に接続されている。
図１及び図４に示されるように、平面視したときに、カソード領域２８とアノード領域２３の間は、レーストラック状の形態を有している。図４に示されるように、このレーストラック状の形態は、Ａ，Ｂ，Ｅ，Ｆに対応するコーナー範囲と、Ｃ，Ｄ，Ｇ，Ｈに対応する直線範囲を含む。
図１及び図４に示されるように、各範囲Ａ〜Ｈに形成されている中間抵抗性フィールドプレート部３４はそれぞれ、一方の端部が内周側抵抗性フィールドプレート部３５に接触しており、他方の端部が外周側抵抗性フィールドプレート部３３に接触しており、その間の部分は他の中間抵抗性フィールドプレート部３４と接触していない。
コーナー範囲Ａ，Ｂ，Ｅ，Ｆに形成される中間抵抗性フィールドプレート部３４は、カソード領域２８とアノード領域２３の間において、カソード領域２８の周方向に沿って往復を繰り返して形成されている。この例では、中間抵抗性フィールドプレート部３４が、カソード領域２８とアノード領域２３の間で５往復している。また、カソード領域２８とアノード領域２３を結ぶ方向で観測したときに、隣り合う中間抵抗性フィールドプレート部３４間の長さは一定であり、特定の値に固定されている。
直線範囲Ｃ，Ｄ，Ｇ，Ｈに形成される中間抵抗性フィールドプレート部３４は、カソード領域２８とアノード領域２３の間において、カソード領域２８の周方向に沿って往復を繰り返して形成されている。この例では、中間抵抗性フィールドプレート部３４が、カソード領域２８とアノード領域２３の間で４往復している。また、カソード領域２８とアノード領域２３を結ぶ方向で観測したときに、隣り合う中間抵抗性フィールドプレート部３４間の長さは一定であり、特定の値に固定されている。なお、コーナー範囲Ａ，Ｂ，Ｅ，Ｆにおいてカソード領域２８とアノード領域２３を結ぶ方向で観測したときに隣り合う中間抵抗性フィールドプレート部３４間の長さと直線範囲Ｃ，Ｄ，Ｇ，Ｈにおいてカソード領域２８とアノード領域２３を結ぶ方向で観測したときに隣り合う中間抵抗性フィールドプレート部３４間の長さは同一である。
図２は、コーナー範囲Ａ，Ｂ，Ｅ，Ｆに形成される中間抵抗性フィールドプレート部３４を代表して示している。図３は、直線範囲Ｃ，Ｄ，Ｇ，Ｈに形成される中間抵抗性フィールドプレート部３４を代表して示している。コーナー範囲Ａ，Ｂ，Ｅ，Ｆに対応するドリフト領域２６は、電界が集中し易い。このため、ドリフト領域２６の横方向の長さ（カソード領域２８とアノード領域２３の間の長さ）は、直線範囲Ｃ，Ｄ，Ｇ，Ｈよりもコーナー範囲Ａ，Ｂ，Ｅ，Ｆの方が長い。上記したように、コーナー範囲Ａ，Ｂ，Ｅ，Ｆに形成される中間抵抗性フィールドプレート部３４は、直線範囲Ｃ，Ｄ，Ｇ，Ｈに形成される中間抵抗性フィールドプレート部３４よりも往復回数が多く形成されている。このため、コーナー範囲Ａ，Ｂ，Ｅ，Ｆと直線範囲Ｃ，Ｄ，Ｇ，Ｈのいずれにおいても、ドリフト領域２６の上方には、その全範囲に亘って一様に中間抵抗性フィールドプレート部３４が形成されている。すなわち、ドリフト領域２６の横方向の長さに対する中間抵抗性フィールドプレート部３４の配置間隔が、コーナー範囲Ａ，Ｂ，Ｅ，Ｆと直線範囲Ｃ，Ｄ，Ｇ，Ｈで同一である。したがって、コーナー範囲Ａ，Ｂ，Ｅ，Ｆと直線範囲Ｃ，Ｄ，Ｇ，Ｈのいずれにおいても、ドリフト領域２６の表面電界が緩和されており、高耐圧なダイオード１が具現化される。
図５に、ダイオード１の変形例を示す。このダイオード１は、隣り合う中間抵抗性フィールドプレート部３４間に高抵抗な半導体領域３８が形成されている。このダイオード１では、抵抗性フィールドプレート３０と半導体領域３８が、イオン注入技術を利用して形成されることを特徴としている。具体的には、ＬＯＣＯＳ膜３７の表面に高抵抗半導体層を形成した後に、抵抗性フィールドプレート３０の形成範囲に対応して開口を有するマスクをパターニングする。次に、その開口を介して高抵抗半導体層に不純物を導入し、抵抗性フィールドプレート３０の形成範囲に対して選択的に不純物を導入する。その後に、アニール処理を実施することで、抵抗性フィールドプレート３０と半導体領域３８を作り分けることができる。この製造方法を利用すると、エッチング技術を利用する必要がないので、加工バラツキを抑えることができる。
図６に、ダイオード１の好ましい態様の一例を示す。図６は、直線範囲ＣとＤの境界部分の拡大平面図である。図６に示されるように、直線範囲Ｃの中間抵抗性フィールドプレート部３４は、直線範囲Ｄに向けて突出する突出部３４ａを有している。同様に、直線範囲Ｄの中間抵抗性フィールドプレート部３４も、直線範囲Ｃに向けて突出する突出部３４ａを有している。これにより、直線範囲ＣとＤの間において、突出部３４ａがアノード・カソード間方向（紙面上下方向）に繰り返し設けられている。なお、突出部３４ａは、図７に示すような例であってもよい。このように、突出部３４ａが設けられていると、直線範囲ＣとＤの間において、中間抵抗性フィールドプレート部３４が存在しない空白範囲が存在しない。このため、直線範囲ＣとＤの間においても、ドリフト領域２６の表面電界が緩和されており、高耐圧なダイオード１が具現化される。なお、図６及び図７では、直線範囲ＣとＤの境界部分を例示したが、当然に、他の範囲の間にも同様な構造が設けられているのが望ましい。
図８に、ダイオード１の好ましい態様の一例を示す。図８は、コーナー範囲Ａ，Ｂ，Ｅ，Ｆに形成されている中間抵抗性フィールドプレート部３４の各部分の抵抗値の概念図を示す。中間抵抗性フィールドプレート部３４は、周方向に沿って伸びる複数の部分（以下、円弧部分という）によって構成されている。最もカソード側（最内周側）の円弧部分の抵抗値をＲ１とし、最もアノード側（最外周側）の円弧部分の抵抗値をＲＮとする。コーナー範囲Ａ，Ｂ，Ｅ，Ｆに形成されている中間抵抗性フィールドプレート部３４では、円弧部分の周方向の長さがカソード側からアノード側に向けて増加する。このため、中間抵抗性フィールドプレート部３４の幅が一定であると、Ｒ１＜Ｒ２＜Ｒ３＜・・・＜ＲＮの関係が成立する。ダイオード１では、中間抵抗性フィールドプレート部３４の幅をカソード側（最内周側）からアノード側（最外周側）に向けて増加させ、Ｒ１＝Ｒ２＝Ｒ３＝・・・＝ＲＮの関係が成立するように構成されている。これにより、ドリフト領域２６の表面電位分布は、アノード・カソード間方向において均一化され、表面電界が緩和される。
図９に、ダイオード１の好ましい態様の一例を示す。図９は、各範囲Ａ〜Ｈに形成されている中間抵抗性フィールドプレート部３４の抵抗値の概念図を示す。各範囲Ａ〜Ｈに形成されている中間抵抗性フィールドプレート部３４は、内周側抵抗性フィールドプレート部３５と外周側抵抗性フィールドプレート部３３の間において並列に接続されている。コーナー範囲Ａに形成されている中間抵抗性フィールドプレート部３４の抵抗値がＲａであり、直線範囲Ｈに形成されている中間抵抗性フィールドプレート部３４の抵抗値がＲｈである。ダイオード１では、コーナー範囲Ａ，Ｂ，Ｅ，Ｆと直線範囲Ｃ，Ｄ，Ｇ，Ｈにおいて中間抵抗性フィールドプレート部３４のレイアウトが異なるけれども、Ｒａ＝Ｒｂ＝・・・＝Ｒｈの関係が成立するように構成されている。これにより、各中間抵抗性フィールドプレート部３４に流れる電流値が同じになり、電流の偏りが抑えられ、ドリフト領域２６の表面電界が緩和され、高耐圧なダイオード１が具現化される。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、上記実施例では半導体材料にシリコンを用いたものを例示したが、この例に代えて、ワイドギャップ半導体を用いてもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：ＳＯＩ基板
１２：支持層
１４：埋込み絶縁層
１６：活性層（半導体層の一例）
２３：アノード領域（第２半導体領域の一例）
２６：ドリフト領域
２８：カソード領域（第１半導体領域の一例）
３０：抵抗性フィールドプレート
３３：外周側抵抗性フィールドプレート部
３４：中間抵抗性フィールドプレート部
３５：内周側抵抗性フィールドプレート部
３７：ＬＯＣＯＳ膜（絶縁層の一例）

Claims (6)

  1. 半導体層と絶縁層と抵抗性フィールドプレートを備えており、
    前記半導体層は、
    表面部に設けられている第１半導体領域と、
    表面部に設けられており、前記第１半導体領域の周囲を一巡している第２半導体領域と、を有しており、
    前記絶縁層は、前記半導体層の表面に設けられており、前記第１半導体領域と前記第２半導体領域の間に配置されており、
    前記抵抗性フィールドプレートは、前記絶縁層の表面に設けられており、一端が前記第１半導体領域に電気的に接続されており、他端が前記第２半導体領域に電気的に接続されており、
    平面視したときに、前記第１半導体領域と前記第２半導体領域の間には、前記第１半導体領域の周囲を周方向に沿って隣り合う第１範囲と第２範囲が存在しており、
    前記抵抗性フィールドプレートは、
    前記第１範囲に設けられており、前記周方向に沿って往復を繰返す第１抵抗性フィールドプレート部と、
    前記第２範囲に設けられており、前記周方向に沿って往復を繰返す第２抵抗性フィールドプレート部と、を有しており、
    前記第１範囲に設けられている前記第１抵抗性フィールドプレート部と前記第２範囲に設けられている前記第２抵抗性フィールドプレート部が接していない横型半導体装置。
  2. 前記第１範囲に設けられている前記第１抵抗性フィールドプレート部の往復回数と前記第２範囲に設けられている前記第２抵抗性フィールドプレート部の往復回数が異なっている請求項１に記載の横型半導体装置。
  3. 平面視したときに、前記第１半導体領域と前記第２半導体領域の間の範囲は、コーナー範囲と直線範囲を有しており、
    前記第１範囲は、前記コーナー範囲に含まれており、
    前記第２範囲は、前記直線範囲に含まれており、
    前記第１範囲に設けられている前記第１抵抗性フィールドプレート部の往復回数は、前記第２範囲に設けられている前記第２抵抗性フィールドプレート部の往復回数よりも多い請求項２に記載の横型半導体装置。
  4. 前記第１抵抗性フィールドプレート部は、前記周方向に沿って伸びる各部分の抵抗値が略等しい請求項３に記載の横型半導体装置。
  5. 前記第１抵抗性フィールドプレート部は、第２範囲に向けて突出する第１抵抗性フィールドプレート突出部を有しており、
    前記第２抵抗性フィールドプレート部は、第１範囲に向けて突出する第２抵抗性フィールドプレート突出部を有しており、
    平面視したときに、前記第１抵抗性フィールドプレート突出部と前記第２抵抗性フィールドプレート突出部が、前記第１半導体領域と前記第２半導体領域を結ぶ方向に沿って繰り返し設けられている請求項１〜４のいずれか一項に記載の横型半導体装置。
  6. 前記第１抵抗性フィールドプレート部の抵抗値と前記第２抵抗性フィールドプレート部の抵抗値が略等しい請求項１〜５のいずれか一項に記載の横型半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017112703A (ja) * 2015-12-15 2017-06-22 富士電機株式会社 半導体装置
JP2017216482A (ja) * 2017-09-12 2017-12-07 ルネサスエレクトロニクス株式会社 半導体装置
US10680072B2 (en) 2017-09-25 2020-06-09 Renesas Electronics Coporation Semiconductor device and manufacturing method thereof

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6134219B2 (ja) 2013-07-08 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置
US10396167B2 (en) 2015-12-15 2019-08-27 Fuji Electric Co., Ltd. Semiconductor device
JP6649102B2 (ja) 2016-02-05 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置
JP6690336B2 (ja) 2016-03-18 2020-04-28 富士電機株式会社 半導体装置
JP6804379B2 (ja) * 2017-04-24 2020-12-23 三菱電機株式会社 半導体装置
DE102017130213B4 (de) * 2017-12-15 2021-10-21 Infineon Technologies Ag Planarer feldeffekttransistor
JP7140349B2 (ja) * 2018-07-18 2022-09-21 株式会社東海理化電機製作所 半導体装置及びその製造方法
CN117558746B (zh) * 2024-01-09 2024-04-16 润新微电子(大连)有限公司 一种含可变电势多场板结构的器件及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326775A (ja) * 1994-05-31 1995-12-12 Sanken Electric Co Ltd 半導体装置
JP2000294803A (ja) * 1998-11-05 2000-10-20 Fuji Electric Co Ltd 半導体装置
JP2001352064A (ja) * 2000-06-07 2001-12-21 Fuji Electric Co Ltd 高耐圧半導体装置
JP2005005443A (ja) * 2003-06-11 2005-01-06 Toshiba Corp 高耐圧半導体装置
JP2007096006A (ja) * 2005-09-29 2007-04-12 Nippon Inter Electronics Corp ガードリングの製造方法および半導体装置
JP4362679B2 (ja) * 2001-05-07 2009-11-11 サンケン電気株式会社 半導体装置
JP4500891B1 (ja) * 2010-02-16 2010-07-14 株式会社三社電機製作所 Ｐｉｎダイオード

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304836A (en) * 1992-05-04 1994-04-19 Xerox Corporation High voltage field effect transistor having a small ratio of channel width to channel length and method of manufacture
JP3905981B2 (ja) 1998-06-30 2007-04-18 株式会社東芝 高耐圧半導体装置
US6603185B1 (en) 1999-02-01 2003-08-05 Fuji Electric Co., Ltd. Voltage withstanding structure for a semiconductor device
US6525390B2 (en) * 2000-05-18 2003-02-25 Fuji Electric Co., Ltd. MIS semiconductor device with low on resistance and high breakdown voltage
JP2002133625A (ja) * 2000-10-24 2002-05-10 Mitsumi Electric Co Ltd ヘッド送り機構とそのバックラッシュ防止機構、およびアクチュエータアセンブリ
GB0107408D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
JP4757449B2 (ja) * 2004-01-29 2011-08-24 三菱電機株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326775A (ja) * 1994-05-31 1995-12-12 Sanken Electric Co Ltd 半導体装置
JP2000294803A (ja) * 1998-11-05 2000-10-20 Fuji Electric Co Ltd 半導体装置
JP2001352064A (ja) * 2000-06-07 2001-12-21 Fuji Electric Co Ltd 高耐圧半導体装置
JP4362679B2 (ja) * 2001-05-07 2009-11-11 サンケン電気株式会社 半導体装置
JP2005005443A (ja) * 2003-06-11 2005-01-06 Toshiba Corp 高耐圧半導体装置
JP2007096006A (ja) * 2005-09-29 2007-04-12 Nippon Inter Electronics Corp ガードリングの製造方法および半導体装置
JP4500891B1 (ja) * 2010-02-16 2010-07-14 株式会社三社電機製作所 Ｐｉｎダイオード

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017112703A (ja) * 2015-12-15 2017-06-22 富士電機株式会社 半導体装置
JP2017216482A (ja) * 2017-09-12 2017-12-07 ルネサスエレクトロニクス株式会社 半導体装置
US10680072B2 (en) 2017-09-25 2020-06-09 Renesas Electronics Coporation Semiconductor device and manufacturing method thereof

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