JPH1127950A - パルス幅変調方式負荷駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 負荷への電源供給を制御するスイッチング素
子におけるオンデューティの制限を解消し、効率的にス
イッチング制御可能な駆動装置を提供する。 【解決手段】 パルス幅変調方式負荷駆動回路は、トラ
ンジスタ１０１、トランジスタ１０２を有し、ソース側
制御信号ＣＮＨに応じてトランジスタ駆動制御回路１０
３がトランジスタ１０１をターンオンして負荷１１１に
電力を印加する。トランジスタ１０２はトランジスタ１
０１をターンオフさせるため、コンデンサ１０６の蓄積
電荷を放電するときシンク側制御信号ＣＮＬに応じた動
作するトランジスタ駆動制御回路１０４によってターン
オンされる。電圧検出回路１０９によりトランジスタ駆
動回路１０３を駆動する電圧ＶＢＳの電圧レベルを検出
し、リフレッシュ動作回路１１０において、該レベル検
出結果に基づきトランジスタ１０２を一定期間だけオン
制御するリフレッシュ信号を生成して、トランジスタ１
０２のオン／オフ制御を、トランジスタ駆動回路１０４
によりシンク側制御信号ＣＮＬ及びリフレッシュ信号に
基づいて行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパルス幅変調（ＰＷ
Ｍ：Pulse Wide Modulation ）によって負荷を駆動制御
するパルス幅変調方式負荷駆動回路に関する。より特定
的には、本発明はブートストラップ型パルス幅変調方式
負荷駆動回路に関する。

【０００２】

【従来の技術】これまで種々の回路構成のパルス幅変調
方式負荷駆動回路が提案されている。図５にブートスト
ラップ型パルス幅変調方式負荷駆動回路を示す。図解し
たブートストラップ型パルス幅変調方式負荷駆動回路の
構成を述べる。パルス幅変調方式負荷駆動回路は、ソー
ス側トランジスタ１０１と、シンク（ｓｉｎｋ）側トラ
ンジスタ１０２を有しており、これらトランジスタ１０
１および１０２は第１の電源ＶＤＤと第２の電源ＶＳＳ
との間に直列に接続されている。これらのトランジスタ
１０１、１０２の共通接続点に負荷１１１が接続されて
いる。ソース側トランジスタ１０１およびシンク側トラ
ンジスタ１０２にはそれぞれ、逆流防止・保護用ダイオ
ードがソースとドレインの間に接続されている。ソース
側トランジスタ１０１のソース電極（またはドレイン電
極）には第１の電源ＶＤＤが印加され、ソース側トラン
ジスタ１０１のゲート電極にはソース側トランジスタ駆
動制御回路１０３の出力が印加される。

【０００３】ソース側トランジスタ１０１およびシンク
側トランジスタ１０２は、負荷１１１に電力を供給する
から、負荷１１１の容量に応じて、これらトランジスタ
の容量が規定され、通常のトランジスタまたは電力用Ｍ
ＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect
Transistor）やＩＧＢＴ（Insulated-Gate BipolarTra
nsistor）で実現される。また、負荷１１１に応じて、
第１の電源ＶＤＤの容量と電圧が規定される。第２の電
源ＶＳＳは大地電圧である。

【０００４】ブートストラップ型パルス幅変調方式負荷
駆動回路はさらに、ソース側制御信号ＣＮＨに応じてソ
ース側トランジスタ１０１をパルス幅変調方式で駆動制
御するソース側トランジスタ駆動制御回路１０３と、シ
ンク側制御信号ＣＮＬに応じてシンク側トランジスタ１
０２の動作を制御するシンク側トランジスタ駆動制御回
路１０４を有する。ソース側トランジスタ駆動制御回路
１０３の出力はソース側トランジスタ１０１のゲート電
極に接続され、ソース側トランジスタ１０１を駆動する
ためスイッチング素子、たとえば、トランジスタまたは
ゲート回路を有している。同様に、シンク側トランジス
タ駆動制御回路１０４はシンク側トランジスタ１０２の
ゲート電極に接続され、シンク側トランジスタ１０２を
駆動するためスイッチング素子、たとえば、トランジス
タまたはゲート回路を有する。

【０００５】ブートストラップ型パルス幅変調方式負荷
駆動回路はさらに、ブートストラップダイオード１０５
およびブートストラップコンデンサ１０６からなるブー
トストラップ回路を有する。ブートストラップ回路は、
第２の電源ＶＳＳ（大地電圧）よりも高い所定の電位に
あるソース側トランジスタ１０１を動作させるため、ソ
ース側トランジスタ１０１のドレイン電極（またはソー
ス電極）とソース側トランジスタ駆動制御回路１０３の
接続点にソース側トランジスタ１０１をターンオン可能
な電位を提供する。この電位提供のため、ブートストラ
ップダイオード１０５は制御電源電圧ＶＣＮをブートス
トラップコンデンサ１０６に印加してブートストラップ
コンデンサ１０６に充電させる。ブートストラップコン
デンサ１０６において充電された電圧をブートストラッ
プ電圧ＶＢＳという。

【０００６】図５のブートストラップ型パルス幅変調方
式負荷駆動回路の動作を述べる。ブートストラップ型パ
ルス幅変調方式負荷駆動回路においは、所定のパルス幅
変調（ＰＷＭ）周期の間、ソース側制御信号ＣＮＨで定
められたパルス幅の時間だけ、ソース側トランジスタ１
０１がソース側トランジスタ駆動制御回路１０３によっ
てターンオンされて、負荷１１１にソース側トランジス
タ１０１を経由して電力が印加される。このとき、シン
ク側トランジスタ１０２はターンオフ状態である。シン
ク側トランジスタ１０２は、シンク側制御信号ＣＮＬに
応じてシンク側トランジスタ駆動制御回路１０４が、ソ
ース側トランジスタ１０１をターンオフし、ブートスト
ラップコンデンサ１０６に蓄積された電荷を放電すると
きターンオンされる。

【０００７】すなわち、ソース側トランジスタ駆動制御
回路１０３にパルス幅変調を示すソース側制御信号ＣＮ
Ｈが印加されると、ソース側トランジスタ駆動制御回路
１０３はソース側制御信号ＣＮＨに応答して、ソース側
トランジスタ１０１をターンオンさせる（付勢する）。
このときブートストラップコンデンサ１０６にはソース
側トランジスタ１０１をターンオンさせるに充分な電圧
まで充電されているとする。ソース側トランジスタ１０
１がターンオンしている時間は、所定のＰＷＭ周期内の
ソース側制御信号ＣＮＨで規定されたパルス幅の時間で
ある。ソース側トランジスタ駆動制御回路１０３からソ
ース側トランジスタ１０１のゲート電極には、ソース側
制御信号ＣＮＨによって規定された、ソース側トランジ
スタ１０１をターンオンする時間のに相当するパルス幅
の信号が印加される。ソース側トランジスタ１０１がタ
ーンオンされている間、シンク側トランジスタ１０２は
ターンオフ状態である。その結果、第１の電源ＶＤＤが
ソース側トランジスタ１０１を経由して負荷１１１に印
加される。

【０００８】ソース側トランジスタ１０１のゲート電極
に印加されているハイレベルのパルス幅信号がローレベ
ルになりソース側トランジスタ１０１がターンオフする
時、ハイレベルのシンク側制御信号ＣＮＬがシンク側ト
ランジスタ駆動制御回路１０４に印加され、シンク側ト
ランジスタ駆動制御回路１０４はシンク側トランジスタ
１０２を所定の時間ターンオンする。その結果、第１の
電源ＶＤＤは負荷１１１には供給されなくなる。また、
シンク側トランジスタ１０２のターンオンにより、ソー
ス側トランジスタ１０１のドレイン電極（またはソース
電極）およびブートストラップコンデンサ１０６が第２
の電源ＶＳＳに接続される。第２の電源ＶＳＳはこの例
では大地電位にあるから、ブートストラップコンデンサ
１０６に充電された電荷およびソース側トランジスタ１
０１に蓄積された電荷は大地に放電される。シンク側ト
ランジスタ１０２は、ブートストラップコンデンサ１０
６の蓄積電荷の放電およびソース側トランジスタ１０１
の蓄積電荷の放電が可能な時間だけターンオンされた
後、ターンオフする。これにより、ブートストラップコ
ンデンサ１０６は再び充電を開始する。ブートストラッ
プコンデンサ１０６の蓄積電荷を放電して次のターンオ
ン動作に備える動作を「リフレッシュ動作」という。

【０００９】リフレッシュ動作の後、ブートストラップ
コンデンサ１０６が所定の電荷が蓄積されると、ソース
側トランジスタ１０１がターンオン可能となる。ソース
側トランジスタ１０１のターンオン動作・その後のター
ンオフ動作、そして、ソース側トランジスタ駆動制御回
路１０３によるリフレッシュ動作は、ソース側制御信号
ＣＮＨおよびシンク側制御信号ＣＮＬが印加される周期
で規定された、ＰＷＭ周期ごとに継続して行われる。

【００１０】負荷１１１はＰＷＭ周期ごとにソース側制
御信号ＣＮＨで規定されたパルス幅だけターンオンされ
たソース側トランジスタ１０１を経由して印加された第
１の電源ＶＤＤからの電力に応じて動作する。

【００１１】上述したパルス幅変調方式負荷駆動回路に
おいては、ソース側トランジスタ１０１を所定のパルス
幅だけ動作させるため、ブートストラップ電圧ＶＢＳを
ソース側トランジスタ１０１を動作させるに充分な電位
に維持する一方、ソース側トランジスタ１０１が所定の
パルス幅だけターンオンした後、ソース側トランジスタ
１０１をターンオフさせて次のＰＷＭ周期で再びソース
側トランジスタ１０１をターンオンさせるため、ブート
ストラップコンデンサ１０６の電位を第２の電源ＶＳＳ
に放電させなければならない。このリフレッシュ動作の
とき、ソース側トランジスタ１０１に蓄積された電荷も
第２の電源ＶＳＳに放電する。

【００１２】

【発明が解決しようとする課題】ブートストラップコン
デンサ１０６に蓄積された電荷の放出には、ブートスト
ラップコンデンサ１０６の静電容量の大きさと蓄積され
ている電荷の量で規定された放電時間が必要であるが、
蓄積電荷の放電には時間がかかる。特に、負荷１１１の
容量が大きくてソース側トランジスタ１０１も電力用ト
ランジスタなど大容量のトランジスタの場合、ブートス
トラップコンデンサ１０６に蓄積される電荷も大きくな
るから放電時間は長くなる。また、次のＰＷＭ周期にお
いてソース側トランジスタ１０１を動作させるためブー
トストラップコンデンサ１０６に電荷を蓄積するのにも
時間がかかる。その結果、ＰＷＭ周期が長くなるという
不利益がある。ＰＷＭ周期が長くなると、負荷１１１を
きめ細かく適切にパルス幅変調制御できなくなるという
場合が起こる。

【００１３】また、ブートストラップコンデンサ１０６
の特性のバラツキによって、ブートストラップコンデン
サ１０６の充電時間および放電時間がばらつくのでＰＷ
Ｍ周期がばらつき、上述したパルス幅変調方式負荷駆動
回路においては、不正確なＰＷＭ制御が行われる可能性
がある。

【００１４】さらに、上述したパルス幅変調方式負荷駆
動回路においては、ソース側トランジスタ駆動制御回路
１０３の消費電流のバラツキによってＰＷＭ周期毎のリ
フレッシュ動作ではブートストラップ電圧ＶＢＳを必要
な電圧に維持できないことが起こる。

【００１５】また、上述したパルス幅変調方式負荷駆動
回路においては、ＰＷＭ周期ごとにレベルシフト回路を
動作させるので、消費電力が大きくなるという不利益が
ある。

【００１６】上述したパルス幅変調方式負荷駆動回路に
おいては、負荷１１１がモータ等の誘導性負荷の場合
は、誘導電流による逆起電力の影響を排除するため、モ
ータの動作位相に関係なく、シンク側トランジスタ駆動
制御回路１０４を動作させてシンク側トランジスタ１０
２をターンオンするから、パルス幅変調方式負荷駆動回
路の効率が低下する。

【００１７】本発明は上述したブートストラップ型パル
ス幅変調方式負荷駆動回路を改善することを意図してお
り、特に、本発明の目的は、ＰＷＭ周期とは無関係にブ
ートストラップコンデンサのリフレッシュ動作を行い効
率的にスイッチング制御可能なブートストラップ型パル
ス幅変調方式負荷駆動回路を提供することにある。

【００１８】

【課題を解決するための手段】本発明によれば、第１の
電源と第２の電源との間に設けられ、直列接続された第
１のスイッチング素子および第２のスイッチング素子と
を有し、これら直列接続されたスイッチング素子の共通
接続点に負荷が接続される、スイッチング回路と、パル
ス幅変調制御信号に応答して、前記第１のスイッチング
素子をパルス幅変調制御する第１のスイッチング素子駆
動制御回路と、第１の電源の電圧を充電するコンデンサ
を有し、前記第１の電源電圧より高い電位にある前記第
１のスイッチング素子を動作させる電圧を前記第１のス
イッチング素子駆動制御回路に提供するつブートストラ
ップ回路と、リフレッシュ制御信号に応答して前記第２
のスイッチング素子をターンオンして前記ブートストラ
ップ回路に蓄積された電荷を前記第２の電源に放電する
第２のスイッチング素子駆動制御回路と、前記ブートス
トラップ回路が提供される電圧のレベルを検出する電圧
検出回路と、該電圧検出回路によるレベル検出結果が所
定レベル以下のとき、前記第２スイッチング素子をター
ンオンする内部リフレッシュ信号を生成するリフレッシ
ュ動作回路と、前記パルス幅変調制御信号を前記第１ス
イッチング素子の制御電極の電位に対してレベルシフト
して前記第１のスイッチング素子駆動制御回路に供給す
る第１のレベルシフト回路と、前記電圧検出回路による
レベル検出結果を前記制御電源電圧に対してレベルシフ
トして前記リフレッシュ動作回路に供給する第２レベル
シフト回路とを有し、前記第２のスイッチング素子駆動
制御回路は、前記パルス幅変調制御信号および前記内部
リフレッシュ信号に基づいて前記第２スイッチング素子
の駆動して前記ブートストラップ回路の蓄積電荷を放電
させるパルス幅変調方式負荷駆動回路が提供される。

【００１９】好ましくは、前記リフレッシュ動作回路
は、前記リフレッシュ信号におけるオン制御期間を含み
且つ該オン制御期間よりも長いオフ制御期間を持つ第２
リフレッシュ信号を生成し、前記第１のスイッチング素
子駆動制御回路は、前記第１の制御信号及び前記第２リ
フレッシュ信号に基づいて、前記第１スイッチング素子
のオン・オフ制御を行う。

【００２０】

【作用】電圧検出回路により第１のトランジスタ素子駆
動制御回路の駆動電圧、換言すれば、ブートストラップ
回路の電圧を検出する。し、リフレッシュ動作回路にお
いて、該レベル検出結果に基づき、第２のスイッチング
素子の第１電極及び第２電極間を一定期間オン制御する
リフレッシュ信号を生成するようにし、第１スイッチン
グ素子の第１電極及び第２電極間のオン及びオフ制御
は、第１駆動回路により第１パルス幅変調信号に基づい
て行い、また、第２スイッチング素子の第１電極及び第
２電極間のオン及びオフ制御は、第２駆動回路により第
２パルス幅変調信号及びリフレッシュ信号に基づいて行
う。これにより、ブートストラップ回路のコンデンサの
リフレッシュ動作を、ＰＷＭ周期と関係なく、第１駆動
回路の駆動電圧レベルの検出結果に基づくリフレッシュ
信号によって行うので、ＰＷＭ周期毎に第２スイッチン
グ素子をオン制御する必要がなくなり、負荷への電源供
給を制御する第１スイッチング素子におけるオンデュー
ティへの制限も解消され、効率的なスイッチング制御が
可能となる。

【００２１】また、本発明のパルス幅変調方式負荷駆動
回路は、リフレッシュ動作回路において、リフレッシュ
信号におけるオン制御期間を含み且つ該オン制御期間よ
りも長いオフ制御期間を持つ第２リフレッシュ信号を生
成し、第１スイッチング素子の第１電極及び第２電極間
のオン及びオフ制御を、第１駆動回路により第１パルス
幅変調信号及び第２リフレッシュ信号に基づいて行う。
これにより、ブートストラップ回路のコンデンサのリフ
レッシュ動作期間中、第１スイッチング素子の第１電極
及び第２電極間をオフ制御して第１電源及び第２電源間
の短絡を防止する。しかも、第１スイッチング素子のオ
フ制御と第２スイッチング素子のオン制御との間に、デ
ッドタイムを設けているので、第１電源及び第２電源間
の短絡を確実に防止できる。

【００２２】

【発明の実施の形態】本発明のパルス幅変調方式負荷駆
動回路の実施の形態について添付図面を参照して述べ
る。図１は本発明の実施の形態としてのブートストラッ
プ型パルス幅変調方式負荷駆動回路の構成図である。図
１に図解したパルス幅変調方式負荷駆動回路は、図５に
図解したパルス幅変調方式負荷駆動回路に類似してい
る。すなわち、図１に図解したパルス幅変調方式負荷駆
動回路は、第１の電源ＶＤＤと第２の電源ＶＳＳとの間
に直列接続されたソース側トランジスタ１０１およびシ
ンク側トランジスタ１０２とを有し、これらのトランジ
スタの接続点に負荷１１１が接続されている。ソース側
トランジスタ１０１およびシンク側トランジスタ１０２
にはそれぞれ、逆流防止及び保護用ダイオードＤがソー
スとドレインの間に接続されている。ソース側トランジ
スタ１０１およびシンク側トランジスタ１０２は、負荷
１１１に電力を供給するから、負荷１１１の容量に応じ
てこれらトランジスタの容量が規定され、通常のトラン
ジスタまたは電力用ＭＯＳＦＥＴまたはＩＧＢＴで実現
される。また、負荷１１１に応じて、第１の電源ＶＤＤ
の容量と電圧が規定される。第２の電源ＶＳＳは本実施
の形態においては大地電圧である。

【００２３】ブートストラップ型パルス幅変調方式負荷
駆動回路はさらに、ソース側制御信号ＣＮＨに応じてソ
ース側トランジスタ１０１をパルス幅変調方式で駆動制
御するソース側トランジスタ駆動制御回路１０３と、シ
ンク側制御信号ＣＮＬに応じてシンク側トランジスタ１
０２の動作を制御するシンク側トランジスタ駆動制御回
路１０４を有する。ソース側トランジスタ駆動制御回路
１０３の出力はソース側トランジスタ１０１のゲート電
極に接続され、ソース側トランジスタ１０１を駆動する
ためスイッチング素子、たとえば、トランジスタまたは
ゲート回路を有する。同様に、シンク側トランジスタ駆
動制御回路１０４の出力はシンク側トランジスタ１０２
のゲート電極に接続され、シンク側トランジスタ１０２
を駆動するためスイッチング素子、たとえば、トランジ
スタまたはゲート回路を有する。

【００２４】ブートストラップ型パルス幅変調方式負荷
駆動回路はさらに、ブートストラップダイオード１０５
およびブートストラップコンデンサ１０６からなるブー
トストラップ回路（レベルシフト回路）を有する。ブー
トストラップ回路は、第２の電源ＶＳＳ（大地電圧）よ
りも高い電位にあるソース側トランジスタ１０１を動作
させるため、ソース側トランジスタ１０１のソース電極
とゲート電極との間の電位を所定の値にする。そのた
め、制御電源電圧ＶＣＮをブートストラップダイオード
１０５を介してブートストラップコンデンサ１０６に印
加してブートストラップコンデンサ１０６において充電
させている。ブートストラップコンデンサ１０６におい
て充電された電圧ＶＢＳをブートストラップ電圧とい
う。

【００２５】上述した回路の基本動作は上述した図５に
図解したパルス幅変調方式負荷駆動回路の動作と同様で
ある。すなわち、ブートストラップコンデンサ１０６に
充電されたブートストラップ電圧ＶＢＳがソース側トラ
ンジスタ駆動制御回路１０３に印加された状態で、パル
ス幅変調を規定するソース側制御信号ＣＮＨが印加され
るとソース側トランジスタ駆動制御回路１０３によって
ソース側トランジスタ１０１はターンオンされる。所定
のパルス幅に相当する時間だけソース側トランジスタ１
０１がターンオンさこれた後、ソース側トランジスタ１
０１はターンオフになる。このとき、シンク側制御信号
ＣＮＬがシンク側トランジスタ駆動制御回路１０４に印
加されてシンク側トランジスタ１０２がターンオンされ
て、ブートストラップ回路をリフレッシュする。しかし
ながら、図１に図解したパルス幅変調方式負荷駆動回路
において、ソース側制御信号ＣＮＨの印加に伴う動作は
図５に図解したパルス幅変調方式負荷駆動回路とは異な
る。換言すれば、図１に図解したブートストラップ型パ
ルス幅変調方式負荷駆動回路のリフレッシュ動作が異な
る。

【００２６】図１に図解したパルス幅変調方式負荷駆動
回路において、図５に図解したパルス幅変調方式負荷駆
動回路の回路構成との違いを下記に述べる。図１に図解
したパルス幅変調方式負荷駆動回路は上述した回路構成
の他にさらに、電圧検出回路１０９、第１のレベルシフ
ト回路１０７、第２のレベルシフト回路１０８、およ
び、リフレッシュ動作回路１１０を有する。図１に図解
したパルス幅変調方式負荷駆動回路においては、ソース
側制御信号ＣＮＨは、図５に図解したように直接ソース
側トランジスタ駆動制御回路１０３に印加されず、図１
においては、第１のレベルシフト回路１０７を介してソ
ース側トランジスタ駆動制御回路１０３に印加されてい
ることに留意されたい。

【００２７】電圧検出回路１０９は、ブートストラップ
コンデンサ１０６に充電され、ソース側トランジスタ駆
動制御回路１０３に印加されるブートストラップ電圧Ｖ
ＢＳが所定のレベルより高いか低いかを検出する。第２
のレベルシフト回路１０８は、電圧検出回路１０９にお
いて検出したブートストラップ電圧ＶＢＳが所定のレベ
ルより高いか低いかに応じてシンク側トランジスタ１０
２をターンオンさせてブートストラップコンデンサ１０
６の蓄積電荷を放出させる「リフレッシュ動作」を行う
か否かを決定してリフレッシュ動作が必要なとき、内部
リフレッシュ信号ＲＥＦＲＥＳＨを発生し、その内部リ
フレッシュ信号ＲＥＦＲＥＳＨをリフレッシュ動作回路
１１０に印加してシンク側トランジスタ１０２をターン
オンさせる。リフレッシュ動作回路１１０は、第２のレ
ベルシフト回路１０８からの内部リフレッシュ信号ＲＥ
ＦＲＥＳＨに応じてシンク側トランジスタ駆動制御回路
１０４を介してシンク側トランジスタ１０２をターンオ
ンしてブートストラップコンデンサ１０６の蓄積電荷を
放出する。このように、図１に図解したパルス幅変調方
式負荷駆動回路においては、シンク側トランジスタ１０
２は、シンク側制御信号ＣＮＬによってターンオンされ
る他、第２のレベルシフト回路１０８の信号に応じてリ
フレッシュ動作回路１１０で発生した内部リフレッシュ
信号ＲＥＦＲＥＳＨによってもターンオンされて、ブー
トストラップコンデンサ１０６の蓄積電荷を放出でき
る。第１のレベルシフト回路１０７は、ソース側制御信
号ＣＮＨおよびリフレッシュ動作回路１１０からの内部
リフレッシュ信号ＲＥＦＲＥＳＨとの論理積（ＡＮＤ）
をとり、ＡＮＤ信号がハイレベルのとき、すなわち、ソ
ース側制御信号ＣＮＨがハイレベルで内部リフレッシュ
信号がハイレベルのとき、ソース側トランジスタ駆動制
御回路１０３に印加される信号をローレベルにして、ソ
ース側トランジスタ１０１をターンオンさせない。すな
わち、第１のレベルシフト回路１０７はソース側制御信
号ＣＮＨがハイレベルであっても、内部リフレッシュ信
号ＲＥＦＲＥＳＨがハイレベルのときは、すなわち、リ
フレッシュ動作のときは、ソース側トランジスタ１０１
をターンオンさせないようにしている。もちろん、第２
のレベルシフト回路１０８において内部リフレッシュ信
号ＲＥＦＲＥＳＨが発生されない状態のときは、ソース
側トランジスタ１０１はソース側制御信号ＣＮＨに応答
してターンオンされる。

【００２８】すなわち、図１に図解したパルス幅変調方
式負荷駆動回路においては、電圧検出回路１０９がブー
トストラップ電圧ＶＢＳが所定レベル以下になったこと
を検出し、第２のレベルシフト回路１０８がその検出に
応答して内部リフレッシュ信号ＲＥＦＲＥＳＨをリフレ
ッシュ動作回路１１０に出力する。リフレッシュ動作回
路１１０は、電圧検出回路１０９の検出信号に基づいて
シンク側トランジスタ１０２をリフレッシュ期間ターン
オンしてブートストラップコンデンサ１０６の蓄積電荷
を第２の電源ＶＳＳに放電して、ブートストラップコン
デンサ１０６をリフレッシュする。ソース側制御信号Ｃ
ＮＨがハイレベルのときでも、内部リフレッシュ信号Ｒ
ＥＦＲＥＳＨがハイレベルのときは、ソース側トランジ
スタ駆動制御回路１０３はソース側トランジスタ１０１
をターンオンさせない。

【００２９】また本実施の形態においては、電圧検出回
路１０９によりブートストラップ電圧ＶＢＳのレベルを
検出し、この検出信号に応じてリフレッシュ動作回路１
１０においてシンク側トランジスタ１０２を一定期間だ
けターンオン制御する内部リフレッシュ信号ＲＥＦＲＥ
ＳＨを生成してシンク側トランジスタ１０２のオン／オ
フ制御をシンク側制御信号ＣＮＬおよび内部リフレッシ
ュ信号ＲＥＦＲＥＳＨに基づいてシンク側トランジスタ
駆動制御回路１０４によって行うので、ブートストラッ
プコンデンサ１０６のリフレッシュ動作を、ＰＷＭ周期
と関係なく、ブートストラップ電圧ＶＢＳのレベル検出
結果に基づいて行う。その結果、図５を参照して述べた
従来のように、リフレッシュ動作のために、ＰＷＭ周期
毎にシンク側トランジスタ１０２をターンオン制御する
必要がなくなる。したがって、負荷１１１への電源供給
を制御するソース側トランジスタ１０１におけるオンデ
ューティへの制限も解消され、効率的なスイッチング制
御が可能となる。

【００３０】図２〜図４（ａ）〜（ｄ）を参照し図１に
図解したパルス幅変調方式負荷駆動回路の詳細回路構成
とその動作を述べる。図２は、電圧検出回路１０９、第
２のレベルシフト回路１０８、第１のレベルシフト回路
１０７、ソース側トランジスタ駆動制御回路１０３およ
びシンク側トランジスタ駆動制御回路１０４の詳細回路
構成例を示している。図３はリフレッシュ動作回路１１
０の詳細回路構成例を示している。図４（ａ）〜（ｄ）
はこれらの回路の動作を示す信号の波形図である。

【００３１】電圧検出回路１０９ 図２に図解した電圧検出回路１０９は、ツェナーダイオ
ードＺＤ１、抵抗Ｒ５，Ｒ６，Ｒ７及びＲ８、コンパレ
ータＣＭＰで構成されている。ツェナーダイオードＺＤ
１及び抵抗Ｒ５の直列接続の接続点、すなわち、ツェナ
ーダイオードＺＤ１のカソード電極及び抵抗Ｒ５の一端
の接続点をコンパレータＣＭＰの反転（−）入力端子に
接続して、ツェナーダイオードＺＤ１におけるツェナー
電圧をリファレンス電圧としている。また、抵抗Ｒ６及
びＲ７の直列接続をブートストラップコンデンサ１０６
と並列に接続し、抵抗Ｒ６及び抵抗Ｒ７の接続点をコン
パレータＣＭＰの非反転（＋）入力端子に接続して、ブ
ートストラップ電圧ＶＢＳを抵抗Ｒ６及び抵抗Ｒ７によ
って分圧した電位を上記リファレンス電圧と比較する。
電圧検出回路１０９は、コンパレータＣＭＰの出力端子
及び（＋）入力端子間に負帰還抵抗Ｒ８を接続して、い
わゆるヒステリシス・コンパレータ（シュミット回路）
の構成である。コンパレータＣＭＰは、ブートストラッ
プ電圧ＶＢＳがリファレンス電圧よりも低い電圧となっ
た時にコンパレータＣＭＰの出力は−側飽和出力電圧と
なり、逆に、ブートストラップコンデンサ１０６のリフ
レッシュ動作によってブートストラップ電圧ＶＢＳが上
昇してリファレンス電圧よりも高い電圧となった時にコ
ンパレータＣＭＰの出力は＋側飽和出力電圧となる。図
４（ａ）にブートストラップ電圧ＶＢＳの信号波形を示
す。

【００３２】第２のレベルシフト回路１０８ 第２のレベルシフト回路１０８は、図２に図解したよう
に、ｐチャネルＭＯＳトランジスタＭＦ２によるレベル
シフト回路であり、ブートストラップコンデンサ１０６
の両端電圧、すなわち、ブートストラップ電圧ＶＢＳを
監視した電圧検出回路１０９の出力を、制御電源電圧Ｖ
ＣＮおよび第２の電源ＶＳＳを基準とする信号にレベル
シフトする。すなわち、第２のレベルシフト回路１０８
は、電圧検出回路１０９の出力を制御電源電圧ＶＣＮに
対してレベルシフトしてリフレッシュ動作回路１１０に
供給する。より詳細に述べると、第２のレベルシフト回
路１０８は、電圧検出回路１０９の出力信号を入力して
ブートストラップコンデンサ１０６の両端のブートスト
ラップ電圧ＶＢＳで駆動されるドライバＤＲ６と、ドラ
イバＤＲ６の出力でオン／オフ制御されるｐチャネルＭ
ＯＳトランジスタＭＦ２と、一端がｐチャネルＭＯＳト
ランジスタＭＦ２のソース電極に接続される抵抗Ｒ３
と、一端が抵抗Ｒ３の他端に接続され他端が第２の電源
ＶＳＳに接続されている抵抗Ｒ４と、アノード電極が抵
抗Ｒ３および抵抗Ｒ４の接続点に接続されカソード電極
が制御電源ＶＣＮに接続されているダイオードＤ２と、
抵抗Ｒ３及び抵抗Ｒ４の接続点の信号を入力とし制御電
源電圧ＶＣＮおよび第２の電源ＶＳＳ間の電圧で駆動さ
れるドライバＤＲ５とを備えている。ｐチャネルＭＯＳ
トランジスタＭＦ２は、電圧検出回路１０９のコンパレ
ータＣＭＰの出力レベルによりオン／オフ制御されるの
で、第２レベルシフト回路１０８によってレベルシフト
された電圧レベル検出信号は、図４（ｂ）に示すような
パルス信号となる。

【００３３】リフレッシュ動作回路１１０ リフレッシュ動作回路１１０は、電圧検出回路１０９の
検出信号（図２中、入力端子Ａの信号）に基づいてシン
ク側トランジスタ１０２を一定期間オン制御する第１の
リフレッシュ信号ＲＦ１（出力端子Ｂの信号、すなわ
ち、内部リフレッシュ信号ＲＥＦＲＥＳＨ）と、該第１
のリフレッシュ信号（内部リフレッシュ信号）における
オン制御期間を含み且つ該オン制御期間よりも長いオフ
制御期間を持ち、該オフ制御期間だけソース側トランジ
スタ１０１をオフ制御する第２リフレッシュ信号ＲＦ２
（出力端子Ｃの信号）とを生成する。

【００３４】図３はリフレッシュ動作回路１１０の詳細
回路の一例を示す回路構成図である。図３に図解したリ
フレッシュ動作回路１１０は、リフレッシュ時間設定回
路１１０Ａと、デッドタイム設定回路１１０Ｂとからな
る。リフレッシュ時間設定回路１１０Ａは、ソース側制
御信号ＣＮＨをクロックＣＬＫに同期してラッチする２
個のＤ型フリップ・フロップ１１０１，１１０２と、シ
ンク側制御信号ＣＮＬをクロックＣＬＫに同期してラッ
チする２個のＤ型フリップ・フロップ１１０３，１１０
４とを有する。リフレッシュ時間設定回路１１０Ａはさ
らに、ＡＮＤゲート１１０５と、６個連続しているＤ型
フリップ・フロップ１１０６〜１１１１と、ＮＯＲゲー
ト１１１２と、Ｄ型フリップ・フロップ１１１３とを有
する。リフレッシュ時間設定回路１１０Ａはまた、第２
のレベルシフト回路１０８のレベルシフト信号をクロッ
クＣＬＫに同期してラッチする３個連続しているＤ型フ
リップ・フロップ１１１４〜１１１６と、ＮＡＮＤゲー
ト１１１７とを有する。リフレッシュ時間設定回路１１
０Ａはさらに、ＮＡＮＤゲート１１１８とＮＯＲゲート
１１１９とを有する。６個連続して直列接続されている
Ｄ型フリップ・フロップ１１０６〜１１１１と、ＮＯＲ
ゲート１１１２と、Ｄ型フリップ・フロップ１１１３と
は、クロックＣＬＫを基準時間として計数して時間を測
定するカウンタとして機能する。ＮＡＮＤゲート１１１
８は、ソース側制御信号ＣＮＨをラッチしたＤ型フリッ
プ・フロップ１１０１〜１１０２のラッチ出力と、Ｄ型
フリップ・フロップ１１１３の反転出力とのＮＡＮＤ演
算を行う。ＮＯＲゲート１１１９は、シンク側制御信号
ＣＮＬをラッチしたＤ型フリップ・フロップ１１０３〜
１１０４のラッチ出力と、Ｄ型フリップ・フロップ１１
１３の正極出力とのＮＯＲ演算を行う。

【００３５】デッドタイム設定回路１１０Ｂは、ＮＡＮ
Ｄゲート１１２１と、５個連続して直列接続されている
Ｄ型フリップ・フロップ１１２２〜１１２６、ＮＡＮＤ
ゲート１１２７、および、Ｄ型フリップ・フロップ１１
２８を有する。また、デッドタイム設定回路１１０Ｂ
は、ＮＡＮＤゲート１１３１と、５個連続して直列接続
されているＤ型フリップ・フロップ１１３２〜１１３
６、ＮＡＮＤゲート１１３７、および、Ｄ型フリップ・
フロップ１１３８を有する。これらの回路は、図４
（ｄ）に図解したように、デッドタイム２の時間を遅延
する。さらに、デッドタイム設定回路１１０Ｂは、ＮＡ
ＮＤゲート１１２９、１１３９を有する。ＮＡＮＤゲー
ト１１２１と、５個連続して直列接続されているＤ型フ
リップ・フロップ１１２２〜１１２６、ＮＡＮＤゲート
１１２７と、Ｄ型フリップ・フロップ１１２８からなる
回路は、ＮＡＮＤゲート１１１８から出力されるソース
側制御信号ＣＮＨに基づく第１のリフレッシュ信号を図
４（ｄ）に図解したように、デッドタイム１の時間だけ
遅延する。ＮＡＮＤゲート１１３１と、５個連続して直
列接続されているＤ型フリップ・フロップ１１３２〜１
１３６、ＮＡＮＤゲート１１３７と、Ｄ型フリップ・フ
ロップ１１３８からなる回路は、ＮＡＮＤゲート１１１
９から出力されるシンク側制御信号ＣＮＬに基づく第２
のリフレッシュ信号を図４（ｄ）に図解したように、デ
ッドタイム２の時間だけ遅延する。図３に図解した例で
は、第１のリフレッシュ信号および第２のリフレッシュ
信号はともに、パルス幅が約３．８２［μｓ］である。

【００３６】リフレッシュ動作回路１１０において得ら
れる第１のリフレッシュ信号および第２のリフレッシュ
信号を図４（ｃ）及び（ｄ）に示す。第１のリフレッシ
ュ信号は、図４（ｃ）の正パルスのパルス幅の期間（リ
フレッシュ期間）、シンク側トランジスタ１０２をオン
制御して、ブートストラップコンデンサ１０６をリフレ
ッシュする。第２のリフレッシュ信号は、図４（ｄ）に
示すように、第１のリフレッシュ信号によるリフレッシ
ュ期間の前後にデッドタイムを付加した負パルスの期間
に、シンク側トランジスタ１０２をオフ制御して、ブー
トストラップコンデンサ１０６のリフレッシュ動作期間
中に第１の電源ＶＤＤおよび第２の電源ＶＳＳとの間が
短絡されるのを防止する。

【００３７】ソース側トランジスタ１０１のオフ制御期
間とシンク側トランジスタ１０２のオン制御期間との間
にデッドタイムを設けたことにより、第１の電源ＶＤＤ
と第２の電源ＶＳＳとの間が短絡されるのを確実に防止
できる。

【００３８】第１のレベルシフト回路１０７ 第１のレベルシフト回路１０７は、図２に図解したよう
に、ソース側制御信号（第１パルス幅変調信号）ＣＮＨ
および第２リフレッシュ信号について、２入力論理積ゲ
ートＡＤ１により論理積をとった結果の信号を、ソース
側トランジスタ１０１のソース電極の電位に対してレベ
ルシフトし、ソース側トランジスタ駆動制御回路１０３
に供給する。第１のレベルシフト回路１０７は、２入力
論理積ゲートＡＤ１の出力を入力とし、制御電源ＶＣＮ
および第２の電源ＶＳＳと間の電圧で駆動されるドライ
バＤＲ４と、ドライバＤＲ４の出力でオン／オフ制御さ
れるｎチャネルＭＯＳトランジスタＭＦ１、一端がｎチ
ャネルＭＯＳトランジスタＭＦ１のドレイン電極に接続
される抵抗Ｒ２と、一端が抵抗Ｒ２の他端に、他端が第
１の電源ＶＤＤにそれぞれ接続される抵抗Ｒ１、カソー
ド電極が抵抗Ｒ１及び抵抗Ｒ２の接続点に、アノード電
極がソース側トランジスタのソース電極側にそれぞれ接
続されるダイオードＤ１と、抵抗Ｒ１及び抵抗Ｒ２の接
続点の信号を入力とし、ブートストラップコンデンサ１
０６の両端のブートストラップ電圧ＶＢＳで駆動される
ドライバＤＲ３とを備えている。

【００３９】第１のレベルシフト回路１０７は、ｎチャ
ネルＭＯＳトランジスタＭＦ１によるレベルシフト回路
の構成であり、制御電源電圧ＶＣＮおよび第２電源ＶＳ
Ｓを基準とする回路信号である２入力論理積ゲートＡＤ
１の出力を、ブートストラップコンデンサ１０６の両端
ブートストラップ電圧ＶＢＳで駆動される回路信号にレ
ベルシフトする。

【００４０】ソース側トランジスタ駆動制御回路１０３ ソース側トランジスタ駆動制御回路１０３は、図２に示
すように、ドライバＤＲ１で実現され、レベルシフトさ
れたソース側制御信号ＣＮＨ及び第２リフレッシュ信号
について論理積（ＡＮＤ）をとった信号を入力して、出
力をソース側トランジスタ１０１のゲート電極に供給す
る。ソース側トランジスタ駆動制御回路１０３の駆動用
電源は、ブートストラップ回路のブートストラップコン
デンサ１０６の両端のブートストラップ電圧ＶＢＳであ
る。ソース側制御信号ＣＮＨは、図示しないＰＷＭ制御
回路で生成されるパルス幅変調信号であり、ソース側ト
ランジスタ１０１のオン／オフ制御は、第２リフレッシ
ュ信号によるオフ制御の他は、ソース側制御信号ＣＮＨ
のデューティ比に従って行なわれ、負荷１１１へ第１の
電源ＶＤＤの供給を制御する。

【００４１】シンク側トランジスタ駆動制御回路１０４ シンク側トランジスタ駆動制御回路１０４は、図２に示
すように、ドライバＤＲ２で実現され、シンク側制御信
号ＣＮＬ及びリフレッシュ信号について２入力論理和ゲ
ートＯＲ１により論理和をとった信号を入力して、出力
をシンク側トランジスタ１０２のゲート電極に供給す
る。シンク側トランジスタ駆動制御回路１０４の駆動電
源は、制御電源電圧ＶＣＮである。シンク側トランジス
タ１０２は、例えば負荷１１１がモータ等の誘導性負荷
である場合のシンク電流を第２の電源ＶＳＳ側に流すた
めに設けられている。シンク側制御信号ＣＮＬは、図示
しないＰＷＭ制御回路で生成され、シンク側トランジス
タ１０２のオン／オフを制御する。シンク側制御信号Ｃ
ＮＬは、ソース側制御信号ＣＮＨのパルスの立ち下がり
時にパルスの立ち上がりを持つ。

【００４２】上記実施例において、リフレッシュ動作回
路１１０において、リフレッシュ信号におけるオン制御
期間を含み且つ該オン制御期間よりも長いオフ制御期間
を持ち、該オフ制御期間だけソース側トランジスタ１０
１をオフ制御する第２リフレッシュ信号を生成し、ソー
ス側トランジスタ１０１のオン／オフ制御をソース側ト
ランジスタ駆動制御回路１０３でソース側制御信号ＣＮ
Ｈおよび第２のリフレッシュ信号に基づいて行うので、
ブートストラップコンデンサ１０６のリフレッシュ動作
期間中、ソース側トランジスタ１０１をオフ制御して第
１の電源ＶＤＤと第２の電源ＶＳＳとの間が短絡される
ことを防止できる。しかも、リフレッシュ動作における
ソース側トランジスタ１０１のオフ制御とシンク側トラ
ンジスタ１０２のオン制御との間に、デッドタイムを設
けているので、第１の電源ＶＤＤと第２の電源ＶＳＳと
の間の短絡を確実に防止できる。

【００４３】

【発明の効果】以上説明したように、本発明のパルス幅
変調方式負荷駆動回路によれば、ＰＷＭ周期とは無関係
にブートストラップコンデンサのリフレッシュ動作を行
い負荷への電源供給を制御するスイッチング素子におけ
るリフレッシュ動作に伴うオンデューティの制限を解消
された。その結果、本発明のパルス幅変調方式負荷駆動
回路によれば、効率的なスイッチング制御を行うことが
できる。

【図面の簡単な説明】

【図１】図１は本発明の実施の形態の回路構成図であ
る。

【図２】図２は、図１に図解したパルス幅変調方式負荷
駆動回路の実施例の回路構成図であり、特に、電圧検出
回路、第１および第２のレベルシフト回路、ソース側ト
ランジスタ駆動制御回路およびシンク側トランジスタ駆
動制御回路の詳細回路構成例を示した図である。

【図３】図３は図１に図解したパルス幅変調方式負荷駆
動回路のうち、リフレッシュ動作回路１１０の詳細回路
構成例を示した図である。

【図４】図４（ａ）〜図４（ｄ）は図２〜図３における
各信号の電圧波形を示すタイミングチャートであって、
図４（ａ）はブートストラップ電圧ＶＢＳ、図４（ｂ）
はレベルシフトされた電圧レベル検出信号、図４（ｃ）
はリフレッシュ信号、図４（ｄ）は第２リフレッシュ信
号である。

【図５】図５は従来のブートストラップ型パルス幅変調
方式負荷駆動回路の構成図である。

【符号の説明】

１０１…ソース側トランジスタ（第１スイッチング素
子）、 １０２…シンク側トランジスタ（第２スイッチング素
子）、 １０３…ソース側トランジスタ駆動制御回路（第１駆動
制御回路）、 １０４…シンク側トランジスタ駆動制御回路（第２駆動
制御回路）、 １０５…ブートストラップダイオード、 １０６…ブートストラップコンデンサ、 １０７…第１のレベルシフト回路、 １０８…第２のレベルシフト回路、 １０９…電圧検出回路、 １１０…リフレッシュ動作回路、 １１１…負荷、 ＶＤＤ…第１の電源 ＶＳＳ…第２の電源（大地電位） ＶＣＮ…制御電源電圧 ＶＢＳ…ブートストラップ電圧 ＣＮＨ…ソース側制御信号（第１パルス幅変調信号）、 ＣＮＬ…シンク側制御信号（第２パルス幅変調信号）、 ＺＤ１…ツェナーダイオード、 Ｒ１〜Ｒ８・・抵抗素子 ＣＭＰ…コンパレータ、 Ｄ１，Ｄ２…ダイオード、 ＤＲ１〜ＤＲ６…ドライバ、 ＭＦ１…ｎチャネルＭＯＳトランジスタ、 ＭＦ２…ｐチャネルＭＯＳトランジスタ、 ＦＦ１〜ＦＦ１１…Ｄ型フリップフロップ、 ＮＯＲ１〜ＮＯＲ３…２入力否定論理和ゲート、 ＡＤ１…２入力論理積ゲート、 ＯＲ１…２入力論理和ゲート。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年７月１５日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１の電源と第２の電源との間に設けら
   れ、直列接続された第１のスイッチング素子および第２
   のスイッチング素子とを有し、これら直列接続されたス
   イッチング素子の共通接続点に負荷が接続される、スイ
   ッチング回路と、 パルス幅変調制御信号に応答して、前記第１のスイッチ
   ング素子をパルス幅変調制御する第１のスイッチング素
   子駆動制御回路と、 第１の電源の電圧を充電するコンデンサを有し、前記第
   １の電源電圧より高い電位にある前記第１のスイッチン
   グ素子を動作させる電圧を前記第１のスイッチング素子
   駆動制御回路に提供するつブートストラップ回路と、 リフレッシュ制御信号に応答して前記第２のスイッチン
   グ素子をターンオンして前記ブートストラップ回路に蓄
   積された電荷を前記第２の電源に放電する第２のスイッ
   チング素子駆動制御回路と、 前記ブートストラップ回路が提供される電圧のレベルを
   検出する電圧検出回路と、 該電圧検出回路によるレベル検出結果が所定レベル以下
   のとき、前記第２スイッチング素子をターンオンする内
   部リフレッシュ信号を生成するリフレッシュ動作回路
   と、 前記パルス幅変調制御信号を前記第１スイッチング素子
   の制御電極の電位に対してレベルシフトして前記第１の
   スイッチング素子駆動制御回路に供給する第１のレベル
   シフト回路と、 前記電圧検出回路によるレベル検出結果を前記制御電源
   電圧に対してレベルシフトして前記リフレッシュ動作回
   路に供給する第２レベルシフト回路とを有し、 前記第２のスイッチング素子駆動制御回路は、前記パル
   ス幅変調制御信号および前記内部リフレッシュ信号に基
   づいて前記第２スイッチング素子の駆動して前記ブート
   ストラップ回路の蓄積電荷を放電させるパルス幅変調方
   式負荷駆動回路。
2. 【請求項２】前記リフレッシュ動作回路は、前記リフレ
   ッシュ信号におけるオン制御期間を含み且つ該オン制御
   期間よりも長いオフ制御期間を持つ第２リフレッシュ信
   号を生成し、 前記第１のスイッチング素子駆動制御回路は、前記第１
   の制御信号及び前記第２リフレッシュ信号に基づいて、
   前記第１スイッチング素子のオン・オフ制御を行う請求
   項１記載のパルス幅変調方式負荷駆動回路。