JPH0335319A

JPH0335319A - 加算回路

Info

Publication number: JPH0335319A
Application number: JP1170267A
Authority: JP
Inventors: Kazuyuki Ishikawa; 和幸石川; Yukihiko Shimazu; 之彦島津; Tomoaki Fujiyama; 藤山　等章
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-06-30
Filing date: 1989-06-30
Publication date: 1991-02-15
Anticipated expiration: 2014-12-20
Also published as: JP2992588B2; US5140546A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、連続する複数桁の全加算器をブロック化し
た加算回路に関し、特に桁上げ信号伝播回路としてキャ
リ・ルック・アヘッド回路付きのマンチェスタ・キャリ
・チェーン回路を備えた加算回路に関する。

〔従来の技術〕

従来の全加算器及びマンチェスタ・キャリ・チェーン回
路は例えばＮｅ１ｌ　Ｉｌ、Ｅ、Ｗｅｓｔｅ、　Ｋａｎ
＋ｒａｎ　ＥｓｈｒａｇｈｉａｎによるｒＰＲＩＮｃＩ
ＰＬＥｓ　ＯＦ　ＣＭＯ５ＶＬＳＩ　ＤＥＳＩＧＮＪ　
ＡＤＤＩＳＯＮＷＥＳＬＥＹ　ＰＵＢＬＩＳＨＩＮＧ社
刊ｐｐ３２４　、３２５に記載されている。第６図及び
第７図は前述した書籍に記載された従来の全加算器及び
マンチェスタ・キャリ・チェーン回路の構成を示す回路
図である。第６図において、ｉビット目の加数入力信号
Ａ、及び被加数入力信号Ｂ、はＮＡＮＤＡ路１ｍ及びＮ
０１）回路２１に夫々与えられる。ＮＡＮＤＡ路１）の
出力信号はＮＡＮＤ回路ｌ回路一端に与えられると共に
、インバータ３゜を介してキャリ生成信号Ｇ、として出
力される。ＮＯＲ回路２．の出力信号はインバータ３．
を介してＮＡＮＯ回路ｌ、の他端に与えられる。ＮＡＮ
Ｏ回路Ｌｂの出力信号はインバータ３．を介してキャリ
伝播信号Ｐ、として出力されると共に、エクスクル−シ
ブ（以下Ｅにという）　ＮＯＲ回路４の一端に与えられ
る。ＥｘＮＯＲ回路４の他端にはｉ−１ビット目の反転
桁上げ出力信号（以下キャリ信号という）Ｃｉ　−１が
与えられており、ＥｘＮＯＲ回路４の出力信号はｉビッ
ト目のサム出力信号Ｓ、として出力される。

第７図において、７は４ビツトのマンチェスタ・キャリ
・チェーン回路７を示しており、マンチェスタ・キャリ
・チェーン回路７はソースを電源に接続した５つのＰチ
ャネルトランジスタ（以下ＰｃｈＴＲという）５．、．
５．、−５．、、該ＰｃｈＴＲ５ａｏ。

５１・・・の各別のドレインにそのソースを接続した５
つのＮチャネルトランジスタ（以下ＮｃｈＴＲという）
６−０．６□”’６−４、該ＮｃｈＴＲ６ａｏ　＋　６
　ｍ＋　・”　６　ａ４のドレインにそのソースを各別
に接続し、そのドレインを接地した５つのＮｃｈＴＲ６
ｂｏ　＋　６　ｂ＋　・・・６　ｈａ、ＰｃｈＴＲ５−
ｏ〜５−ａとＮｃｈＴＲ６ｍ１）〜６１）３との中間の
ノードにそのゲートを、またＰｃｈＴＲ５□〜５、とＮ
ｃｈＴＲ６□〜６□との中間ノードにそのソースを接続
した４つのＮｃｈＴＲ６ｇ＋　＋　６９２　＋　６９：
ｌ　＋　６．、ａ及び４ビツト用のキャリ信号Ｃ４を出
力するインバータ３つから構成される。ＰｃｈＴＲ５−
ｏ　、５□・・・及びＮｃｈＴＲ６，。、６□・・・の
ゲートにはクロソク信号ＣＬＫが、ＮｃｈＴＲ６ｎｏの
ゲートには最初のキャリ信号Ｃ０が、ＮｃｈＴＲ６□、
６っ２・・・には各ビット毎のキャリ生成信号Ｇ、、Ｇ
、・・・が夫々与えられる。

またＮｃｈＴＲ６□、６．Ｊ□・・・のゲートには各ビ
ット毎のキャリ伝ｔ１　（８号Ｐ＋、Ｐｇ・・・が与え
られる。またＰｃｈＴＲ５ｎｏ及びＮｃｈＴＲ６ｇｏの
中間ノードとＰ　ｃ　ｈ　Ｔ　Ｒ５、及びＮｃｈＴＲ６
ａ＜の中間ノードとはＮｃｈＴＲ６ｔ＋を介して接続さ
れている。

そして４つのＮｃｈＴＲ６ｑ＋　〜６　＊ａ及びインバ
ータ３つを介して反転キャリ信号で７が伝播される。

また９はキャリ・ルック・アヘッド回路であり、該キャ
リ・ルック・アヘッド回路９は４ビツトを１ブロツクと
したブロソク毎に設けられ、ソースを電源に接続したＰ
ｃｈＴＲ５ｂ＋、ＮｃｈＴＲ６ｃｌ　＋　６　ｃｚ　＊
６　Ｃ３＋　　６　Ｃ４及びドレインを接地したＮｃｈ
ＴＲ６□を直列接続し、ＰｃｈＴＲＬ＋とＮｃｈＴＲ６
ｃｌとの中間ノードにインバータ３□を接続しでなるク
ロックドＡＮＤ回路８と前述したＮｃｈＴＲ６□とから
構成される。ＮｃｈＴＲ６□のゲートにはインバータ３
□の出力が与えられ、ＰｃｈＴＲ５ｂ＋及びＮｃｈＴＲ
６ａ＋のゲートにはクロソク信号ＣＬＫが与えられる。

またＮｃｈＴＲ６ｃｌ　＋　６ＣＺ＋　　６ｅ：ｌ＋　
　６Ｃ４のゲートには各ビット毎のキャリ伝播信号Ｐ＋
　、Ｐｚ、Ｐｆｆ＋　　Ｐａが各列に与えられる。

次にこのように構成された従来の加算回路の動作につい
て説明する。第１表は第６図に示す全加算器の真理値表
である。

第　　１　　表第１表からも明らかな如く、キャリ生成信号Ｇ。

は加数入力信号Ａ、及び被加数入力信号Ｂ、が共にｒｌ
ＪのときｒｌＪになる。またキャリ伝播信号Ｐ、は加数
入力信号Ａ、と被加数入力信号Ｂｔとの値が異なるとき
に「１」となる。

一方、第７図において、クロック信号ｃｕが「０」の場
合、ＰｃｈＴＲ５−ｏ〜５　□、同５１はオンし、Ｎｃ
ｈＴＲ６ｂ。〜６　ｂ４はとオフしているので、各ビソ
トの反転キャリ信号で７は電源からの電圧により夫々ｒ
ｌＪになり、キャリ信号Ｃ１は生成されない。

またクロソク信号ＣＬにが「１」になった場合にキャリ
生成信号Ｇ、がｒｌＪのとき、反転キャリ信号Ｃ１は「
０」となり、キャリ信号Ｃ８が生成される。このとき、
キャリ伝播信号Ｐ１がｒｌＪなら、キャリ伝播　（ｇ号
Ｐ、をゲート人力とするＮｃｈＴＲ６１ｉがオンし、（
ｉ　−１）ビット目の反転キャリ信号Ｃｔ−＋をｉビッ
ト目の反転キャリ信号Ｃ６として伝播する。この反転キ
ャリ信号τＥは、（ｉ＋１）ビット目の全加算器におい
て加数入力信号Ａ、。、及び被加数入力信号Ｂ、□と加
算され、それによりサム出力信号Ｓ　ｉ　＋　１が求め
られる。

一方、クロック信号ＣＬＫが「１」の場合にキャリ伝播
信号Ｐ、が全でｒｌＪのときは、キャリ・ルック・アヘ
ッド回路９のクロックドＡＮＤ回路８のインバータ３．
からの出力信号がｒｌＪとなり、ＮｃｈＴＲ６□がオン
し、マンチェスタ・キャリ・チェーン回路７の最初の反
転キャリ信号で７が４ビ・ノド目の反転キャリ信号で７
として直接伝播される。

〔発明が解決しようとする課題〕

ここで第７図に示す回路のキャリ信号の最も伝播時間が
長い最大遅延経路について考える。

まずキャリ信号Ｃ０、キャリ伝播信号Ｐ１〜Ｐ４がｒｌ
Ｊのときは、最初の反転キャリ信号で７が４段のＮｃｈ
ＴＲ６９１〜６，４を介して反転キャリ信号で７として
伝播されるが、このときはキャリ・ルック・アヘッド回
路９によりＮｃｈＴＲ６゜がオンし、こちらからも１段
のＮｃｈＴＲ６□を介して伝播されるため、最大遅延経
路とはならない。

しかし、キャリ生成信号Ｇ１及びキャリ伝播信号Ｐ２〜
Ｐ４が「１」のときは、反転キャリ信号τ７が３段のＮ
ｃｈＴＲ６□〜６□を介して伝播されるため、この場合
がマンチェスタ・キャリ・チェーン回路７の最大遅延経
路となる。

次に第７図に示す加算回路を複数段並べた場合のキャリ
信号の最大遅延経路について説明する。

第８図は３２ビツトの従来の加算回路の構成を示す回路
図であり、第７図に示す４ビソトのマンチェスタ・キャ
リ・チェーン回路を８個直列接続したものである。ここ
でｊはブロックを示し、６゜は下位からｊプロソク目の
キャリ・ルック・アヘッド回路９のＮｃｈＴＲ、Ｃムは
ｉビット目のキャリ信号、テフはｉビット目の反転キャ
リ信号である。

下位で生成されたキャリ信号が最上位のキャリ信号とし
て伝播される場合が、その間に介在するＮｃｈＴＲの数
が多く最大遅延経路となる。

第８図に示す構成の加算回路における最大遅延経路は、
ｌビット目で生成されたキャリ信号Ｃ１が３２ビツト目
のキャリ信号Ｃ３ｇとして伝播された場合となる。即ち
キャリ生成信号Ｇ１、キャリ伝播信号Ｐ２〜Ｐ、がｒｌ
Ｊの場合である。この場合反転キャリ信号Ｃ１は、３段
のＮｃｈＴＲ６ｑｚ〜６９４と１段のインバータ３１と
を介してキャリ信号Ｃ４として伝播され、次に４ビツト
おきにあるキャリ・ルック・アヘッド回路９．９・・・
の７段のＮｃｈＴＲ６゜〜６Ｌｌｌと、１４段のインバ
ータ３．．３．・・・とを介してキャリ信号Ｃ３□とし
て伝播される。従って最大遅延経路を通る場合、キャリ
信号Ｃ１は合計１０段のＮｃｈＴＲと１５段のインバー
タとを介して伝播される。

上記のような従来の加算回路では、下位桁のキャリ信号
が上位桁に直接伝播する場合、伝播開始桁より上位にあ
るキャリ・ルック・アヘッド回路のゲートを全て通過す
る必要があり、キャリ信号の伝播時間に多くの遅延が生
じ、演算の高速イ＾障害となっていた。

この発明は斯かる事情に鑑みなされたものであり、下位
桁のキャリ信号が上位桁に直接伝播する場合、伝播開始
桁より上位にあるキャリ・ルック・アヘッド回路のゲー
トを１つおきに通過させることによりキャリ信号の伝播
経路上での通過ゲート段数を減少させ、キャリ信号の伝
播時間の遅延を減少し、高速に加算演算できる加算回路
を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係る加算回路は、ブロック内の桁上げ伝播信
号の論理積演算を行う演算手段を設け、演算結果が偽の
ときブロック内の桁上げ信号伝播手段で生成された桁上
げ信号を桁上げ出力信号として出力し、真のとき、ブロ
ック内の桁上げ信号伝播手段に入力された桁上げ入力信
号を前記ブロックの桁上げ出力信号として出力し、演算
手段が真であり、さらに下位に相隣する下位ブロックの
演算手段の演算結果が真のとき、下位ブロックへの桁上
げ入力信号を前記ブロックの桁上げ出力信号として出力
するようにしたものである。

〔作用〕

この発明においては、演算手段の演算結果が２ブロツク
連続して真のとき、下位ブロックへの桁上げ入力信号が
、上位ブロックの桁上げ出力信号として出力され、１つ
おきのブロックのゲートを介して桁上げ信号が伝播され
るので伝播する際に介するゲート数が減少する。

〔実施例〕以下、この発明をその実施例を示す図面に基づいて説明
する。第１図はこの発明に係る加算回路の構成を示す回
路図、第２図はそれに用いる全加算器の構成を示す回路
図である。第２図において加数入力信号Ａ、及び被加数
入力信号Ｂ、はＮＯＲ回路２．に与えられると共に、ｆ
！ｘＯＲ回路１０．に与えられる。ＮＯＲ回路２つの出
力信号は桁上げ抹消信号に□として出力され、またＥｘ
ＯＲ回路１０．の出力信号は桁上げ伝播信号Ｐ、として
出力されると共に、ＥｘＯＲ回路１０．の一端に与えら
れる。ＥｘＯＲ回路１０．の他端にはｌビット下位の桁
上げ出力信号であるキャリ信号Ｃｔ−＋が与えられ、そ
の出力信号はサム出力信号Ｓ、として出力される。

第１図において７は第５〜第８ビツトの第２ブロツクの
４ビツトのプリチャージ型のマンチェスタ・キャリ・チ
ェーン回路を示しており、該マンチェスタ・キャリ・チ
ェーン回路７はソースを電源に接続した４つのＰｃｈＴ
Ｒ５ｓｒ、　　５　ｍｂ・・・５　ａｌｌ、該ＰｃｈＴ
ＲＳ　ｍｓ＋　　５−ｂ・・・の各別のドレインにその
ソースを接続した４つのＮｃｈＴＲ６ａｓ、　　６　ａ
ｖ”　６　ａｌｓ該ＮｃｈＴＲ６Ｍｉ　　６　ｍａ・・
・のドレインにそのソースを各別に接続し、そのドレイ
ンを接地した４つのＮｃｈＴＲ６ｂｓ、　　６　ｂｌ・
・６□及びＬＳＢ側のソースに１ビツト下位のキャリ４
３号Ｃ４が与えられ、直列接続された４つのＮｃｈＴＲ
６ｇＳ＋　　６　ｏｈ’・・６゜から構成される。

また各ビットｉのＮｃｈＴＲ６９□のドレインとＰｃｈ
ＴＲ５□のドレインとが接続されている。ＰｃｈＴＲ５
ａｓ〜５□及びＮｃｈＴＲ６ｂｓ〜６　ｈａのゲートに
はクロンク信号ＣＬＫが与えられ、ＮｃｈＴＲ６＊ｓ〜
６９Ｂのゲートには各ビット毎の桁上げ伝播信号Ｐ、〜
Ｐ、が各別に与えられる。

そして桁上げ伝播信号Ｐ、〜Ｐ８の「１」によリキャリ
信号Ｃ１〜Ｃ１がキャリ信号Ｃ８として伝播される。Ｎ
ｃｈＴＲ６□〜６ｏのゲートには各ビットの桁上げ抹消
信号に、〜に１が与えられ、その信号に、〜Ｋｓのｒｌ
Ｊによりキャリ信号Ｃ６〜Ｃ１がｒＯＪとなり抹消され
る。

また９はキャリ・ルック・アヘッド回路であり、該キャ
リ・ルック・アヘッド回路９は一端を電源に接続し、他
端を接地し、直列接続されたＰｃｈＴＲ５□及び５つの
ＮｃｈＴＲ６ｃｓ〜６　ｃｌｌｒ　　ＬＺ並びにＰｃｈ
ＴＲ５ｂｚとＮｃｈＴＲ６ｃｓとの中間ノードに接続さ
れたインバータ３ｂ□からなるクロソクドＡＮＤ回路８
と、１ビツト下位のキャリ信号Ｃ４を反転し、上位のブ
ロックに伝えるインバータ３ｃ２と、５つのＮｃｈＴＲ
６□〜６□、とから構成される。クロックドＡＮＤ回路
８のＰｃｈＴＲ５ｂｘのゲート及びＮｃｈＴＲ６ａｔの
ゲートにはクロック信号ＣＬＸが与えられ、また４つの
ＮｃｈＴＲ６ｃｓ〜６ｏのゲートには各ビット毎の桁上
げ伝播信号Ｐ、〜Ｐ、が各別に与えられる。

ＮｃｈＴＲ６ｔ＋と同ＳｔＺとは直列接続され、Ｎ　ｃ
　ｈ　Ｔ　Ｒ６□のソースはＰｃｈＴＲ５ｍｌｌとＮｃ
ｈＴＲ６ａｌｌとの中間ノードに接続され、またＮｃｈ
ＴＲ６□２のドレインは接地されている。またＮｃｈＴ
Ｒ６□、のゲートにはインバータ３゜の出力信号である
１ビツト下位の反転キャリ信号で７が与えられ、Ｎｃｈ
ＴＲ６ｔｚのゲートにはインバータ３、の出力であるク
ロックドＡＮＤ回路８の出力信号ＡＰｕが与えられる。

またＮｃｈＴＲ６Ｚｌ＋　　６２４＋　　６　ｚｓは直
列接続され、ＮｃｈＴＲ６□、のソースはＮｃｈＴＲ６
□１のソースに接続され、ＮｃｈＴＲ６□、のドレイン
は接地されている。

またＮｃｈＴＲ６ｔｘのゲートには、４ビツトを１ブロ
ツクとしてブロツク苗に並んだマンチェスタ・キャリ・
チェーン回路７の１ブロック下位（第１〜第４ビツト）
の反転桁上げ入力信号である反転キャリ信号で７が、Ｎ
ｃｈＴＲ６□４のゲートにはｌブロック下位のクロック
ドＡＮＤ回路８の出力信号ＡＰＬが、ＮｃｈＴＲ６□、
のゲートにはこのブロックのクロックドＡＮＤ回路８の
出力信号Ａｐｕが夫々与えられている。

以上の如く構成された全加算器及び加算回路の動作につ
いて説明する。第２表は第２図に示す全第表第２表からも明らかな如くキャリ抹消信号Ｋ。

は加数入力信号Ａ８及び被加数入力信号Ｂ、が共にｒＯ
ＪのときｒｌＪになる。またキャリ伝播信号Ｐ、は加数
入力信号Ａ、と被加数入力信号Ｂ。

との値が異なるときｒｌＪとなる。

一方、第１図において、クロック信号ＣＬＫがｒＯＪの
場合、ＰｃｈＴＲ５ａｓ〜５　ａｓ、同５ｂｔはオンし
、各ビットの桁上げ出力信号としてのキャリ信号Ｃムは
電源からの電圧によりプリチャージされ、夫々ｒｌＪに
なり、キャリ信号Ｃｔが生成される。

またクロック信号ＣＬＫがｒｌＪになった場合に、キャ
リ抹消信号に、が「１」のとき、キャリ抹消信号に、を
ゲート入力とするＮｃｈＴＲ６ａｉがオンし、キャリ信
号Ｃ８はディスチャージされてｒＯＪとなり、抹消され
る。このときキャリ伝播信号Ｐ。

がｒｌＪなら、キャリ伝播信号Ｐ、をゲート人力とする
ＮｃｈＴＲ６９ｉがオンし、（ｉ　−１）ビット目のキ
ャリ信号Ｃ＝−＋をｉビット目のキャリ信号Ｃ１として
伝播する。このキャリ信号Ｃ８は、（ｉ＋１）ビット目
の全加算器において、加数入力信号Ａｉｌ及び被加数入
力信号Ｂ１．、を加算され、それによりサム出力信号Ｓ
　ｉ　＋　１が求められる。

一方りロック信号ＣＬＫが「１」の場合にキャリ伝播信
号Ｐ、〜Ｐ、が全てｒｌＪの場合は、キャリ・ルック・
アヘッド回路９のクロソクドＡＮＤ回路８の出力信号Ａ
ｐｕがｒｌＪとなり、ＮｃｈＴＲ６ｚｚがオンする。こ
の場合に、キャリ信号Ｃ４が「０」のとき、反転キャリ
信号Ｃ４はｒｌＪとなり、ＮｃｈＴＲ６□がオンする。

そして桁上げ出力信号としてのキャリ信号Ｃ１ｌはディ
スチャージされ「０」になる。またキャリ信号Ｃ４がｒ
ｌＪのときは、ＮｃｈＴＲ６□１はオフしたままとなり
、キャリ信号Ｃ１ｌはディスチャージされずｒｌＪのま
まとなる。従ってキャリ信号Ｃ８の電位はキャリ信号Ｃ
４の電位と等しくなり、キャリ信号Ｃ４がキャリ信号Ｃ
１）として直接伝播される。

次に第１図に示す加算回路が２段並んだ構成で、上位の
加算回路のキャリ伝播信号Ｐ、〜ｐＨと、下位の加算回
路のキャリ伝播信号Ｐ１〜Ｐ４とが全てｒｌＪに一致し
た場合を考える。即ち、連続した８ビツトの全加算器に
ついて、キャリ伝播信号が全てｒｌＪの場合である。こ
の場合、下位４ビツトのキャリ伝播信号Ｐ、−Ｐ、の論
理積信号が上位の加算回路における出力信号ＡＰＬにあ
たり、出力信号ＡＰＬがｒｌＪとなる。また上位４ビツ
トのキャリ伝播信号Ｐ、〜Ｐ８の論理積である出力信号
ＡＰ、もｒｌＪとなるので、ＮｃｈＴＲ６２４とＮｃｈ
ＴＲ６□とが共にオンする。この場合にキャリ信号Ｃ６
がｒＯＪのとき、反転キャリ信号で７は「１」となり、
ＮｃｈＴＲ６ｔｓがオンし、３つのＮｃｈＴＲ６ｔｘ〜
６□、が全てオンするため、キャリ信号Ｃ１はディスチ
ャージされ「０」になる。また、キャリ信号Ｃ０がｒｌ
ＪのときはＮｃｈＴＲ６□３はオフしたままとなり、キ
ャリ信号Ｃ３はディスチャージされず「１」のままとな
る。従って、キャリ信号Ｃ８の電位はキャリ信号Ｃ０の
電位と等しくなり、最初のキャリ信号Ｃ０がキャリ信号
Ｃ１ｌとして直接伝播される。

ここで第１図に示す回路を複数段並べた場合の最大遅延
経路について説明する。第３図はこの発明の３２ビツト
の加算回路の構成を示す回路図であり、第１図に示す４
ビツトのマンチェスタ・キャリ・チェーン回路を８個直
列接続したものである。

この場合の最大遅延経路はより下位で生成されたキャリ
信号が、最上位のキャリ信号として伝播される場合であ
る。第３図の構成において最大遅延経路は、１ビツト目
で生成されたキャリ信号Ｃ１が３２ビツト目のキャリ信
号ＣＸｔとして伝播される場合である。即ち、キャリ抹
消信号に１がｒＯＪ、キャリ伝播信号Ｐ２〜Ｐ０がｒｌ
Ｊの場合である。

この場合キャリ信号Ｃ５は、３段のＮｃｈＴＲ６９□〜
６９４を介してキャリ信号Ｃ４として第１ブロツクを伝
播される。そしてキャリ・ルック・アヘッド回路９のイ
ンバータ３　Ｃａｒ　　３ｃｎ＋　　３Ｃｔｘ　　３ｃ
ａとＮｃｈＴＲ６３３，６％３．　６ｔｘ、　　６ａ＋
　（６５３，６７３は図示せず）とを介してキャリ信号
ＣＩ□＋　　ＣＺＯ＋　　Ｃ２Ｂとして、８ビツトおき
に直接伝播され、最上位桁のキャリ信号ＣＩ２として伝
播される。このキャリ信号ＣＩは前述した如く、キャリ
・ルック・アヘッド回路９の４段のＮｃｈＴＲ６３３１
６５３，６ｔ３＋　　６ｏ＋と、４段のインバータ３　
ｃ２＋　　３　Ｃ４＋　　３　Ｃ６＋　　３　ＣＢとを
介して伝播されるので第１ブロツクの３段のＮｃｈＴＲ
６Ｉｆ〜６９４と合わせて７段のＮｃｈＴＲと４段のイ
ンバータとを介することになる。

次にこの実施例の変形例について説明する。

第４図は変形例の加算回路の構成を示す回路図であり、
この構成では、第１図に示すキャリ・ルック・アヘッド
回路を偶数ブロック（ｊ＝２．４゜６．８）のマンチェ
スタ・キャリ・チェーン回路に備えている。従って奇数
ブロック（ｊ＝１，３゜５．７）のキャリ・ルック・ア
ヘッド回路９はクロソクドＡＮＤ回路８とインバータ３
　ｃｊとから構成されており、奇数ブロックのクロック
ドＡＮＤ回路８の出力信号ＡＰＬＩはその上位の偶数ブ
ロックのＮｃｈＴＲ６Ｊａのゲートに、またインバータ
３　ｃｊの出力はその上位の偶数ブロックのＮｃｈＴＲ
６Ｊｓのゲートに夫々与えられる。

また偶数ブロックのクロソクドＡＮＤ回路８の出力信号
ＡＰｕは、次ブロックには出力されず、ＮｃｈＴＲ６ｊ
２＋　　６　ｊ％のゲートにだけ与えられ、インバータ
３　ｃｊの出力信号Ｃ４＋ｊ−１）はＮｃｈＴＲ６＝＋
のゲートに与えられている。このように構成された変形
例の最大遅延経路について説明する。

この場合も第３図の場合と同様に最大遅延経路は、１ビ
ツト目で生成されたキャリ信号ＣＩが３２ビツト目のキ
ャリ信号Ｃ１！として伝播される場合である。このとき
キャリ信号Ｃ８は３段のＮｃｈＴＲ６ｇ！〜６９．とキ
ャリ・ルック・アヘッド回路９のインバータ３ｃｚ及び
ＮｃｈＴＲ６□を介してキャリ信号Ｃ８として伝播され
る。そして第３．　５．　７フロツクのキャリ・ルック
・アヘッド回路９の３段のインバータ３Ｃ３＋３ｃｓ＋
３−と、第４．　６．　８ブロツクの３段のＮｃｈＴＲ
６４３，６ｊ＋１＋　　６　ａ＊を介してキャリ信号Ｃ
＋ｈ、　　Ｃ２４，Ｃ３□として８ビツトおきに直接伝
播される。このキャリ信号Ｃ５は前述した如く、キャリ
・ルック・アヘッド回路９の４段のＮｃｈＴＲ６２１，
６４：１．　６６３．　６１）３と４段のインバータ３
　Ｃａｒ　　３　ｃ２＋　　３　（Ｓｔ　　３　Ｃ７と
を芥して伝播される。従って最大遅延経路を通る場合は
、あわせて７段のＮｃｈＴＲと４段のインバータを介す
ることになる。

次にこの発明の加算回路の他の実施例について説明する
。

前述の実施例ではクロフクドＡＮＤ回路８を用いて構成
したキャリ・ルック・アヘッド回路９とプリチャージ型
のマンチェスタ・キャリ・チェーン回路とを備えた加算
回路について説明したが、この実施例ではスタティック
型のキャリ・ルック・アヘッド回路を用いている。

第５図は他の実施例の加算回路の構成を示す回路図であ
る。図において１２は第５〜第８ビツトの第２ブロツク
の４ビツトのスタティック型のマンチェスタ・キャリ・
チェーン回路を示しており、該マンチェスタ・キャリ・
チェーン回路１２には直列接続された各ビット（ｉ＝５
〜８）のＰｃｈＴＲ５Ｃｉ５４３、ＮｃｈＴＲ６ａｉ＋
　　６　ｔ＝及びＬＳＢ側のソースに１ビツト下位のキ
ャリ信号Ｃ４が与えられ、直列接続された４つのＮｃｈ
ＴＲ６，５〜６１ｇから構成される。

ＰｃｈＴＲ５ｃｔのソースは電源に接続され、ＮｃｈＴ
Ｒ６ｔ＝のドレインは接地されており、ＮｃｈＴＲ６９
ｉのドレインはＰｃｈＴＲ５ａ＝とＮｃｈＴＲ６ａｔと
の中間ノードに接続されている。

またＰｃｈＴＲ５Ｃｉｌ　　５ａ□のゲートには各ビッ
トの加数入力信号Ａｉ、被加数入力信号Ｂｉが各別に与
えられ、ＮｃｈＴＲ６ａｉ＋　　６　ｔ＝にも同様にＡ
、、Ｂ。

が各別に与えられている。

また１３はスタティック型のキャリ・ルック・アヘ・ノ
ド回路であり、該キャリ・ルック・アヘッド回路１３は
４ビツトのキャリ伝播信号Ｐ、〜Ｐ、が与えられ、その
ＮＡＮＤ演算を行うＮＡＮＤ回路１４゜、該ＮＡＮＤ回
路１４．□の反転出力信号■７と−ブロック下位のＮＡ
ＮＯ回路１４□の反転出力信号ＡＰ、とが与えられ、そ
のＮＯＲ演算を行うＮＯＲ回路１５−ｔ、反転出力信号
■７とインバータ３ｄ□を介して与えられた出力信号Ａ
ＰＬとが与えられ、そＮＯＲ演算を行うＮＯＲ回路１５
ｂｇ、ｌブロック下位の加算回路に入力されるキャリ信
号Ｃ０を伝播するＮｃｈＴＲ６＝ｚ、ｌブロック下位の
加算回路から出力されるキャリ信号Ｃ４を伝播するＮｃ
ｈＴＲ６ｈｚ及びこのブロックから出力されるキャリ信
号Ｃａを伝播するＮｃｈＴＲ６ｊｚから構成される。Ｎ
ｃｈＴＲ６ｊｔのゲートには反転出力信号■７が、Ｎｃ
ｈＴＲ６ｈｔのゲートにはＮＯＲ回路１５ｂｚの出力信
号が、またＮｃｈＴＲ６！ｚのゲートにはＮＯＲ回路１
５ｏの出力信号が夫々与えられ、それらのｒｌＪにより
各キャリ信号が以降のブロックに伝播される。

次に以上の如く構成されたこの実施例の動作について説
明する。

キャリ伝播信号Ｐ、〜ＰＩＩが全てｒｌＪではないとき
、即ちキャリ信号がマンチェスタ・キャリ・チェーン回
路１２内で生成されるときは、キャリ・ルック・アヘッ
ド回路１３のＮＡＮＤ回路１４、の反転出力信号■７は
ｒｌＪとなるためＮｃｈＴＲ６゜がオンしてマンチェス
タ・キャリ・チェーン回路１２内で生成されたキャリ信
号がこのブロックから出力されるキャリ信号Ｃ８として
伝播される。

一方、キャリ伝播信号Ｐ、〜Ｐ８が全て「ｌ」の場合は
、ＮＡＮＤ回路Ｉ４゜の反転出力信号■７は「０」とな
る。この場合に、下位にある加算回路からの反転出力信
号ＡＰＬが「１」のとき、ＮＯＲ回路１５ｂ２の出力信
号がｒｌＪとなるため、ＮｃｈＴＲ６ｈｇがオンし、キ
ャリ信号Ｃ４がキャリ信号Ｃ８として直接伝播される。

また反転出力信号「が「０」のときは、ＮＯＲ回路１５
１□の出力信号がｒｌＪとなるため、ＮｃｈＴＲ６ｉｚ
がオンし、キャリ信号Ｃ０がキャリ信号Ｃ８として直接
伝播される。

この実施例の最大遅延経路については、前述の実施例と
同様に第１ブロツクでキャリ信号ＣＩが生成され、これ
がキャリ信号Ｃ１２として伝播される場合であり、この
場合キャリ伝播信号Ｐ２〜Ｐ３２は「ｌ」となるので、
ＮＡＮＤ回路１４−ｚ〜１４１の反転出力信号は全てｒ
ＯＪとなり、ＮＯＲ回路１５ｂｇ及びＮＯＲ回路１５．
、〜１５□がオンする。またＮｃｈＴＲ６９２〜６６ａ
、６１がオンし、キャリ４言号Ｃ１が４つのＮｃｈＴＲ
６９２”’　６９４＋　　６　＝ｔを介してキャリ信号
Ｃ４として伝播され、それがＮｃｈＴＲ６ｈｚを介して
キャリ信号Ｃ，こして伝播され、さらにＮｃｈＴＲ６；
ａ。

６　ｉｂ＋　　６ｉ１）を介してキャリ信号Ｃ＋ｂ＋　
　ＣＺ４１　　Ｃ３□として伝播される。従ってこの場
合８段のＮｃｈＴＲを介してキャリ信号が伝播される。

なお上記２つの実施例では、加算回路を４ビツトずつの
一定桁のブロック毎に分割した場合を例に説明したが、
この発明はこれに限るものではなく、ブロックの桁数は
一定ではない構成でもよいことは言うまでもない。

また以上２つの実施例では正論理のキャリ信号を伝播す
る場合を例に説明したが、この発明はこれに限るもので
はなく、負論理のキャリ信号にも適用できることは言う
までもない。

〔発明の効果〕

以上説明したとおり、この発明によれば連続する複数桁
の全加算器を一つのブロックとする加算回路のキャリ・
ルック・アヘッド回路にブロック内及び下位に相隣する
ブロック内の桁上げ伝播信号が共に真の場合に下位に相
隣するブロックへの桁上げ入力信号を、このブロックの
桁上げ出力信号として直接出力する手段を設けることに
より、下位のブロックから上位のブロックへ桁上げ信号
を伝播する場合に１つおきのブロックのキャリ・ルック
・アヘッド回路のゲートを介すればよく、桁上げ信号が
伝播するときに介するゲート数が減少し、伝播時間が短
縮し、高速処理が可能となる等優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明に係る加算回路の構成を示す回路図、
第２図はそれに用いる全加算器の構成を示す回路図、第
３図は３２ビツトの加算回路の構成を示す回路図、第４
図は変形例の３２ビツトの加算回路の構成を示す回路図
、第５図は他の実施例の加算回路の構成を示す回路図、
第６図は従来の全加算器の構成を示す回路図、第７図は
従来の加算回路の構成を示す回路図、第８図は従来の３
２ビソトの加算回路の構成を示す回路図である。７・・・プリチャージ型マンチェスタ・キャリ・チェー
ン回路　８・・・クロソクドＡＮＤ回路　９・・・キャ
リ・ルック・アヘッド回路　１２・・・スタティック型
マンチェスタ・キャリ・チェーン回路　１３・・・キャ
リ・ルック・アヘッド回路なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

（１）ビット毎の加数入力信号、被加数入力信号及び桁
上げ入力信号を受けて和信号、桁上げ信号及び桁上げ伝
播信号を出力する全加算器と、複数ビットの連続する前記全加算器を有するブロックを備え、入力された桁上げ入力信号又はそこ
で生成された桁上げ信号を桁上げ伝播信号に基づき次ブ
ロックの桁上げ入力信号として伝播する桁上げ信号伝播
手段と、前記ブロック内の桁上げ伝播信号の論理積演算を行う演算手段を有し、該演算手段の演算結果が真
となる第１条件の場合、前記ブロックの桁上げ信号伝播
手段に入力された桁上げ入力信号を前記ブロックの桁上
げ出力信号として出力し、前記第１条件の場合に前記ブ
ロックの下位に相隣する下位ブロックの演算手段の演算
結果が真となる第２条件のとき、下位ブロックへの桁上
げ入力信号を前記ブロックの桁上げ出力信号として出力
し、前記ブロックの演算手段の演算結果が偽となる第３
条件の場合、前記ブロック内の桁上げ信号伝播手段で生
成された桁上げ信号を桁上げ出力信号として出力する桁
上げ出力信号選択手段とを備えることを特徴とする加算回路。
（２）前記桁上げ出力信号選択手段は前記第１条件と第
２条件とが同時に成立した場合、前記第２条件の出力を
選択する請求項１記載の加算回路。