JPH10173485A

JPH10173485A - デジタルマッチドフィルタ

Info

Publication number: JPH10173485A
Application number: JP32956196A
Authority: JP
Inventors: Kuniyuki Suzuki; 邦之鈴木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-12-10
Filing date: 1996-12-10
Publication date: 1998-06-26
Anticipated expiration: 2016-12-10
Also published as: ID19084A; US5903595A; CN1185064A; JP3884115B2; CN1084975C

Abstract

(57)【要約】【課題】デジタルマッチドフィルタの低消費電力化を
行う。【解決手段】Ａ／Ｄ変換器でサンプルした受信信号を
シフトしないで蓄積する記憶回路と、Ａ／Ｄ変換器の出
力を蓄積するためのアドレスを制御するアドレス信号発
生回路と、受信するための拡散符号を生成する参照デー
タ生成回路と、前記参照データ生成回路の出力をシフト
するためのシフトレジスタあるいはリング状のシフトレ
ジスタと、前記シフトしない記憶回路の出力と前記シフ
トレジスタの出力を乗算する乗算回路と、乗算回路の出
力を加算する加算回路と、これらのタイミングを制御す
るタイミング信号発生回路で構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトラム直接
拡散通信方式の受信装置等で用いられるデジタルマッチ
ドフィルタに関する。

【０００２】

【従来の技術】情報信号に広帯域の拡散符号を乗じて送
信し、受信信号では逆拡散して狭帯域信号に戻す、いわ
ゆるスペクトラム直接拡散通信方式は、受信電波のＣ／
Ｎ（キャリア・ノイズ比）が悪くても情報信号を検出で
きるので、移動体通信システムの多元接続方式の１つで
ある符号分割多元接続（ＣＤＭＡ(:Code Division Muti
ple Access)）に有望であり、装置の低消費電力化が望
まれている。

【０００３】デジタルマッチドフィルタは、受動相関器
としての利点を活かした拡散符号（チップ：拡散符号列
を構成する各拡散符号を「チップ」という）時間毎の出
力を利用して、同期タイミング抽出のための高速な同期
捕捉、同期追尾、さらに抽出された前記同期タイミング
を用いたデータ復調に使用できることが知られている。
また、１拡散符号時間より短い時間、受信するタイミン
グがずれているような場合にも、アナログ／デジタル変
換器（以下、「Ａ／Ｄ変換器」という）のサンプリング
を１拡散符号時間の１／２、１／４、１／８、１／１６
等のタイミングで行い、１拡散符号時間の１／２、１／
４、１／８、１／１６毎の相関出力を得ることにより、
精度の高い同期捕捉、同期追尾、データ復調に使用でき
ることが知られている。

【０００４】受動相関器の構成例として、ここでは最も
簡単な構成となるＢＰＳＫ(:Bi-Phase Shifted Key) 対
応のマッチドフィルタの構成を図１０を用いて説明す
る。スペクトラム拡散の受信機においては、受信した信
号を周波数変換しベースバンド信号の周波数に落とす。
この信号をサンプルホールドし、入力信号としてマッチ
ドフィルタに入力する。入力信号は遅延線１にシリアル
に入力した後、各遅延時間毎の信号がパラレルに出力さ
れる。このパラレル出力は各タップ２で各遅延時間毎の
出力に応じて重み付けが行われる。重み付けが行われた
前記のパラレル出力は加算回路３で全て加算され相関出
力（相関値）として出力される。

【０００５】次に、上記マッチドフィルタをデジタル的
に実現する一例としてデジタルマッチドフィルタの動作
を図１１を用いて説明する。図１１と類似するブロック
構成は、例えば特開平７−５８６６９号公報等に紹介さ
れている。受信機で生成された受信ベースバンド信号で
ある受信スペクトラム拡散信号は、タイミング信号発生
回路５からのタイミングに従ってサンプリングされ、Ａ
／Ｄ変換器４でデジタル信号に変換される。このデジタ
ル信号はシフトレジスタ３１に順次入力される。一方、
参照データとなる拡散符号は拡散符号発生回路７で生成
され、一度ロード待ちバッファ８に入力された後、乗算
用のバッファ３０に入力される。ここでロード待ちバッ
ファ８は通常の拡散に用いられる情報１シンボルと同程
度の長さの「短拡散コード」に加え、情報１シンボルの
長さよりも十分に長い「長拡散コード」も用いて拡散を
施すようなスペクトラム拡散方式において用いられ、前
記拡散符号発生回路７から出力される拡散符号列を一時
的に蓄積するためのバッファである。従って「長拡散コ
ード」を用いない方式ではロード待ちバッファ８は特に
必要ではない。乗算回路１２ではシフトレジスタ３１か
らのパラレル出力とバッファ３０からのパラレル出力と
の乗算が行われる。この乗算結果は加算回路１０で加算
され相関出力として出力され、同期捕捉、同期追尾、デ
ータ復調などに用いられる。上記説明では、Ａ／Ｄ変換
器４のビット数には特に言及しなかったが、一般には量
子化誤差を軽減し性能向上を図るために複数ビットのＡ
／Ｄ変換器が用いられる（一般に複数ビットを用いた判
定処理を軟判定処理、１ビットを用いた判定処理を硬判
定処理という）。従ってシフトレジスタ３１も前記の複
数ビットを蓄積できる構成とする必要がある。

【０００６】図１２は情報信号と拡散符号との関係を説
明するための説明図である。情報信号は基本単位である
情報ビットが複数集まって構成されている。拡散符号例
１では１情報ビット長を００１１０の５つの拡散符号で
拡散している。このとき拡散符号長＝５と表現する。一
方、拡散符号例２では２情報ビットを００１１０１００
１１の１０の拡散符号で拡散している。このとき拡散符
号長＝１０と表現する。ただし１情報ビットあたりでは
５つの拡散符号で拡散していることとなる。また、１つ
の拡散符号を乗じている時間を１拡散符号時間と表現す
る。拡散符号例１と２は、それぞれ同じ１拡散符号時間
の例を示している。

【０００７】

【発明が解決しようとする課題】従来の構成のデジタル
マッチドフィルタでは、サンプルした受信信号をシフト
レジスタに蓄積し、サンプル毎に受信信号をシフトする
構成となっている。特に性能向上のために複数ビットの
Ａ／Ｄ変換器が用いられる場合には、シフトレジスタも
この複数ビットを蓄積し更にシフトする必要がある。一
般にデジタル回路においては信号の変化時に回路内の電
位が変動し電力が消費される（特にＣＭＯＳなどのプロ
セスを使用したデバイスは、出力信号の０、１を変化さ
せるときに消費電力を必要とすることが知られてい
る）。従って複数ビット対応のシフトレジスタにおいて
もデータのシフト時に消費電力が大幅に大きくなってし
まうという問題があった。

【０００８】この発明は上記のような問題点を解決する
ためになされたもので、主たる目的は、デジタルマッチ
ドフィルタを構成する各デジタル回路ブロックでの消費
電力を低減し、低消費電力のデジタルマッチドフィルタ
を得ることである。

【０００９】

【課題を解決するための手段】この発明に係るデジタル
マッチドフィルタにおいては、相関処理を行うために、
情報ビットにより構成される情報信号に所定の拡散符号
長の拡散符号列を用いてスペクトラム拡散を施した受信
スペクトラム拡散信号を所定のタイミングで順次サンプ
リングし量子化し、生成される入力データを記憶すると
ともに、記憶された複数の前記入力データである入力デ
ータ列を出力する入力信号生成手段と、前記入力データ
列に対応させ、前記受信スペクトラム拡散信号に用いら
れた拡散符号列と同一の拡散符号列より生成される参照
データ列を出力する参照信号生成手段と、前記入力デー
タ列と前記参照データ列との対応するデータ同士を乗算
し、生成される複数の乗算データを出力する乗算回路
と、この複数の乗算データを加算し、生成される相関値
を出力する加算回路とを備え、前記入力信号生成手段
は、前記入力データに応じた個別の記憶場所を指示する
アドレス信号に基づき、少なくとも前記拡散符号長に相
当する期間に生成される前記入力データを個別に記憶で
きる複数の記憶場所を有するとともに、前記タイミング
に応じて前記入力データ列を出力する記憶回路を備え、
前記参照信号生成手段は、前記タイミングに応じて前記
参照データ列をシフトし出力するシフトレジスタを備え
るようにしたものである。

【００１０】また、相関処理の対象となる１情報ビット
長を越える部分の乗算データについては、前記乗算デー
タに替え、あらかじめ設定されている無入力状態を示す
ヌルデータを加算回路に入力するようにしたものであ
る。

【００１１】また、相関処理の対象となる１情報ビット
長を越える部分の入力データについては、前記入力デー
タに換え、あらかじめ設定されている無入力状態を示す
ヌルデータを乗算回路に入力するようにしたものであ
る。

【００１２】また、参照信号生成手段は、相関処理の対
象となる１情報ビット長を越える部分の参照データにつ
いては拡散符号に換え、あらかじめ設定されている無入
力状態を示す前記ヌルデータを用い参照データ列を生成
し出力するようにしたものである。

【００１３】また、参照信号生成手段は、１拡散符号長
内のサンプリング回数だけ繰り返された拡散符号により
構成された参照符号列より参照データ列を生成し出力す
るようにしたものである。

【００１４】また、シフトレジスタからの出力を第２の
参照データ列とし、この第２の参照データ列を保持し、
新たに参照データ列として出力するラッチ回路と、入力
データ列と前記第２の参照データ列との対応するデータ
同士を乗算し、生成される複数の第２の乗算データを出
力する第２の乗算回路と、この複数の第２の乗算データ
を加算し、生成される第２の相関値を出力する第２の加
算回路と、この第２の相関値とあらかじめ設定されてい
る参照相関値とを比較し、判定結果を出力する判定手段
とを備え、前記判定結果に基づき乗算回路から出力され
る乗算データまたはあらかじめ設定されている無入力状
態を示すヌルデータのいずれかのデータを選択し、加算
回路に入力するようにしたものである。

【００１５】また、シフトレジスタからの出力を第２の
参照データ列とし、この第２の参照データ列を保持し、
新たに参照データ列として出力するラッチ回路と、入力
データ列と前記第２の参照データ列との対応するデータ
同士を乗算し、生成される複数の第２の乗算データを出
力する第２の乗算回路と、この複数の第２の乗算データ
を加算し、生成される第２の相関値を出力する第２の加
算回路と、この第２の相関値とあらかじめ設定されてい
る参照相関値とを比較し、判定結果を出力する判定手段
とを備え、前記判定結果に基づき記憶回路から出力され
る入力データまたはあらかじめ設定されている無入力状
態を示すヌルデータのいずれかのデータを選択し、乗算
回路に入力するようにしたものである。

【００１６】また、第２の乗算回路は、記憶回路から出
力される入力データ列の内、一部の入力データに対して
のみ、対応する第２の参照データとの乗算を行い、第２
の乗算データを出力するようにしたものである。

【００１７】また、第２の乗算回路は、記憶回路から出
力される入力データの複数の量子化ビットの内、一部の
量子化ビットに対してのみ、対応する第２の参照データ
との乗算を行い、第２の乗算データを出力するようにし
たものである。

【００１８】

【発明の実施の形態】

実施の形態１．以下、本発明の実施の形態１について説
明する。図１はこの実施の形態１であるデジタルマッチ
ドフィルタのブロック図である。ここでは説明をわかり
やすくするために最も簡単な構成となるＢＰＳＫ対応の
デジタルマッチドフィルタとして説明する。

【００１９】まず構成を説明する。図において、４は受
信機で生成された受信ベースバンド信号である受信スペ
クトラム拡散信号を後述するタイミング発生回路５から
の所定のサンプルタイミングでサンプリングし、所定の
量子化ビット数のデジタル信号である入力データに変換
するＡ／Ｄ変換器、５は前記Ａ／Ｄ変換器４の動作に用
いられるサンプルタイミングを含め、後述する各ブロッ
ク構成での動作に必要な各種のタイミング信号を生成す
るタイミング信号発生回路、１１は前記Ａ／Ｄ変換器４
から出力される入力データを、サンプリングの順位に応
じ、後述する記憶回路６の対応する記憶場所に記憶する
ためのアドレス信号を生成するアドレス信号発生回路、
６は前記入力データを前記アドレス信号が指定する記憶
場所に記憶するとともに、記憶された各記憶場所の入力
データを、前記タイミング発生回路５からの所定のタイ
ミングで複数の入力データである入力データ列として出
力する記憶回路である。ここで、前記４、５、６、１１
の構成ブロックにより入力信号生成手段１００が構成さ
れている

【００２０】７は前記受信スペクトラム拡散信号に用い
られている拡散符号列と同一の拡散符号列を生成する拡
散符号発生回路、８は「長拡散コード」が使用される場
合に前記拡散符号発止回路７からの拡散符号列を一時的
に蓄積し、新たに拡散符号列として出力するロード待ち
バッファ、９はロード待ちバッファ８からの拡散符号列
を受け、Ａ／Ｄ変換器４でのサンプリングの間隔に合
わせた前記タイミング信号生成回路５からのタイミング
で前記拡散符号列をシフトするとともに、参照データ列
として出力するシフトレジスタである。ここで、前記
７、８、９の構成ブロックにより参照信号生成手段２０
０が構成されている。

【００２１】１２は記憶回路６からの入力データ列とシ
フトレジスタ９からの参照データ列との対応するデータ
同士を乗算し、生成される複数の乗算データを出力する
乗算回路、１０はこの複数の乗算データを加算し、生成
される相関値を出力する加算回路である。

【００２２】次に、動作の主要点を説明する。ここで
は、Ａ／Ｄ変換器４でのサンプリングを１拡散符号時間
（１拡散符号長に相当する時間）毎に行う例で説明す
る。タイミング信号発生回路５は受信機で生成された受
信スペクトラム拡散信号を１拡散符号時間毎にサンプル
ホールドし、Ａ／Ｄ変換できるようなサンプルタイミン
グ信号を生成する。このサンプルタイミング信号により
Ａ／Ｄ変換器４からデジタル信号である入力データが出
力される。ここでＡ／Ｄ変換の量子化ビット数として
は、量子化誤差を軽減するという観点から複数ビットと
することが望ましい。アドレス信号発生回路１１は記憶
回路６内の前記入力データを記憶する記憶場所のアドレ
スを生成する。回路の構成を簡単にするために出力され
るアドレスとしては例えば前記受信スペクトラム拡散信
号のサンプリングの順番に応じてサイクリックに１つず
つずれる値とするのが望ましい。記憶回路６は１情報ビ
ットがｎ個の拡散符号（拡散符号長はｎ）で拡散されて
いるとき少なくともこれに対応したメモリ容量が必要で
ある。すなわち、Ａ／Ｄ変換の量子化ビット数をｍビッ
トとすれば少なくとも（ｍ×ｎ）ビットのメモリ容量が
必要である。また、Ａ／Ｄ変換器４からの出力である入
力データを書き込むタイミングと乗算回路へ入力データ
列を出力するタイミングは同時にならないよう制御され
ている。図２は記憶回路６内の細部構成を示すブロック
図である。サンプリング毎にアドレス１〜ｎが順次指示
され、サンプリングデータはｎ個の記憶場所１〜ｎに個
別に記憶される。各記憶場所はｍビットの量子化データ
が記憶できる。また記憶場所１〜ｎからの出力はｎ個が
全て同時に出力されるようになっている。

【００２３】一方、拡散符号発生回路７で生成された拡
散符号列を構成する各拡散符号はロード待ちバッファ８
にシリアルに出力される。ロード待ちバッファ８からシ
フトレジスタ９への拡散符号列のロードは通常１情報ビ
ットに対応したタイミング毎にパラレルに行われる。こ
のシフトレジスタ９は、１拡散符号時間毎に拡散符号列
のシフトを行い、オーバフローした拡散符号が最後尾に
入力されるようなリング状の構成となっている。

【００２４】記憶回路６の入力データ列とシフトレジス
タ９の参照データ列は乗算回路１２で乗算され、その結
果が加算回路１０に入力される。この加算結果により拡
散符号時間毎の相関出力が得られる。

【００２５】以上のように、本実施の形態１では、サン
プリングされた複数の量子化ビットの入力データをサン
プリングに応じて決められた特定の記憶場所に蓄積しシ
フトさせず、参照データ列となる１ビット構成の拡散符
号列をシフトする構成としたため、回路ブロック構成中
のサンプリング毎におけるデータのシフトする回路素子
が少なくてすみ、回路内における０、１の電位の変化を
低減することができるので、低消費電力化を実現できる
という効果がある。

【００２６】実施の形態２．次に本発明の実施の形態２
について説明する。本実施の形態２では１情報ビット長
が拡散符号長と異なる場合（一般には、拡散符号長＞１
情報ビット長）について説明する。図３はこの実施の形
態２であるデジタルマッチドフィルタのブロック図であ
る。

【００２７】図において、４〜１２は図１に示す実施の
形態１の構成と同じであるので説明を省略する。１３は
乗算回路からの出力である乗算データまたは無入力状態
を示すヌルデータのいずれかのデータを選択する選択回
路であって、各乗算データの出力毎にセレクタが設けら
れている。ここでは、ＧＮＤレベルをヌルデータとして
選択する例を示している。１４は選択回路１３を制御す
る加算窓制御回路であって、相関処理の対象となる１情
報ビット長を越える部分の乗算データについてはヌルデ
ータを用い乗算データを生成するようにデータの選択を
行う。

【００２８】次に、動作の主要点を説明する。本実施の
形態２においては、Ａ／Ｄ変換器４でのサンプリング
を１拡散符号時間毎に行う例で説明する。本実施の形態
２の場合のように、拡散符号長＞１情報ビット長の場合
には、記憶回路６のメモリ容量は１情報ビット分のメモ
リ容量よりも大きくする必要がある。すなわち、Ａ／Ｄ
変換の量子化ビット数をｍビット、拡散符号長を（ｎ＋
α）ビット（ここで、ｎは１拡散符号長を１ビットとし
て正規化した１情報ビット長（つまり１情報ビット当た
りのサンプリング回数）を、αは１情報ビット長を越え
る拡散符号長部分の長さ（つまり１情報ビットを越える
部分のサンプリング回数）である）とすれば、少なくと
も｛ｍ×（ｎ＋α）｝ビットのメモリ容量が必要であ
る。

【００２９】記憶回路６からの出力である入力データ列
と、シフトレジスタ９からの出力である参照データ列が
乗算されるため、α個の乗算結果は１情報ビット長以外
の情報となり、加算結果の計算精度を劣化させる。そこ
で、加算窓制御回路１４では、選択回路１３内の各セレ
クタを制御することにより計算を行う対象の１情報ビッ
ト長以外のところは０を選択する。これにより、α個の
乗算結果に影響されることなく加算回路１０で加算する
ことが可能となり、拡散符号時間毎の相関出力が得られ
る。

【００３０】以上のように、本実施の形態２では、相関
処理の対象となる１情報ビット長を越える部分の乗算デ
ータについてはあらかじめ設定されている無入力状態を
示すヌルデータを用い乗算データを生成し、加算回路に
入力するようにしたので、１情報ビット長を越える部分
の相関出力への影響がなくなり、より精度の高い相関処
理を行うことができるという効果がある。

【００３１】実施の形態３．次に本発明の実施の形態３
について説明する。本実施の形態３では実施の形態２の
場合と同様に１情報ビット長が拡散符号長と異なる場合
（一般には、拡散符号長＞１情報ビット長）について説
明する。図４はこの実施の形態３であるデジタルマッチ
ドフィルタのブロック図である。

【００３２】図において、４〜１２は図１に示す実施の
形態１の構成と同じであるので説明を省略する。１６は
記憶回路からの出力である入力データまたは無入力状態
を示すヌルデータのいずれかのデータを選択する選択回
路であって、各入力データの出力毎にセレクタが設けら
れている。ここでは、ＧＮＤレベルをヌルデータとして
選択する例を示している。１５は選択回路１６を制御す
る乗算窓制御回路であって、相関処理の対象となる１情
報ビット長を越える部分の入力データについてはヌルデ
ータを用い入力データを生成するようにデータの選択を
行う。

【００３３】次に、動作の主要点を説明する。実施の形
態２での説明同様、Ａ／Ｄ変換器４でのサンプリングを
１拡散符号時間毎に行う例で説明する。本実施の形態３
の場合のように、拡散符号長＞１情報ビット長の場合に
は、記憶回路６のメモリ容量は１情報ビット分のメモリ
容量よりも大きくする必要がある。すなわち、Ａ／Ｄ変
換の量子化ビット数をｍビット、拡散符号長を（ｎ＋
α）ビット（ここで、ｎは１拡散符号長を１ビットとし
て正規化した１情報ビット長（つまり１情報ビット当た
りのサンプリング回数）を、αは１情報ビット長を越え
る拡散符号長部分の長さ（つまり１情報ビットを越える
部分のサンプリング回数）である）とすれば、少なくと
も｛ｍ×（ｎ＋α）｝ビットのメモリ容量が必要であ
る。

【００３４】記憶回路６からの出力である入力データ列
と、シフトレジスタ９からの出力である参照データ列が
乗算されるため、α個の乗算結果は１情報ビット長以外
の情報となり、加算結果の計算精度を劣化させる。そこ
で、乗算窓制御回路１５では、選択回路１６内の各セレ
クタを制御することにより計算を行う対象の１情報ビッ
ト長以外のところは０を選択する。これにより、余剰の
α個の乗算結果は０に固定され、α個の乗算結果に影響
されることなく加算回路１０で加算することが可能とな
り、拡散符号時間毎の相関出力が得られる。

【００３５】以上のように、本実施の形態３では、相関
処理の対象となる１情報ビット長を越える部分の入力デ
ータについてはあらかじめ設定されている無入力状態を
示すヌルデータを用い入力データを生成し、乗算回路に
入力するようにしたので、１情報ビット長を越える部分
の相関出力への影響がなくなり、より精度の高い相関処
理を行うことができるという効果がある。

【００３６】実施の形態４．次に本発明の実施の形態４
について説明する。本実施の形態４では実施の形態３の
場合と同様に１情報ビット長が拡散符号長と異なる場合
（一般には、拡散符号長＞１情報ビット長）について説
明する。図５はこの実施の形態４であるデジタルマッチ
ドフィルタのブロック図である。

【００３７】図において、４〜１６は図４に示す実施の
形態３の構成と同じであるので説明を省略する。１７は
相関処理の対象となる１情報ビット長を越える部分の余
剰のαビットに相当する拡散符号にすべて無入力状態を
示すヌルデータ（０あるいは１）を満たす空き詰め回路
である。

【００３８】次に、動作の主要点を説明する。実施の形
態３での説明同様、Ａ／Ｄ変換器４でのサンプリングを
１拡散符号時間毎に行う例で説明する。Ａ／Ｄ変換器４
でのサンプリングデータが、符号ビットをＭＳＢに持ち
２の補数形式の出力である場合、あるいは、Ａ／Ｄ変換
器４の出力を符号ビットをＭＳＢとする２の補数形式に
変換してから記憶回路６に蓄積する場合、乗算回路１２
は排他的論理和などの簡易な反転回路で構成されること
が知られている。この場合、記憶回路６の出力に設けら
れている選択回路１６がα個の余剰ビットに０を選択し
ても乗算結果は必ずしも０とならない。そこで、拡散符
号発生回路７からの拡散符号列を、空き詰め回路１７に
入力して、前記拡散符号列に余剰のαビットに対応して
乗算結果が０になるようなビットをはじめから埋め込
む。埋め込むビットは構成によりすべて０であったり、
すべて１であったりする。例えば、乗算回路１２が排他
的論理和出力の反転回路から構成され、加算回路１０で
は０入力をヌルデータと扱う構成である場合を考える。
このとき、送信側での拡散符号が００１０１であると、
拡散符号発生回路７では００１０１を生成し、選択回路
１６で余剰ビットに０を選択し、空き詰め回路では１を
割り当てる構成となる。これにより、余剰のα個の乗算
結果は０に固定され、前記乗算結果に影響されることな
く加算回路１０で加算することが可能となり、拡散符号
毎の相関出力が得られる。

【００３９】以上のように、本実施の形態４では、相関
処理の対象となる１情報ビット長を越える部分の参照デ
ータについてはあらかじめ設定されている無入力状態を
示すヌルデータを用い参照データを生成し、乗算回路に
入力するようにしたので、１情報ビット長を越える部分
の相関出力への影響がなくなり、より精度の高い相関処
理を行うことができるという効果がある。

【００４０】実施の形態５．次に本発明の実施の形態５
について説明する。本実施の形態５では１拡散符号時間
内で複数回サンプリングが行われる場合について説明す
る。図６はこの実施の形態５であるデジタルマッチドフ
ィルタのブロック図である。

【００４１】図において、４〜１７は図５に示す実施の
形態４の構成と同じであるので説明を省略する。１８は
１拡散符号長内のサンプリング回数だけ拡散符号と空き
詰めに使用するビットを繰り返し出力する繰り返し制御
回路である。

【００４２】次に、動作の主要点を説明する。１拡散符
号時間より短い時間、受信するタイミングがずれている
ときを考慮して、Ａ／Ｄ変換器４のサンプリングを１拡
散符号時間の１／２、１／４、１／８、１／１６などで
行う構成が一般に知られている。ここでは１／２の場合
の、いわゆる２倍オーバサンプリング時の例で説明す
る。さらに、拡散符号発生回路において００１０１を生
成し、余剰ビットが５ビットあり、加算回路１０でヌル
データとするために、空き詰め回路ではすべて１を出力
する構成である例で示す。拡散符号発生回路では「００
１０１」を出力し、空き詰め回路１７では「１１１１
１」を出力する。これを繰り返し制御回路１８に入力す
ると、「００００１１００１１１１１１１１１１１１」
となる。これをシフトレジスタ９に入力し、参照データ
列として用いることにより、１／２拡散符号毎の相関出
力が得られる。

【００４３】以上のように、本実施の形態５では、元の
拡散符号あるいはヌルデータを繰り返し生成することに
より簡単な構成でオーバサンプリング時の相関処理に対
応できるという効果がある。

【００４４】実施の形態６．次に本発明の実施の形態６
について説明する。図７はこの実施の形態６であるデジ
タルマッチドフィルタのブロック図である。

【００４５】図において、４〜１８は図６に示す実施の
形態５の構成と同じであるので説明を省略する。１９は
シフトレジスタ９の出力をラッチするラッチ回路１９で
ある。以下の説明では、前記ラッチ回路の入力であるシ
フトレジスタ９からの出力を第２の参照データ列（時間
的に早い参照データとなる）、前記ラッチ回路の出力を
単に参照データ列（時間的に遅い参照データとなる）と
いうものとする。２０は前記第２の参照データ列と記憶
回路からの出力である入力データ列とを掛け合わせる第
２の乗算回路、２１は前記第２の乗算回路の出力を加算
する第２の加算回路、２２は前記第２の加算回路の出力
により判定を行う判定回路である。１３は第１の乗算回
路１２の出力を制御する選択回路であって、加算窓制御
回路１４と前記判定回路２２に従って乗算データあるい
はヌルデータのどちらかを選択する。また、ここに言う
第１の乗算回路１２とは、シフトレジスタ９からの出力
をラッチすることにより時間的に遅くなった参照データ
列を、記憶回路６の出力と掛け合わせる乗算回路を指
す。

【００４６】次に、動作の主要点を説明する。シフトレ
ジスタ９からの出力は、第２の加算回路２１および判定
回路２２の動作に要する時間分だけ遅らせてラッチ回路
１９にてラッチされる。前記加算および判定にＡ／Ｄ変
換器４のサンプリングレートより長い時間を要するとき
には多段階のラッチ回路にする必要がある。以下は、前
記加算および判定が１サンプリングに要する時間以内に
終了する場合、すなわち、ラッチ回路１９が１段のラッ
チで構成される場合について説明する。

【００４７】ラッチ回路１９に入力する信号（時間的に
早い参照データ列）は、第２の乗算回路２０に入力さ
れ、記憶回路６と乗算される。この乗算結果を第２の加
算回路２１で加算し、この結果が判定回路２２に入力さ
れる。この判定回路２２では、あらかじめ設定されてい
る既定値である参照相関値より小さい値であるか否かを
検出する。小さいと検出された場合、加算窓制御回路１
４に検出結果を戻し、ラッチ回路へのクロックの供給を
止める（ラッチデータを更新しない）。シフトレジスタ
９にはクロックが供給され続け、次のサイクル（１サン
プリングに要する時間後）には新たな情報が第２の加算
回路に供給される。また、判定回路２２の出力は第１の
乗算回路１２用の選択回路１３にも入力される。ある既
定値より小さいことを示す情報が入力されると前記セレ
クタ１３はヌルデータである０を選択し、また、加算窓
制御回路１４は前記セレクタ１３への制御を変化させな
い（窓の位置をずらさない）。これにより連続してある
既定値より小さい相関出力しか得られない状態のとき、
記憶回路６に新しく蓄積されたビットを除いた第１の乗
算回路１２、ラッチ回路１９、選択回路１３、加算回路
１０が電位レベルを０、１変化させることがなくなる一
方、ある既定値以上の相関出力は正確に得られる。

【００４８】以上のように、本実施の形態６では、相関
出力がある規定値以下の時は乗算回路、ラッチ回路、選
択回路、加算回路等が動作しないようにしたので、低消
費電力化を実現できるという効果がある。

【００４９】実施の形態７．次に本発明の実施の形態７
について説明する。図８はこの実施の形態７であるデジ
タルマッチドフィルタのブロック図である。

【００５０】図において、４〜１８は図６に示す実施の
形態５の構成と同じであるので説明を省略する。１９は
シフトレジスタ９の出力をラッチするラッチ回路１９で
ある。以下の説明では、前記ラッチ回路の入力であるシ
フトレジスタ９からの出力を第２の参照データ列（時間
的に早い参照データとなる）、前記ラッチ回路の出力を
単に参照データ列（時間的に遅い参照データとなる）と
いうものとする。２０は前記第２の参照データ列と記憶
回路からの出力である入力データ列とを掛け合わせる第
２の乗算回路、２１は前記第２の乗算回路の出力を加算
する第２の加算回路、２２は前記第２の加算回路の出力
により判定を行う判定回路である。２３は第１の加算回
路１０の出力を制御する選択回路であって、前記判定回
路２２に従って加算データあるいはヌルデータのどちら
かを選択する。また、ここに言う第１の乗算回路１２と
は、シフトレジスタ９からの出力をラッチすることによ
り時間的に遅くなった参照データ列を、記憶回路６の出
力と掛け合わせる乗算回路を指す。

【００５１】次に、動作の主要点を説明する。シフトレ
ジスタ９からの出力は、第２の加算回路２１および判定
回路２２の動作に要する時間分だけ遅らせてラッチ回路
１９にてラッチされる。前記加算および判定にＡ／Ｄ変
換器４のサンプリングレートより長い時間を要するとき
には多段階のラッチ回路にする必要がある。以下は、前
記加算および判定が１サンプリングに要する時間以内に
終了する場合、すなわち、ラッチ回路１９が１段のラッ
チで構成される場合について説明する。

【００５２】ラッチ回路１９に入力する信号（時間的に
早い参照データ列）は、第２の乗算回路２０に入力さ
れ、記憶回路６と乗算される。この乗算結果を第２の加
算回路２１で加算し、この結果が判定回路２２に入力さ
れる。この判定回路２２では、あらかじめ設定されてい
る既定値である参照相関値より小さい値であるか否かを
検出する。小さいと検出された場合、加算窓制御回路１
４に検出結果を戻し、ラッチ回路へのクロックの供給を
止める（ラッチデータを更新しない）。シフトレジスタ
９にはクロックが供給され続け、次のサイクル（１サン
プリングに要する時間後）には新たな情報が第２の加算
回路に供給される。また、記憶回路６用の選択回路１６
の窓制御は判定回路２２の出力に左右されないため、判
定回路２２の出力は第１の加算回路１０用の選択回路２
３を用いて、ヌルデータである０を選択するか否か制御
する。これにより連続してある既定値より小さい相関出
力しか得られない状態のとき、記憶回路６に新しく蓄積
されたビットを除いた第１の乗算回路１２、ラッチ回路
１９が電位レベルを０、１変化させることがなくなる一
方、ある既定値以上の相関出力は正確に得られる。

【００５３】以上のように、本実施の形態７では、相関
出力がある規定値以下の時は乗算回路、ラッチ回路等が
動作しないようにしたので、低消費電力化を実現できる
という効果がある。

【００５４】実施の形態８．次に本発明の実施の形態８
について説明する。図９はこの実施の形態８であるデジ
タルマッチドフィルタのブロック図である。

【００５５】図において、４〜２３は図８に示す実施の
形態７の構成と同じであるので説明を省略する。なお、
本実施の形態８においては、実施の形態７の構成に対し
て、第２の乗算回路２０がシフトレジスタ９の出力と記
憶回路６の出力の１部分のみ乗算を行う構成となってい
る。

【００５６】次に、動作の主要点を説明する。ラッチ回
路１９に入力する信号（時間的に早い参照データ）は、
第２の乗算回路２０に入力され、記憶回路６からの出力
と乗算される。この乗算結果を第２の加算回路２１で加
算するが、前記乗算結果の１部を加算すれば有意な相関
出力が得られる。例えば、送信側で１情報ビットを６４
の拡散符号で広帯域に拡散し、受信側のデジタルマッチ
ドフィルタですべて相関がとれたときを６４、すべて相
関がとれなかったときを−６４の相関出力値とする条件
で、判定回路２２が前記最大相関値の１／４である１６
の相関値以上であるか否かを判定する回路とした場合で
説明する。前記の条件は、正の相関になる数をａ個とす
ると負の相関になる数は６４−ａとなるので、＋ａ−（６４−ａ）≧１６故にａ≧４０となる。換言すると、２４個負の相関値をもつ場合、あ
るいは、４０個正の相関値を持つ場合はそれ以上の加算
は必要とならない。従って、４８個分の部分相関を行う
構成とすれば、有意でない相関出力がランダムであると
すると１／２以上の確率で有意でない相関出力であるこ
とを検出できる。４８より多くしていくと検出の確率は
大幅に増加する。このように第２の乗算回路２０のすべ
ての乗算結果を加算しないでも十分有意な判定結果を出
すことが出来る。

【００５７】以上のように、本実施の形態８では、実施
の形態７に比べ、第２の乗算回路、第２の加算回路を簡
略化したので、さらに低消費電力化を実現できるという
効果がある。

【００５８】

【発明の効果】以上のように、この発明によれば、サン
プリングされた複数の量子化ビットの入力データをサン
プリングに応じて決められた特定の記憶場所に蓄積しシ
フトさせず、参照データ列となる１ビット構成の拡散符
号列をシフトする構成としたため、回路ブロック構成中
のサンプリング毎にデータのシフトする回路素子が少な
くてすみ、回路内における０、１の電位の変化を低減す
ることができるので、低消費電力化を実現できるという
効果がある。

【００５９】また、相関処理の対象となる１情報ビット
長を越える部分の乗算データについてはあらかじめ設定
されている無入力状態を示すヌルデータを用い乗算デー
タを生成し、加算回路に入力するようにしたので、１情
報ビット長を越える部分の影響を除去でき、より精度の
高い相関処理を行うことができるという効果がある。

【００６０】また、相関処理の対象となる１情報ビット
長を越える部分の入力データについてはあらかじめ設定
されている無入力状態を示すヌルデータを用い入力デー
タを生成し、乗算回路に入力するようにしたので、１情
報ビット長を越える部分の影響を除去でき、より精度の
高い相関処理を行うことができるという効果がある。

【００６１】また、相関処理の対象となる１情報ビット
長を越える部分の参照データについてはあらかじめ設定
されている無入力状態を示すヌルデータを用い参照デー
タを生成し、乗算回路に入力するようにしたので、１情
報ビット長を越える部分の影響を除去でき、より精度の
高い相関処理を行うことができるという効果がある。

【００６２】また、元の拡散符号あるいはヌルデータを
繰り返し生成することにより簡単な構成でオーバサンプ
リング時の相関処理に対応できるという効果がある。

【００６３】また、相関出力がある規定値以下の時は乗
算回路、ラッチ回路、選択回路、加算回路等が動作しな
いようにしたので、低消費電力化を実現できるという効
果がある。

【００６４】また、相関出力がある規定値以下の時は乗
算回路、ラッチ回路等が動作しないようにしたので、低
消費電力化を実現できるという効果がある。

【００６５】また、乗算の対象となるデータ列中のデー
タの個数を減らし、一部のデータのみとし、第２の乗算
回路、第２の加算回路を簡略化したので、さらに低消費
電力化を実現できるという効果がある。

【００６６】また、乗算の対象となるデータのビット数
を全ビットではなく個数を減らし、一部のビットのみと
し、第２の乗算回路、第２の加算回路を簡略化したの
で、さらに低消費電力化を実現できるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるデジタルマッチ
ドフィルタのブロック図である。

【図２】本発明の実施の形態１によるデジタルマッチ
ドフィルタの記憶回路内のブロック図である。

【図３】本発明の実施の形態２によるデジタルマッチ
ドフィルタのブロック図である。

【図４】本発明の実施の形態３によるデジタルマッチ
ドフィルタのブロック図である。

【図５】本発明の実施の形態４によるデジタルマッチ
ドフィルタのブロック図である。

【図６】本発明の実施の形態５によるデジタルマッチ
ドフィルタのブロック図である。

【図７】本発明の実施の形態６によるデジタルマッチ
ドフィルタのブロック図である。

【図８】本発明の実施の形態７によるデジタルマッチ
ドフィルタのブロック図である。

【図９】本発明の実施の形態８によるデジタルマッチ
ドフィルタのブロック図である。

【図１０】従来のマッチドフィルタのブロック図であ
る。

【図１１】従来のデジタルマッチドフィルタのブロッ
ク図である。

【図１２】情報信号と拡散符号との関係を説明するた
めの説明図である。

【符号の説明】

１遅延線、２タップ、３加算回路、４Ａ／Ｄ変
換器、５タイミング信号発生回路、６記憶回路、７
拡散符号発生回路、８ロード待ちバッファ、９シ
フトレジスタ、１０加算回路、１１アドレス信号発
生回路、１２乗算回路、１３選択回路、１４加算窓
制御回路、１５乗算窓制御回路、１６選択回路、１
７空き詰め回路、１８繰り返し制御回路、１９ラ
ッチ回路、２０第２の乗算回路、２１第２の加算回
路、２２判定回路、２３選択回路、３０バッフ
ァ、３１シフトレジスタ、１００入力信号生成手
段、２００参照信号生成手段。

Claims

【特許請求の範囲】

【請求項１】相関処理を行うために、情報ビットにより構成される情報信号に所定の拡散符号
長の拡散符号列を用いてスペクトラム拡散を施した受信
スペクトラム拡散信号を所定のタイミングで順次サンプ
リングし量子化し、生成される入力データを記憶すると
ともに、記憶された複数の前記入力データである入力デ
ータ列を出力する入力信号生成手段と、前記入力データ列に対応させ、前記受信スペクトラム拡
散信号に用いられた拡散符号列と同一の拡散符号列より
生成される参照データ列を出力する参照信号生成手段
と、前記入力データ列と前記参照データ列との対応するデー
タ同士を乗算し、生成される複数の乗算データを出力す
る乗算回路と、この複数の乗算データを加算し、生成される相関値を出
力する加算回路とを備え、前記入力信号生成手段は、前記入力データに応じた個別の記憶場所を指示するアド
レス信号に基づき、少なくとも前記拡散符号長に相当す
る期間に生成される前記入力データを個別に記憶できる
複数の記憶場所を有するとともに、前記タイミングに応
じて前記入力データ列を出力する記憶回路を備え、前記参照信号生成手段は、前記タイミングに応じて前記参照データ列をシフトし出
力するシフトレジスタを備えたことを特徴とするデジタ
ルマッチドフィルタ。
【請求項２】相関処理の対象となる１情報ビット長を
越える部分の乗算データについては、前記乗算データに
替え、あらかじめ設定されている無入力状態を示すヌル
データを加算回路に入力するようにしたことを特徴とす
る請求項１に記載のデジタルマッチドフィルタ。
【請求項３】相関処理の対象となる１情報ビット長を
越える部分の入力データについては、前記入力データに
換え、あらかじめ設定されている無入力状態を示すヌル
データを乗算回路に入力するようにしたことを特徴とす
る請求項１に記載のデジタルマッチドフィルタ。
【請求項４】参照信号生成手段は、相関処理の対象となる１情報ビット長を越える部分の参
照データについては拡散符号に換え、あらかじめ設定さ
れている無入力状態を示す前記ヌルデータを用い参照デ
ータ列を生成し出力するようにしたことを特徴とする請
求項１に記載のデジタルマッチドフィルタ。
【請求項５】参照信号生成手段は、１拡散符号長内のサンプリング回数だけ繰り返された拡
散符号により構成された参照符号列より参照データ列を
生成し出力するようにしたことを特徴とする請求項１か
ら４のいずれかに記載のデジタルマッチドフィルタ。
【請求項６】シフトレジスタからの出力を第２の参照
データ列とし、この第２の参照データ列を保持し、新たに参照データ列
として出力するラッチ回路と、入力データ列と前記第２の参照データ列との対応するデ
ータ同士を乗算し、生成される複数の第２の乗算データ
を出力する第２の乗算回路と、この複数の第２の乗算データを加算し、生成される第２
の相関値を出力する第２の加算回路と、この第２の相関値とあらかじめ設定されている参照相関
値とを比較し、判定結果を出力する判定手段とを備え、前記判定結果に基づき乗算回路から出力される乗算デー
タまたはあらかじめ設定されている無入力状態を示すヌ
ルデータのいずれかのデータを選択し、加算回路に入力
するようにしたことを特徴とする請求項１から５のいず
れかに記載のデジタルマッチドフィルタ。
【請求項７】シフトレジスタからの出力を第２の参照
データ列とし、この第２の参照データ列を保持し、新た
に参照データ列として出力するラッチ回路と、入力データ列と前記第２の参照データ列との対応するデ
ータ同士を乗算し、生成される複数の第２の乗算データ
を出力する第２の乗算回路と、この複数の第２の乗算データを加算し、生成される第２
の相関値を出力する第２の加算回路と、この第２の相関値とあらかじめ設定されている参照相関
値とを比較し、判定結果を出力する判定手段とを備え、前記判定結果に基づき記憶回路から出力される入力デー
タまたはあらかじめ設定されている無入力状態を示すヌ
ルデータのいずれかのデータを選択し、乗算回路に入力
するようにしたことを特徴とする請求項１から５のいず
れかに記載のデジタルマッチドフィルタ。
【請求項８】第２の乗算回路は、記憶回路から出力される入力データ列の内、一部の入力
データに対してのみ、対応する第２の参照データとの乗
算を行い、第２の乗算データを出力するようにしたこと
を特徴とする請求項６または７に記載のデジタルマッチ
ドフィルタ。
【請求項９】第２の乗算回路は、記憶回路から出力される入力データの複数の量子化ビッ
トの内、一部の量子化ビットに対してのみ、対応する第
２の参照データとの乗算を行い、第２の乗算データを出
力するようにしたことを特徴とする請求項６または７に
記載のデジタルマッチドフィルタ。