KR100615008B1 - 가산 회로, 가산 회로를 이용한 적분 회로 및 적분 회로를 이용한 동기 검출 회로 - Google Patents

가산 회로, 가산 회로를 이용한 적분 회로 및 적분 회로를 이용한 동기 검출 회로 Download PDF

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Abstract

본 발명에 따라 가산 연산을 복수회 행하는 적분 회로의 연산 속도가 상승된다.
본 발명의 적분 회로는 가산 회로(42)와 가산 데이터를 기록하는 가산 데이터 입력 버퍼(44)와, 가산 결과를 기록하여 피가산 데이터를 출력하는 가산 결과 버퍼(46)를 구비한다. 가산 회로(42)는 가산 데이터와 피가산 데이터를 소정수 비트 단위로 가산하고, 소정수 비트의 가산 결과와 캐리아웃을 출력하는 복수의 가산 블럭을 구비한다. 그리고, 가산 블럭은 하위로부터의 캐리아웃과 가산 데이터와 피가산 데이터의 조합에 따라서 상기 가산 블럭의 캐리아웃이 발생하는 경우는 상기 캐리아웃에 응답하고, 조합에 따라 상기 가산 블럭의 캐리아웃을 발생하지 않는 경우는 상기 캐리아웃에 응답하지 않고 상기 가산 블럭의 가산 연산이 종료한 것을 나타내는 블럭 가산 종료 신호를 생성한다. 이 블럭 가산 종료 신호에 따라서 각 스테이지의 가산 연산이 반복된다.
CDMA 방식, 가산 회로, 적분 회로, 동기 검출 회로, 자릿수 올림

Description

가산 회로, 가산 회로를 이용한 적분 회로 및 적분 회로를 이용한 동기 검출 회로{ADDER CIRCUIT, INTEGRATING CIRCUIT WHICH USES THE ADDER CIRCUIT, AND SYNCHRONISM DETECTION CIRCUIT WHICH USES THE INTEGRATING CIRCUIT}
도 1은 본 실시예에서의 동기 검출 회로의 구성을 나타낸 도면.
도 2는 본 실시예에서의 적분 회로의 전체 구성을 나타낸 도면.
도 3은 본 실시예에서의 적분 회로의 상세도.
도 4는 본 실시예에서의 가산 블럭을 나타낸 도면.
도 5는 1 비트 가산기의 진리치표를 나타낸 도면.
도 6은 블럭 가산 종료 신호 생성부의 회로를 나타낸 도면.
도 7은 자릿수 올림 검출 디코더(70)의 디코드 논리를 설명하기 위한 도면.
도 8은 자릿수 올림 검출 디코더(70)의 디코드 논리를 설명하기 위한 도면.
도 9는 종래의 연산 시간과 본 실시예에서의 연산 시간을 비교하는 타이밍차트도.
<도면의 주요 부분에 대한 부호의 설명>
1 ∼ 15 : 지연 플립플롭 회로
20 ∼ 35 : 승산 회로
40 : 적분 회로
42 : 가산 회로
44 : 입력 버퍼
46 : 출력 버퍼
48 : 제어부
421 ∼ 424 : 가산 블럭
ED1 ∼ ED4 : 블럭 가산 종료 신호
P1 : 펄스 신호
본 발명은 가산 회로, 이 가산 회로를 이용한 적분 회로 및 이 적분 회로를 이용한 동기 검출 회로에 관한 것으로서, 특히 단시간에서 가산, 적분 혹은 동기 확립을 행할 수 있는 가산 회로, 그것을 이용한 적분 회로 및 그것을 이용한 동기 검출 회로에 관한 것이다.
디지털 휴대 전화의 통신 방식으로서, 보다 증대한 수용자수에 대응하기 위하여, 한정된 주파수에 의해 많은 채널을 할당할 수 있는 CDMA(Code Division Multiple Access) 방식이 제안되고 있다. CDMA 방식은 송신 데이터에 대하여 복수 비트의 확산 코드를 거는 것으로 하나의 주파수에 확산 코드의 종류분의 채널을 할당한다. 송신측과 수신측 간에서 공통된 확산 코드를 확정하고, 송신측이 확산 코드를 이용하여 송신 데이터를 변조하고 수신측이 확산 코드를 이용하여 복조한다.
그 경우, 수신측은 어떤 타이밍으로 확산 코드가 할당되고 있는 것인지를 검출하는 동기 확립을 행할 필요가 있다. 일반적인 동기 확립은 매칭 필터를 이용하여 행해진다. 즉, 확산 코드에 의해 확산되어 있는 수신 신호를 확산 코드를 이용하여 적분 덤프를 행함으로써, 역 확산을 행하고 적분치가 소정의 피크치를 취할 때 타이밍을 동기한 타이밍으로서 검출한다. 따라서, 매칭 필터에서는 적분 연산을 행할 필요가 있다.
그러나, 종래의 적분 회로는 가산 회로의 전단과 후단에 각각 입력 비트와 출력 비트를 일시적으로 래치하는 플립플롭을 구비하고, 소정의 클럭에 동기하여 가산 데이터를 입력하고, 적산 데이터와의 가산 연산을 행하여, 새로운 적산 데이터를 후단의 플립플롭에 래치한다는 일련의 가산 처리를 반복한다. 즉, 기본적으로 클럭의 주기로 가산 연산을 반복하여 적분 연산을 행한다. 따라서, 클럭의 주기는 각각의 가산 연산으로 가장 느린 경우에 맞춰서 설정되는 것이 요구된다. 그 때문에, 각 가산 연산에서 비교적 빠르게 가산 연산이 종료하여도 다음 가산 연산을 개시하기 위해서는 다음의 클럭까지 대기하는 것이 필요해진다.
또한, 휴대 전화에서 상기한 적분 회로를 이용한 매칭 필터를 구성한 경우, 휴대 전화에 특유의 전력 절약화의 요청으로부터 동작 클럭의 주파수를 높게 할 수 없다. 따라서, 가산기의 동작 자체가 고속이거나 혹은 가산 데이터와 피가산 데이터와의 조합에 의해 가산 연산이 단시간에 종료하는 경우라해도 동작 클럭의 주파수가 낮기 때문에 복수의 가산 연산으로 이루어지는 적분 연산 시간을 짧게 할 수 없다.
그래서, 본 발명의 목적은 적분 연산 시간을 클럭 속도에 의존하지 않고 짧게 할 수 있는 적분 회로를 제공하는데 있다.
또한, 본 발명의 목적은 클럭 주기에 의존하지 않고서 보다 짧은 시간에 동기 확립을 행할 수 있는 동기 검출 회로를 제공하는데 있다.
상기한 목적을 달성하기 위하여, 본 발명은 복수 비트의 가산 데이터와 피가산 데이터가 공급되며 양 데이터의 가산 연산을 행하는 가산 회로에 있어서,
상기 가산 데이터와 피가산 데이터를 소정수 비트 단위로 가산하고, 상기 소정수 비트의 가산 결과와 캐리아웃을 출력하는 복수의 가산 블럭을 구비하고, 상기 가산 블럭은 하위로부터의 캐리아웃과 상기 가산 데이터와 피가산 데이터의 조합에 따라 해당 가산 블럭의 캐리아웃이 발생하는 경우는 해당 캐리아웃에 응답하고, 상기 조합에 따라서 해당 가산 블럭의 캐리아웃이 발생하지 않은 경우는 해당 캐리아웃에 응답하지 않고서 해당 가산 블럭의 가산 연산이 종료한 것을 나타낸 블럭 가산 종료 신호를 생성하는 것을 특징으로 한다.
또한, 상기한 발명에 있어서, 상기 복수의 가산 블럭으로부터의 블럭 가산 종료 신호가 공급되며, 모든 상기 블럭 가산 종료 신호가 가산 종료를 나타내는 타이밍에 응답하여 가산 회로의 가산 종료 신호를 생성하는 것을 특징으로 한다.
또한, 상기한 발명에서 상기 복수의 가산 블럭 중 최상위의 가산 블럭으로부터의 블럭 가산 종료 신호에 응답하여, 가산 회로의 가산 종료 신호를 생성하는 것을 특징으로 한다.
상기한 가산 회로에 따르면, 각 가산 블럭으로부터 연산이 종료한 것을 알리는 블럭 가산 종료 신호가 생성되므로, 가산 데이터와 피가산 데이터의 조합에 따라서 다른 가산 연산이 종료하는 타이밍을 알 수 있다.
또한, 상기한 목적을 달성하기 위하여 본 발명의 적분 회로는 상기한 가산 회로와, 상기 가산 데이터를 기록하는 가산 데이터 입력 버퍼와, 상기 가산 결과를 기록하고 상기 피가산 데이터를 출력하는 가산 결과 버퍼를 구비하고, 상기 가산 데이터 입력 버퍼와 상기 가산 결과 버퍼란 상기 가산 종료 신호에 응답하여, 상기 복수의 가산 블럭에 상기 가산 데이터 및 피가산 데이터를 공급하는 것을 특징으로 한다.
본 발명의 적분 회로에 따르면, 복수 횟수의 가산 연산을 자주하여 행하므로 적분 연산에 요하는 시간을 짧게 할 수 있다.
또한, 상기한 목적을 달성하기 위하여 본 발명은 상기한 적분 회로를 구비하고, 코드 확산된 수신 신호에 대하여 확산 코드와의 동기를 검출하는 동기 검출 회로에 있어서,
복수 비트의 상기 수신 신호를 각각 지연시키는 복수의 지연 회로와,
상기 복수의 지연 회로의 출력과 복수 비트의 상기 확산 코드를 각각 승산하는 복수의 승산 회로를 구비하고,
상기 승산 회로의 출력을 상기 적분 회로에 의해 적산하고 해당 적산 결과에 의해서 상기 동기를 검출하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 본 실시예에서의 동기 검출 회로의 구성을 나타낸 도면이다. 코드 확산 방식으로 변조된 송신 신호는 송신 데이터에 대하여 복수 비트의 확산 코드를 승산하여 생성된다. 이러한 송신 신호를 수신한 수신측에서는 복조를 위해 수신 신호와 확산 코드와의 동기를 검출할 필요가 있다. 도 1에 도시한 동기 검출 회로는 이러한 동기를 검출하기 위한 회로로, 수신측, 예를 들면 휴대 전화의 전원을 온한 직후나 인접하는 셀 영역으로 이동했을 때 동기 검출이 행해진다.
동기 검출 회로는 복수 비트의 수신 신호 R을 각각 지연시키는 복수의 지연 회로(1 ∼ 15)와, 복수의 지연 회로의 출력 R0 ∼ R15와 복수 비트의 확산 코드 C 0 ∼ C15를 각각 승산하는 복수의 승산 회로(20 ∼ 35)를 구비한다. 여기서는 확산 코드는 16비트로 구성되어 있다고 한다. 그리고, 승산 회로의 출력 M0 ∼ M15를 적분 회로(40)에 의해 적산하고 적산 결과가 소정의 피크치를 넘는 값이 되는 경우에 동기 검출 신호(36)가 출력된다.
도 2는 본 실시예에서의 적분 회로의 전체 구성을 나타낸 도면이다. 적분 회로(40)는 가산기(42)와, 그것에 가산 데이터를 공급하는 입력 버퍼(44)와, 가산기(42)의 가산 결과 S42를 래치하고, 그 가산 결과를 피가산 데이터 S46으로 하여 가산기(42)에 공급하는 출력 버퍼(46)를 구비한다. 입력 버퍼(44)는 예를 들면 16개의 가산 데이터 M0 ∼ M15를 펄스 신호 P1에 응답하여 순서대로 멀티플렉스하는 멀티플렉서나 혹은 가산 데이터 M0 ∼ M15를 축적하여 펄스 신호 P1에 응답하여 순 서대로 출력하는 FIFO 버퍼로 구성된다. 또한, 출력 버퍼(46)는 펄스 신호 P1에 응답하여 가산 결과 S42를 래치하고 피가산 데이터 S46으로 하여 가산 회로(42)에 공급하는 플립플롭으로 구성된다.
적분 회로(40)는 또한 적분 연산의 개시와 종료를 제어하는 제어부(48)를 구비한다. 제어부(48)는 연산 기동 신호 S1에 응답하여 적분 연산 활성화 신호 S4를 활성 상태로 하고, 각 스테이지의 가산 연산이 종료할 때마다 생성되는 펄스 신호 P1을 카운트하여 가산 연산 횟수를 감시하고 연산 횟수 데이터 S2의 횟수에 대응하는 가산 연산이 행해지면, 적분 연산 활성화 신호 S4를 비활성화하여, 연산 종료 스테이터스 신호 S3을 출력한다.
도 2의 예에서는 가산 데이터 S44는 하위 8 비트가 유효 비트이며 상위 8 비트가 전부 0인 16비트의 디지털 신호이며, 가산 결과 데이터 S42는 16비트의 디지털 신호이다. 또한, 피가산 데이터 S46은 가산 결과 데이터 S42의 하위 16비트의 디지털 신호이다. 하위 8 비트가 유효 비트인 가산 데이터 S44를 복수회 가산함으로써 출력 S42가 16비트의 적분 출력으로서 출력된다.
펄스 신호 P1은 가산기 내의 가산 연산이 종료하는 타이밍으로 응답하여 생성되며 다음 스테이지의 가산 연산을 행하는 타이밍 펄스가 된다. 이 펄스 신호 P1에 대해서는 후에 상술한다.
도 3은 본 실시예에서의 적분 회로의 상세도이다. 이 예에서는 입력 버퍼(44)로서 입력 데이터 M0 ∼ M15를 순서대로 저장하여 저장순으로 출력하는 입력 데이터 FIFO(First In First Out)가 사용된다. 16비트의 가산 회로(42)는 4비 트 단위로 가산 연산을 행하는 가산 블럭(421 ∼ 424)으로 구성된다. 가산 블럭(421)은 최하위 4비트의 가산 데이터 A0 ∼ A3과 최하위 4비트의 비가산 데이터 B0 ∼ B3을 가산하고 4비트의 가산 결과 데이터 S0 ∼ S3과, 자릿수 올림에 대응하는 캐리아웃 CO1을 생성한다. 또한, 가산 블럭(421)은 더욱 가산 블럭 내의 연산이 종료한 것을 나타내는 블럭 가산 종료 신호 ED1을 출력한다. 블럭 가산 종료 신호 ED1에 대해서는 후에 상술한다.
마찬가지로, 가산 블럭(422)은 다음 4비트의 가산 데이터 A4 ∼ A7과 피가산 데이터 B4 ∼ B7을 가산하고 4비트의 가산 결과 데이터 S4 ∼ S7과, 캐리아웃 CO2를 생성하고 또한 블럭 가산 종료 신호 ED2를 출력한다. 가산 블럭(422)에는 하위의 가산 블럭(421)으로부터의 블럭 가산 종료 신호 ED1과 캐리아웃 CO1이 입력된다. 가산 블럭(423, 424)도 마찬가지의 구성으로, 각각 가산 결과 데이터 S8 ∼ S11과 S12 ∼ S15와, 캐리아웃 CO3, CO4의, 블럭 가산 종료 신호 ED3, ED4를 출력한다.
상기한 블럭 가산 종료 신호 ED1 ∼ ED4는 논리곱 회로(50)에 입력되며 모든 블럭 가산 종료 신호가 가산 종료에 대응하는 H 레벨이 되면, 가산 종료 통지 신호 S50이 출력된다. 펄스 생성 회로(52)는 고속의 샘플링 클럭 SP에 의해 가산 종료 통지 신호 S50을 감시하고, 그 신호 S50이 H 레벨로 변화한 것을 검출하면 펄스 신호 P1을 출력한다. 이 펄스 신호 P1에 응답하여 전술한 바와 같이 출력 래치 회로(46)는 가산 결과 데이터 S0 ∼ S15를 래치하고, 다음 스테이지의 피가산 데이터 S46을 가산 회로 내의 가산 블럭(421 ∼ 424)에 공급한다. 또한, 입력 데이터 FIFO(44)는 펄스 신호 P1에 응답하여, 저장된 가산 데이터를 시프트하고, 다음의 스테이지의 가산 데이터 S44(A0 ∼ A15)를 4개의 가산 블럭(421 ∼ 424)에 공급한다.
제어부(48)는 연산 기동 신호(도 2 중 S1)와 연산 횟수 데이터(도 2 중 S2)를 저장하는 연산 기동 레지스터(54) 및 연산 횟수 레지스터(56)에 접속된다. 연산 기동 레지스터(54)에는 예를 들면 연산 개시 시에 H 레벨이 기록된다. 이들의 레지스터(54, 56)로 설정된 데이터에 의해, 제어부(48)는 연산 기동과 연산 횟수를 제어하고, 연산 종료를 검출한다. 제어부(48) 내에는 연산 스테이터스 레지스터(58)가 설치되며 연산 횟수 레지스터(56)에 기록된 연산 횟수(본건의 예에서는 16회)만큼의 가산 연산이 행해지면 연산 종료 스테이터스 데이터가 기록되며, 연산 종료 스테이터스 신호(48)가 출력된다. 연산의 종료는 각 스테이지의 연산이 종료할 때마다 생성되는 펄스 신호 P1을 카운트함으로써 검출할 수 있다.
혹은 연산 기동 레지스터(54) 대신에 연산 기동 신호 S1을 제어부(48)에 제공하여도 좋다. 그 경우는 연산 기동 신호 S1이 H 레벨이 되면 적분 연산을 개시하고, 설정된 횟수의 가산 연산이 행해지면 상기한 바와 마찬가지로 연산 종료 스테이터스 신호 S3이 생성된다.
도 4는 가산 블럭을 나타낸 도면이다. 도 3의 적분 회로 내의 가산 회로를 구성하는 4개의 가산 블럭은 전부 동일한 구성이다. 도 4에는 대표하여 최하위의 가산 블럭(421)에 대응하는 인용 번호가 부여된다. 4비트 풀 가산기로 구성되는 가산 블럭은, 4개의 1 비트 가산기(421A ∼ 421D)로 구성된다. 도 4 중에는 최하 위의 1 비트 가산기(421A)의 회로 구성이 나타난다. 이 1 비트 가산 회로(421A)는 가산 비트 A0과 피가산 비트 B0의 배타적 논리합 회로(EOR ; 60)와, 그 출력과 하위의 가산 블럭으로부터 공급되는 캐리인 CI와의 배타적 논리합 회로(EOR ; 62)와, 회로(60)의 출력과 캐리인 CI와의 반전 논리곱 회로(NAND ; 64)와, 가산 비트 A0과 피가산 비트 B0과의 반전 논리곱 회로(NAND ; 66)와, 회로(64)와 66의 출력의 반전 논리곱 회로(NAND ; 68)를 구비한다. 이들 논리 회로에 의해 가산 결과 데이터 S0과 캐리(자릿수 올림) CA0이 출력된다.
1 비트 가산기의 논리는 일반적으로 알려져 있지만, 만약을 위해 도 5에 그 심리치표를 나타낸다. 도시된 바와 같이, 입력 비트 A0, B0, CI 중 1개의 비트만이 1인 경우는 가산 결과 데이터 S0이 1이 되며, 2개의 비트가 1인 경우는 캐리 CA가 1이 되고 3개의 비트가 1인 경우는 가산 결과 데이터 S0 및 캐리 CA가 모두 1이 된다.
나머지의 1 비트 가산기(421B, 421C, 421D)도 마찬가지의 논리 회로로 구성되며 최상위의 1 비트 가산기(421D)에서의 캐리 신호는 가산 블럭의 캐리아웃 CO1이 된다.
가산 블럭(421)은 또한 블럭 가산 종료 신호 EDn을 생성하는 생성부(421E)를 구비한다. 블럭 가산 종료 신호 생성부(421E)는 가산 블럭(421)에 공급되는 4비트의 가산 데이터 A[3 : 0]과 피가산 데이터 B[3 : 0]과, 하위의 가산 블럭으로부터 공급되는 캐리인 CI(하위의 가산 블럭으로는 캐리아웃 CO)와, 하위 블럭 가산 종료 신호 EDn-1을 입력한다.
도 4에 도시된 바와 같이 가산 블럭에서의 가산 연산이 종료하기 위해서는 최하위의 1 비트 가산기(421A)로부터 캐리 신호 CA0이 생성되며, 그에 응답하여 다음 1 비트 가산기(421B)로부터의 캐리 신호 CA1이 생성되며, 그것에 응답하여 다음의 캐리 신호 CA2가 생성되며 또한 그것에 응답하여 캐리아웃 신호 CO1이 생성되는 것이 필요하다. 즉, 최하위의 1 비트 가산기(421A)로부터 4비트째의 1 비트 가산기(421D)까지의 논리 연산이 전부 종료하기까지는 그 가산 블럭에서의 가산 연산을 종료할 수는 없다.
가산 회로에서는 최하위의 가산 블럭(421)으로부터의 캐리아웃 신호 CO1을 캐리인 신호 CI로서 입력하고 다음의 가산 블럭(422)의 연산이 행해진다. 하위로부터의 캐리인 신호 CI가 확정되지 않으면, 그 가산 블럭에서의 연산을 행할 수 없다. 마찬가지로, 다음의 가산 블럭(423, 424)에서도 하위로부터의 캐리인 신호 CI가 확정되지 않으면 그 가산 블럭에서의 연산을 행할 수 없다.
이상과 같이, 가산 회로의 연산의 종료는 최악의 경우, 최하위 비트로부터 캐리가 발생하고 모든 비트에서 캐리가 발생하고, 최상위의 비트에 캐리가 발생하는 경우이다. 따라서, 종래의 가산 회로에서는 최상위의 비트의 캐리가 발생하기까지의 최장의 타이밍을 미리 정하고, 그 타이밍에 가산 결과 데이터를 출력 버퍼(46)에서 래치하고 있었다. 또한, 종래의 적분 회로에서는 상기한 최장의 타이밍에 출력 버퍼(46)와 입력 버퍼(44)에 래치용 혹은 시프트용 펄스 신호 P1이 부여되고 있다. 그 결과, 가산 데이터와 피가산 데이터의 조합에 따라서는 각각의 가산 블럭으로 캐리아웃이 발생하지 않은 경우라도 상기한 최장의 타이밍에 복수회 의 가산 연산이 행해진다.
도 4에 도시된 가산 블럭에 있어서, 블럭 가산 종료 신호 생성부(421E)는 4비트의 가산 데이터 A[3 : 0]와 피가산 데이터 B[3 : 0] 및 하위의 가산 블럭으로부터의 캐리인 신호 CI로부터 해당 가산 블럭에서의 캐리아웃 신호 CO1이 발생하는지의 여부의 판단을 행한다. 그리고, 캐리아웃 신호 CO1이 발생하지 않은 경우에 있어서 또한 하위 가산 블럭으로부터의 블럭 가산 종료 신호 EDn-1이 종료 상태이면, 블럭 가산 종료 신호 EDn이 생성된다. 또는 캐리아웃 신호 CO1이 발생하는 경우에는 해당 가산 블럭의 캐리아웃 신호 CO1이 실제로 생성되는 타이밍에 또한 하위의 가산 블럭으로부터의 블럭 가산 종료 신호 EDn-1이 종료 상태이면, 블럭 가산 종료 신호 EDn이 생성된다.
상기한 바와 같이, 가산 블럭에 있어서 캐리아웃 신호 CO1이 발생하지 않는 것을 4개의 1비트 가산기(421A ∼ 421D)로부터의 캐리 신호의 누산으로 검출하는 것은 아니고, 블럭 가산 종료 신호 생성부(421E)에서 단시간에 판단하여 가산 블럭에서의 블럭 가산 종료 신호 EDn을 생성한다.
도 6은 블럭 가산 종료 신호 생성부의 회로를 나타낸 도면이다. 이 회로는 4비트의 가산 데이터 A[3 : 0], 피가산 데이터 B[3 : 0] 및 하위의 가산 블럭으로부터의 캐리인 신호 CI가 공급되며, 캐리아웃이 발생하는지의 여부를 검출하는 자릿수 올림 검출 디코더(70)와, 논리합 회로(74) 및 논리곱 회로(72, 76)를 구비한다. 최하위의 가산 블럭인 경우는 하위로부터의 캐리인 신호 CI는 0으로 설정되며 또한 하위로부터의 블럭 가산 종료 신호 EDn-1은 1로 설정된다.
도 7 및 도 8은 도 6 내의 자릿수 올림 검출 디코더(70)의 디코드 논리를 설명하기 위한 도면이다. 이들 도면에는 4비트의 가산 데이터 A와 피가산 데이터 B의 모든 조합이 나타난다. 예를 들면, 가장 상부측 행에는 피가산 데이터 B=0000에 대한 1 6종류의 가산 데이터 A가 나타난다. 다음 행에는, 피가산 데이터 B=0001에 대한 16종류의 가산 데이터 A가 나타난다. 즉, 행방향으로는 가산 데이터 A가 변화하고, 열방향으로는 피가산 데이터 B가 변화하는 표이다. 그리고, 각각의 표의 우측 하부의 조합(80, 82)이 그 가산 블럭에서의 자릿수 올림이 발생하는 조합에 해당한다.
도 7은 하위로부터의 캐리인 CI가 0인 경우이며, 도 8은 하위로부터의 캐리인 CI가 1인 경우이다. 따라서, 도 8의 조합(82)의 쪽이 도 7의 조합(80)보다도 16조만큼 많아지고 있다.
도 6으로 되돌아가서 자릿수 올림 검출 디코더(70)는 도 7 및 도 8의 표에 나타낸 조합(80, 82)일 때에 자릿수 올림(캐리아웃)이 발생하는 것을 나타내는 신호 S70을 H 레벨로 한다. 또한, 자릿수 올림 검출 디코더(70)는 상기 조합 이외의 경우에 자릿수 올림이 발생하지 않은 것을 나타내는 신호 S71을 H 레벨로 한다. 자릿수 올림 검출 디코더(70)의 회로 구성은 통상의 디코더 구성과 동일하며, 9 비트의 입력의 조합으로부터, 자릿수 올림이 있는 신호 S70 혹은 자릿수 올림이 없는 신호 S71을 H 레벨로 한다.
도 6의 회로 구성으로부터 명백한 바와 같이 자릿수 올림이 없는 신호 S71이 H 레벨이 되면, 그 가산 블럭에서의 캐리아웃 신호 CO1에 상관없이 OR 회로(74)의 출력 S74가 H 레벨이 된다. 그리고, 하위로부터의 블럭 가산 종료 신호 EDn-1이 H 레벨이 되면 AND 회로(76)에 의해 블럭 가산 종료 신호 EDn이 H 레벨이 된다. 이 경우는 실제의 가산 연산의 종료를 기다리지 않고 블럭 가산 종료 신호 EDn이 생성된다.
한편, 자릿수 올림이 있는 신호 S70이 H 레벨이 되면 그 가산 블럭에서의 캐리아웃 신호 CO1이 H 레벨이 되는데 응답하여 AND 회로(72)의 출력 S72가 H 레벨이 되며, 이하와 마찬가지의 논리로 블럭 가산 종료 신호 EDn이 H 레벨이 된다. 이 경우는 실제 가산 연산의 종료와 동일 타이밍에 블럭 가산 종료 신호 EDn이 생성된다.
도 3으로 되돌아가서 가령 가산 블럭(421, 422, 423, 424)으로 전부 캐리아웃 신호 CO1, CO2, CO3, CO4가 발생하지 않은 경우를 생각하면, 각 가산 블럭에서의 가산 연산이 종료하고 있으면 가산 회로에서의 가산 연산이 종료하게 되므로 본 실시예의 블럭 가산 종료 신호 ED를 이용함으로써, 가산 회로 전체의 연산 종료까지의 시간은 1개의 가산 블럭에서의 연산 종료까지의 시간과 동일한 정도로 짧게 할 수 있다. 한편, 가산 블럭 전부 캐리아웃 신호가 발생하는 경우는 16단의 1 비트 가산기의 직렬 동작이 종료하기까지는 가산 회로 전체의 연산은 종료하지 않는다. 따라서, 종래의 최장 연산 시간에 맞춘 연산 클럭으로 적분 연산을 하는 경우에 비하여 본 실시예에서는 적분 연산의 시간을 단축할 수 있다.
도 9는 종래의 연산 시간과 본 실시예에서의 연산 시간을 비교하는 타이밍차트도이다. 이 도면에는 적분 연산에서 4회의 가산 연산이 행해진 경우를 나타낸 다. 종래에서는 연산 클럭 CLK가 비교적 긴 주기를 가지는 클럭으로, 이 연산 클럭 CLK의 상승 엣지의 타이밍으로 각 스테이지의 가산 연산이 시작된다. 즉, 각 스테이지에서의 가산 연산의 타이밍은 연산 클럭 CLK에 의해 획일적으로 설정되고 있다. 따라서, 도 9b에 도시한 바와 같이 연산 클럭 CLK의 주기 내에서 연산이 종료하고 있는 경우는 다음 스테이지에서의 연산이 개시하기까지의 기간은 쓸데 없게 된다.
한편, 본 실시예에 따르면 획일적인 연산 클럭에 따라서 각 스테이지의 가산 연산이 행해지지는 않고, 적분 회로가 자주하여 복수 스테이지의 가산 연산을 행한다. 가산 연산(1)이 종료하는 타이밍은 4개의 가산 블럭으로부터의 블럭 가산 종료 신호 ED1 ∼ ED4가 전부 H 레벨이 되는 타이밍에 생성되는 가산 종료 통지 신호 S50에 의해 생성된다. 그리고, 도 3에 도시한 바와 같이 가산 종료 통지 신호 S50이 펄스 생성 회로(52)에 공급되며 펄스 신호 P1이 생성되고 다음의 가산 연산이 개시된다.
상기한 적분 회로를 도 1에 도시한 동기 검출 회로로 이용함으로서 CDMA 등의 휴대 전화 통신 등에서 통신 가능해지기까지의 시간을 짧게 할 수 있다.
또한, 상기한 실시예에서는 가산 블럭이 4비트의 가산 데이터와 피가산 데이터를 가산하지만, 본 발명은 4비트에 한정되지는 않는다. 또한, 상기 도 6에서 설명한 바와 같이, 각 가산 블럭에서의 블럭 가산 종료 신호 발생부는 하위의 블럭 가산 종료 신호 EDn-1이 H 레벨이 되지 않으면 해당 가산 블럭의 블럭 가산 종료 신호 EDn을 H 레벨로 하지 않는다. 따라서, 도 3에 도시된 바와 같이 복수의 가산 블럭으로부터의 블럭 가산 종료 신호 ED1∼ED4의 논리곱을 AND 회로(50)에서 연산하지 않고 최상위의 가산 블럭으로부터의 블럭 가산 종료 신호 ED4만을 펄스 생성 회로(52)에 제공하여, 가산 연산의 종료를 검출할 수 있다. 단지, 가산 회로가 캐리 룩 어헤드 방식으로 구성되는 경우는 각 가산 블럭으로부터의 블럭 가산 종료 신호 ED1 ∼ ED4의 논리곱을 연산하는 쪽이 바람직하다.
이상, 본 발명에 따르면 가산 연산의 종료 타이밍을 검출할 수 있으므로 자주하는 적분 회로를 제공할 수 있으며 연산되는 데이터에 의해서는 단시간에 적분 연산을 행할 수 있다. 또한, 고속의 클럭을 이용하지 않고 적분 회로가 자주할 수 있으므로 휴대 전화 등에서 동기 검출 회로를 위한 클럭을 생성할 필요가 없으며 소비 전력을 절약하여 동기 확립까지의 시간을 짧게 할 수 있다.

Claims (9)

  1. 복수 비트로 각각 구성된 가산(addend) 데이터 및 피가산(augend) 데이터를 수신하여 상기 가산 데이터 및 피가산 데이터를 합산하는 가산 회로로서,
    소정 비트수의 상기 가산 데이터와 상기 소정 비트수의 상기 피가산 데이터를 가산하고 상기 소정 비트수의 가산 결과와 캐리아웃(carry-out) 신호를 출력하는 가산기를 각각 구비하는 복수의 가산 블럭
    을 포함하며,
    상기 각 가산 블럭은 또한 상기 가산 블럭에 의해 수행된 가산이 종료된 것을 나타내는 블럭 가산 종료 신호를 생성하는 블럭 가산 종료 신호 생성기를 구비하며,
    상기 블럭 가산 종료 신호 생성기는 하위 가산 블럭으로부터의 캐리아웃 신호, 상기 가산 데이터 및 상기 피가산 데이터를 디코딩함으로써 상기 가산 블럭의 캐리아웃을 검출하는 캐리 검출 디코더를 구비하며,
    상기 블럭 가산 종료 신호 생성기는 상기 캐리 검출 디코더에 의해 캐리아웃이 검출된 경우에는 상기 가산 블럭의 캐리아웃에 응답하여 상기 블럭 가산 종료 신호를 생성하고, 상기 캐리 검출 디코더에 의해 캐리아웃이 검출되지 않은 경우에는 상기 가산 블럭의 캐리아웃에 응답하지 않고 상기 블럭 가산 종료 신호를 생성하는 것을 특징으로 하는 가산 회로.
  2. 제1항에 있어서,
    상기 블럭 가산 종료 신호는 상기 복수의 가산 블럭으로부터 수신되며, 모든 블럭 가산 종료 신호가 가산 종료를 나타내는 타이밍에 응답하여 상기 가산 회로의 가산 종료 신호가 생성되는 것을 특징으로 하는 가산 회로.
  3. 제1항에 있어서,
    최상위의 가산 블럭으로부터의 블럭 가산 종료 신호에 응답하여 상기 가산 회로의 가산 종료 신호가 생성되는 것을 특징으로 하는 가산 회로.
  4. 복수 비트로 각각 구성된 가산(addend) 데이터 및 피가산(augend) 데이터를 수신하여 상기 가산 데이터 및 피가산 데이터를 합산하는 가산 회로;
    상기 가산 데이터를 기록하는 가산 데이터 입력 버퍼; 및
    상기 가산 결과를 기록하고 상기 피가산 데이터를 출력하는 가산 결과 버퍼
    를 포함하는 적분 회로로서,
    상기 가산 회로는,
    소정 비트수의 상기 가산 데이터와 상기 소정 비트수의 상기 피가산 데이터를 가산하고 상기 소정 비트수의 가산 결과와 캐리아웃(carry-out) 신호를 출력하는 가산기를 각각 구비하는 복수의 가산 블럭을 구비하며,
    상기 각 가산 블럭은 또한 상기 가산 블럭에 의해 수행된 가산이 종료된 것을 나타내는 블럭 가산 종료 신호를 생성하는 블럭 가산 종료 신호 생성기를 구비하며, 상기 블럭 가산 종료 신호 생성기는 하위 가산 블럭으로부터의 캐리아웃 신호, 상기 가산 데이터 및 상기 피가산 데이터를 디코딩함으로써 상기 가산 블럭의 캐리아웃을 검출하는 캐리 검출 디코더를 구비하며,
    상기 블럭 가산 종료 신호 생성기는 상기 캐리 검출 디코더에 의해 캐리아웃이 검출된 경우에는 상기 가산 블럭의 캐리아웃에 응답하여 상기 블럭 가산 종료 신호를 생성하고, 상기 캐리 검출 디코더에 의해 캐리아웃이 검출되지 않은 경우에는 상기 가산 블럭의 캐리아웃에 응답하지 않고 상기 블럭 가산 종료 신호를 생성하며,
    상기 블럭 가산 종료 신호는 상기 복수의 가산 블럭으로부터 수신되며, 모든 블럭 가산 종료 신호가 가산 종료를 나타내는 타이밍에 응답하여 상기 가산 회로의 가산 종료 신호가 생성되며,
    상기 가산 종료 신호에 응답하여, 상기 가산 데이터 입력 버퍼와 상기 가산 결과 버퍼로부터, 상기 가산 데이터 및 상기 피가산 데이터가 상기 복수의 가산 블럭에 공급되는 것을 특징으로 하는 적분 회로.
  5. 제4항에 있어서,
    상기 가산 종료 신호에 응답하여, 상기 복수의 가산 블럭에 의해 얻어진 가산 결과가 상기 가산 결과 버퍼에서 래치되는 것을 특징으로 하는 적분 회로.
  6. 제4항에 있어서,
    적분 연산이 개시될 때 상기 가산 데이터 입력 버퍼와 상기 가산 결과 버퍼로부터의 데이터의 공급을 시작시키고 상기 가산 회로가 상기 적분 연산에 대응하는 횟수의 가산을 반복 수행하도록 하는 적분 제어부를 더 구비하는 것을 특징으로 하는 적분 회로.
  7. 코드 확산된 수신 신호에 대하여 확산 코드의 동기를 검출하는 동기 검출 회로로서,
    적분 회로;
    복수 비트의 상기 수신 신호를 각각 지연시키는 복수의 지연 회로; 및
    상기 복수의 지연 회로의 출력과 복수 비트의 상기 확산 코드를 각각 승산하는 복수의 승산 회로
    를 포함하고,
    상기 적분 회로는,
    복수 비트로 각각 구성된 가산(addend) 데이터 및 피가산(augend) 데이터를 수신하여 상기 가산 데이터 및 피가산 데이터를 합산하는 가산 회로와,
    상기 가산 데이터를 기록하는 가산 데이터 입력 버퍼와,
    상기 가산 결과를 기록하고 상기 피가산 데이터를 출력하는 가산 결과 버퍼
    를 구비하며,
    상기 승산 회로의 출력은 상기 적분 회로에 의해 적산되며 상기 적산 결과에 따라서 상기 동기가 검출되며,
    상기 가산 회로는,
    소정 비트수의 상기 가산 데이터와 상기 소정 비트수의 상기 피가산 데이터를 가산하고 상기 소정 비트수의 가산 결과와 캐리아웃(carry-out) 신호를 출력하는 가산기를 각각 구비하는 복수의 가산 블럭을 구비하며,
    상기 각 가산 블럭은 또한 상기 가산 블럭에 의해 수행된 가산이 종료된 것을 나타내는 블럭 가산 종료 신호를 생성하는 블럭 가산 종료 신호 생성기를 구비하며, 상기 블럭 가산 종료 신호 생성기는 하위 가산 블럭으로부터의 캐리아웃 신호, 상기 가산 데이터 및 상기 피가산 데이터를 디코딩함으로써 상기 가산 블럭의 캐리아웃을 검출하는 캐리 검출 디코더를 구비하며,
    상기 블럭 가산 종료 신호 생성기는 상기 캐리 검출 디코더에 의해 캐리아웃이 검출된 경우에는 상기 가산 블럭의 캐리아웃에 응답하여 상기 블럭 가산 종료 신호를 생성하고, 상기 캐리 검출 디코더에 의해 캐리아웃이 검출되지 않은 경우에는 상기 가산 블럭의 캐리아웃에 응답하지 않고 상기 블럭 가산 종료 신호를 생성하며,
    상기 블럭 가산 종료 신호는 상기 복수의 가산 블럭으로부터 수신되며, 모든 블럭 가산 종료 신호가 가산 종료를 나타내는 타이밍에 응답하여 상기 가산 회로의 가산 종료 신호가 생성되며,
    상기 가산 종료 신호에 응답하여, 상기 가산 데이터 입력 버퍼와 상기 가산 결과 버퍼로부터, 상기 가산 데이터 및 상기 피가산 데이터가 상기 복수의 가산 블럭에 공급되는 것을 특징으로 하는 동기 검출 회로.
  8. 복수 비트로 각각 구성된 가산(addend) 데이터 및 피가산(augend) 데이터를 수신하여 상기 가산 데이터 및 피가산 데이터를 합산하는 가산 회로;
    상기 가산 데이터를 기록하는 가산 데이터 입력 버퍼; 및
    상기 가산 결과를 기록하고 상기 피가산 데이터를 출력하는 가산 결과 버퍼
    를 포함하는 적분 회로로서,
    상기 가산 회로는,
    소정 비트수의 상기 가산 데이터와 상기 소정 비트수의 상기 피가산 데이터를 가산하고 상기 소정 비트수의 가산 결과와 캐리아웃(carry-out) 신호를 출력하는 가산기를 각각 구비하는 복수의 가산 블럭을 구비하며,
    상기 각 가산 블럭은 또한 상기 가산 블럭에 의해 수행된 가산이 종료된 것을 나타내는 블럭 가산 종료 신호를 생성하는 블럭 가산 종료 신호 생성기를 구비하며, 상기 블럭 가산 종료 신호 생성기는 하위 가산 블럭으로부터의 캐리아웃 신호, 상기 가산 데이터 및 상기 피가산 데이터를 디코딩함으로써 상기 가산 블럭의 캐리아웃을 검출하는 캐리 검출 디코더를 구비하며,
    상기 블럭 가산 종료 신호 생성기는 상기 캐리 검출 디코더에 의해 캐리아웃이 검출된 경우에는 상기 가산 블럭의 캐리아웃에 응답하여 상기 블럭 가산 종료 신호를 생성하고, 상기 캐리 검출 디코더에 의해 캐리아웃이 검출되지 않은 경우에는 상기 가산 블럭의 캐리아웃에 응답하지 않고 상기 블럭 가산 종료 신호를 생성하며,
    최상위의 가산 블럭으로부터의 블럭 가산 종료 신호에 응답하여 상기 가산 회로의 가산 종료 신호가 생성되며,
    상기 가산 종료 신호에 응답하여, 상기 가산 데이터 입력 버퍼와 상기 가산 결과 버퍼로부터, 상기 가산 데이터 및 상기 피가산 데이터가 상기 복수의 가산 블럭에 공급되는 것을 특징으로 하는 적분 회로.
  9. 코드 확산된 수신 신호에 대하여 확산 코드의 동기를 검출하는 동기 검출 회로로서,
    적분 회로;
    복수 비트의 상기 수신 신호를 각각 지연시키는 복수의 지연 회로; 및
    상기 복수의 지연 회로의 출력과 복수 비트의 상기 확산 코드를 각각 승산하는 복수의 승산 회로
    를 포함하고,
    상기 적분 회로는,
    복수 비트로 각각 구성된 가산(addend) 데이터 및 피가산(augend) 데이터를 수신하여 상기 가산 데이터 및 피가산 데이터를 합산하는 가산 회로와,
    상기 가산 데이터를 기록하는 가산 데이터 입력 버퍼와,
    상기 가산 결과를 기록하고 상기 피가산 데이터를 출력하는 가산 결과 버퍼
    를 구비하며,
    상기 승산 회로의 출력은 상기 적분 회로에 의해 적산되며 상기 적산 결과에 따라서 상기 동기가 검출되며,
    상기 가산 회로는,
    소정 비트수의 상기 가산 데이터와 상기 소정 비트수의 상기 피가산 데이터를 가산하고 상기 소정 비트수의 가산 결과와 캐리아웃(carry-out) 신호를 출력하는 가산기를 각각 구비하는 복수의 가산 블럭을 구비하며,
    상기 각 가산 블럭은 또한 상기 가산 블럭에 의해 수행된 가산이 종료된 것을 나타내는 블럭 가산 종료 신호를 생성하는 블럭 가산 종료 신호 생성기를 구비하며, 상기 블럭 가산 종료 신호 생성기는 하위 가산 블럭으로부터의 캐리아웃 신호, 상기 가산 데이터 및 상기 피가산 데이터를 디코딩함으로써 상기 가산 블럭의 캐리아웃을 검출하는 캐리 검출 디코더를 구비하며,
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