JPH09167081A

JPH09167081A - 加算回路

Info

Publication number: JPH09167081A
Application number: JP32755495A
Authority: JP
Inventors: Itaru Yamazaki; 到山崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-12-15
Filing date: 1995-12-15
Publication date: 1997-06-24

Abstract

(57)【要約】【課題】加算の高速性を損なうことなく電力消費を低
減することである。【解決手段】分割された所定の加算対象の下位の加算
結果から桁上がりがあった場合のキャリーを示すＣ１及
び前記下位の加算結果から桁上がりがなかった場合のキ
ャリーを示すＣ０を出力するＣＳＡ１と、下位からのキ
ャリー信号により上位のＣＳＡにキャリー信号を上位の
ＣＳＡへ出力し、全ＣＳＡ演算終了信号によりこの回路
内に流れる電流を切るＣＬＡ３と、前記ＣＳＡの演算の
終了を検出するＦＬＡＧ７と、演算終了信号を上位のＦ
ＰＲに伝搬して全てのＣＳＡの演算終了を検知し、この
信号を前記各ＣＬＡに出力するＦＰＲ９と、前記全ＣＳ
Ａ演算終了信号の出力を解除するコントロール信号を出
力するＣＯＮＴＲＯＬ５とを備えて電力消費を低減す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、加算器に関し、特
に、区分加算器を構成して、処理性能を損なうことなく
消費電力を低減することができる加算器に関する。

【０００２】

【従来の技術】高速な加算回路（アダー）では４ビット
程度のキャリーセレクトアダーを用いて区分加算器を構
成し、さらにキャリー伝搬速度を高速化するためにキャ
リールックアヘッドを用いて桁上げ信号の先見を行って
いる。第８図に一般的な高速アダーのブロック図を示
す。この従来例では４Ｎビットのキャリーセレクトアダ
ーで区分加算器を構成し、演算を行っている。このアダ
ーは、複数の区分に分割された加算対象を入力して加算
を行い、分割された所定の加算対象の下位の加算結果か
ら桁上がりがあった場合を仮定して演算を行った時に上
位ブロックへのキャリーを示す桁上がりありキャリー信
号（Ｃ１）及び前記下位の加算結果から桁上がりがなか
った場合を仮定して演算を行った時に上位ブロックへの
キャリーを示す桁上がりなしキャリー信号（Ｃ０）を出
力するＮ個（Ｎは２以上の整数）のキャリーセレクトア
ダー（以下、ＣＳＡと記す）１と、この複数のＣＳＡ１
のうち、ＣＳＡ１ａが出力するＣ１、Ｃ０、及び、前記
所定のＣＳＡの下位のＣＳＡが出力するキャリー信号
（Ｃａｒｒｙ０）の反転信号（ＢＣａｒｒｙ０）を入力
し、このＢＣａｒｒｙ０によりＣＳＡ１ａの上位のＣＳ
Ａ１ｂへキャリー信号（Ｃａｒｒｙ１）を出力するキャ
リールックアヘッド（以下、ＣＬＡと記す）を備え、こ
のＣＬＡは各ＣＳＡの間及び最上位のＣＳＡ１ｃの出力
側に備えられている。

【０００３】次に、この従来の加算回路の動作について
説明する。まず、所定の４Ｎビットの加算対象（Ａ，
Ｂ）がＮ個に分割され、各ＣＳＡに４ビットづつ入力さ
れ加算が行われる。ＣＳＡ１ａが出力するＣ０Ａの信号
はこのＣＳＡ１ａの加算結果の最下位ビットに０が加算
されたときにさらに上位へ伝搬するキャリーを出力し、
Ｃ１Ａは最下位ビットに１が加算されたときのキャリー
を出力する。これらの出力は下位からのキャリーが伝搬
するのを持つこと無く出力される。また、加算はこのＣ
０Ａ，Ｃ１Ａを生成する信号から最下位に０が加算され
た時と１が加算された時の２つの場合について計算を行
い、その結果を下位からの真のキャリーによって選択す
ることで正しい加算結果を出力する（図中のS0,S1,S2,S
3 ）。その他の区分加算器も同様にして演算を行ってい
く。キャリールックアヘッドでは最下位のキャリーが決
まった時点で高速化を必要とする全てのキャリーを決定
することを可能にする回路である。ＣＬＡ１１ａはＣ０
Ａ，Ｃ１Ａの信号から上位の区分加算器に伝搬すべきキ
ャリー信号を生成する。Ｃ０Ａ＝０，Ｃ１Ａ＝０の場合
は下位からのキャリーが０であっても１であっても上位
へのキャリーは０となり、Ｃ０Ａ＝１，Ｃ１Ａ＝１の場
合は下位からのキャリーが０であっても１であっても上
位へのキャリーは１となる。また、Ｃ０Ａ＝０，Ｃ１Ａ
＝１の場合は下位からのキャリーによって上位に伝搬す
るキャリーが変わり、下位からのキャリーが０の場合は
上位へのキャリーは０となり、１の場合は１となる。Ｃ
ＬＡ１の出力信号Ｃａｒｒｙ１の論理式を示す。

【０００４】 Carry1 ＝ Carry0・C1A+C0A （１）ＣＬＡ１１ｂでは下位のキャリー（Ｃａｒｒｙ１）が伝
搬してから上位のキャリー（Ｃａｒｒｙ２）を決定して
いたのでは低速なため、先のＣＳＡと同様にしてもとめ
たＣ０Ｂ・Ｃ１Ｂの信号と下位のＣＳＡのＣ０Ａ，Ｃ１
Ｂの信号、さらにこの加算回路の最下位ビットに入力さ
れるＣａｒｒｙ信号からＣａｒｒｙ２を決定する。ＣＬ
Ａ１１ｂの出力信号Ｃａｒｒｙ２の論理式を示す。ま
た、Ｃａｒｒｙ２を入力して加算を行うＣＳＡ１ｃ（図
示せず）の出力信号Ｃａｒｒｙ３の論理式についても合
わせて示す。

【０００５】

【数１】 Carry2 ＝ Carry0・C1A ・C1B ＋C0A ・C1B ＋C0B （２） Carry3 ＝ Carry0・C1A ・C1B ・C1C ＋C0A ・C1B ・C1C ＋C0B ・C1C ＋C1C （３）このように先見が深くなればなるほど多くの多入力ＯＲ
ゲートが必要とされることが分かる。このため、ルック
アヘッドの回路では第９図，第１０図に示すように、Ｐ
−ｌｏａｄの回路を用いた多入力ＮＯＲで構成する場合
が多い。このＰ−ｌｏａｄ回路のみを第１１図に示し
た。一般に、多入力ＮＯＲを構成する際にはＰチャネル
トランジスタを直列に接続する方法が取られる。しかし
ながら、この直列接続を行うとハードウエア量が増加
し、また、動作速度が遅くなるため、所定のＰチャネル
トランジスタを省略した多入力回路を用いる場合があ
る。この回路をＰ−ｌｏａｄ回路と呼ぶ。このような回
路を用いることで多ビットの加算を、ハードウェア量の
増加を回避しながら高速に行う演算器を構成することが
可能となる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
加算回路においてキャリーの伝搬を高速に行うためにＰ
−ｌｏａｄの多入力ＯＲを用いた場合、演算を終了、も
しくは演算を行っていない場合でも、加算器への入力パ
ターンによっては電流が流れ続けるという問題がある。
例えば、第９図に示した回路では、Carry0信号の反転信
号（図中はBCarry0 と示してある）が“０”であり、C1
A の反転信号（図中はBC1Aと示してある）が“１”であ
る入力のパターンである場合には電源線から接地線へ電
流が流れることになる。このように、第９図および第１
０図の矢印に示したように、演算を行っていなくとも電
流が流れ続けてしまう。また、一般に加算回路を連続的
に使用する可能性は低いため、例えばロード命令や他の
演算を行っている間は全く無駄な電力を消費しているこ
とになる。

【０００７】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは、加算処理の高速性を損
なうことなく電力消費を低減することができる加算回路
を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
第１の発明の特徴は、複数の区分に分割された加算対象
を入力して加算を行い、前記分割された所定の加算対象
の下位の加算結果から桁上がりがあった場合を仮定した
時さらに上位ブロックへの桁上がり（キャリー）を示す
桁上がりありキャリー信号及び前記下位の加算結果から
桁上がりがなかった場合を仮定した時さらに上位ブロッ
クへのキャリーを示す桁上がりなしキャリー信号を出力
する複数のキャリーセレクトアダー（以下、ＣＳＡと記
す）と、この複数のＣＳＡのうち、所定のＣＳＡが出力
する前記桁上がりありキャリー信号、前記桁上がりなし
キャリー信号、及び、前記所定のＣＳＡの下位のＣＳＡ
が出力するキャリー信号を入力し、この下位からのキャ
リー信号により前記所定のＣＳＡの上位のＣＳＡへキャ
リー信号を出力するキャリールックアヘッド（以下、Ｃ
ＬＡと記す）と、を備えて所定のビット数の加算対象の
加算を行う加算回路において、全てのＣＳＡの演算が終
了した際に、前記ＣＬＡに備えられた回路であって所定
のＰチャネル・トランジスタを省略した多入力ＮＯＲ回
路（以下、Ｐ−ＬＯＡＤ回路と記す）に流れる電流を切
る手段を設けたことである。

【０００９】上記発明の構成によれば、全てのＣＳＡの
演算が終了した際に、ＣＬＡに備えられたＰ−ＬＯＡＤ
回路に流れる電流を切る手段を設けるようにしてあるの
で、演算終了後の無駄な消費電力を低減することがで
き、また、演算が行われていないサイクルでの電力消費
を０にすることができるのである。さらに、サイクルの
遅延無く電源を切ることができるので加算器の演算速度
を劣化させることなく消費電力を低減することができる
のである。

【００１０】ここで、前記多入力ＮＯＲ回路は、ソース
が電源線に接続されたＰチャネル・トランジスタと、ソ
ースが前記Ｐチャネル・トランジスタのドレインに接続
され、ドレインが接地線に接続され、ゲートが前記Ｐチ
ャネル・トランジスタのゲートに接続されたＮチャネル
・トランジスタと、ソースが前記Ｐチャネル・トランジ
スタのドレインと前記Ｎチャネル・トランジスタのソー
スに接続され、ドレインが接地線に接続された少なくと
も１つのＮチャネル・トランジスタと、を備えて前記各
Ｎチャネル・トランジスタのゲートに信号を入力するこ
とにより、これら入力信号の論理和の反転信号を出力す
ることは、この多入力ＮＯＲ回路の回路構成を最小限に
することができるという点で好ましい。

【００１１】また、第２の発明の特徴は、複数の区分に
分割された加算対象を入力して加算を行い、前記分割さ
れた所定の加算対象の下位の加算結果から桁上がりがあ
った場合の桁上がり（キャリー）を示す桁上がりありキ
ャリー信号及び前記下位の加算結果から桁上がりがなか
った場合のキャリーを示す桁上がりなしキャリー信号を
出力する複数のキャリーセレクトアダー（以下、ＣＳＡ
と記す）と、この複数のＣＳＡのうち、所定のＣＳＡが
出力する前記桁上がりありキャリー信号及び前記桁上が
りなしキャリー信号、及び、前記所定のＣＳＡの下位の
ＣＳＡが出力するキャリー信号を入力し、この下位から
のキャリー信号により前記所定のＣＳＡの上位のＣＳＡ
へキャリー信号を出力し、全ＣＳＡ演算終了信号により
この回路内に流れる電流を切るキャリールックアヘッド
（以下、ＣＬＡと記す）と、前記桁上がりありキャリー
信号、前記桁上がりなしキャリー信号、前記下位からの
キャリー信号、及び、前記ＣＬＡが出力する上位のＣＳ
Ａへのキャリー信号を入力して前記ＣＳＡの演算の終了
を検出する演算終了検出手段と、この演算終了検出手段
の検出により出力された演算終了信号を上位の演算終了
信号伝搬手段に伝搬して全てのＣＳＡの演算終了を検知
し、この全ＣＳＡ演算終了信号を前記各ＣＬＡに出力す
る演算終了信号伝搬手段と、前記全ＣＳＡ演算終了信号
の出力を解除するコントロール信号を出力するコントロ
ール手段と、を備えたことである。

【００１２】上記発明の構成では、演算終了検出手段に
より所定のＣＳＡの演算の終了を検知するようにして、
この演算終了の信号を演算終了信号伝搬手段により、上
位の演算終了信号伝搬手段に伝搬するようにしてある。
最上位のＣＳＡに係る演算終了信号伝搬手段まで演算終
了信号が伝搬され、かつ、最上位のＣＳＡに係る演算終
了信号伝搬手段が演算終了を検知すると、全ＣＳＡ演算
終了信号として各ＣＬＡに出力するようにしてある。各
ＣＬＡは、この全ＣＳＡ演算終了信号を入力すると、回
路内に流れる電流を切るようにしてあり、所定のタイミ
ングにてコントロール手段により全ＣＳＡ演算終了信号
の出力を解除が行われるので、各ＣＬＡは再び動作を行
うようになる。このように、上記発明の構成によれば、
ＣＬＡに流れる電流を切るようにしてあるので、演算終
了後の無駄な消費電力を低減することができ、また、演
算が行われていないサイクルでの電力消費を０にするこ
とができるのである。さらに、サイクルの遅延無く電源
を切ることができるので加算器の演算速度を劣化させる
ことなく消費電力を低減することができるのである。

【００１３】ここで、前記演算終了検出手段は、前記桁
上がりありキャリー信号の反転信号と前記桁上がりなし
キャリー信号の反転信号とを入力して、これら入力信号
の論理和の反転信号を出力する第１のＮＯＲ回路と、前
記桁上がりありキャリー信号の反転信号と前記桁上がり
なしキャリー信号とを入力して、これら入力信号の論理
和の反転信号を出力する第２のＮＯＲ回路と、この第２
のＮＯＲ回路の出力信号と前記下位からのキャリー信号
の反転信号とを入力し、これら入力信号の論理積の反転
信号を出力する第１のＮＡＮＤ回路と、前記ＣＬＡが出
力する上位のＣＳＡへのキャリー信号と前記第２のＮＯ
Ｒ回路の出力信号と前記下位からのキャリー信号とを入
力して、これら入力信号の論理積の反転信号を出力する
第２のＮＡＮＤ回路と、前記ＣＬＡが出力する上位のＣ
ＳＡへのキャリー信号と前記桁上がりありキャリー信号
と前記桁上がりなしキャリー信号とを入力して、これら
入力信号の論理積の反転信号を出力する第３のＮＡＮＤ
回路と、前記第１のＮＯＲ回路の出力信号と前記第１の
ＮＡＮＤ回路の出力信号と前記第２のＮＡＮＤ回路の出
力信号と前記第３のＮＡＮＤ回路の出力信号とを入力し
て、これら入力信号の論理和の反転信号を出力する第３
のＮＯＲ回路とを備え、前記第３のＮＯＲ回路の出力を
演算終了信号とすることが好ましい。

【００１４】また、前記演算終了信号伝搬手段は、前記
演算終了信号と下位の演算終了伝搬信号と前記コントロ
ール信号とを入力して、これら入力信号の論理積を上位
の演算終了信号伝搬手段に演算終了信号伝搬信号として
出力することが好ましい。

【００１５】また、前記コントロール手段は、演算開始
信号と所定の時間だけ遅延させた前記演算開始信号の反
転信号とを入力して、これら入力信号の論理積の反転信
号を出力するＮＡＮＤ回路を備え、このＮＡＮＤ回路の
出力をコントロール信号とすることが好ましい。

【００１６】また、前記ＣＬＡは、全てのＣＳＡの演算
が終了した際に、前記ＣＬＡに備えられたＰ−ＬＯＡＤ
回路の電源線と接地線との間に、前記全ＣＳＡ演算終了
信号がゲートに接続されたトランジスタを設けることが
好ましい。

【００１７】また、前記トランジスタは、前記電源線と
Ｐ−ＬＯＡＤ回路のＰチャネルトランジスタの間に接続
されたＰチャネルトランジスタであることが好ましい。

【００１８】さらに、前記ＣＬＡは、前記Ｐ−ＬＯＡＤ
回路の出力を反転した信号をゲートの入力とし、前記Ｐ
−ＬＯＡＤ回路の出力側にドレインを接続したＰチャネ
ルトランジスタを設けることが好ましい。

【００１９】

【発明の実施の形態】以下、本発明に係る加算回路の実
施の形態について、図面を参照しながら詳細に説明す
る。第１図は本発明に係る加算回路の実施の形態のブロ
ック図を示したものである。上述した従来例と同一構成
要件には同一符号を付してある。本発明は大きく分けて
キャリーセレクトアダー（ＣＳＡ）１とキャリールック
アヘッド（ＣＬＡ）３で構成される多ビット長の加算器
と、各ＣＳＡ１で演算終了を検出する演算終了検出回路
７と演算終了信号をチェイン状に最上位ビットまで伝搬
する演算終了信号伝搬回路（ＦＰＲ）９と、ＦＰＲ９を
制御する制御回路５とを有している。本実施形態ではＮ
個のＣＳＡ１を備えて４Ｎビットの加算対象に対して演
算を行うようにしてある。

【００２０】上記構成のうち、演算終了検出回路７の回
路構成を第２図上部に示す。この演算終了検出回路７
は、Ｃ０の反転信号とＣ１の反転信号とを入力して、こ
れら入力信号の論理和の反転信号を出力する第１のＮＯ
Ｒ回路と、Ｃ１の反転信号とＣ０とを入力して、これら
入力信号の論理和の反転信号を出力する第２のＮＯＲ回
路と、この第２のＮＯＲ回路の出力信号と下位からのキ
ャリー信号の反転信号とを入力し、これら入力信号の論
理積の反転信号を出力する第１のＮＡＮＤ回路と、前記
ＣＬＡが出力する上位のＣＳＡへのキャリー信号と前記
第２のＮＯＲ回路の出力信号と前記下位からのキャリー
信号とを入力して、これら入力信号の論理積の反転信号
を出力する第２のＮＡＮＤ回路と、前記ＣＬＡが出力す
る上位のＣＳＡへのキャリー信号とＣ０とＣ１とを入力
して、これら入力信号の論理積の反転信号を出力する第
３のＮＡＮＤ回路と、前記第１のＮＯＲ回路の出力信号
と前記第１のＮＡＮＤ回路の出力信号と前記第２のＮＡ
ＮＤ回路の出力信号と前記第３のＮＡＮＤ回路の出力信
号とを入力して、これら入力信号の論理和の反転信号を
出力する第３のＮＯＲ回路とを備え、前記第３のＮＯＲ
回路の出力を演算終了信号（ＳＦＬＡＧ）とするように
してある。従って、第２図の信号ＳＦＬＡＧはその段の
演算終了が検出された時点で“１”となる。

【００２１】次に、ＦＰＲ９の回路構成を第２図下部に
示す。このＦＰＲ９は演算終了信号を最上位まで伝搬す
るためのものであり、演算終了信号と下位の演算終了伝
搬信号とコントロール信号とを入力して、これら入力信
号の論理積を出力して上位のＦＰＲ９に演算終了信号伝
搬信号を出力するようにしてある。

【００２２】次に、演算終了（ＳＦＬＡＧ＝１）となる
条件について第３図を用いて説明する。ＣＳＡの出力Ｃ
０＝０，Ｃ１＝０の場合は下位からのキャリー伝搬がさ
らに上位のＣＳＡに影響を与えることはないため、Ｃ０
＝０，Ｃ１＝０となった時点でそのＣＳＡでの演算は終
了とみなしＳＦＬＡＧを“１”にする。Ｃ０＝１，Ｃ１
＝１の場合も同様に下位からのキャリーが上位のＣＳＡ
に影響を与えることはなく、必ず上位に伝搬するキャリ
ーは“１”でなければならないため、上位のビットにキ
ャリーが伝搬したことが確認でき次第ＳＦＬＡＧを
“１”にし演算終了とする。Ｃ０＝０，Ｃ１＝１の場合
は下位からのキャリーの有無で上位にキャリーが伝搬す
るか否かがきまる。下位からのキャリーが“０”である
ことが確認されればその時点でそのＣＳＡでの演算は終
了となる。また、下位からのキャリーが“１”の場合は
上位のＣＳＡへのキャリー入力が“１”になった時点で
演算終了となる。このように、上位ＣＳＡへのキャリー
伝搬について下位のＣＳＡが責任をもつことになり、こ
の責任が確実に果たされた場合に下位のＣＳＡの演算が
終了したことになる。このＳＦＬＡＧの条件については
第３図にまとめる。最上位のＦＬＡＧ信号が“１”とな
れば加算器の全てのキャリー伝搬が終了したことになり
演算が終了したことになる。

【００２３】次に、本発明で使用するＣＬＡ３は、演算
終了と同時に電流が流れ無いようにしてある。そのため
にはＰ−ＬＯＡＤ回路の電源線と接地線との間にトラン
ジスタを設けて電流が流れないようにすればよい。本実
施形態においては、第４図，第５図のように構成した。
第４図をもとに詳細に説明する。このＣＬＡ回路ではノ
ードＢに接続されたＰチャネルトランジスタ（Ｐｃｈ
Ｔｒ．）に直列に電源との間にもう一つＰｃｈＴｒ．
が接続されている。さらに、このＰｃｈＴｒ．のゲー
トには最上位のＦＬＡＧ信号が接続される。このように
接続することによって加算器の演算が終了と同時にこの
ＰｃｈＴｒ．がＯＦＦとなり演算終了後は無駄な電流
を流さないようにすることが可能となる。また、電源線
側に設けることにより、より少ないトランジスタで実施
が可能となるため、消費電力の低減や面積の増加回避で
きるという点で好ましい。

【００２４】ここで、入力のパターンによってはすべて
のＮｃｈＴｒ．がＯＦＦとなる可能性がある。この場
合にはノードＢがＨｉ−Ｚの状態となるため好ましくな
い。これを解決するためのノードＢに接続される全ての
ＮｃｈがＯＦＦの状態、つまりノードＢがロー（Ｌｏ
ｗ）になる場合にはＴｒ．１によってノードを“１”に
固定するようにしている。同様の考えからノードＡを
“１”に固定するために、Ｔｒ．２を接続するようにし
てある。本実施の形態においては、Ｐ−ＬＯＡＤ回路の
出力を反転した信号をゲートの入力とし、Ｐ−ＬＯＡＤ
回路の出力側にドレインを接続したＰチャネルトランジ
スタを設けるようにしてある。

【００２５】次に、第１図中の制御回路（ＣＯＮＴＲＯ
Ｌ）５を説明するために第６図に簡単なタイミングチャ
ートを示す。この制御回路５はＣＳＡで演算が行われて
いない時には“１”を出力し、演算が行われる場合には
一定期間“０”を出力する回路である。本発明の回路で
正常に演算を行うためには、キャリーの伝搬がスタート
するまではＣＬＡが動作可能な状態になければならな
い。第７図に制御回路５の構成例を示す。この回路は演
算開始信号（Ｓｔａｒｔ信号）の立上がりエッジを検出
すると制御回路５の制御信号（Ｃｏｎｔｒｏｌ信号）は
“０”となり、Ｓｔａｒｔ信号が接続されているインバ
ータの遅延時間分送れて再び“１”となる。このインバ
ータの遅延時間は加算器の入力データが決定してからＣ
０，Ｃ１の信号が決定するまでの時間より大きくなけれ
ばならない。

【００２６】次に、本発明に係る加算回路の動作につい
て説明する。まず、所定の４Ｎビットの加算対象（Ａ，
Ｂ）がＮ個に分割され、各ＣＳＡに４ビットづつ入力さ
れ加算が行われる。ＣＳＡ１ａが出力するＣ０Ａの信号
はこのＣＳＡ１ａの加算結果の最下位ビットに０が加算
されたときにさらに上位へ伝搬するキャリーを出力し、
Ｃ１Ａは最下位ビットに１が加算されたときのキャリー
を出力する。これらの出力は下位からのキャリーが伝搬
するのを持つこと無く出力される。また、加算はこのＣ
０Ａ，Ｃ１Ａを生成する信号から最下位に０が加算され
た時と１が加算された時の２つの場合について計算を行
い、その結果を下位からの真のキャリーによって選択す
ることで正しい加算結果を出力する（図中のS0,S1,S2,S
3 ）。

【００２７】次に、ＦＬＡＧ７は、ＣＳＡ１ａが出力す
るＣ０Ａ，Ｃ１Ａ、下位からのキャリー、及び上位への
キャリー信号を入力して第３図の規則に従ってＳＦＬＡ
Ｇを“１”にする。この“１”になったＳＦＬＡＧを入
力したＦＰＲ９は、下位のＣＳＡの演算終了信号が入力
されたことを条件に上位のＦＰＲ９に演算終了信号を伝
搬する。同様に、各ＣＳＡは演算を行い、演算終了信号
が最上位のＣＳＡに係るＦＰＲ９に到達し、かつ最上位
のＣＳＡの演算が終了した時点で、全ＣＳＡ演算終了信
号として各ＣＬＡに出力される。このＣＬＡは全ＣＳＡ
演算終了信号を入力すると回路内に流れる電流を切るよ
うにしてあるため各ＣＳＡからの入力が停止する。これ
により、消費電力を低減することができる。

【００２８】次に、所定のタイミングにてＣＯＮＴＲＯ
Ｌ５により全ＣＳＡ演算終了信号の出力を解除が行われ
るので、各ＣＬＡは再び動作を行うようになり演算を行
うことができる。

【００２９】以上のように本実施の形態による加算回路
によれば、ＣＬＡ３に流れる電流を切るようにしてある
ので、演算終了後の無駄な消費電力を低減することがで
き、また、演算が行われていないサイクルでの電力消費
を０にすることができるのである。さらに、サイクルの
遅延無く電源を切ることができるので加算器の演算速度
を劣化させることなく消費電力を低減することができ
る。

【００３０】

【発明の効果】本発明に係る加算回路によれば、加算器
の演算速度を劣化させること無く演算終了後の無駄な電
力消費を最小限にすることができ、さらに演算が行われ
ていないサイクルでの電力消費を０にすることができ
る。

【図面の簡単な説明】

【図１】本発明に係る加算回路を示したブロック図であ
る。

【図２】演算終了検出回路及び演算終了信号伝搬回路の
実施形態を示した図である。

【図３】演算終了（ＳＦＬＡＧ＝１）となる条件を説明
するための図表である。

【図４】ＣＬＡ回路の実施形態を示した図である。

【図５】ＣＬＡ回路の実施形態を示した図である。

【図６】本発明の使用した場合のタイミングチャートで
ある。

【図７】制御回路の実施形態を示した図である。

【図８】高速加算器の従来例を示した図である。

【図９】第８図で使用しているキャリールックアヘッド
の回路例を示した図である。

【図１０】第８図で使用しているキャリールックアヘッ
ドの回路例を示した図である。

【図１１】Ｐ−ＬＯＡＤ回路を示した図である。

【符号の説明】

１キャリーセレクトアダー（ＣＳＡ）３キャリールックアヘッド（ＣＬＡ）５制御回路（ＣＯＮＴＲＯＬ）７終了検出回路（ＦＬＡＧ）９信号伝搬回路（ＦＤＲ）１１キャリールックアヘッド（ＣＬＡ）

Claims

【特許請求の範囲】

【請求項１】複数の区分に分割された加算対象を入力
して加算を行い、前記分割された所定の加算対象の下位
の加算結果から桁上がりがあった場合を仮定した時さら
に上位ブロックへの桁上がり（キャリー）を示す桁上が
りありキャリー信号及び前記下位の加算結果から桁上が
りがなかった場合を仮定した時さらに上位ブロックへの
キャリーを示す桁上がりなしキャリー信号を出力する複
数のキャリーセレクトアダー（以下、ＣＳＡと記す）
と、この複数のＣＳＡのうち、所定のＣＳＡが出力する前記
桁上がりありキャリー信号、前記桁上がりなしキャリー
信号、及び、前記所定のＣＳＡの下位のＣＳＡが出力す
るキャリー信号を入力し、この下位からのキャリー信号
により前記所定のＣＳＡの上位のＣＳＡへキャリー信号
を出力するキャリールックアヘッド（以下、ＣＬＡと記
す）と、を備えて所定のビット数の加算対象の加算を行う加算回
路において、全てのＣＳＡの演算が終了した際に、前記ＣＬＡに備え
られた回路であって所定のＰチャネル・トランジスタを
省略した多入力ＮＯＲ回路（以下、Ｐ−ＬＯＡＤ回路と
記す）に流れる電流を切る手段を設けたことを特徴とす
る加算回路。
【請求項２】前記多入力ＮＯＲ回路は、ソースが電源線に接続されたＰチャネル・トランジスタ
と、ソースが前記Ｐチャネル・トランジスタのドレインに接
続され、ドレインが接地線に接続され、ゲートが前記Ｐ
チャネル・トランジスタのゲートに接続されたＮチャネ
ル・トランジスタと、ソースが前記Ｐチャネル・トランジスタのドレインと前
記Ｎチャネル・トランジスタのソースに接続され、ドレ
インが接地線に接続された少なくとも１つのＮチャネル
・トランジスタと、を備えて前記各Ｎチャネル・トランジスタのゲートに信
号を入力することにより、これら入力信号の論理和の反
転信号を出力することを特徴とする請求項１記載の加算
回路。
【請求項３】複数の区分に分割された加算対象を入力
して加算を行い、前記分割された所定の加算対象の下位
の加算結果から桁上がりがあった場合の桁上がり（キャ
リー）を示す桁上がりありキャリー信号及び前記下位の
加算結果から桁上がりがなかった場合のキャリーを示す
桁上がりなしキャリー信号を出力する複数のキャリーセ
レクトアダー（以下、ＣＳＡと記す）と、この複数のＣＳＡのうち、所定のＣＳＡが出力する前記
桁上がりありキャリー信号及び前記桁上がりなしキャリ
ー信号、及び、前記所定のＣＳＡの下位のＣＳＡが出力
するキャリー信号を入力し、この下位からのキャリー信
号により前記所定のＣＳＡの上位のＣＳＡへキャリー信
号を出力し、全ＣＳＡ演算終了信号によりこの回路内に
流れる電流を切るキャリールックアヘッド（以下、ＣＬ
Ａと記す）と、前記桁上がりありキャリー信号、前記桁上がりなしキャ
リー信号、前記下位からのキャリー信号、及び、前記Ｃ
ＬＡが出力する上位のＣＳＡへのキャリー信号を入力し
て前記ＣＳＡの演算の終了を検出する演算終了検出手段
と、この演算終了検出手段の検出により出力された演算終了
信号を上位の演算終了信号伝搬手段に伝搬して全てのＣ
ＳＡの演算終了を検知し、この全ＣＳＡ演算終了信号を
前記各ＣＬＡに出力する演算終了信号伝搬手段と、前記全ＣＳＡ演算終了信号の出力を解除するコントロー
ル信号を出力するコントロール手段と、を備えたことを特徴とする加算回路。
【請求項４】前記演算終了検出手段は、前記桁上がりありキャリー信号の反転信号と前記桁上が
りなしキャリー信号の反転信号とを入力して、これら入
力信号の論理和の反転信号を出力する第１のＮＯＲ回路
と、前記桁上がりありキャリー信号の反転信号と前記桁上が
りなしキャリー信号とを入力して、これら入力信号の論
理和の反転信号を出力する第２のＮＯＲ回路と、この第２のＮＯＲ回路の出力信号と前記下位からのキャ
リー信号の反転信号とを入力し、これら入力信号の論理
積の反転信号を出力する第１のＮＡＮＤ回路と、前記ＣＬＡが出力する上位のＣＳＡへのキャリー信号と
前記第２のＮＯＲ回路の出力信号と前記下位からのキャ
リー信号とを入力して、これら入力信号の論理積の反転
信号を出力する第２のＮＡＮＤ回路と、前記ＣＬＡが出力する上位のＣＳＡへのキャリー信号と
前記桁上がりありキャリー信号と前記桁上がりなしキャ
リー信号とを入力して、これら入力信号の論理積の反転
信号を出力する第３のＮＡＮＤ回路と、前記第１のＮＯＲ回路の出力信号と前記第１のＮＡＮＤ
回路の出力信号と前記第２のＮＡＮＤ回路の出力信号と
前記第３のＮＡＮＤ回路の出力信号とを入力して、これ
ら入力信号の論理和の反転信号を出力する第３のＮＯＲ
回路と、を備え、前記第３のＮＯＲ回路の出力を演算終了信号と
することを特徴とする請求項３記載の加算回路。
【請求項５】前記演算終了信号伝搬手段は、前記演算終了信号と下位の演算終了伝搬信号と前記コン
トロール信号とを入力して、これら入力信号の論理積を
上位の演算終了信号伝搬手段に演算終了信号伝搬信号と
して出力することを特徴とする請求項３記載の加算回
路。
【請求項６】前記コントロール手段は、演算開始信号と所定の時間だけ遅延させた前記演算開始
信号の反転信号とを入力して、これら入力信号の論理積
の反転信号を出力するＮＡＮＤ回路を備え、このＮＡＮＤ回路の出力をコントロール信号とすること
を特徴とする請求項３記載の加算回路。
【請求項７】前記ＣＬＡは、全てのＣＳＡの演算が終了した際に、前記ＣＬＡに備え
られたＰ−ＬＯＡＤ回路の電源線と接地線との間に、前
記全ＣＳＡ演算終了信号がゲートに接続されたトランジ
スタを設けることを特徴とする請求項３記載の加算回
路。
【請求項８】前記トランジスタは、前記電源線とＰ−ＬＯＡＤ回路のＰチャネルトランジス
タの間に接続されたＰチャネルトランジスタであること
を特徴とする請求項７記載の加算回路。
【請求項９】前記ＣＬＡは、前記Ｐ−ＬＯＡＤ回路の出力を反転した信号をゲートの
入力とし、前記Ｐ−ＬＯＡＤ回路の出力側にドレインを
接続したＰチャネルトランジスタを設けたことを特徴と
する請求項７又は請求項８記載の加算回路。