JPS60194617A - 排他的論理和回路 - Google Patents
排他的論理和回路Info
- Publication number
- JPS60194617A JPS60194617A JP4903284A JP4903284A JPS60194617A JP S60194617 A JPS60194617 A JP S60194617A JP 4903284 A JP4903284 A JP 4903284A JP 4903284 A JP4903284 A JP 4903284A JP S60194617 A JPS60194617 A JP S60194617A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- gate
- conductivity type
- mosfet
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、論理回路に適用して有効な技術に関するもの
で、たとえば排他的論理和回路に利用して有効な技術に
関するものである。
で、たとえば排他的論理和回路に利用して有効な技術に
関するものである。
乗算器あるいは加算器等におけるゲート回路として、排
他的論理和回路が多く使用されている。
他的論理和回路が多く使用されている。
しかしながら上記排他的論理和回路をＣＭＯＳ（相補型
絶縁ゲート電界効果トランジスタ）で構成した場合、Ｍ
ＯＳＦＥＴの素子数が少なくとも１０個以上必要になっ
てくる。このため、上記排他的論理和回路を複数個設け
た場合、チップ面積が非常に大きくなってしまう。
絶縁ゲート電界効果トランジスタ）で構成した場合、Ｍ
ＯＳＦＥＴの素子数が少なくとも１０個以上必要になっ
てくる。このため、上記排他的論理和回路を複数個設け
た場合、チップ面積が非常に大きくなってしまう。
本発明の目的は、素子数の削減を図った排他的論理和回
路を提供するものである。
路を提供するものである。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単忙設明すれば、下記の通りである。
を簡単忙設明すれば、下記の通りである。
すなわち、ＰチャンネルＭＯ８ＦＥＴ及びＮチャンネル
ＭＯ８ＦＥＴとのソースとドレインを相互に接続したト
ランスファゲート、ＰチャンネルＭＯ８ＦＥＴとＮチャ
ンネルＭＯＳ Ｆ Ｅ Ｔとから構成されるＣＭＯＳイ
ンバータ及び第１のＰチンンネルＭＯＳ Ｆ Ｅ Ｔ、
第２のＰチャンネルＭＯ８ＦＥＴ、第１のＮチャンネル
ＭＯ８ＦＥＴ及び第２のＮチャンネルＭＯ８ＦＥＴとか
ら構成されるクロックドインバータ回路とにより構成さ
れる排他的論理和回路において、第１の人力信号をトラ
ンスファゲートを構成するＰチャンネルＭＯ８ＦＥＴの
ゲート、ＣＭＯＳインバータを構成するＰチャンネルＭ
Ｏ８ＦＥＴ、ＮチャンネルＭＯ８ＦＥＴのそれぞれのゲ
ート及びクロックドインバータを構成する第１のＮチャ
ンネルＭＯ８ＦＥＴのゲートに供給し、上記第１の入力
信号の反転信号を上記トランスファゲートを構成するＮ
チャンネルＭＯ８ＦＥＴのゲート及びクロックドインバ
ータを構成する第２のＰチャンネルＭＯ８ＦＥＴのゲー
トに供給する。一方第２の入力信号は、トランスファゲ
ートの一端とクロックドインバータを構成する第１のＰ
チャンネルＭＯ８ＦＥＴ、 第２のＮチャンネルＭＯ８
ＦＥＴに供給され、上記クロックドインバータの出力端
子は上記トランス７アゲートの他端に接続される。これ
Ｋより素子数の削減を図りた排他的論理和回路を達成す
るものである。
ＭＯ８ＦＥＴとのソースとドレインを相互に接続したト
ランスファゲート、ＰチャンネルＭＯ８ＦＥＴとＮチャ
ンネルＭＯＳ Ｆ Ｅ Ｔとから構成されるＣＭＯＳイ
ンバータ及び第１のＰチンンネルＭＯＳ Ｆ Ｅ Ｔ、
第２のＰチャンネルＭＯ８ＦＥＴ、第１のＮチャンネル
ＭＯ８ＦＥＴ及び第２のＮチャンネルＭＯ８ＦＥＴとか
ら構成されるクロックドインバータ回路とにより構成さ
れる排他的論理和回路において、第１の人力信号をトラ
ンスファゲートを構成するＰチャンネルＭＯ８ＦＥＴの
ゲート、ＣＭＯＳインバータを構成するＰチャンネルＭ
Ｏ８ＦＥＴ、ＮチャンネルＭＯ８ＦＥＴのそれぞれのゲ
ート及びクロックドインバータを構成する第１のＮチャ
ンネルＭＯ８ＦＥＴのゲートに供給し、上記第１の入力
信号の反転信号を上記トランスファゲートを構成するＮ
チャンネルＭＯ８ＦＥＴのゲート及びクロックドインバ
ータを構成する第２のＰチャンネルＭＯ８ＦＥＴのゲー
トに供給する。一方第２の入力信号は、トランスファゲ
ートの一端とクロックドインバータを構成する第１のＰ
チャンネルＭＯ８ＦＥＴ、 第２のＮチャンネルＭＯ８
ＦＥＴに供給され、上記クロックドインバータの出力端
子は上記トランス７アゲートの他端に接続される。これ
Ｋより素子数の削減を図りた排他的論理和回路を達成す
るものである。
図面は、本発明の一実施例を示す回路図である。
本実施例回路は、ＰチャンネルＭＯ８ＦＥＴＭ。
及びＮチャンネルＭＯ８ＦＥＴＭ、とからなるトランス
ファーゲート１．ＰチャンネルＭＯ８ＦＥＴＭ３及びＮ
チャンネルＭＯ８ＦＥＴＭ、とからなるＣＭＯＳインバ
ータ回路２、ＰチャンネルＭＯ８ＦＢバータ回路２、Ｐ
チャンネルＭＯ８ＦＥＴＭｓ 、Ｍｅ及びＮチャンネル
ＭＯ８ＦＥＴＭフ。
ファーゲート１．ＰチャンネルＭＯ８ＦＥＴＭ３及びＮ
チャンネルＭＯ８ＦＥＴＭ、とからなるＣＭＯＳインバ
ータ回路２、ＰチャンネルＭＯ８ＦＢバータ回路２、Ｐ
チャンネルＭＯ８ＦＥＴＭｓ 、Ｍｅ及びＮチャンネル
ＭＯ８ＦＥＴＭフ。
Ｍ、とからなるクロックドインバータ回路３により構成
される。
される。
トランスファゲート１を構成するＰチャンネルＭＯ８Ｆ
ＥＴＭ＋及びＮチャンネルＭＯ８ＦＥＴＭ、は、ソース
とドレインが相互に接続されＰチャンネルＭＯ８ＦＥＴ
Ｍ、のゲートには入力信号Ａが供給される。一方式力信
号Ａは、ＣＭＯＳインバータ回路２を介してその反転信
号がＮチャンネルＭＯ８ＦＥＴＭｔのゲートに供給され
る。さらに上記トランスファゲート１の入力端には入力
信号Ｂが供給される。クロックドインバータ回路３は、
ＰチャンネルＭＯ８ＦＥＴＭｓ 、Ｍｅ及びＮチャンネ
ヌＭ ０８ Ｆ Ｅ Ｔ Ｍｙ 、 Ｍｇが順に直列に
接続されて構成され、ＰチャンネルＭＯ８ＦＥＴＭｓの
ソースは電源端子ｖＤＤに接続され、ＮチャンネルＭＯ
８ＦＥＴＭ、のソースは他方の電源端子ＧＮＤに接続さ
れる。さらＫＰチャンネルＭＯ８ＦＥＴＭ、、Ｎチャン
ネルＭＯ３ＦＥＴＭ。
ＥＴＭ＋及びＮチャンネルＭＯ８ＦＥＴＭ、は、ソース
とドレインが相互に接続されＰチャンネルＭＯ８ＦＥＴ
Ｍ、のゲートには入力信号Ａが供給される。一方式力信
号Ａは、ＣＭＯＳインバータ回路２を介してその反転信
号がＮチャンネルＭＯ８ＦＥＴＭｔのゲートに供給され
る。さらに上記トランスファゲート１の入力端には入力
信号Ｂが供給される。クロックドインバータ回路３は、
ＰチャンネルＭＯ８ＦＥＴＭｓ 、Ｍｅ及びＮチャンネ
ヌＭ ０８ Ｆ Ｅ Ｔ Ｍｙ 、 Ｍｇが順に直列に
接続されて構成され、ＰチャンネルＭＯ８ＦＥＴＭｓの
ソースは電源端子ｖＤＤに接続され、ＮチャンネルＭＯ
８ＦＥＴＭ、のソースは他方の電源端子ＧＮＤに接続さ
れる。さらＫＰチャンネルＭＯ８ＦＥＴＭ、、Ｎチャン
ネルＭＯ３ＦＥＴＭ。
のそれぞれのゲー）Ｋは入力信号Ｂが供給され、Ｎチャ
ンネルＭＯＳ Ｆ Ｅ ＴＭｙのゲートには入力信号Ａ
が供給される。また、ＰチャンネルＭＯ８ＦＥＴＭ、の
ゲートには、上記入力信号ＡがＣＭＯＳインバータ回路
２を介してその反転信号が供給される。そしてＰチャン
ネルＭＯ８ＦＥＴＭ。
ンネルＭＯＳ Ｆ Ｅ ＴＭｙのゲートには入力信号Ａ
が供給される。また、ＰチャンネルＭＯ８ＦＥＴＭ、の
ゲートには、上記入力信号ＡがＣＭＯＳインバータ回路
２を介してその反転信号が供給される。そしてＰチャン
ネルＭＯ８ＦＥＴＭ。
とＮチャンネルＭＯ８ＦＢＴＭ、との接続点と上記トラ
ンスファゲート１の出力端とを接続して出力端子Ｃとす
る。
ンスファゲート１の出力端とを接続して出力端子Ｃとす
る。
介入力信号Ａがローレベルのときトランスファゲート１
を構成するＰ≠ヤンネルＭＯ８ＦＥＴＭ□のゲート電位
はローレベルとなってこのＰチャンネルＭＯ８ＦＥＴＭ
、はオン状態にされる。また上記トランスファゲート１
を構成するＮチャンネルＭＯ８ＦＥＴＭ、のゲートには
入力信号ＡがＰチャンネルＭＯ８ＦＥＴＭ、及びＮチャ
ンネルＭＯ８ＦＢＴＭ、とから構成されるＣＭＯＳイン
バータ２を介して供給される。したがってＰチャンネル
ＭＯ８ＦＥＴＭ、がオン状態となってハイレベルの信号
が供給される。これＫより上記ＮチャンネルＭ ＯＳ
Ｆ Ｅ Ｔ Ｍ ｔ もオン状態となり、トランス７ア
ゲート１を構成するＭＯＳＦＥＴはともにオン状態とな
る。すなわち入力信号Ｂは上記トランスファゲート１を
介してそのまま出力される。
を構成するＰ≠ヤンネルＭＯ８ＦＥＴＭ□のゲート電位
はローレベルとなってこのＰチャンネルＭＯ８ＦＥＴＭ
、はオン状態にされる。また上記トランスファゲート１
を構成するＮチャンネルＭＯ８ＦＥＴＭ、のゲートには
入力信号ＡがＰチャンネルＭＯ８ＦＥＴＭ、及びＮチャ
ンネルＭＯ８ＦＢＴＭ、とから構成されるＣＭＯＳイン
バータ２を介して供給される。したがってＰチャンネル
ＭＯ８ＦＥＴＭ、がオン状態となってハイレベルの信号
が供給される。これＫより上記ＮチャンネルＭ ＯＳ
Ｆ Ｅ Ｔ Ｍ ｔ もオン状態となり、トランス７ア
ゲート１を構成するＭＯＳＦＥＴはともにオン状態とな
る。すなわち入力信号Ｂは上記トランスファゲート１を
介してそのまま出力される。
逆に入力信号Ａがハイレベルのとき、上記トランスファ
ゲート１を構成するＰチャンネルＭＯ８ＦＥＴＭ＋のゲ
ート電位はハイレベルとなり、このＰチャンネルＭＯ８
ＦＥＴＭ、はオフ状態となる。一方、トランスファゲー
ト１を構成するＮチャンネルＭＯ８ＦＥＴＭ、のゲート
には、入力信号Ａが上記ＣＭＯＳインバータを介して供
給される。したがってＣＭＯＳインバータ２を構成する
ＮチャンネルＭＯ８ＦＥＴＭ４がオン状態となり四−レ
ベルの信号が供給される。これによりトランスファゲー
ト１を構成するＭＯＳＦＥＴはともにオフ状態となる。
ゲート１を構成するＰチャンネルＭＯ８ＦＥＴＭ＋のゲ
ート電位はハイレベルとなり、このＰチャンネルＭＯ８
ＦＥＴＭ、はオフ状態となる。一方、トランスファゲー
ト１を構成するＮチャンネルＭＯ８ＦＥＴＭ、のゲート
には、入力信号Ａが上記ＣＭＯＳインバータを介して供
給される。したがってＣＭＯＳインバータ２を構成する
ＮチャンネルＭＯ８ＦＥＴＭ４がオン状態となり四−レ
ベルの信号が供給される。これによりトランスファゲー
ト１を構成するＭＯＳＦＥＴはともにオフ状態となる。
このとき入力信号Ｂがローレベルの場合クロックドイン
バータ回路３を構成するＰチャンネルＭ ＯＳ Ｆ Ｂ
Ｔ Ｍ ｓ及びＮチャンネルＭＯ８ＦＥＴＭ、のゲー
ト電位はローレベルとなり、ＰチャンネルＭＯ８ＦＥＴ
Ｍ、はオン状態となり、ＮチャンネルＭＯ８ＦＥＴＭ８
はオフ状態となる。また入力信号Ａが供給されるＮチャ
ンネルＭＯ８ＦＥＴＭ、のゲート電位はハイレベルであ
るため、このＮチャンネルＭＯ８ＦＥＴＭ。
バータ回路３を構成するＰチャンネルＭ ＯＳ Ｆ Ｂ
Ｔ Ｍ ｓ及びＮチャンネルＭＯ８ＦＥＴＭ、のゲー
ト電位はローレベルとなり、ＰチャンネルＭＯ８ＦＥＴ
Ｍ、はオン状態となり、ＮチャンネルＭＯ８ＦＥＴＭ８
はオフ状態となる。また入力信号Ａが供給されるＮチャ
ンネルＭＯ８ＦＥＴＭ、のゲート電位はハイレベルであ
るため、このＮチャンネルＭＯ８ＦＥＴＭ。
はオン状態になる。一方入力信号Ａの反転信号が供給さ
れるＰチャンネルＭＯ８ＦＢＴＭ、のゲート電位はロー
レベルとなりこのＰチャンネルＭＯ８Ｆ Ｅ Ｔ Ｍｅ
もオン状態にされる。したがって出力端子Ｃにはハイ
レベルの信号が出力される。逆圧入力信号Ｂがハイレベ
ルの場合、クロックドインバータ回路３を構成するＰチ
ャンネルＭＯ８ＦＥＴＭ、及びＮチャンネルＭＯ８ＦＢ
ＴＭ、のゲート電位はハイレベルとなるためＰチャンネ
ルＭ０８ＦＥＴＭ、はオフ状態となり、ＮチャンネルＭ
Ｏ８ＦＥＴＭｓはオン状態となる。また入力信号Ａが供
給されるＮチャンネルＭＯ８ＦＥＴＭ。
れるＰチャンネルＭＯ８ＦＢＴＭ、のゲート電位はロー
レベルとなりこのＰチャンネルＭＯ８Ｆ Ｅ Ｔ Ｍｅ
もオン状態にされる。したがって出力端子Ｃにはハイ
レベルの信号が出力される。逆圧入力信号Ｂがハイレベ
ルの場合、クロックドインバータ回路３を構成するＰチ
ャンネルＭＯ８ＦＥＴＭ、及びＮチャンネルＭＯ８ＦＢ
ＴＭ、のゲート電位はハイレベルとなるためＰチャンネ
ルＭ０８ＦＥＴＭ、はオフ状態となり、ＮチャンネルＭ
Ｏ８ＦＥＴＭｓはオン状態となる。また入力信号Ａが供
給されるＮチャンネルＭＯ８ＦＥＴＭ。
のゲート電位はハイレベルであるためこのＮチャンネル
ＭＯ８ＦＥＴＭ、はオン状態になる。入力信号への反転
信号が供給されるＰチャンネルＭＯ８ＦＥＴＭ６のゲー
ト電位はローレベルとなりこのＰチャンネルＭＯ８ＦＢ
ＴＭ６もオン状態にされる。したがって出力端子Ｃには
ローレベルの信号が出力される。すなわち素子数の削減
を図った排他的論理和回路を構成できる。
ＭＯ８ＦＥＴＭ、はオン状態になる。入力信号への反転
信号が供給されるＰチャンネルＭＯ８ＦＥＴＭ６のゲー
ト電位はローレベルとなりこのＰチャンネルＭＯ８ＦＢ
ＴＭ６もオン状態にされる。したがって出力端子Ｃには
ローレベルの信号が出力される。すなわち素子数の削減
を図った排他的論理和回路を構成できる。
なお入力信号Ａを共通の入力信号として複数の排他的論
理和回路を設置する場合ＣＭＯＳインバータ２は共通と
Ｌ２ても良い。さらにトランス７アゲート１を構成する
Ｍ ＯＳ Ｆ Ｂ Ｔ Ｍ ＋ ＝ Ｍ を及びクロッ
クドインバータ回路３を構成するＭＯ８ＦＥ Ｔ Ｍａ
９Ｍ？のそれぞれのゲート入力の極性を入れ換えるこ
とにより、入力信号Ａ、Ｂの信号レベルが一致した時に
出力がハイレベルになるような実施例で説明した排他的
論理和回路とは逆の動作を行なう排他的論理和回路（Ｅ
ｘｃｌｕｓｉｖｅ Ｎ。
理和回路を設置する場合ＣＭＯＳインバータ２は共通と
Ｌ２ても良い。さらにトランス７アゲート１を構成する
Ｍ ＯＳ Ｆ Ｂ Ｔ Ｍ ＋ ＝ Ｍ を及びクロッ
クドインバータ回路３を構成するＭＯ８ＦＥ Ｔ Ｍａ
９Ｍ？のそれぞれのゲート入力の極性を入れ換えるこ
とにより、入力信号Ａ、Ｂの信号レベルが一致した時に
出力がハイレベルになるような実施例で説明した排他的
論理和回路とは逆の動作を行なう排他的論理和回路（Ｅ
ｘｃｌｕｓｉｖｅ Ｎ。
Ｒ）を構成することもできる。
ＰチャンネルＭＯ８ＦＥＴＭＩ 及びＮチャンネルＭＯ
８ＦＥＴＭ、とのソースとドレインを相互に接続したト
ランスファゲート１と、ＰチャンネルＭＯ８ＦＥＴＭ、
及びＮチャンネルＭＯ８ＦＥＴＭ４とからなるＣＭＯＳ
インバータ回路２と、ＰチャンネルＭＯ８ＦＥＴＭ、、
Ｍ、及びＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｍｑ −
ＭＳ とからなるクロックドインバータ回路３とにより
構成される排他的論理和回路において、入力信号Ａをト
ランスファゲート１を構成するＰチャンネルＭＯ８ＦＥ
ＴＭ。
８ＦＥＴＭ、とのソースとドレインを相互に接続したト
ランスファゲート１と、ＰチャンネルＭＯ８ＦＥＴＭ、
及びＮチャンネルＭＯ８ＦＥＴＭ４とからなるＣＭＯＳ
インバータ回路２と、ＰチャンネルＭＯ８ＦＥＴＭ、、
Ｍ、及びＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｍｑ −
ＭＳ とからなるクロックドインバータ回路３とにより
構成される排他的論理和回路において、入力信号Ａをト
ランスファゲート１を構成するＰチャンネルＭＯ８ＦＥ
ＴＭ。
のゲート、ＣＭＯＳインバータ回路２の一端及びクロッ
クドインバータ回路３を構成するＮチャンネルＭ ０８
Ｆ Ｅ Ｔ Ｍ ？のゲートに接続し、上記ＣＭＯＳ
インバータ回路２を介１−た入力信号Ａの反転信号を上
記トランスファゲート１を構成するＮチャンネルＭＯ８
ＦＥＴＭ、及びクロックドインバータ回路３を構成する
ＰチャンネルＭＯ８ＦＥＴＭ、のそれぞれのゲートに接
続する。一方入力信号Ｂをトランス７アゲート１の一端
とクロックドインバータ回路３を構成するＰチャンネル
ＭＯ８ＦＥＴＭ！及びＮチャンネルＭＯ８ＦＥＴＭ。
クドインバータ回路３を構成するＮチャンネルＭ ０８
Ｆ Ｅ Ｔ Ｍ ？のゲートに接続し、上記ＣＭＯＳ
インバータ回路２を介１−た入力信号Ａの反転信号を上
記トランスファゲート１を構成するＮチャンネルＭＯ８
ＦＥＴＭ、及びクロックドインバータ回路３を構成する
ＰチャンネルＭＯ８ＦＥＴＭ、のそれぞれのゲートに接
続する。一方入力信号Ｂをトランス７アゲート１の一端
とクロックドインバータ回路３を構成するＰチャンネル
ＭＯ８ＦＥＴＭ！及びＮチャンネルＭＯ８ＦＥＴＭ。
のそれぞれのゲートに接続され、上記クロックドインバ
ータ回路３を構成するＰチャンネルＭＯ８ＦＥＴＭ、
とＮチャンネルＭＯＳ Ｆ Ｅ ＴＭ？ との接続点と
上記トランスファゲート１０他端とを接続して出力端子
とすることにより、累子数の削減を図った排他的論理和
回路を構成１−ることができるという効果が得られる。
ータ回路３を構成するＰチャンネルＭＯ８ＦＥＴＭ、
とＮチャンネルＭＯＳ Ｆ Ｅ ＴＭ？ との接続点と
上記トランスファゲート１０他端とを接続して出力端子
とすることにより、累子数の削減を図った排他的論理和
回路を構成１−ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、クロックドイン
バータ回路３を構成するＰチャンネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｍ ｓ −Ｍ ｓ及びＮチャンネルＭＯ８ＦＥＴ
Ｍ、、Ｍ、のそれぞれのゲートに供給される信号は、入
力信号ＢがＰチャンネルＭＯ８ＦＥＴＭ、及びＮチャン
ネルＭＯ８Ｆ Ｅ Ｔ Ｍ、のそれぞれのゲートに供給
され、入力信号Ａ及びその反転４Ｎ号がＮチャンネルＭ
ＯＳ ＦＥＴＭ、及びＰチャンネルＭＯ８ＦＥＴＭ！
ｌのそれぞれのゲートに供給されてもよい。さらにトラ
ンスファゲート１を構成するＰチャンネルＭＯ８ＦＥＴ
Ｍ、、ＮチャンネルＭＯ８ＦＥＴＭｔ及びクロックドイ
ンバータ回路３を構成するＰチャーンネルＭＯ８ＦＥＴ
Ｍ６ 、ＮチャンネルＭＯ８ＦＥＴＭ、のそれぞれのゲ
ートに供給される入力信号の信号極性を入れ換えること
により入力信号Ａ。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、クロックドイン
バータ回路３を構成するＰチャンネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｍ ｓ −Ｍ ｓ及びＮチャンネルＭＯ８ＦＥＴ
Ｍ、、Ｍ、のそれぞれのゲートに供給される信号は、入
力信号ＢがＰチャンネルＭＯ８ＦＥＴＭ、及びＮチャン
ネルＭＯ８Ｆ Ｅ Ｔ Ｍ、のそれぞれのゲートに供給
され、入力信号Ａ及びその反転４Ｎ号がＮチャンネルＭ
ＯＳ ＦＥＴＭ、及びＰチャンネルＭＯ８ＦＥＴＭ！
ｌのそれぞれのゲートに供給されてもよい。さらにトラ
ンスファゲート１を構成するＰチャンネルＭＯ８ＦＥＴ
Ｍ、、ＮチャンネルＭＯ８ＦＥＴＭｔ及びクロックドイ
ンバータ回路３を構成するＰチャーンネルＭＯ８ＦＥＴ
Ｍ６ 、ＮチャンネルＭＯ８ＦＥＴＭ、のそれぞれのゲ
ートに供給される入力信号の信号極性を入れ換えること
により入力信号Ａ。
Ｂの信号レベルが一致したときに出力がノ・イレベルに
なるような実施例回路とは逆の動作を行なう排他的論理
和回路（Ｅｘｃｌｕｓｉｖｅ Ｎ ＯＲ）が構成できる
。
なるような実施例回路とは逆の動作を行なう排他的論理
和回路（Ｅｘｃｌｕｓｉｖｅ Ｎ ＯＲ）が構成できる
。
本発明は、少なくとも演算回路等において複数の排他的
論理和回路を必要とする半導体集積回路に適用できる、
論理和回路を必要とする半導体集積回路に適用できる、
図面は、本発明の一実施例を示す排他的論理和回路の回
路図である。 １・・・トランスファゲート、２・・・ＣＭＯＳインバ
ータ回路、３・・・クロックドインバータ回路、Ｍｌ。 Ｍ８．Ｍ、、Ｍ８・・・ＰチャンネルＭＯ８ＦＥＴ、Ｍ
、、Ｍ４．Ｍ、、Ｍ、・・・ＮチャンネルＭＯ８ＦＴ
路図である。 １・・・トランスファゲート、２・・・ＣＭＯＳインバ
ータ回路、３・・・クロックドインバータ回路、Ｍｌ。 Ｍ８．Ｍ、、Ｍ８・・・ＰチャンネルＭＯ８ＦＥＴ、Ｍ
、、Ｍ４．Ｍ、、Ｍ、・・・ＮチャンネルＭＯ８ＦＴ
Claims (1)
- １、第１の第１導伝型のＭＯＳＦＥＴと第１の第２導伝
型のＭＯＳＦＥＴとのソースとドレインを相互に接続し
てなるトランスファゲートと、第２の第１導伝型のＭＯ
ＳＦＥＴと第２の第２導伝型のＭＯＳＦＥＴとからなる
極性反転回路と、第３の第１導伝型のＭＯＳＦＥＴ、第
４の第１導伝型のＭＯＳＦＥＴ、第３の第２導伝型のＭ
ＯＳＦＥＴ及び第４の第２導伝型のＭＯＳＦＥＴを順に
直列に接続された４個のトランジスタ群とを設けてなる
ことを特徴とする排他的論理和回路８２、第１の入力信
号を、上記トランスファゲートを構成する第１の第Ｊ導
伝型のＭＯＳＦＥＴのゲート、上記極性反転回路を構成
する第２の第１導伝型のＭＯＳＦＥＴ、第２の第２導伝
型のＭＯＳＦＥＴのそれぞれのゲート及び、上記４個の
トランジスタ群の第３または第４の第２導伝型のＭＯＳ
ＦＥＴに供給し、上記第１９入力信号の反転信号を、上
記トランスファゲートを構成する第１の第２導伝型のＭ
ＯＳＦＥＴのゲート及び上記トランジスタ群の第３また
は第４の第１導伝型のＭＯＳＦＥＴのゲートに供給し、
第２の入力信号をトランスファゲートの一端と、トラン
ジスタ群の第３または第４の第１導伝型のＭＯＳＦＥＴ
のゲートに供給し、第４の第１導伝型のＭＯＳＦＥＴと
第３の第２導伝型のＭＯＳＦＥＴとの接続点と上記トラ
ンスファゲートの他端とを接続して出力端子としてなる
ことを特徴とする特許請求の範囲第１項記載の排他的論
理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4903284A JPS60194617A (ja) | 1984-03-16 | 1984-03-16 | 排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4903284A JPS60194617A (ja) | 1984-03-16 | 1984-03-16 | 排他的論理和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60194617A true JPS60194617A (ja) | 1985-10-03 |
Family
ID=12819745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4903284A Pending JPS60194617A (ja) | 1984-03-16 | 1984-03-16 | 排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4749886A (en) * | 1986-10-09 | 1988-06-07 | Intersil, Inc. | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate |
-
1984
- 1984-03-16 JP JP4903284A patent/JPS60194617A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4749886A (en) * | 1986-10-09 | 1988-06-07 | Intersil, Inc. | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate |
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