JPS6325729A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、算術演算処理装置に係シ、特に内部演算に乗
算を具え、ＬＳＩ化に好適な高速演算処理装置に関する
。

従来の技術 従来、高速乗算器については、電子通信学会論文誌、　
Ｖｏｌ、　Ｊ６６−Ｄ　、Ｎ０、６　（１９８３年）第
６８３頁から第６９０頁に冗長２進加算木を用いた２進
乗算器が論じられている。この冗長２進加算木を用いた
乗算器では、内部計算に各桁が（−１，０、１）の要素
である冗長２進表現（−種の符号付きディジット表現）
を利用している。

ｎビット乗算では、ｎ個のｎビット部分積を冗長２進数
とみなして２つずつ２分本状に冗長２進数体系で加え合
せていき、最後に冗長２進表現で求まった積を通常の２
進表現に変換する。冗長２進数体系では、２数の加算を
桁上げの伝搬なしに演算数の桁数に無関係な一定時間で
行える。従って、冗長２進加算木を用いた乗算器では、
ｎビット乗算を計算時間ｏ　（ｌｏｇｎ　）で高速に行
える。計算速度は、Ｗａｌｌａｃｏ木を用いた高速乗算
器と同程度であり、従来の配列型乗算器に較べかなり高
速である。また、回路構造は配列型乗算器と同様に規則
正しく、１７ａｌｌａｃａ　木を用いた乗算器よりしイ
アウドが容易である。

さらに、この乗算器では、２ビツトＢｏｏｔｈの方法の
適用によりハードウェア量が削減できる。２ビツトＢｏ
ｏｔｈの方法では、乗数を４進ＳＤ数（各桁が（−２，
−１，０，１，２）の要素である４進数）にリコードす
ることによシ部分積の数を約半分にし、計算の高速化と
ハードウェア量の削減が行える。このとき、部分積の生
成において、被乗数の２倍と正負の反転が必要である。

２倍は１ビツトの左シフトにより行える。正負の反転は
、これまでは、冗長２進数の正負の反転が各桁毎の正負
の反転によって行えることを利用し、被乗数で１になっ
ている桁を−１にすることにより行っていた。

発明が解決しようとする問題点 上記従来技術では、部分積の生成は容易であるが、部分
積の各桁が正（つまり１）にも負（つまり−１）にも成
り得るため、加算木の全段を同一の一般的な冗長２進加
算用セルで構成する必要があった。これは、前記冗長２
進加算用セル個々のハードウェア量が多い（約７０）ラ
ンジスタ程度）ことを考慮すると、素子数の削減１回路
構成の簡単化等の実用化面についてあまり配慮されてお
らず、組合せ回路として実現する場合、演算数の桁数が
大きくなると素子数が膨大かつ回路構成が複雑となり、
演算処理装置を１Ｌｓエチツプに実装することが難しく
なる等の問題点がある。

本発明の目的は、このような従来の問題点を改善し、乗
算器を規則正しい回路構造で、かつ素子数の少ない組合
せ回路として実現し、内部加減算における桁上げ値の伝
播を防止すると共に回路構成を簡単化することによって
ＬＳＩチップに実装が容易である高速な演算処理装置を
提供することにある。

問題点を解決するだめの手段 上記目的は、乗算処理の内部演算に、各桁を負。

０、正のいずれかの値で表す符号付きディジット（つま
り、ＳＤ）表現を利用し、部分積を最上位桁以外の各桁
が非負である符号付きディジット表現数として生成する
第１の手段と、部分積を最上位桁以外の各桁が非圧であ
る符号付きディジット表現数として生成する第２の手段
とを具え、被乗数と乗数とから、前記第１の手段によシ
生成される第１種の部分積と前記第２の手段によシ生成
される第２種の部分積との対で部分積の生成を行い、各
対毎に前記第１種の部分積と前記第２種の部分積とを加
算することにより達成される。

作用 前記第１の手段によって最上位桁以外の各桁が非負であ
る符号付きディジット表現で部分積を生成し、かつ前記
第２の手段によって最上位桁以外の各桁が非圧である符
号付きディジット表現で部分積を生成し、加算木の第１
段目で両者を加算することにより、加算木の第１段目の
加算では、はとんどの桁で被加数は非負、加数は非圧と
なり、加算において桁上げが全く生じず、加算用セルが
非常に簡単になる。したがって、加算木では第１段目の
加算用セルの数が全体の加算用セルの数のほぼ半数を占
めるので、本方式にょシ加算木のハードウェア量を大巾
に削減できる。

また、加算木の第１段目の加算用セルの回路構成が簡単
になるため、そのゲート段数が少なくなシ、乗算におけ
る遅延時間（つまシ実行時間）が短縮される。

実施例 以下、本発明の一実施例を図面にょシ説明する。

第１図は、本発明の一実施例を適用した乗算器の構成図
である。

乗数リコーダ１ｏ○は、２ビツトＢｏｏｔｈ　の方法を
用いて乗数を４進ＳＤ数ｃっまシ、符号付きディジット
数）にリコードする回路である。

奇数部部分積生成器１０１は、乗数リコーダ１００でリ
コードされた乗数（奇数番目）と被乗数とから最上位桁
が非負で他の桁はすべて非圧となる冗長２進数ｃつまシ
、２進ＳＤ数）の形式で部分積を生成する回路である。

偶数部部分積生成器１０２は、乗数リコーダ１００でリ
コードされた乗数（偶数番目、０から数える）と被乗数
とから最上位桁が非圧で他の桁はすべて非負となる冗長
２進数の形式で部分積金生成する回路である。

第１段目冗長加算器１１ｏは、偶数部部分積生成器１０
２で生成された最上位桁が非正で他の桁はすべて非負と
なる冗長２進数と奇数部部分積生成器１０１で生成さ与
た最上位桁が非負で他の桁はすべて非正となる冗長２進
数との冗長２進体系での加算を行う回路である。

冗長加算器１２０は、加算器の２段目以降を構成する加
算器であり、一般の冗長２進数同士の冗長２進体系での
加算を行う回路である。

冗長２進・２進変換器１３０は、積として求まった冗長
２進数を２進数に変換する回路であり、桁上げ先見加算
器等で容易に実現できる。

次に、部分積の生成について説明する。まず冗長２進数
における正負の符号反転の表現法について以下に示す。

ｎビット２の補数表示の２進整数ＣＸｎ−＋　Ｘｎ−２
・・・・・・ｘｏ〕２　（ｘｉε（０，１））は、もつ
。Ｘという値をもつ冗長２進数はいくつか存在するが、
一般には、ＣＸｎ−＋　Ｘｎ−２・・・・・・ｘｏ″］
５０２（ｘｎ−＋はＸｎ−１が１のとき−１（以後〒と
表す）、０のとき０）を用いて表す。また、−Ｘという
値をもつ冗長２進数としては、冗長２進数の正負の反転
が各桁毎の正負の反転により行えることを利用し、ＣＸ
ｎ−１Ｘｎ−ｚ・旧・・Ｘｏｌｓ口２　（ＸｉはＸｎ−
１と同様）を用いて表す。ここでは、これに加え、２の
補数表示の２進数の正負の反転が２の補数をとることに
より行えるのと同様の原理を利用する。

すなわち、ＣＸｎ−１Ｘｎ−２−・”　Ｘｏ　′：１ｓ
ａ２（ＸｉはＸｉが１のとき０．０のとき１）は、 という値をもつので、−Ｘという値をもつ冗長２進数と
して、［Ｘｎ−１Ｘｎ−２・・・・・・Ｘｎコ、。２を
用い、後で＋１の補正を行うことを考える。ＣＸｎ＝＋
　Ｘｎ−２・・・・・・ＸＯ：］ＳＯ２は、最上位桁は
非正（０か〒）で他の桁はすべて非負（０か１）である
。同様に、もつので、Ｘという値をもつ冗長２進数とし
て、（Ｘｎ−１ｘｎ−２・・・・・・ｘｏ″１５０２を
用い、後で−１の補正を行うことも可能である。ＣＸｎ
−ｌＸｎ−２・・・・・・’０：’１９０２　　は、最
上位桁は非負で他の桁はすべて非正である。

次に、冗長２進加算木を用いた２進乗算器において２ピ
ツ）　Ｂｏｏｔｈの方法を適用した際に、部分積として
上記の冗長２進数を用いノ・−ドウエア量を削減する方
法について説明する。被乗数をＣ＆ｎ−１”ｎ−２””
・・ａｏ　）２、乗数をＣｂｎ−１ｂｎ−２・・・・・
・ｂｏ〕２　とする。簡単のため、ｎは２のべきである
とする。前記で述べたように、２ビツトＢｏｏｔｈの方
法では、乗数を４進ＳＤ数にリコードする。リコードさ
れた乗数をＣ”ｎ／２−１　”ｎ／２−２−−”ｏ　：
＋５０４　　（”ｉ　ε　（−２、−１，０，１，２）
）とする。リコードされた乗数の桁ｂ′ｊ　に対して部
分積を図２のように生成する。図２のように生成すれば
、コが偶数のときは部分積は最上位桁が非正で他の桁は
すべて非負とな）、ｊが奇数のときは部分積は最上位桁
が非負で他の桁はすべて非正となる。

次に、第１図の各ブロックを構成する回路について説明
する。

まず、リコードされた乗数（つまシ４進ＳＤ数）および
冗長２進数の２値信号化の一例について以下に補足する
。

リコードされた乗数の１桁り′ｊ　を表１に示す３ビツ
ト２値信号ｂ′ｊ−ｂ′ｊ２ｂ′ｊ１、あるいはｂ／　
ｊ＋ｂ／　ｊ２ｂ／、、で表現し、冗長２進数の１桁Ｘ
ｌを表２に示す２ビツト２値信号ｘｉ十ｘｉ−で表現す
る。

ｃ以下余白） 表　　　　　ま ただし、リコードされた乗数の第ｊ桁ｂ′３は、ｊが偶
数のときには、３ビット信号ｂ′、−ｂ′ｊ２ｂ　′ｊ
１　で表現し、ｊが奇数のときには、３ビット信号ｂ′
ｊ＋ｂ′、２ｂ′ｊ１で表現する。

表　　　２ 以上のように２値信号化を行うと、乗数リコード用セル
におけるリコードされた乗数の第コ桁ｂ’５の決定は、
次の論理式によって行われる。

ｂ’＝ｂ ｂ’＝ｂ−ｂ ｂ’　　　＝ｂ また、１からｎ　／２−１の値をとる整数ｊに対して、 ｂ′・　＝ｂ・　・ｂ　＋ｂ　　　−ｂ＋Ｉ−２コ＋１
　　　２フ　　　　　２コ＋＋　　　　　２．１−＋（
）：偶数） ｂ′＝ｂ　・　・ｂ　・＋ｂ、−ｂ コ＋　　　　２フ＋１　　２コ　　　　　２コ＋１　　
　２コー１（ｊ：奇数） ｂ′ｊ２　＝　ｂ２コ＋１　・ｂ２３　　・ｂ２．−１
　＋　ｂ２ｊ＋１・ｂ２ｊ−ｂ２Ｊ−１ｂ’、　　　＝
ｂ　　・　・ｂ、　　　　＋ｂ　　・　・　ｂ　・フ１
　　　　　２コ　　　２］−１２３２フ一１以上の論理
式において、・は論理積（ＡＮＤ　）、十は論理和（Ｏ
Ｒ）、ｂはｂの論理否定を表す演算子である。

第３図は、第１図の乗数リコーダ−００を構成する乗数
リコード用セルを示す概略回路図である。

同図は４人力Ｎ　ＯＲ１０Ｒによって乗数リコード用セ
ルを実現した一例であり、特にｊが偶数の場合の回路で
ある。ゲート３１１から３１９まではそれぞれＮ　ＯＲ
１０Ｒ回路であり、信号ｂ２ｊ＋１３０１．１）−３０
３、ｂ２ｊ、３０５はそれぞれ２フ 乗数の第２　＋１桁、第２ｊ桁、第２ｊ−１桁を表コ す１ビツト２値信号である。また、ｂ・　　３０２゜２
コ＋１ ｂ・　３０４．ｂ　　　３０６は、それぞれｂ２ｊ＋１
２コ　　　　　　　　　　　２Ｊ−１ ３０１、ｂ　・３０ｓ、ｂ　・　３０５の論理否定で２
Ｊ　　　　　　　　　２］　−１ ある。またｂ′・　４０１　、ｂ′　３２１　、ｂ’ｊ
１３２５クー　　　　　　　　３２ はりコードされた乗数ｂ′］ヲ表す３ピット信号でそれ
らの論理否定である。なお、第３図はフが偶数の場合の
乗数リコード用セルであるが、Ｊが奇数の場合の乗数リ
コード用セルも同様にして容易に構成できる。

次に、部分積生成器１０１，１０２について説明する。

部分積の生成において、下位の部分で補正（すなわち、
１あるいは−１の足し込み）を含めて予め若干計算を行
った結果を部分積としておくと、加算水の二段目以降で
補正を足し込むのが楽になる。具体的には、リコードさ
れた乗数の桁ｂ′ｊに対する部分積の生成において、コ
が偶数なら最下位２桁を計算しておき最下位から３桁目
に補正を行い、コが奇数なら最下位１桁を計算しておき
最下位から２桁目に補正を行うようにする。

このとき、リコードされた乗数の第コ桁ｂ′Ｉに対応す
る部分積の第１桁は次の論理式によって決定される。

コが偶数のとき、 Ｘｎｊ−＝　　ｂ’コ　−・　（ｂ′Ｉ　２　＋　　ｂ
’コ　、　　）　　・　ａｎ、　　　−４−ｂ′　・ｒ コ＋　　　ｎ−１ １−２〜ｎ−１に対して Ｘ工ｊ＋−ｂｊ−・（ｂ′Ｉ２・乙□−，＋　ｂ’、、
・乙、）＋ｘ１ｊ＋＝ｂ′ｊ２・２Ｌｏ＋ｂ′ｌ−・ｂ
ｌ・ａ１＋ｂｊ−１ａ、−ａ。十鴫−・ｂ−１−ａｌＴ
ａ。

Ｘ　・　＝ｂ′　　・ａ Ｏコ＋　　　　コ１０ ｃ２ｊ＋＝ｂｊ−優ｂｊ２４ｏ＋ｂｊ＋＠２Ｌ１ｊａ。

ｊが奇数のとき、 ｘｎｊ＋　＝　鎗、・（ｂ１′ｉ２　”　”ｊ＋　”’
ｎ−１＋ｂ’ｉ＋”ｒ）＋１＝１〜ｎ−１に対して ｘｉｊ−＝ｂ′ｌｉ＋・（ｂ′Ｉ２・ａｉ−１＋ｂ′ｊ
、・ａｉ）＋ｂ′ｊ＋・（鴫２・ａｉ−４＋ｂ耀・２Ｌ
ｉ）”ｏｊ−＝”ｉｌｏａ。

ｃ、ｊ−＝ｂ′ｉ＋・ｂ′ｊ２＋ｂ′ｉ＋・ｂ−４・Ｉ
Ｌ。

ただし、Ｃ・　およびＯ＋　ｉ−は補正を表し、これら
２コ＋ は加算器の二段目以降で足し込む。

第４図は、第１図の偶数部部分積生成器１０２を構成す
る部分積生成用セルを示す概略回路図である。同図は特
にＮ　ＯＲ１０Ｒによって部分積生成用セルを実現した
一例である。ゲート４１１から４１６まではそれぞれＮ
　ＯＲ１０１回路であシ、信号ｂ’ｊ−４０１はリコー
ドされた乗数の第コ桁ｂ’ｊ　を表す３ビット信号のう
ちの１ピア）信号であり、１）’ｊ−４０２、ｂ’ｊ２
４０３　、ｑ、４０４はそれぞれｂ′ｊ　を表す３ビッ
ト信号の論理否定で′ある。また、信号）Ｃｇ＋４２１
は、リコードされた乗数の第１桁に対応する部分積の第
１桁を表す２ビット信号のうちの１ピット信号であシ、
ｘｉｊ＋４２２はｘｉｊ＋の論理否定である。ただし、
ｉは２からｎ−１までの範囲の整数であり、残りの１ビ
ット信号Ｘ４ｊ−は常に０である。なお、ｉ＝ｏ。

１、Ｈの場合の部分積生成用セルも容易に構成できる。

また、奇数部部分積生成器１０１を構成する部分積生成
用セルもほぼ同様の回路で構成できる。

次に、第１段目冗長加算器１１０について説明する。

第１段目冗長加算器１１ｏにおける加算では、殆どの桁
で被加数は非負、加数は非圧となり、加算において桁上
げが全く生じず、加算用セルが非常に簡単になる。その
加算規則を表３に示す。

表　　　　３ このとき、第１桁の加算は、次の論理式によって決定さ
れる。

Ｚｉ＋二Ｘｉ＋・７ｉ− ２ｉ−”　”ｉ＋　°３’ｉ− ただし、Ｘｉ＋は被加数Ｘｉを表す１ビット信号であシ
、ｙｉ−は加数７ｉを表す１ビット信号である。

第６図は、第１図の第１段目冗長加算器１１０を構成す
る加算用セルを示す概略回路図である。

同図は特に４人力Ｎ０Ｒ１０Ｒによって加算用セルを実
現した一例である。ゲー）６１１．５１２はそれぞれＮ
　ＯＲ１０１回路であり、信号Ｘ工や６０１は各桁が非
負である冗長２進表現の被加数の第ｉ桁Ｘｉを表す１ピ
ット信号であシ、ｘｉ＋５０２は”ｉ＋　５０１の論理
否定であり、７ｉ−５０３と７ｉ−５０４は各桁が非負
である冗長２進表現の加数の第ｉ桁ｙｉを表す１ピット
信号とその論理否定である。また、Ｚｉ＋６２２および
２ニー５２３は加算結果の冗長２進数の第ｉ桁Ｚｉを表
す２ビット信号であり、Ｚ工＋５２１はＺｉ＋５２２の
論理否定である。

最後に、冗長加算器１２０について説明する。

冗長加算器１２ｏにおける加算規則を表４に示す。

（以下余白） 表　　　　　４ このとき、第１桁における加算は次の論理式によって決
定される。

”　　ｉｄ　＝　”ｉ＋　十　ｘｉ− ７ｉｄ＝　７ｉ＋　＋’！１− ｐｌ：ｘニー−７４− ｕｉ　　”　ｘｉｄ’）’ｉｄ”ｉ−＋　＋ｘｉｄ’７
ｉｄ’ｐｉ−＋ｚｉ＋　−ｔｉ　’　ｕｉ−＋ ｚｌ−＝　ｔ１°Ｕニー１ 第６図は、第１図の冗長加算器１２０を構成する加算用
セルを示す概略回路図である。同図は特に４人力Ｎ０Ｒ
１０Ｒによって加算用セルを実現した一例である。ゲー
ト６１１から６２３まではそれぞれ４人力Ｎ０Ｒ１０Ｒ
回路であシ、信号Ｘ・　６０２およびＸエーロ０３は被
加数の冗長２進１＋ 数の第ｉ桁Ｘｉを表す２ビット信号であシ、Ｘ　１＋６
０１はｘｉ＋６０２の論理否定を表す信号であり、ｙｉ
＋６ｏ５およびｙエーロ０６は加数の冗長２進数の第ｉ
桁ｙ工を表す２ビット信号であシ、７４、６０４は７１
＋６０５の論理否定を表す信号である。また、信号ｐｉ
６３１は第１桁の被加数Ｘｉおよび加数ｙ工の両方が非
負であるかどうかを表す信号であり、ｐｉ、　６３３は
第ｉ−１桁の被加数”ｉ−１および加数Ｙｉ−＋の両方
が非負であるかどうかを表す信号である。Ｉ）ｉ６３２
、ｐｉ、　６３４はそれぞれｐ・６３１．ｐｉ、６３３
の論理否定を表す信号である。ｕｉ６３５とＵエ　６３
６はそれぞれ第１桁における中間桁上げに関係する信号
とその論理否定を表す信号であり、Ｕニー１６３７とり
−。

６３８はそれぞれ第１−１桁からの中間桁上げとその論
理否定を表す信号である。また、２工＋６４２およびＺ
ｉ−６４３は加算結果の第ｉ桁ｚｉを表す２ビット信号
であり、Ｚｉ＋６４１はＺｉ＋６４２の論理否定を表す
信号である。

なお、本実施例における回路図はＥＣＬ回路を意識し４
人力Ｎ　ＯＲ１０Ｒで構成したが、他のチク１０ジ（例
えば、０ＭＯ８、ＮＭＯ３、ＴＴＬ。

ＩＩＬ等）あるいは多値論理を用いても構成することが
可能である。

本実施例によれば、従来の冗長２進加算木を用いた乗算
器では加算木の一段目を第６図に示す加算用セルで構成
しており、さらに、加算木では一段目の加算用セルの数
が全体の加算用セルの数の約半数を占めるので、従来に
較べ、加算木部に関し、実行に要する遅延（ゲート段数
）において３ゲ一ト段短縮され、素子数において約４割
程度削減できる等の効果がある。

発明の効果 本発明によれば、内部演算に各桁が正、０．負の値をと
シ得る符号付きディジット表現数を利用して乗算を行う
際に、部分積同士の加算用セルを簡単な回路構成で実現
できるので、 （１）演算処理装置の素子数が削減でき、（２）　　演
算処理装置の高速化が図れ、（３）回路構成を比較的簡
単化でき、 （４）演算処理装置のＬＳＩ化が容易かつ経済的になる
、 等の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を適用した乗算器の構成図、
第２図は部分積の生成法を示す図、第３図は乗数リコー
ド用セルを示す概略回路図、第４図は偶数部部分積生成
用セルを示す概略回路図、第６図は第１段目加算用セル
を示す概略回路図、第６図は第２段目以降の加算用セル
を示す概略回路図である。 １００・・・・・・乗数リコーダ、１０１・・・・・・
奇数部部分積生成器、１０２・・・・・・偶数部部分積
生成器、１１０・・・・・・第１段目冗長加算器、１２
ｏ・・・・・・冗長加算器、１３０・・・・・・冗長２
進・２進変換器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第３
図 す伊１　唇？ｌ　　ｂ２ｊ　　ｔ）？ｊ　　ｌｐ、ｊ−
１珂−１第４図

Claims (1)

【特許請求の範囲】
1. 内部演算に各桁が正、０、負のいずれかの値である符号
   付きディジット表現数を利用する乗算処理装置において
   、各桁が非負の符号付きディジット表現の部分積を生成
   する第１の手段と、各桁が非正である符号付きディジッ
   ト表現の部分積を生成する第２の手段とを有し、前記第
   １の手段によって生成された各桁が非負の符号付きディ
   ジット表現である部分積と前記第２の手段によって生成
   された各桁が非正の符号付きディジット表現である部分
   積とを加算することを特徴とする演算処理装置。