JPH0749768A - 演算装置 - Google Patents
演算装置Info
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- JPH0749768A JPH0749768A JP19575093A JP19575093A JPH0749768A JP H0749768 A JPH0749768 A JP H0749768A JP 19575093 A JP19575093 A JP 19575093A JP 19575093 A JP19575093 A JP 19575093A JP H0749768 A JPH0749768 A JP H0749768A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/506—Indexing scheme relating to groups G06F7/506 - G06F7/508
- G06F2207/5063—2-input gates, i.e. only using 2-input logical gates, e.g. binary carry look-ahead, e.g. Kogge-Stone or Ladner-Fischer adder
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Abstract
(57)【要約】
【目的】 順序をもった複数の項のうちの第１の項から
任意の項までの項について、結合法則をみたす演算を実
行する装置の小型化を行う。 【構成】 順序をもった複数の項のうちの第１の項から
任意の項までの項について、結合法則をみたす演算を実
行する装置において、装置を構成する各々の結合法則を
みたす演算を実行する装置で生成される出力は、各々の
出力に関係する項のうちの第１の項から第２n の項まで
の演算結果と、第（２n＋１）の項から最後の項までの
演算結果とにより生成されるか、または、各々の出力に
関係する項のうちの第１の項から第２(n-1)の項までの
演算結果と、第（２(n-1)＋１）の項から第２nの項まで
の演算結果とにより生成される。
任意の項までの項について、結合法則をみたす演算を実
行する装置の小型化を行う。 【構成】 順序をもった複数の項のうちの第１の項から
任意の項までの項について、結合法則をみたす演算を実
行する装置において、装置を構成する各々の結合法則を
みたす演算を実行する装置で生成される出力は、各々の
出力に関係する項のうちの第１の項から第２n の項まで
の演算結果と、第（２n＋１）の項から最後の項までの
演算結果とにより生成されるか、または、各々の出力に
関係する項のうちの第１の項から第２(n-1)の項までの
演算結果と、第（２(n-1)＋１）の項から第２nの項まで
の演算結果とにより生成される。
Description
【０００１】
【産業上の利用分野】本発明は、総合法則をみたす演算
を実行する演算装置に係り、特に順序をもった複数の項
に対する演算を行う演算装置に関する。一例として、２
進先見形桁上げ加算器ＢＣＬＡ（Ｂｉｎａｒｙ−Ｃａｒ
ｒｙ−Ｋｏｏｋ−Ａｈｅａｄ）の並列加算器に利用され
る。
を実行する演算装置に係り、特に順序をもった複数の項
に対する演算を行う演算装置に関する。一例として、２
進先見形桁上げ加算器ＢＣＬＡ（Ｂｉｎａｒｙ−Ｃａｒ
ｒｙ−Ｋｏｏｋ−Ａｈｅａｄ）の並列加算器に利用され
る。
【０００２】
【従来の技術】従来より、順序をもった複数の項におい
て結合法則をみた演算を実行する装置において、第１の
項から任意の項までの演算結果を生成する演算装置が必
要となるものの一例として、ＢＣＬＡによる並列加算器
の桁上げ信号の生成がある。
て結合法則をみた演算を実行する装置において、第１の
項から任意の項までの演算結果を生成する演算装置が必
要となるものの一例として、ＢＣＬＡによる並列加算器
の桁上げ信号の生成がある。
【０００３】並列加算器において、Ａｉ，Ｂｉをｉ桁目
の入力とし、ｇi，ｐiを ｇi＝Ａｉ・Ｂｉ ｐi＝Ａｉ「＋」Ｂｉ と定義し、演算子оを （ｇ，ｐ）о（ｇ’，ｐ’）＝（ｇ＋（ｐ・ｇ’），ｐ
・ｐ’） と定義すると、演算子оは結合法則をみたす演算子であ
り、Ｇｉ，Ｐｉを桁上げ生成及び伝搬信号とすると、桁
上げ信号は、 （Ｇ1，Ｐ1）＝（ｇ1，ｐ1） （Ｇi，Ｐi）＝（ｇi，ｐi）о（Ｇi-1，Ｐi-1）
｛２≦ｉ｝ （ｇi，ｐi）о（ｇi-1，ｐi-1）‥о‥（ｇ1，ｐ1） のもとで、ｉ桁目の桁上げ出力ＣiはＣi＝Ｇiとして生
成することができる。
の入力とし、ｇi，ｐiを ｇi＝Ａｉ・Ｂｉ ｐi＝Ａｉ「＋」Ｂｉ と定義し、演算子оを （ｇ，ｐ）о（ｇ’，ｐ’）＝（ｇ＋（ｐ・ｇ’），ｐ
・ｐ’） と定義すると、演算子оは結合法則をみたす演算子であ
り、Ｇｉ，Ｐｉを桁上げ生成及び伝搬信号とすると、桁
上げ信号は、 （Ｇ1，Ｐ1）＝（ｇ1，ｐ1） （Ｇi，Ｐi）＝（ｇi，ｐi）о（Ｇi-1，Ｐi-1）
｛２≦ｉ｝ （ｇi，ｐi）о（ｇi-1，ｐi-1）‥о‥（ｇ1，ｐ1） のもとで、ｉ桁目の桁上げ出力ＣiはＣi＝Ｇiとして生
成することができる。
【０００４】図６は、上記演算子оを実行する演算装置
であるＢＣＬＡ加算器を示したものである。図４は、図
６に示す演算装置を用いて８桁目までの（Ｇi，Ｐi）を
生成するＢＣＬＡでの構成を示したものである（以下従
来技術という）。また、図５は図４とは異なる従来の
構成を示したものである（以下、従来技術という）。
であるＢＣＬＡ加算器を示したものである。図４は、図
６に示す演算装置を用いて８桁目までの（Ｇi，Ｐi）を
生成するＢＣＬＡでの構成を示したものである（以下従
来技術という）。また、図５は図４とは異なる従来の
構成を示したものである（以下、従来技術という）。
【０００５】つまり、ｍ，ｎを自然数とすると、図４に
おいては（２n−２m＋１）桁目から２n桁目までの演算
結果は、（２n−２m＋１）桁目から（２n−２(m-1)）桁
目までの演算結果と、（２n−２(m-1)＋１）桁目から２
n桁目までの演算結果とにより、生成される２進木と、
１桁目から２n（２ｍ＋１）桁目までの演算結果は、１
桁目から（２n・２ｍ）桁目までの演算結果と、（２n・
２ｍ＋１）桁目から２n（２ｍ＋１）桁目までの演算結
果とにより、生成される逆２進木とにより構成されてい
る。
おいては（２n−２m＋１）桁目から２n桁目までの演算
結果は、（２n−２m＋１）桁目から（２n−２(m-1)）桁
目までの演算結果と、（２n−２(m-1)＋１）桁目から２
n桁目までの演算結果とにより、生成される２進木と、
１桁目から２n（２ｍ＋１）桁目までの演算結果は、１
桁目から（２n・２ｍ）桁目までの演算結果と、（２n・
２ｍ＋１）桁目から２n（２ｍ＋１）桁目までの演算結
果とにより、生成される逆２進木とにより構成されてい
る。
【０００６】また、図５においては（Ｎ−２n＋１）桁
目からＮ桁目までの演算結果は、（Ｎ−２n＋１）桁目
から（Ｎ−２(n-1)）までの演算結果と、（Ｎ−２(n-1)
＋１）桁目からＮ桁目までの演算結果とにより、生成さ
れている。
目からＮ桁目までの演算結果は、（Ｎ−２n＋１）桁目
から（Ｎ−２(n-1)）までの演算結果と、（Ｎ−２(n-1)
＋１）桁目からＮ桁目までの演算結果とにより、生成さ
れている。
【０００７】
【発明が解決しょうとする課題】しかしながら、上記結
合法則をみたす演算の演算結果を生成する装置におい
て、図４による構成では回路規模を小さくてきるが、入
力から演算結果を得るまでの演算装置の段数（図４にお
いては４段）が多くなってしまい、低速となってしまう
という問題点があった。また、図５による構成では演算
装置の段数（図５においては３段）が減らせ高速ではあ
るが、回路が大きくなってしまうという問題点があつ
た。
合法則をみたす演算の演算結果を生成する装置におい
て、図４による構成では回路規模を小さくてきるが、入
力から演算結果を得るまでの演算装置の段数（図４にお
いては４段）が多くなってしまい、低速となってしまう
という問題点があった。また、図５による構成では演算
装置の段数（図５においては３段）が減らせ高速ではあ
るが、回路が大きくなってしまうという問題点があつ
た。
【０００８】そこで、本発明は、図５に示される装置の
高速性を損なわずに回路を小さくすることを目的として
いる。
高速性を損なわずに回路を小さくすることを目的として
いる。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、順序をもった複数の項のうちの第１の項
から任意の項までの項について、結合法則をみたす演算
を実行する装置において、第１の項から第２n の項まで
の演算結果と、第（２n＋１）の項から任意の項までの
演算結果とにより、第１の項から任意の項までの演算結
果を生成することを特徴とする演算装置である。
め、本発明は、順序をもった複数の項のうちの第１の項
から任意の項までの項について、結合法則をみたす演算
を実行する装置において、第１の項から第２n の項まで
の演算結果と、第（２n＋１）の項から任意の項までの
演算結果とにより、第１の項から任意の項までの演算結
果を生成することを特徴とする演算装置である。
【００１０】また、本発明は、上記記載の演算結果にお
いて、第１の項から第２(n-1)の項までの演算結果と、
第（２(n-1)＋１）の項から第２nの項までの演算結果と
により、第１の項から第２nの項までの演算結果を生成
することを特徴とする演算装置である。
いて、第１の項から第２(n-1)の項までの演算結果と、
第（２(n-1)＋１）の項から第２nの項までの演算結果と
により、第１の項から第２nの項までの演算結果を生成
することを特徴とする演算装置である。
【００１１】また、本発明は、上記記載の演算装置にお
いて、２進先見形桁上げ加算器の桁上げ生成装置を構成
していることを特徴とするものである。
いて、２進先見形桁上げ加算器の桁上げ生成装置を構成
していることを特徴とするものである。
【００１２】
【作用】１桁目から２k 桁目まで（ｋ≧２）のすべての
演算結果を生成するのに、従来技術の構成方法では、
入力から演算結果を得るまでの演算装置の段数が２（ｋ
−１）であるのに対し、本発明による構成ではｋ段で実
現しており、段数が減少しており高速化される。
演算結果を生成するのに、従来技術の構成方法では、
入力から演算結果を得るまでの演算装置の段数が２（ｋ
−１）であるのに対し、本発明による構成ではｋ段で実
現しており、段数が減少しており高速化される。
【００１３】また、従来技術の構成方法では、２項間
の演算結果を生成する装置が（ｋ−１）・２k＋１個必
要であるのに対し、本発明による構成では、２項間の演
算結果を生成する装置を（ｋ・２(k-1)）個により構成
することが出来、装置を小さくすることが出来る。
の演算結果を生成する装置が（ｋ−１）・２k＋１個必
要であるのに対し、本発明による構成では、２項間の演
算結果を生成する装置を（ｋ・２(k-1)）個により構成
することが出来、装置を小さくすることが出来る。
【００１４】各ｋの値による１桁目から２k 桁目までの
すべての演算結果を生成するのに必要な２項間の演算結
果を生成する装置の数と両者の比を下表に示す。
すべての演算結果を生成するのに必要な２項間の演算結
果を生成する装置の数と両者の比を下表に示す。
【００１５】
【表１】
【００１６】上表から明らかなように、従来技術と比
較すると、ｋ＝３のとき、つまり８桁目まででは、演算
装置の割合は、７０．６％と小さくなっている。ｋ＝４
のとき、つまり１６桁目まででは、６５．３％と小さく
なっている。ｋ＝５のとき、つまり３２桁目まででは、
６２．０％と小さくなっている。ｋ＝６のとき、つまり
６４桁目まででは、５９，８％と小さくなっている。桁
が大きくなる程、小さくなる割合も増えている。ｋ→∞
では、演算装置の個数の割合は５０％になる。
較すると、ｋ＝３のとき、つまり８桁目まででは、演算
装置の割合は、７０．６％と小さくなっている。ｋ＝４
のとき、つまり１６桁目まででは、６５．３％と小さく
なっている。ｋ＝５のとき、つまり３２桁目まででは、
６２．０％と小さくなっている。ｋ＝６のとき、つまり
６４桁目まででは、５９，８％と小さくなっている。桁
が大きくなる程、小さくなる割合も増えている。ｋ→∞
では、演算装置の個数の割合は５０％になる。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１８】図２に、演算子￥によって表される結合法
則をみたす演算を実現する装置を示す。図１は、図２に
示す装置により順序をもった８つの項のうちの第１の項
から８つまでの任意の項について、結合法則をみたす生
成される出力は、各々の出力に関係する項の内の第１の
項から第２nの項までの演算結果と、第（２n＋１）の項
から最後の項までの演算結果とにより、生成されるかま
たは、各々の出力に関係する項の内の第１の項から第２
(n-1) の項までの演算結果と、第（２(n-1)＋１）の項
から第２nの項までの演算結果とにより生成されてい
る。
則をみたす演算を実現する装置を示す。図１は、図２に
示す装置により順序をもった８つの項のうちの第１の項
から８つまでの任意の項について、結合法則をみたす生
成される出力は、各々の出力に関係する項の内の第１の
項から第２nの項までの演算結果と、第（２n＋１）の項
から最後の項までの演算結果とにより、生成されるかま
たは、各々の出力に関係する項の内の第１の項から第２
(n-1) の項までの演算結果と、第（２(n-1)＋１）の項
から第２nの項までの演算結果とにより生成されてい
る。
【００１９】つまり、ＡＳ１２ではＸ１とＸ２によりＸ
１￥Ｘ２が生成されている。ＡＳ３４ではＸ３とＸ４に
よりＸ３￥Ｘ４が生成されている。ＡＳ５６ではＸ５と
Ｘ６によりＸ５￥Ｘ６が生成されている。ＡＳ７８では
Ｘ７とＸ８によりＸ７￥Ｘ８が生成されている。ＡＳ１
３ではＸ１￥Ｘ２とＸ３によりＸ１…￥…Ｘ３が生成さ
れている。ＡＳ１４ではＸ１￥Ｘ２とＸ３￥Ｘ４により
Ｘ１…￥…Ｘ４が生成されている。ＡＳ５７ではＸ５￥
Ｘ６とＸ７によりＸ５…￥…Ｘ７が生成されている。Ａ
Ｓ５８ではＸ５￥Ｘ６とＸ７￥Ｘ８によりＸ５…￥…Ｘ
８が生成されている。ＡＳ１５ではＸ１…￥…Ｘ４とＸ
５によりＸ１…￥…Ｘ５が生成されている。ＡＳ１６で
Ｘ１…￥…Ｘ４とＸ５￥Ｘ６によりＸ１…￥…Ｘ６が生
成されている。ＡＳ１７ではＸ１…￥…Ｘ４とＸ５…￥
…Ｘ７によりＸ１…￥…Ｘ７が生成されている。ＡＳ１
８ではＸ１…￥…Ｘ４とＸ５…￥…Ｘ８によりＸ１…￥
…Ｘ８が生成されている。
１￥Ｘ２が生成されている。ＡＳ３４ではＸ３とＸ４に
よりＸ３￥Ｘ４が生成されている。ＡＳ５６ではＸ５と
Ｘ６によりＸ５￥Ｘ６が生成されている。ＡＳ７８では
Ｘ７とＸ８によりＸ７￥Ｘ８が生成されている。ＡＳ１
３ではＸ１￥Ｘ２とＸ３によりＸ１…￥…Ｘ３が生成さ
れている。ＡＳ１４ではＸ１￥Ｘ２とＸ３￥Ｘ４により
Ｘ１…￥…Ｘ４が生成されている。ＡＳ５７ではＸ５￥
Ｘ６とＸ７によりＸ５…￥…Ｘ７が生成されている。Ａ
Ｓ５８ではＸ５￥Ｘ６とＸ７￥Ｘ８によりＸ５…￥…Ｘ
８が生成されている。ＡＳ１５ではＸ１…￥…Ｘ４とＸ
５によりＸ１…￥…Ｘ５が生成されている。ＡＳ１６で
Ｘ１…￥…Ｘ４とＸ５￥Ｘ６によりＸ１…￥…Ｘ６が生
成されている。ＡＳ１７ではＸ１…￥…Ｘ４とＸ５…￥
…Ｘ７によりＸ１…￥…Ｘ７が生成されている。ＡＳ１
８ではＸ１…￥…Ｘ４とＸ５…￥…Ｘ８によりＸ１…￥
…Ｘ８が生成されている。
【００２０】また、ここでｋ＝３であるから、１２個の
２項間の演算結果を生成する装置により構成されてい
る。
２項間の演算結果を生成する装置により構成されてい
る。
【００２１】図３は、図１の中の図２に示される装置
を、図５に示される演算子оを実現する装置に置き替え
てＢＣＬＡを構成したものである。従来技術の図４と比
べて演算子ｏを実現する装置が１７個から１２個に減っ
ていることが分かる。これより、装置が小さくなること
が分かる。
を、図５に示される演算子оを実現する装置に置き替え
てＢＣＬＡを構成したものである。従来技術の図４と比
べて演算子ｏを実現する装置が１７個から１２個に減っ
ていることが分かる。これより、装置が小さくなること
が分かる。
【００２２】
【発明の効果】上記したように本発明の演算装置によれ
ば、順序をもった複数の項のうちの第１の項から任意の
項までの項について、結合法則をみたす演算を実行する
装置を高速性を損なうことなく、小型に構成することが
出来る。
ば、順序をもった複数の項のうちの第１の項から任意の
項までの項について、結合法則をみたす演算を実行する
装置を高速性を損なうことなく、小型に構成することが
出来る。
【図１】本発明の実施例に係る演算装置の構成を示す図
である。
である。
【図２】結合法則をみたす演算子￥を実行する装置を示
す図である。
す図である。
【図３】本発明の実施例に係る演算装置によりＢＣＬＡ
の構成を示す図である。
の構成を示す図である。
【図４】従来技術によるＢＣＬＡの構成を示す図であ
る。
る。
【図５】他の従来技術によるＢＣＬＡの構成を示す図で
ある。
ある。
【図６】結合法則をみたす演算子о を実行する装置を
示す図である。
示す図である。
Ｘ１〜Ｘ８ 演算対象となる入力 ＡＳ 結合法則をみたす演算を実行する演算装置 Ｂ ＢＣＬＡ加算器の桁上げブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩瀬 泰章 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 豊山 愼治 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (3)
- 【請求項１】 順序をもった複数の項のうちの第１の項
から任意の項までの項について、結合法則をみたす演算
を実行する装置において、 第１の項から第２n の項までの演算結果と、 第（２n＋１）の項から任意の項までの演算結果とによ
り、 第１の項から任意の項までの演算結果を生成することを
特徴とする演算装置。 - 【請求項２】 請求項１に記載の演算装置において、 第１の項から第２(n-1) の項までの演算結果と、 第（２(n-1)＋１）の項から第２nの項までの演算結果と
により、 第１の項から第２nの項までの演算結果を生成すること
を特徴とする演算装置。 - 【請求項３】 請求項２に記載の演算装置において、２
進先見形桁上げ加算器の桁上げ生成装置を構成している
ことを特徴とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19575093A JPH0749768A (ja) | 1993-08-06 | 1993-08-06 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19575093A JPH0749768A (ja) | 1993-08-06 | 1993-08-06 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0749768A true JPH0749768A (ja) | 1995-02-21 |
Family
ID=16346349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19575093A Pending JPH0749768A (ja) | 1993-08-06 | 1993-08-06 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749768A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09222991A (ja) * | 1996-02-14 | 1997-08-26 | Nec Corp | 加算方法および加算器 |
-
1993
- 1993-08-06 JP JP19575093A patent/JPH0749768A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09222991A (ja) * | 1996-02-14 | 1997-08-26 | Nec Corp | 加算方法および加算器 |
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