SU602995A1 - Запоминающее устройство - Google Patents

Description

1

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам .

Известно надежное полупроводниковое за , поминающее устройство со словарной организацией , содержащее накопитель, числовые шины которого соединены с выходами дешифратора строк, разр дные шины - G входами блоков считывани  и контрол  строк, выходы которых подключены соответственно к первЯм входам корректирующих сумматоров по модулю два и ко входам блока коррекции, выходами подключенного к вторым входам корректирующих сумматоров по модулю два, выходы которых  вл ютс  выходами устройства, блок кодировани , элементы И, шины записи, разрещени  записи и управлени  Ij. Это устройство-характеризуетс  сложностью и невозможностью обращени  к одному элементу пам ти накопител . Наиболее близким к изобретению  вл етс  запоминающее устройство, содержащее накопитель, первые разр дные шины котцторого подключены к выходам дешифратора, столбцов, вторые разр дные щины - к первым входам блрка контрол  строк и к первым входам блока считывани , первые чвсловые шины накопител  подключены к блоку контроп  столбцов, вторые числовые шины - к выхода дешифратора строк, выходы блоков контрол  строк и столбцов подключены к входам первого блока коррекции, треуьи числовые и ра р дные шины накопител  - ко второму блоку коррекции, элементы И, сумматор по модулю два и управл ющие щины 2. Однако это извертное устройство недостаточно, надежно.

Щелью изобретени   вл етс  повышение надежности. В описываемом устройстве это достигаетс  тем, что в нем вторые разр дные щины накопител  подключены через первые элементы И к управл ющим шинам и дешифратору столбцов, первые числовые шины накопител  подключены через вторые элементы И к управл ющим шинам и деши4и ратору строк первые разр дные шины накопител  соединааы с блоком считывани , кот«фого подключен ко входу суммато-ра по модулю два, другой вход которого соединен с выходом первого блока коррекции , а выход - со вторым блоком коррек ции , входы которого подключены, к ynpaans iwit. шинам, a выходы - к блокам контрол  строк и столбцов и к третьим разр дным и числовым шинам накопител . На чертеже приведена схема описываемо го устройства. Оно содержит накопитель 1, вторые числовые 1шадь1 2 которого соединены с выходами дешифратора 3 строк и входами вторых элементов И 4. Первые разр дные шины 5 накопител  соединены с выходами дашифратора 6 столбцов, угфавл ющими входами 7 блока 8 считывани  и входами первых э эментов И 9. Входы элементов И соединены с шинами 10, 11 и 12 записи, разрешени  записи и управлени , соответственно. Выходы первых элементов И соединены со вторыми разр дными шинами 13 накопител , входами блока 8 считывани  и блока 14 контрол  строк. Выходы вторых элементов И соединены с первыми числовыми шина ми 15 накопител  и входами блока 16 конт троп  столбцов. Выходы блоков контрол  строк и столбцов соединены с входами первого блока 17 коррекции. Выход первого блока к;оррекции соединен со входом сумматора 18 по модулю два, другой вход которого соединен с выходом блока 8 считывани . Выход 19 сумматора 18 по модулю два соединен непосредственно и через первый инвертор 20 с сигнальными входами вспомогательного триггера 21 второго блока 22 коррекции. Управл ющий вход вспомогательного триггера 21 соединен непосредс венно с управл ющими входами триггеров 2.3 к через второй инвертор 24 - с первыми входами двух сумматоров 25 по модулю два, первым входом элемента И 26 и шиной разрешени  записи. Второй вход элеме та И 26 соединен с выходом вспомогательного сумматора 27 по модулю два. Первый вход вспомогательного сумматора соединен с шиной записи, а второй вход - с выходом вспомогательного триггера. Выход элемента И 26 соединен с первыми входами двух элементов И 28. Вторые входы элементов И 28 соединены с шиной управлени . .Вторые входы сумматоров по модулю два соединены с выходами триггеров. Сигнальные г.ходы триггеров и элементов И соединены с третьими числовыми -шинами 29 накопител  (контрольных строк и столбца); третьи разр дные шины 30 соединены со вторым блоком коррекции. В режиме записи информации на устройс . во подаютс  сигналы по шинам 10 и 12. При этом происходит возбуждение вторых числовых шин 2 и первых разр дных шин 5 в соответствии с кодами адресов, поступивших на входы дешифраторов 3 и 6. Вторые разр дные шины 13 опрашиваемой стро ки накопител  1 передают информацию в блок 14контрол  строк. Первые числовые шины 15опрашиваемого столбца накопител  1 передают информацию к. блоку контрол  столбцов 16. На выходе блока 8 считывани  выдел етс  сигнал о состо нии опрашиваемого элемента пам ти накопител  I, который поступает на первый вход корректирующего сумматора 18, а иа второй его вход поступает сигнал с выхода блока 17 коррекции. Если информаци , хранима  в опрашиваемом элементе пам ти, искажена, на выходе блока 17 по вл етс  единичный сигналит, е. выполн ема  блоками 14 и 16 проверка на четность не соблюдаетс . Поэтому на кор-, ректирующем сумматоре 18 производитс  инвертирование сигнала с выхода блока 8 тывани , и он записываетс  во вспомогательный триггер 21 второго блока 22 KOJ рекции. Сигнал с выхода вспомогательного триггера 21, поступа  на вспомогательный сумматор 27 по модулю два, сравниваетс  с сигналом ; записи. Если опрашиваемый элемент пам ти должен изменить свое состо ние , то на выходе вспомогательного сумматора 27 по вл етс  единичный сигнал; в противном случае - нулевой сигнал. Одцо&ременно по третьим числовым 29 и разр дным 30 шинам происходит перезапись хранимой информации в элементах пам ти коктрощгной строки и столбца в триггеры 23. При поступлении сигнала разрешени  записи и изменении на обратное состо ние опрашиваемого элемента пам ти накопител  1 на выходе элемента И 26 по вл етс  единичный сигнал, который открывает элементы И 28 контрольных строки и столбца. При этом на выход элементов И 28 поступав ют инвертированные на сумматорах 25 cm налы с выходов триггеров 23. Таким образом, вместе с изменениемсосто ни  опрашиваемого элемента пам ти накопител  1 происходит изменение состо ний на противоположное элементов пам ти контрольных строки и столбца. Это позв л ет сохран ть контрольные услови  четности числа единиц как в строке, так ив столбце. Если опрашиваемый элемент пам ти накопител  1 не мен ет своего состо ни  под воздействием сигнала записи, то на выходе элемента И 26 по вл етс  нулевой сигнал, который закрывает элементы И 28; изменени  состо ни  элементов пам ти ко трольных строки и. столбца не провсходвт; следовательно, сохран етс  четность числа единиц в строке и столбце, В режиме считывавн  ннф(фмацин устройства происходит аналогично, однако сигналы записи н разрешен   записи о сутотауют . При этом элементы И 4. 9 н 28 закрыты , а исправленный сигнал с выхода корректирую.щего сумматора 18 поступает на выход 19 устройства.

Claims (2)

1.Микроэлектроника, Сб.ст. под ред.

Ф. В, Лукина, вып. 5. М., Советское радио , 1972, с. 128-150.

2.Патент США № 3768О71, кл. 34О146 , 1973. ИВД ФМ