SU1488833A1

SU1488833A1 - Блок формирования адресов для преобразования уолша (54)

Info

Publication number: SU1488833A1
Application number: SU874361799A
Authority: SU
Inventors: Yurij I Gagarin; Konstantin Yu Gagarin
Original assignee: Le Mekh I Im Marshala Sovetsko
Priority date: 1987-11-27
Filing date: 1987-11-27
Publication date: 1989-06-23

Description

Изобретение относится к вычислительной технике и может быть использовано· при построении устройств, реализующих быстрое преобразование Фурье, Адамара, Пэли. Цель изобретения - расширение области применения за счет формирования адресов при реализации алгоритмов Уолша, упорядоченных по Адамару и Пэли. Поставленная цель достигается за счет того, что в состав блока входят счетчики 1,

2, мультиплексор 3, регистр 4, триггеры 5, 6 элементы ИЛИ 7-10, узел элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11, элемент ИЛИ 12, элемент НЕ 13, элементы И 14-21, вход останова 22, входы 23, 24 задания кода типа преобразования, вход 25 запуска, выход 26 кода адреса, выход 27 синхронизации приема, выход 28 управления коммутацией операндов, вход 29 кода обрат- о ного преобразования, выход 30 сигна- ® ла сдвига, выходы сигналов записи 31 Λ и чтения 32. 1 ил» *

г*

4-ь

00

Од

>

3

1488833

4

Изобретение относится к вычислительной технике и может быть использовано при построении устройств, реализующих быстрое преобразование Фу- 5 рье, Адамара, Пэли„

Цель изобретения - расширение области применения за счет формирования адресов при реализации алгоритмов Уолша, упорядоченных по Адамару 10 и ПэлИо

На чертеже представлена функциональная схема блока адресации для устройства, реализующего быстрое преобразование Уолша, Адамара, Пэли„ 15

Блок адресации состоит из счетчиков 1 и 2, мультиплексора 3, регистра 4, триггеров 5 и 6, элементов ИЛИ 7-10, узла элементов ЙСКЛЮ- 20 ЧАЮЩЕЕ ИЛИ 11, элемента ИЛИ 12, элемента НЕ 13, элементов И 14-21, входа 22 останова, входов 23 и 24 задания кода типа преобразования, входа 25 запуска, выхода 26 кода адреса, 25 выхода"27 синхронизации приема, выхода 28 управления коммутацией операндов, входа 29 кода обратного преобразования , выхода 30 сигнала сдвига, выходов сигналов записи 31 и чтения 32„

Блок работает следующим образом,,

Перед началом работы осуществляется начальная установка счетчиков 1 и 2, регистра 4, триггеров 5 и 6. Причем начальное состояние счетчика 1 адреса чтения соответствует двоичному числу η · Ν, где η = 1ο§₂Ν. При этом с одного из выходов элемента И 1 6 фор-дф мируется сигнал "Конец преобразования". Начальное состояние регистра 4 и счетчика 2 адреса записи соответствует нулевым значениям всех его разрядов» Триггеры 5 и 6 также устанав- д$ ливаются в начальное состояние, равное нулю» После начальной установки на первом такте формируется одиночный импульс запуска на одном из входов элемента ИЛИ 7, который при отсутствии сигнала остацова на входе 22 через элемент И 15 поступает на вход регистра 4. С выхода Р1 регистра 4 при наличии сигнала "Конец преобразования" на выходе элемента И 17 фор- $$ мируется сигнал "Ввод - вывод" для управления чтением данных из входного буфера, связанный, например, с памятью типовой ЭВМ»

На втором такте работы блока единичный импульс появится на выходё Р2 регистра 4, который осуществляет приращение счетчика адреса чтения на единицу через элемент ИЛИ 9. На третьем такте (выход РЗ) через элементы 10 и 17 формируется сигнал для чтения второго операнда из входного буфера и сигнал на выходе 28 для управления коммутацией операнда. На первом и третьем тактах работы блока с выхода элемента 10 формируется также сигнал "Чтение" (выход 32) для оперативного запоминающего устройства вычислителя, реализующего быстрое преобразование Уолша, Адамара, Пэли.

На четвертом такте с выхода Р4 регистра 4 единичный импульс формирует через элементы 20 и 12 сигнал "Код операции" на выходе 25» На пятом такте единичный сигнал появляется на выходе Р5 регистра 4, чем обеспечивает формирование сигнала "Запись" на выходе 31 блока, который коммутирует с помощью мультиплексора 3 выходы счетчика записи 2, соединенные через узел элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11 с группой его информационных входов 5. На шестом такте с выхода Рб регистра 4 формируется сигнал "Код операции" для арифметического блока вычислителя» На седьмом такте работы блока с выхода Р7 регистра 4 формируется сигнал приращения состояния счетчика 1 адреса чтения на единицу, а также формируются А разряд адреса записи, поступающий на соответствующий разряд узла элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11, и сигнал "Запись" на выходе 31»

Семью рассмотренными тактами завершается цикл обработки каждой пары операндов в соответствии с быстрыми алгоритмами преобразований. Код типа преобразования устанавливается на входах 23 и 24; для преобразования Уолша вход 23 (ννν = 1), должен быть равен единице; для преобразований Пэли и Уолша вход 24 (κνρ - 1) равен единице; для преобразований Адамара все эти входы равны нулю. Вход 29, равный единице, соответствует обратному преобразованию. С помощью единичного сигнала на этом входе формируется через элемент И 19. сигнал "Сдвиг правый" на выходе 30 блока для арифметического устройства.

5

1488ЙЗЗ

После обработки Ν/2 пар операндов, т.е. по истечении 7Ν/2 тактов, в оперативном запоминающем устройстве происходит смена адресов зон записи чтения. Осуществляется это с помощью разряда адреса Α_η, формируемого на выходе С₆ счетчика 1, триггер 5 устанавливается в единицу вторым разрядом (выход С_?) счетчика 1 и сбрасы- 10 вается А _п._г разрядом этого же счетчика (выход С₄)_о С помощью триггера 5 осуществляется управление инвертированием адресов записи через узел элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11 и форми- 15 рователем кода операции для арифметического. блока. Триггер 6 устанавливается в единицу А_п_, разрядом счетчика чтения (выход С₅), и сбрасывается А_п его разрядом (выход С_б ) и слу- 20 жит для формирования кода операции на выходе 25 „

Claims

Формула изобретения

25

Блок формирования адресов для преобразования Уолша, содержащий регистр, два счетчика, мультиплексор, пять элементов ИЛИ, восемь элементов И, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и . зд элемент НЕ, отличающийся тем, что, с целью расширения области применения за счет формирования адресов при реализации алгоритмов Уолша,

упорядоченных по Адамару и Пэли, в

„ оЬ

него введены первый и второй триггеры, причем выход первого элемента ИЛИ подключен к первому входу первого элемента И, выход которого под-" ключей к тактовому входу регистра, выход первого разряда которого подключен к первому входу второго элемента ИЛИ, выход которого подключен 'к первому входу второго элемента И и является выходом сигнала разрешения ₄₅чтения блока, выходом сигнала синхронизации приема информации является выход второго элемента И, второй выход которого соединен с первым входом третьего элемента И и подключен к пря- ₅θ мому выходу четвертого элемента И, прямой выход которого подключен к первому входу пятого элемента И, выход которого подключен к первому входу узла элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к первому информационному входу мультиплексора, второй информационный вход которого подключен к выходу элемента НЕ, вход которого соединен с третьим информационным входом мультиплексора, первым установочным входом первого триггера, первым входом четвертого элемента И и подключен к выходу шестого разряда первого счетчика, выходы первого и второго разрядов которого подключены соответственно к второму и третьему входам четвертого элемента И, выход второго разряда регистра подключен к первому входу третьего элемента ИЛИ, выход которого подключен к счетному входу первого счетчика, выходы третьего, четвертого и пятого разрядов которого подключены соответственно к первому и второму установочным входам второго, триггера и второму установочному входу первого триггера, выход которого подключен к второму входу третьего элемента И, выход которого подключен к первым входам шестого и седьмого элементов И, выходы которого подключены соответственно к первому и второму входам четвертого элемента ИЛИ, выход которого является выходом кода операции блока, выходам кода адреса которого является выход мультиплексора, четвертый информационный вход которого подключен к выходу седьмого разряда первого счетчика, выход третьего разряда регистра является выходом сигнала управления коммутацией операндов блока и подключен к второму входу второго элемента ИЛИ, выход четвертого разряда регистра подключен к второму входу седьмого элемента И и счетному входу второго счетчика, информационный выход которого подключен к второму входу узла элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, третий вход которого соединен с. первыми входами первого и пятого элементов ИЛИ, вторым входом третьего элемента ИЛИ и подключен к выходу седьмого разряда регистра, выход пятого разряда которого подключен к второму входу пятого элемента ИЛИ, выход которого подключен к первому входу восьмого элемента И и является выходом сигнала записи блока, выходом сигнала сдвига которого является выход восьмого элемента И, второй вход которого является входом кода обратного преобразования блока, входом запуска которого является второй вход первого элемента ИЛИ, выход

шестого разряда регистра подключен

к второму входу шестого элемента И,

7

1488833

8

выход второго триггера подключен к второму входу пятого элемента И, третий вход которого и третий вход третьего элемента И образуют вход кода типа преобразования блока, входом останова квтврого является второй вход первого элемента И, а выходы второго и пятого элементов ИЛИ подключены соответственно к первому и второму управляющим входам мультиплексора.,