RU1800456C - Устройство дл контрол и реконфигурации резервируемых блоков - Google Patents

Abstract

Сущность изобретени ; устройство содержит резервируемые блоки 1, 2, 3, 4, группу коммутаторов 8, 9, 10 данных, задатчик 11 констант, сумматоры, схемы сравнени , блок анализа состо ний, состо щий из дешифратора 12 и элементов ИЛИ 28, 29, 30, 31, коммутаторы 21, 22, 23 отказов, группу триггеров 15,16,17,3 элемента, мажоритарный элемент, коммутатор данных, 3 элемента ИЛИ, 3 триггера, 3 синхровхода, 1 группу выходов данных, 1 группу сигналов отказов, 1 выход сигнала исправности, З выхода отказов . 3 ил.

Description

ел

С

Изобретение относитс  к области цифровой вычислительной техники и автоматики и может быть использовано при построении высоконадежных устройств на основе однотипных резервируемых блоков.

Сущность изобретени  состоит в повышении достоверности результатов функционировани  путем обеспечени  большей надежности аппаратно-программных средств четвертого резервируемого блока по сравнению с первыми трем  за счет упрощени  (загрублени ) реализуемых блоками алгоритмов обработки данных; обеспечени  как режима проверки правильности функционировани  первых трех блоков , выполн ющих обработку данных по точным алгоритмам, так и проверки правильности функционировани  четвертого блока.

На фиг. 1 (лист 1,2) представлена функциональна  схема устройства дл  контрол  и реконфигурации; на фиг. 2 -таблица соответстви  дл  блока анализа состо ний; на фиг. 3 - временна  диаграмма работы устройства .

На фиг. 1, 3 использованы следующие обозначени : 1-4 - первый-четвертый резервируемые блоки, 5-7 - группа триггеров, 8-10 - первый-третий коммутаторы данных, 11 - задатчик констант, 12 - блок анализа состо ний, 13 - коммутатор данных, 14 - регистр данных, 15-17 - перва -треть  схемы сравнени , 18-20 - первый-третий триггеры , 21-23 - первый-третий коммутаторы отказов, 24 - мажоритарный элемент, 25-27 - первый-третий элементы ИЛИ, 28-30 - первый-третий сумматоры, 31 - преобразователь пр мого кода в обратный, 32 - элемент НЕ, 33,34-второй, третий элементы И, 35 - первый элемент И, 36 - выход сигнала отказа третьего блока, 37 - выход сигнала исправности устройства, 38 - выход сигнала отказа схем равнени  устройства, 39-41 - первый-третий синхровходы устройства, 42

00

о о

4 СЛ (

- выход сигнала отказа первого-третьего резервируемых блоков устройства, 43 - выход сигнала отказа четвертого резервируемого блока устройства, 44 - выход данных устройства , 45-46 - выходы сигналов отказов первого, второго резервируемых блоков устройства .

Первый 1 - третий 3 резервируемые блоки предназначены дл  синхронной обработки данных по точным и сложным алгоритмам , данные на выходах этих блоков по вл ютс  синхронно, несвоевременное по вление данных равносильно отказу.

Четвертый резервируемый блок 4 предназначен дл  синхронной обработки данных (синхронно с первыми трем ), но по более простым и, следовательно, менее точным алгоритмам. Данные на его выходе по вл ютс  синхронно данным на выходах 1-3 блоков и разность с этими данными не должна превышать некоторой константы, вырабатываемой задатчиком 11 констант синхронно работе резервируемых блоков 1- 4.

Группа триггеров 5-7 предназначена дл  фиксации состо ни  отказа первого 1 - третьего 3 резервируемых блоков соответственно .

Первый 8 - третий 10 коммутаторы данных предназначены дл  организации сравнени  данных с выходов первыхтрех блоков 1-3 с данными с выхода четвертого блока 4.

Преобразователь 11 пр мого хода в обратный выполн ет основную свою функцию в отношении данных, поступающих с выхода четвертого резервируемого блока 4.

Блок 12 анализа состо ний предназначен дл  определени  состо ни  резервируемых блоков 1-4 и схем сравнени  15-17 по результатам анализа сигналов с выходов последних .

Коммутатор данных 13 предназначен дл  коммутации на информационный вход регистра 14 данных с выхода одного из резервируемых блоков 1-4.

Регистр 14 данных предназначен дл  временного хранени  данных, выдаваемых на выход 44 данных устройства, то исключает даже кратковременное по вление на этом выходе ложных данных при отказе резервируемых блоков.

Перва  15-треть  17 схемы сравнени  предназначены дл  фиксации состо ни  отказа первого 1 - третьего 3 резервируемых блоков соответственно.

Первый триггер 18 предназначен дл  перевода устройства во второй режим при возникновении соответствующего состо ни , Второй триггер 19 предназначен дл 

фиксации состо ни , когда все 3 блока 1-3 признаны отказавшими.

Третий триггер 20 предназначен дл  фиксации отказа четвертого блока 4.

Первый 21 - третий 23 коммутаторы отказа предназначены дл  коммутации на I- входы первого 15 - третьего 17 триггеров группы триггеров соответственно выходов блока 12 анализа состо ний.

Мажоритарный элемент 24 предназначен дл  определени  того, возможен ли переход во второй режим.

Первый элемент ИЛИ, 25 и третий элемент И 34 предназначены дл  управлени 

5 блокировкой записи данных в регистр 14 в случае признани  отказавшим четвертого блока 4 и отказа любых двух блоков из трех 1-3.

Второй 26 и третий 27 элементы ИЛИ,

0 первый элемент И 35 предназначены дл  управлени  адресными входами коммутатора данных 13.

Второй элемент И 33 предназначен дл  формировани  сигнала об отказе схем срав5 нени .

Первый 28 - третий 30 сумматоры предназначены дл  анализа состо ни  резервируемых блоков 1-3.

Элемент НЕ 32 предназначен дл  орга0 низации управлени  третьим триггером 20.

Преобразователь кода 31 предназначен

дл  преобразовани  данных, поступающих

с выхода грубого блока 4 в обратный код.

Устройство работает следующим обра5 зом.

В исходном состо нии все триггеры 5-7, 18-20 и регистр данных 14 устройства наход тс  в нулевом состо нии. Необходимо заметить , что все резервируемые блоки 1-4, а

0 также задатчик 11 констант работают синхронно , и данные на их выходах могут изменитьс  лишь по заднему фронту тактового импульса, поступающего с первого синхров- хода 39 устройства, причем изменение дан5 ных может происходить далеко не каждый период следовани  импульсов, Несвоевременное изменение данных равносильно отказу данного резервируемого блока.

Так как на выходе триггера 18 - нуль, то

0 на вторые входы сумматоров 15-17 скомму- тирован выход преобразовател  кода 31 (см.фиг. 1,2), на первые же входы этих сумматоров скоммутированы выходы первого 1 - третьего 3 резервируемых блоков соответ5 ственно. Следовательно, на выходах сумматоров по витс  разность между данными, поступающими с выходов 1-3 и 4 блоков. Эта разность не должна превышать константу, поступающую на А-входы схем сравнени  15-17, на В-входы которых поступает разность между данными с выхода четвертого блока 4 и первого резервируемого блока 1, четвертого 4 и второго 2, четвертого 4 и третьего 3 соответственно. Таким образом , перва  схема 15 сравнени  анализирует состо ние первого резервируемого блока 1, втора  схема 16 сравнени  - второго блока 2, треть  7 - третьего 3. Если на выходе схемы 15-17 сравнени  (см.фиг.2) - единицы , считаем резервируемые блоки 1-3 исправными . В этом случае на восьмом выходе блока анализа 12 состо ний по вл етс  единица (см.фиг.2), на всех остальных выходах - нули. Следовательно, на входах всех триггеров группы 5-7 будут нули, так как на их 1-входы скоммутированы выходы 1, 2, 3 блока 12 анализа состо ний, на входы которых поступают одни нули (фиг.2). Эти триггеры 5-7 будут оставатьс  в нулевом состо нии. На одном из 1-входов первого триггера 18, третьего триггера 19 режима и оба входа второго триггера 19 поступают нули, следователь но, эти триггеры также сохран ют свое состо ние.

На обоих входах элемента И 34 будут нули: одни с выхода триггера 20, а второй с выхода элемента ИЛИ 25, на обоих выходах которого - также нули: с выхода триггера 19 и выхода элемента И 33, на обоих выходах которого - нули: с выхода триггера 18 и седьмого выхода блока анализа 32. Т.о., на инверсном V-входе регистра данных 14 - нуль, запись в него разрешена.

На все входы элемента И 35 поступают нули с выходов коммутаторов отказов 21-23, - на его выходе - нуль,который поступает на один из входов элемента ИЛИ 26, на другой вход которого поступает нуль с дев того выхода блока анализа 12. Следовательно, на адресный вход АО коммутатора данных 13 поступает нулевой потенциал. На инверсный вход элемента ИЛИ 27 поступает нуль с выхода третьего коммутатора отказов 23,следовательно на его выходе по вл етс  единица, поступающа  на адресный вход А1 коммутатора данных 18. Т.о., на выход коммутатора данных 13 коммутируютс  данные , поступающие на вход D2, т.е. данные с выхода третьего резервируемого блока 3. Следовательно, по заднему фронту первого тактового импульса, поступающего с первого синхровхода 39 устройства, данные с выхода третьего резервируемого блока 3 запишутс  в регистр 14 данных (см.фиг.З). Такое состо ние схемы будет поддерживатьс  до тех пор, пока произойдет отказ одного из резервируемых блоков 1-4.

Рассмотрим поочередно все варианты.

Допустим, отказал первый резервируемый блок 1. Тогда разность между данными,

выдаваемыми первым 1 и четвертым 4 резервируемыми блоками, будет превышать константу, выдаваемую задатчиком 11 констант . Следовательно, на выходе схемы

сравнени  15 по витс  нуль, который поступит на вход 1 блока анализа 12, на остальных входах по-прежнему - единицы. Единица по витс  теперь только на первом выходе блока анализа 12 (см.фиг.2). Она по0 падет на пр мой вход первого элемента И первого коммутатора отказов 21, на инверсный вход которого поступает нуль с выхода триггера 18. На выходе этого коммутатора 21 по витс  единица. На выходах остальных

5 коммутаторов отказов 22, 23 будут по7Преж- нему нули. Состо ние элемента И 35 не изменитс , так как на одном из его пр мых входов - нуль. Сигналы на адресных входах коммутатора данных 13 останутс  неизмен0 ными, - на вход регистра данных 14 скомму- тирован выход исправного блока 2.

Если отказал второй резервируемый блок 2, то ситуаци  будет аналогичной с той лишь разницей, что нуль по витс  лишь на

5 выходе схемы сравнени  16. Единица по витс  на втором выходе блока анализа 12 (см.фиг.2). В этом случае сигналы на адресных входах коммутатора данных 13 будут такими же, так и в предыдущем случае А1

0 1, АО 0, - на вход регистра 14 данных коммутируютс  выход третьего резервируемого блока 3.

Если отказал только третий резервируемый блок 3, то это соответствует состо 5 нию 4 таблицы фиг.2. На выходе элемента И 35 также будет нуль, так как на его пр мой вход поступает нуль с выхода коммутатора отказов 21, следовательно, на выходе элемента ИЛИ 26 также будет нуль. На вход

0 регистра 14 данных коммутируютс  данные, поступающие на вход DO - коммутатора данных 13, т.е. данные с выхода первого исправного блока 1.

Если в устройстве одновременно либо

5 через некоторое врем  признаютс  отказавшими два из трех первых резервируемых блоков 1-3, то на выход 44 данных поступают данные с выхода оставшегос  исправного блока. Происходит это следующим

0 образом.

Допустим, что отказали первый 1 и второй 2 блоки. Следовательно, на выход 1 и 2 блока анализа 12 поступают нули, устройство перешло в п тое состо ние. В это состо5  ние оно может перейти из восьмого (при одновременном отказе блоков), из седьмого (при отказе сначала первого 1, а затем второго 2 блоков) или из шестого (в обратном случае), что не важно дл  работы устройства . Таким образом, единица по вл етс  на

первом, втором и п том выходах блока анализа 12 (см.фиг.2). Таким образом, единицы поступают на входы коммутаторов отказов 21 и 22, по вл  сь на их выходах. По заднему фронту очередного тактового импульса, поступающего с синхровхода 33 устройства, первый 5 и второй 6 триггеры группы (или один из них, который уже находилс  в единичном состо нии при неодновременном отказе блоков), перейдут в единичное состо ние (см.фиг.З). На вход же регистра 14 должен быть подключен выход третьего резервируемого блока 3, реализуетс  это следующим образом. Так как единицы по вились на выходах первого 21 и второго 2 коммутаторов отказов, то на инверсный вход элемента ИЛИ 27 поступит нуль с выхода третьего коммутатора отказов 23, - на входе А1 коммутатора данных 13 будет единица . На выходе элемента И 35 будет нуль, так как на одном из его пр мых входов будет нуль, поступающий с выхода коммутатора отказов 23. Следовательно, на обоих выходах элемента ИЛИ 26 будут нули, на выход коммутатора данных 13 коммутируетс  вход 02,т.е. выход третьего резервируемого блока 3, данные с выхода которого по этому же импульсу запишутс  в регистр 14 данных.

При отказе первого 1 и третьего 3 резервируемого блоков ситуаци  аналогична с той лишь разницей, что нули по вл ютс  на входах 1, 3 блока анализа 12. Следовательно , единица по витс  на первом, третьем и четвертом выходах (состо ние 3 в таблице фиг.2) блока анализа 12. В единичное состо ние переключаютс  триггеры 5 и 7 группы триггеров, на вход же регистра данных 14 должен быть скоммутирован выход второго резервируемого блока 2, т.е. на вход А1 мультиплексора должен быть подан нуль, а на АО - единица. Так как на выходе коммутатора отказов 23 - единица, то на выходе элемента ИЛИ 27 - нуль, А1 0. На обоих пр мых входах элемента И 35 - единицы, поступающие с выходов коммутаторов 21 и 23, и на инверсном - нуль, с выхода коммутатора 22, следовательно, на его выходе будет единица, котора  через элемент ИЛИ 26 поступит на вход АО коммутатора данных 13. На вход регистра 14 данных коммутируетс  выход исправного блока.

При отказе второго 2 и третьего 3 блока в единичное состо ние переключаютс  триггеры 6 и 7 группы триггеров, так как единицы по вл ютс  на выходах коммутаторов отказов 22 и 23, на входы которых поступает единица со второго, третьего и шестого выходов блока анализа 12, так как нули будут на его входе 2 и 3 (см.фиг. 1,2).

На инверсном входе ИЛИ 27 - единица, на его выходе будет нуль, на одном из пр мых входов И 35 также будет нуль. Т.о., на обоих выходах ИЛИ 26 и пр мом выходе

ИЛИ 27 - нули, значит на адресных входах коммутатора данных 13 будут нули. На D- вход регистра 14 данных коммутируетс  выход первого исправного блока 1.

В случае отказа сразу трех резервируе0 мых блоков 1-3 одновременно нули по в тс  на всех входах блока анализа 12. Однако, в этом случае существует неопределенность: отказали сразу три первых блока или четвертый блок 4. Чтобы устранить ее уст5 ройство переходит во второй режим, в котором происходит сравнение данных, поступающих с выходов резервируемых блоков 1-3 между собой, т.е. блок 4 из рассмотрени  исключаетс . Причем переход в

0 этот режим возможен только в случае, если до момента по влени  нулей на выходах всех схем сравнени  отказавшим был признан всего один из первых трех блоков либо все они были исправны, т.е. не более одного

5 триггера 5-7 группы были в единице. В противном случае переход во второй быссмыс- ленен, так как если отказавшими уже были признаны два блока из трех 1-3, то такое сравнение ранее указанную неопределен0 ность не устран ет. В этом случае на вход регистра 14 данных коммутируетс  выход четвертого блока 4 как наименее подверженного отказам, о чем выдаетс  соответствующий сигнал на выход 42 сигнала отказа

5 первого-третьего резервируемых блоков устройства , говор щий о том, что данные, выдаваемые на выход 44 устройства, подсчитаны по грубому алгоритму, и, кроме того, их достоверность не гарантируетс .

0 Рассмотрим это подробнее.

В случае по влени  нулей на входах 1, 2, 3 дешифратора схема переходит во второй режим, единица по вл етс  на первом- третьем и дев том выходах блока анализа

5 12. Она поступает на входы трех триггеров 5-7 группы, пройд  через коммутаторы отказов 21-23, но триггеры переключитьс  не успевают и вот почему. Единица с дев того выхода поступает на один из 1-входов пер0 вого триггера 18. Если менее двух из триггеров 5-6 группы наход тс  в единичном состо нии, то на инверсном выходе мажоритарного элемента 24 будет единица, на входы этого элемента поступают сигналы с

5 выходов этих триггеров (фиг. 1).

Следовательно, на обоих -входах триггера 18 будут единицы и по первому же тактовому импульсу, поступающему со второго синхровхода 40 устройства, этот триг- гер перейдет в единичное состо ние (фиг.З).

. Эта единица поступит на управл ющие входы коммутаторов данных 8-10, что приводит к коммутации на один из выходов сумматора 28 блока выхода второго блока 2 с помощью коммутатора 9, на второй вход этого сумматора подключен выход первого блока 1. На вход сумматора 29 подключаетс  выход третьего блока 3, к другому входу этого элемента подключен выход блока 2. К одному из входов сумматора 30 подключаетс  выход первого блока 1, на другой вход посто нно подключен выход третьего блока 3. Т.о., первый блок схемы сравнени  15 сравнивает выходы первого 1 и второго 2 блоков, втора  схема сравнени  16 - второго 2 и третьего 3, а треть  17 - первого 1 и третьего 3. Если после такого переключени  единица на дев том выходе блока анализа 12 исчезла, значит при межблочном сравнении вы снилось, что не все три первых блока 1-3 исправны, а отказали четвертый блок 4, при исключении из сравнени  которого произошло совпадение данных на выходах первых трех блоков 1-3.

В этом случае на оба l-входа триггера 20 поступают единицы: одна с выхода триггера 18, а втора  - с выхода инвертора 32, на вход которого поступает нуль с дев того выхода блока анализа 12. По заднему фронту очередного тактового импульса, поступающего с третьего синхровхода 41 устройства, триггер 20 переходит в единичное состо ние , выдава  на выход 43 сигнала отказа четвертого резервируемого блока устройства единицу. Далее устройство работает в режиме обычного мажоритарного устройства .

Допустим, при отказе четвертого блока 4 остались исправными все три точных блока , устройство перешло в 8 состо ние. При этом на всех входах блока анализа 12 поступают единицы, т.е. единица будет только на восьмом выходе. На вход А1 коммутатора данных 13 поступает единица с выхода ИЛИ 27, так как на инверсный вход его поступает нуль с выхода коммутатора отказа 23. На инверсные И-входы коммутаторов 21-23 поступает единица с выхода триггера 18, а на один из входов второго элемента И этих коммутаторов - нули с выходов блока анализа 12. В таком состо нии устройство будет находитьс  до тех пор, пока не откажет один из первых трех блоков 1-3.

Допустим отказал первый 1. Тогда несовпадение произойдет в первой 15 и третьей 17 схемах сравнени . Нули будут на первом и третьем входах блока анализа 12, а единица на первом, третьем и четвертом выходах 2. Эти единицы, проход  через коммутатор отказов 21, поступают на выход последнего , далее устройство работает аналогично режиму один. В случае отказа блока 2, нули по в тс  на выходах первой 15 и второй 16 схем сравнени , т.е. на первом и

втором входах блока анализа 12. Единица по витс  на первом и втором и п том выходах последнего и поступит на открытый элемент И второго коммутатора отказа 22. Далее все происходит аналогично режиму 1.

0 В случае отказа третьего блока 3, нули будут на выходах второй 16 и третьей 7 блоков сравнени , а единица на втором, третьем и шестом выходах блока анализа 12 и через коммутатор 23 она попадет на его выход.

5 Далее все происходит аналогично выше описанному.

В одном из таких состо ний устройство будет находитьс  до тех пор, пока не откажет еще один из первых трех блоков. После

0 возникновени  такого отказа (в любом сочетании блоков) на выходах всех трех схем сравнени  15-17 будут нули. Устройство перейдет в первый режим, единица вновь по витс  и на дев том выходе блока анализа

5 12. Эта единица поступит на один из 1-вхо- дов триггера 19, на второй Ьвход которого поступает единица с выхода триггера 18. Т.о., триггер 19 перейдет в единичное состо ние , выдава  единицу на вход 42 сигнала

0 отказа первого-третьего резервируемых блоков устройства. Эта же единица поступает через элемент ИЛИ 25 на один из входов элемента И 34, на другой вход которого поступает единица с выхода триггера 20. Еди5 ница с выхода элемента И 34, поступа  на инверсный управл ющий вход регистра 14 данных, запрещает дальнейшую запись данных в него, предотвраща  тем самым по вление ложных данных на выходе 44 ус0 тройства, так как невозможно определить исправный блок.

В случае, если во втором режиме при отказываемом четвертом блоке 4 (т.е. триггер 20 в единице) единица по вилась на

5 седьмом выходе блока анализа, то это означает , что кака -то из схем сравнени  отказала , получаетс , что данные с выхода одного и того же блока и совпадают и нет. В этом случае единица с этого выхода блока анали0 за 12 поступает на один из входов элемента И 33, на другой вход которого поступает единица с выхода триггера 18. Единица с выхода И 33 поступает на выход 38 сигнала отказа схем сравнени  устройства и через

5 элемент ИЛИ 25 на вход элемента И 34, на другой вход которого поступает единица с выхода триггера 20. Запись в регистр 14 данных вновь блокируетс , при неисправных блоках сравнени  невозможно гарантировать достоверность выдаваемой

информации. Комбинаци  на адресных входах коммутатора 13 в этом случае безразлична .

Если в момент перехода во второй режим любые два из трех триггеров группы были в единице, то тогда на инверсном выходе мажоритарного элемента 24 будет нуль, который запретит изменение состо ни  триггера 18. Единицы будут на трех выходах блока анализа 12, а значит через коммутаторы отказов 21-23 они поступ т на 1-входы триггеров 5-7 группы триггеров. Последние по очередному тактовому импульсу перейдут в единичное состо ние, выдава  на выходы 45-47 сигналы об отказах соответствующих блоков 1-3. Но к этому моменту времени единица с дев того выхода блока анализа 12 поступит на оба входа АО-А1 коммутатора данных 13 через элементы ИЛИ 26, 27, коммутиру  тем самым на вход регистра 14 данных выход четвертого резервируемого блока 4. И по заднему фронту того же импульса, что переведет в единичное состо ние все триггеры 5-7 группы , в регистр 14 запишутс  данные с выхода блока 4.

Claims (1)

1. Формула изобретени  Устройство дл  контрол  и реконфигурации резервируемых блоков, содержащее первый-четвертый резервируемые блоки, первую-третью схемы сравнени , первый- третий коммутаторы отказов, первый элемент И, коммутатор данных и регистр данных, группа выходов которого  вл етс  группой выходов данныхустройства, группа информационных входов подключена к группе выходов коммутатора данных, а син- хровход - к первому синхровходу устройства , группы выходов первого-четвертого резервируемых блоков соединены с одноименными группами информационных входов коммутатора данных, а выходы первого-третьего коммутаторов отказов подключены к одноименным входам первого элемента И соответственно, отличающеес  тем, что, с целью повышени  достоверности результатов функционировани , в устройство введены блок анализа состо ний , задатчик констант, группа из трех коммутаторов данных, преобразователь пр мого кода в обратный, три сумматора, второй и третий элементы И, первый-третий элементы ИЛИ, мажоритарный элемент, элемент НЕ, группа триггеров и первый-третий триггеры, группы выходов с первого по третий резервируемых блоков подключены к первым группам информационных входов соответственно третьего, первого и второго коммутаторов данных группы, втора  группа информационных входов каждого из которых соединена с группой выходов преобразовател  пр мого кода в обратный, подключенного группой входов к группе выходов четвертого резервируемого блока,

   перва  группа входов каждого из первого- третьего сумматоров подсоединена к группе выходов одноименного резервируемого блока, втора  группа входов - к группе выходов одноименного коммутатора данных

   0 группы, а группа выходов- к первой группе входов одноименной схемы сравнени , втора  группа входов каждой из которых подключена к группе выходов задатчика констант, а выход - к соответствующему

   5 входу блока анализа состо ний, одни из первого-третьего и четвертого-шестого выходов которого соединены соответственно с первым и вторым информационными входами соответствующего коммутатора отказов,

   0 седьмой выход - с первым входом второго элемента И, восьмой выход  вл етс  выходом сигнала исправности устройства, а дев - тый выход подключен к первым информационным входам первого и второго

   5 триггеров, первому входу и пр мому входу третьего элемента ИЛИ и через элемент НЕ - к первому информационному входу третьего триггера, выходы первого-третьего ком- мутаторов отказов соединены с

   0 информационными входами одноименных триггеров группы, св занных синхровхода- ми с первым синхровходом устройства, а выходами - с входами мажоритарного элемента , инверсный выход которого подклю5 чен к второму информационному входу первого триггера, св занного синхровходом со вторым синхровходом устройства, а выходом - с вторыми информационными входами второго и третьего триггеров, с

   0 управл ющими входами коммутаторов данных группы и всех коммутаторов отказов и вторым входом второго элемента И, выход которого  вл етс  выходом сигнала отказа, схем сравнени  и сумматоров устройства и

   5 подключен к первому входу первого элемента ИЛИ, подсоединенного выходом к первому входу третьего элемента И, выход которого св зан с входом блокировки регистра данных, а второй вход - с выходом

   0 третьего триггера,  вл ющимс  выходом сигнала отказа четвертого резервируемого блока устройства, выход второго триггера  вл етс  выходом сигнала отказа первого- третьего резервируемых блоков устройства

   5 и подключен к второму входу первого элемента ИЛИ, выходы первого-третьего коммутаторов отказов  вл ютс  группой выходов сигналов отказов первого-третьего резервируемых блоков устройства, выход третьего коммутатора отказов подключен к

   инверсному входу третьего элемента-ИЛИ, выход которого и выход второго элемента ИЛИ соединены соответственно с первым и вторым адресными входами группы коммута ИЛИ соединен с выходом первог мента И, а синхровходы второго и тр триггеров подключены к третьему си ходу устройства, причем четвёртый

   татора данных, второй вход второго элемен- 5 вируемый блок выполнен эталонным.

   та ИЛИ соединен с выходом первого элемента И, а синхровходы второго и третьего триггеров подключены к третьему синхров- ходу устройства, причем четвёртый резервируемый блок выполнен эталонным.