JPS5939775B2 - メモリのアドレス指定方式 - Google Patents
メモリのアドレス指定方式Info
- Publication number
- JPS5939775B2 JPS5939775B2 JP53025280A JP2528078A JPS5939775B2 JP S5939775 B2 JPS5939775 B2 JP S5939775B2 JP 53025280 A JP53025280 A JP 53025280A JP 2528078 A JP2528078 A JP 2528078A JP S5939775 B2 JPS5939775 B2 JP S5939775B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- counter
- address data
- memory
- program counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Complex Calculations (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置におけるメモリのアドレス指定
方式に関するものである。
方式に関するものである。
データ処理装置のメモリ部に、命令語とデータを分けて
格納し、メモリ部のアドレス指定を行なうモードにおい
て、命令語領域のアドレス指定とデータ領域のアドレス
指定を交互に行なう場合がある。
格納し、メモリ部のアドレス指定を行なうモードにおい
て、命令語領域のアドレス指定とデータ領域のアドレス
指定を交互に行なう場合がある。
即ち、まず第１のマシーンサイクルでは、プログラムカ
ウンタによるアドレス指定で命令語をフェッチし、プロ
グラムカウンタのカウントアップを行ない、次の第２の
マシーンサイクルでデータカウンタによるアドレス指定
でデータをフェッチするものである。しかしながら上記
動作を得る従来方式の構成は、メモリのアドレス指定を
行なうプログラムカウンタとデータカウンタを切換え使
用する切換回路が必要であり、また上記第２のマシーン
サイクルを実行する際には、プログラムカウンタのカウ
ントアップが伴なつては困るから、該カウンタのカウン
トアップを禁止するための制御回路が必要となる等で、
構成が複雑化される問題があつた。
ウンタによるアドレス指定で命令語をフェッチし、プロ
グラムカウンタのカウントアップを行ない、次の第２の
マシーンサイクルでデータカウンタによるアドレス指定
でデータをフェッチするものである。しかしながら上記
動作を得る従来方式の構成は、メモリのアドレス指定を
行なうプログラムカウンタとデータカウンタを切換え使
用する切換回路が必要であり、また上記第２のマシーン
サイクルを実行する際には、プログラムカウンタのカウ
ントアップが伴なつては困るから、該カウンタのカウン
トアップを禁止するための制御回路が必要となる等で、
構成が複雑化される問題があつた。
本発明は上記事情に鑑みてなされたもので、アドレスデ
ータを格納できる第１及び第２のレジスタと、供給され
るアドレスデータに少くとも数値１の加算が行なえる手
段とを通るループ回路を設け、前記第１のレジスタで命
令語とデータのアドレス指定を行なう構成とすることに
より、従来装置で必要とされたプログラムカウンタとデ
ータカウンタの切換回路とか、プログラムカウンタのカ
ウントアツプ禁止回路等を用いることなく、簡単な構成
でメモリのアドレス指定が行なえるメモリのアドレス指
定方式を提供しようとするものである。以下図面を参照
して本発明の一実施例を説明する。第１図は同実施例の
構成を示すプロツク図である。図において１は命令語と
データを別々に格納したメモリ、例えばＲＯＭ（Ｒｅａ
ｄＯｎｌｙｍｅｍＯｒｙ）で、該メモリ１はプログラム
カウンタ２から指定されたアドレスの命令語またはデー
タを出力する。ゲート回路３はメモリ１の出力内容が命
令語でかつ第３図に示されるタイミングパルスφ１が成
立レベルとなつた時の制御信号Ｇ１で上記メモリ出力を
例えばインストラクシヨンレジスタに供給する。ゲート
４はメモリ１の出力内容がデータでかつ上記パルスφ１
が成立レベルとなつた時の制御信号Ｇ２でメモリ出力を
例えばデータバスに供給する。プログラムカウンタ２は
第３図に示されるタイミングパルスφ２が成立レベルと
なつた時、アドレスデータを読込み、そのデータでメモ
リ１のアドレス指定を行なう。プログラムカウンタ２へ
のデータ供給はゲート５，６，７から行なわれる。ゲー
ト５は該ゲートの開放命令とパルスφ１のアンドが成立
した時の制御信号Ｇ３でゲートを開き、ゲート６は該ゲ
ートの開放命令とパルスφ１のアンドが成立した時の制
御信号Ｇ４でゲートを開き、ゲート７はプログラムカウ
ンタ２へ任意のアドレスデータを取込みたい時の命令、
例えばジアップ命令を実行をした時の制御信号Ｇ５でゲ
ートを開いて例えば命令レジスタから供給されるアドレ
スデータを通過させる。カウンタ８はプログラムカウン
タ２から供給されるアドレスデータに対応する２進数値
をカウントアツプ（＋１）、カウントダウン（−１）す
るための手段で、ここではＩ／Ｄ（Ｉｎｃｒｅｍｅｎｔ
／Ｄｅｃｒｅｍｅｎｔ）カウンタと称する。第２図はこ
のｌ／Ｄカウンタ８を更に詳細化した回路図で、プログ
ラムカウンタ２の出力を、＋１カウントアツプ部９を通
過させる系路と、−１カウントダウン部１０を通過させ
る系路と、そのまム通過させる系路１１がある。
ータを格納できる第１及び第２のレジスタと、供給され
るアドレスデータに少くとも数値１の加算が行なえる手
段とを通るループ回路を設け、前記第１のレジスタで命
令語とデータのアドレス指定を行なう構成とすることに
より、従来装置で必要とされたプログラムカウンタとデ
ータカウンタの切換回路とか、プログラムカウンタのカ
ウントアツプ禁止回路等を用いることなく、簡単な構成
でメモリのアドレス指定が行なえるメモリのアドレス指
定方式を提供しようとするものである。以下図面を参照
して本発明の一実施例を説明する。第１図は同実施例の
構成を示すプロツク図である。図において１は命令語と
データを別々に格納したメモリ、例えばＲＯＭ（Ｒｅａ
ｄＯｎｌｙｍｅｍＯｒｙ）で、該メモリ１はプログラム
カウンタ２から指定されたアドレスの命令語またはデー
タを出力する。ゲート回路３はメモリ１の出力内容が命
令語でかつ第３図に示されるタイミングパルスφ１が成
立レベルとなつた時の制御信号Ｇ１で上記メモリ出力を
例えばインストラクシヨンレジスタに供給する。ゲート
４はメモリ１の出力内容がデータでかつ上記パルスφ１
が成立レベルとなつた時の制御信号Ｇ２でメモリ出力を
例えばデータバスに供給する。プログラムカウンタ２は
第３図に示されるタイミングパルスφ２が成立レベルと
なつた時、アドレスデータを読込み、そのデータでメモ
リ１のアドレス指定を行なう。プログラムカウンタ２へ
のデータ供給はゲート５，６，７から行なわれる。ゲー
ト５は該ゲートの開放命令とパルスφ１のアンドが成立
した時の制御信号Ｇ３でゲートを開き、ゲート６は該ゲ
ートの開放命令とパルスφ１のアンドが成立した時の制
御信号Ｇ４でゲートを開き、ゲート７はプログラムカウ
ンタ２へ任意のアドレスデータを取込みたい時の命令、
例えばジアップ命令を実行をした時の制御信号Ｇ５でゲ
ートを開いて例えば命令レジスタから供給されるアドレ
スデータを通過させる。カウンタ８はプログラムカウン
タ２から供給されるアドレスデータに対応する２進数値
をカウントアツプ（＋１）、カウントダウン（−１）す
るための手段で、ここではＩ／Ｄ（Ｉｎｃｒｅｍｅｎｔ
／Ｄｅｃｒｅｍｅｎｔ）カウンタと称する。第２図はこ
のｌ／Ｄカウンタ８を更に詳細化した回路図で、プログ
ラムカウンタ２の出力を、＋１カウントアツプ部９を通
過させる系路と、−１カウントダウン部１０を通過させ
る系路と、そのまム通過させる系路１１がある。
これら各系路の選択はマルチプレクサ等よりなる選択回
路１２で制御信号Ｇ６を用いて行なう。この制御信号Ｇ
６は２ビツトあれば上記３系路の選択は可能である。Ｉ
／Ｄカウンタ８の出力はゲート６，１３に供給される。
ゲート１３はゲート５と同じ制御信号でゲートを開き、
Ｉ／Ｄカウンタ出力をデータカウンタ１４へ供給する。
このデータカウンタ１４はパルスφ２が成立レベルにな
つた時供給データの読込みを行ない、そのアドレスデー
タをゲート５へ供給する。データカウンタ１４へのアド
レスデータ供給は、例えばデータバスからゲート１５を
介して行なうことも可能である。このゲート１５はデー
タカウンタ１４へのデータセツト命令Ｇ６でゲートを開
く。次に上記構成の動作を適宜第３図のタイムチヤート
を参照して説明する。
路１２で制御信号Ｇ６を用いて行なう。この制御信号Ｇ
６は２ビツトあれば上記３系路の選択は可能である。Ｉ
／Ｄカウンタ８の出力はゲート６，１３に供給される。
ゲート１３はゲート５と同じ制御信号でゲートを開き、
Ｉ／Ｄカウンタ出力をデータカウンタ１４へ供給する。
このデータカウンタ１４はパルスφ２が成立レベルにな
つた時供給データの読込みを行ない、そのアドレスデー
タをゲート５へ供給する。データカウンタ１４へのアド
レスデータ供給は、例えばデータバスからゲート１５を
介して行なうことも可能である。このゲート１５はデー
タカウンタ１４へのデータセツト命令Ｇ６でゲートを開
く。次に上記構成の動作を適宜第３図のタイムチヤート
を参照して説明する。
通常の１語、１サイクルの命令実行時には、プログラム
カウンタ２に格納されたアドレスデータが、１サイクル
（１マシーンサイクル）毎に１／Ｄカウンタ８のカウン
トアツプ部９を通り、ゲート６を通つてプログラムカウ
ンタ２へ戻るループ回路Ｌ１を用いることにより、プロ
グラムカウンタ２のアドレスデータが数値１ずつカウン
トアツプしていく。
カウンタ２に格納されたアドレスデータが、１サイクル
（１マシーンサイクル）毎に１／Ｄカウンタ８のカウン
トアツプ部９を通り、ゲート６を通つてプログラムカウ
ンタ２へ戻るループ回路Ｌ１を用いることにより、プロ
グラムカウンタ２のアドレスデータが数値１ずつカウン
トアツプしていく。
次にプログラムカウンタ２のデータでメモリ１のアドレ
ス指定後、データカウンタ１４のデータでメモリ１のア
ドレス指定を行なう１語、２サイクル命令実行の説明を
行なうが、本構成では上記１サイクル、２サイクル、ま
たはそれ以上のサイクル命令でも、メモリ１のアドレス
指定はプログラムカウンタ２からのみ行ない、データカ
ウンタ１４からアドレス指定はしない。
ス指定後、データカウンタ１４のデータでメモリ１のア
ドレス指定を行なう１語、２サイクル命令実行の説明を
行なうが、本構成では上記１サイクル、２サイクル、ま
たはそれ以上のサイクル命令でも、メモリ１のアドレス
指定はプログラムカウンタ２からのみ行ない、データカ
ウンタ１４からアドレス指定はしない。
まず第３図に示されるＰｈａｓｅｌのパルスφ１のタイ
ミングで命令フェッチを行なう。従つてこの時プログラ
ムカウンタ２は読出し命令語を格納したメモリアドレス
を指示しており、この時のプログラムカウンタ２のアド
レスデータをＰＣｉとする。なおこのデータＰＣｉはＰ
ｈａｓｅｌのパルスφ２で読込まれたものである。プロ
グラムカウンタ２内のデータはそのま２．Ｉ／Ｄカウン
タ８へ供給され、カウントアツプ部９で＋１されてＰＣ
ｉ＋１となり、このデ一夕はゲート１３を通してデータ
カウンタ１４の入力部崎１達する。またこれと同時に、
Ｐｈａｓｅｌの時点でデータカウンタ１４に格納されて
いたアドレスデータＤＣｉはゲート５を介してプログラ
ムカウンタ２の入力部に到達する。次に第２サイクノレ
目のＰｈａｓｅ２に入り、パノレスφ２のタイミングで
ゲート１３からのデータをデータカウンタ１４に、ゲー
ト５からのデータをプログラムカウンタ２に読込む。即
ちプログラムカウンタ２にはデータＤＣｉが、データカ
ウンタ１４′にはデータＰＣｉ＋１が格納される。Ｐｈ
ａｓｅ２のパルスφ１の成立タイミングでは、プログラ
ムカウンタ２のデータＤＣｉによつてメモリ１のデータ
部のアドレス指定が行なわれ、データフエツチが行なわ
れる。即ちメモリ１の出力データはゲート４を通してデ
ータバスに送出される。次のＰｈａｓｅ３のパルスφ２
のタイミングではＰｈａｓｅｌのφ２の場合と同様の操
作が行なわれ、Ｉ／Ｄカウンタ８からのデータＤＣｉ＋
１がデータカウンタ１４に、データカウンタ１４からの
データＰＣｉ＋１をプログラムカウンタ２に格納する動
作が行なわれるものである。上記一連の動作が行なわれ
る際のプログラムカウンタ２、Ｉ／Ｄカウンタ８、デー
タカウンタ１４、メモリ１のデータ変化は第３図に示す
通りである。ただしＰｈａｓｅ２において選択回路１２
で系路１１を選択した場合には、プログラムカウンタ２
からのデータＤＣｉはそのま入１／Ｄカウンタ８を通過
するから、Ｐｈａｓｅ３でデータカウンタ１４に格納さ
れるデータはＤＣｉとなるものである。以上のように、
通常の１語、１サイクルの命令実行時にはループ回路Ｌ
１を用い、１語、２サイクルの命令実行時にはループ回
路Ｌ２を用いれば、従来のようにプログラムカウンタと
データカウンタを切換える切換回路やプログラムカウン
タの第２サイクル目のカウントアツプを禁止する制御回
路等を用いることなしに、２サイクル毎にプログラムカ
ウンタが１回カウントアツプする操作を簡単に行なうこ
とができ、またＩ／Ｄカウンタ８において制御信号Ｇ６
で系路選択を行なうことにより、メモリ１のデータ部の
アドレス指定用データをカウントアツプ、カウントダウ
ンまたはそのような操作なしにそのまム通過させる制御
を簡単に行なうことができるものである。
ミングで命令フェッチを行なう。従つてこの時プログラ
ムカウンタ２は読出し命令語を格納したメモリアドレス
を指示しており、この時のプログラムカウンタ２のアド
レスデータをＰＣｉとする。なおこのデータＰＣｉはＰ
ｈａｓｅｌのパルスφ２で読込まれたものである。プロ
グラムカウンタ２内のデータはそのま２．Ｉ／Ｄカウン
タ８へ供給され、カウントアツプ部９で＋１されてＰＣ
ｉ＋１となり、このデ一夕はゲート１３を通してデータ
カウンタ１４の入力部崎１達する。またこれと同時に、
Ｐｈａｓｅｌの時点でデータカウンタ１４に格納されて
いたアドレスデータＤＣｉはゲート５を介してプログラ
ムカウンタ２の入力部に到達する。次に第２サイクノレ
目のＰｈａｓｅ２に入り、パノレスφ２のタイミングで
ゲート１３からのデータをデータカウンタ１４に、ゲー
ト５からのデータをプログラムカウンタ２に読込む。即
ちプログラムカウンタ２にはデータＤＣｉが、データカ
ウンタ１４′にはデータＰＣｉ＋１が格納される。Ｐｈ
ａｓｅ２のパルスφ１の成立タイミングでは、プログラ
ムカウンタ２のデータＤＣｉによつてメモリ１のデータ
部のアドレス指定が行なわれ、データフエツチが行なわ
れる。即ちメモリ１の出力データはゲート４を通してデ
ータバスに送出される。次のＰｈａｓｅ３のパルスφ２
のタイミングではＰｈａｓｅｌのφ２の場合と同様の操
作が行なわれ、Ｉ／Ｄカウンタ８からのデータＤＣｉ＋
１がデータカウンタ１４に、データカウンタ１４からの
データＰＣｉ＋１をプログラムカウンタ２に格納する動
作が行なわれるものである。上記一連の動作が行なわれ
る際のプログラムカウンタ２、Ｉ／Ｄカウンタ８、デー
タカウンタ１４、メモリ１のデータ変化は第３図に示す
通りである。ただしＰｈａｓｅ２において選択回路１２
で系路１１を選択した場合には、プログラムカウンタ２
からのデータＤＣｉはそのま入１／Ｄカウンタ８を通過
するから、Ｐｈａｓｅ３でデータカウンタ１４に格納さ
れるデータはＤＣｉとなるものである。以上のように、
通常の１語、１サイクルの命令実行時にはループ回路Ｌ
１を用い、１語、２サイクルの命令実行時にはループ回
路Ｌ２を用いれば、従来のようにプログラムカウンタと
データカウンタを切換える切換回路やプログラムカウン
タの第２サイクル目のカウントアツプを禁止する制御回
路等を用いることなしに、２サイクル毎にプログラムカ
ウンタが１回カウントアツプする操作を簡単に行なうこ
とができ、またＩ／Ｄカウンタ８において制御信号Ｇ６
で系路選択を行なうことにより、メモリ１のデータ部の
アドレス指定用データをカウントアツプ、カウントダウ
ンまたはそのような操作なしにそのまム通過させる制御
を簡単に行なうことができるものである。
なお上記実施例では、メモリ１にＲＯＭを用いたが、Ｒ
ＡＭ（ＲａｎｄＯｍＡｃｃｅｓｓＭｅｍＯｒｙ）等を用
いてもよい。
ＡＭ（ＲａｎｄＯｍＡｃｃｅｓｓＭｅｍＯｒｙ）等を用
いてもよい。
また実施例ではＩ／Ｄカウンタ８をプログラムカウンタ
２のデータ出力系路に挿入したが、該カウンタ２のデー
タ入力系路に挿入しても同様に実施できる。この場合該
系路に挿入されたＩ／Ｄカウンタとプログラムカウンタ
２との間に、１語、１サイクルの命令実行を行なうルー
プＬ１に対応するループ回路を設けることは勿論である
。また実施例では第１図の構成をＭＯＳ回路で実現した
場合を想定したがバイポーラ回路で実現するもともでき
る。またプログラムカウンタ２、データカウンタ１４、
Ｉ／Ｄカウンタ８はこのように呼称するかどうかは全く
任意であつて、要するにカウンタ２はメモリ１の命令語
とデータをアドレス指定できるレジスタであればよく、
カウンタ１４は、供給されるアドレスデータを格納して
、後これを送出できるレジスタであればよく、またカウ
ンタ８は、供給されるアドレスデータに＋１するか、−
１するかまたはそのまム通過させることができるもので
あればよい。以上説明した如く本発明によれば、第１、
第２のレジスタと少くとも数値１の加算が行なえる手段
とでループを形成し、また該手段では上記数値１の加算
を行なわずにそのまＸ通過させ得る選択回路を設けたの
で、２マシーンサイクル毎に１回アドレス内容をカウン
トアツプする操作が簡単に行なえ、しかも制御範囲が広
いアドレス指定方式が提供できるものである。
２のデータ出力系路に挿入したが、該カウンタ２のデー
タ入力系路に挿入しても同様に実施できる。この場合該
系路に挿入されたＩ／Ｄカウンタとプログラムカウンタ
２との間に、１語、１サイクルの命令実行を行なうルー
プＬ１に対応するループ回路を設けることは勿論である
。また実施例では第１図の構成をＭＯＳ回路で実現した
場合を想定したがバイポーラ回路で実現するもともでき
る。またプログラムカウンタ２、データカウンタ１４、
Ｉ／Ｄカウンタ８はこのように呼称するかどうかは全く
任意であつて、要するにカウンタ２はメモリ１の命令語
とデータをアドレス指定できるレジスタであればよく、
カウンタ１４は、供給されるアドレスデータを格納して
、後これを送出できるレジスタであればよく、またカウ
ンタ８は、供給されるアドレスデータに＋１するか、−
１するかまたはそのまム通過させることができるもので
あればよい。以上説明した如く本発明によれば、第１、
第２のレジスタと少くとも数値１の加算が行なえる手段
とでループを形成し、また該手段では上記数値１の加算
を行なわずにそのまＸ通過させ得る選択回路を設けたの
で、２マシーンサイクル毎に１回アドレス内容をカウン
トアツプする操作が簡単に行なえ、しかも制御範囲が広
いアドレス指定方式が提供できるものである。
第１図は本発明の一実施例を示すプロツク図、第２図は
同一部詳細図、第３図は同構成の作用を示すタイムチヤ
ートである。 １・・・・・・メモリ、２・・・・・・プログラムカウ
ンタ（第１のレジスタ）、８・・・・・・Ｉ／Ｄカウン
タ、１２・・・・・・選択回路、１４・・・・・・デー
タカウンタ（第２のレジスタ）。
同一部詳細図、第３図は同構成の作用を示すタイムチヤ
ートである。 １・・・・・・メモリ、２・・・・・・プログラムカウ
ンタ（第１のレジスタ）、８・・・・・・Ｉ／Ｄカウン
タ、１２・・・・・・選択回路、１４・・・・・・デー
タカウンタ（第２のレジスタ）。
Claims (1)
- 【特許請求の範囲】 １ アドレスデータを格納できる第１及び第２のレジス
タと、供給されるアドレスデータに少くとも数値１の加
算が行なえる手段とを通る第１のループ回路を設け、前
記第１のレジスタと前記手段を通る第２のループ回路を
設けてなり、前記第１のレジスタでメモリのアドレス指
定を行なうようにしたことを特徴とするメモリのアドレ
ス指定方式。 ２ アドレスデータを格納できる第１及び第２のレジス
タと、供給されるアドレスデータに少くとも数値１の加
算が行なえる手段とを通る第１のループ回路を設け、前
記第１のレジスタと前記手段を通る第２のループ回路を
設け、前記手段において入力アドレスデータに数値１を
加えるか入力アドレスデータをそのまゝ通過させるかを
選択する選択手段を設けてなり、前記第１のレジスタで
メモリのアドレス指定を行なうようにしたことを特徴と
するメモリのアドレス指定方式。 ３ アドレスデータを格納できる第１及び第２のレジス
タと、供給されるアドレスデータに少くとも数値１の加
算が行なえる手段とを通る第１のループ回路を設け、前
記第１のレジスタと前記手段を通る第２のループ回路を
設け、前記手段において入力アドレスデータに数値１を
加えるか或いは入力アドレスデータに数値１を減ずるか
入力アドレスデータをそのまゝ通過させるかを選択する
選択手段を設けてなり、前記第１のレジスタでメモリの
アドレス指定を行なうようにしたことを特徴とするメモ
リのアドレス指定方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53025280A JPS5939775B2 (ja) | 1978-03-06 | 1978-03-06 | メモリのアドレス指定方式 |
| US06/017,572 US4267581A (en) | 1978-03-06 | 1979-03-05 | Memory address designating system |
| DE2908776A DE2908776C2 (de) | 1978-03-06 | 1979-03-06 | Schaltung zur Speicheradressierung eines Speichers in einem Datenprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53025280A JPS5939775B2 (ja) | 1978-03-06 | 1978-03-06 | メモリのアドレス指定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54117640A JPS54117640A (en) | 1979-09-12 |
| JPS5939775B2 true JPS5939775B2 (ja) | 1984-09-26 |
Family
ID=12161602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53025280A Expired JPS5939775B2 (ja) | 1978-03-06 | 1978-03-06 | メモリのアドレス指定方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4267581A (ja) |
| JP (1) | JPS5939775B2 (ja) |
| DE (1) | DE2908776C2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121746A (en) * | 1981-01-22 | 1982-07-29 | Nec Corp | Information processing device |
| JPS57212563A (en) * | 1981-06-25 | 1982-12-27 | Fujitsu Ltd | Address reading circuit for one-chip microcomputer |
| US4604695A (en) * | 1983-09-30 | 1986-08-05 | Honeywell Information Systems Inc. | Nibble and word addressable memory arrangement |
| JPS6356745A (ja) * | 1986-08-27 | 1988-03-11 | Fujitsu Ltd | 命令処理装置のメモリアドレス制御回路 |
| US5289587A (en) * | 1988-11-30 | 1994-02-22 | National Semiconductor Corporation | Apparatus for and method of providing the program counter of a microprocessor external to the device |
| US5493723A (en) * | 1990-11-06 | 1996-02-20 | National Semiconductor Corporation | Processor with in-system emulation circuitry which uses the same group of terminals to output program counter bits |
| JPH0571947U (ja) * | 1992-10-29 | 1993-09-28 | 富士通株式会社 | 命令処理装置のメモリアドレス制御回路 |
| US5687389A (en) * | 1993-12-22 | 1997-11-11 | Adaptec, Inc. | System for controlling an automatic read operation of read cache control circuit in a disk drive controller utilizing a start counter, a working counter, and a sector counter |
| US6467037B1 (en) | 1998-06-30 | 2002-10-15 | Sun Microsystems, Inc. | Utilizing a program counter with one or more data counters for executing instructions |
| US6952756B1 (en) * | 2001-05-08 | 2005-10-04 | Lewiz Communications | Method and apparatus for speculative loading of a memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3299261A (en) * | 1963-12-16 | 1967-01-17 | Ibm | Multiple-input memory accessing apparatus |
| US3978454A (en) * | 1974-06-20 | 1976-08-31 | Westinghouse Electric Corporation | System and method for programmable sequence control |
| JPS5128728A (ja) * | 1974-09-04 | 1976-03-11 | Hitachi Ltd | |
| US4021781A (en) * | 1974-11-19 | 1977-05-03 | Texas Instruments Incorporated | Virtual ground read-only-memory for electronic calculator or digital processor |
| US4073006A (en) * | 1976-07-19 | 1978-02-07 | Texas Instruments Incorporated | Digital processor system with simultaneous branch and OP code function |
-
1978
- 1978-03-06 JP JP53025280A patent/JPS5939775B2/ja not_active Expired
-
1979
- 1979-03-05 US US06/017,572 patent/US4267581A/en not_active Expired - Lifetime
- 1979-03-06 DE DE2908776A patent/DE2908776C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2908776A1 (de) | 1979-09-13 |
| JPS54117640A (en) | 1979-09-12 |
| US4267581A (en) | 1981-05-12 |
| DE2908776C2 (de) | 1983-07-07 |
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