JP2013137651A

JP2013137651A - 割り込み監視回路

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Publication number: JP2013137651A
Application number: JP2011288180A
Authority: JP
Inventors: Tadashi Tsutsumi; 匡史堤
Original assignee: Kyocera Document Solutions Inc
Current assignee: Kyocera Document Solutions Inc
Priority date: 2011-12-28
Filing date: 2011-12-28
Publication date: 2013-07-11
Anticipated expiration: 2031-12-28
Also published as: JP5622284B2

Abstract

【課題】容易に割り込みの取りこぼしを検知することができる割り込み監視回路を提供する。
【解決手段】割り込み入力信号（ｃ）がアサートされると、割り込み出力信号（ｄ）をアサートし、モジュール割り込みクリア要求信号（ｅ）をアサートさせる割り込み信号制御部４２と、モジュール割り込みクリア要求信号（ｅ）がアサートされると、検知対象モジュール３１からの割り込み入力信号（ｃ）をネゲートさせる割り込み要因クリア制御部４３と、ＣＰＵ１０から検知対象モジュール３１へのレジスタアクセスが発生すると、ＣＰＵ割り込みクリア要求信号（ｆ）をアサートするＣＰＵレジスタアクセス制御部４４とを具備し、割り込み出力信号（ｄ）がアサートされている状態で、検知対象モジュール３１からの割り込み入力信号（ｃ）がアサートされると、割り込み取りこぼし検知信号（ｂ）をアサートする。
【選択図】図１

Description

本発明は、モジュールからの割り込みの取りこぼしを監視する割り込み監視回路に関するものである。

複写機や複合機等の情報処理装置において、不定期に発生する処理項目の制御に、割り込み制御が用いられている。図３を参照すると、モジュール３１〜３ｎは、タイマー、ＨＤＤコントローラー等の機能回路であり、モジュール３１〜３ｎにおいて割り込み要因が発生すると、モジュール３１〜３ｎから割り込みコントローラー２０への割り込み信号がアサートされる。割り込みコントローラー２０は、割り込み優先度の制御や、モジュール３１〜３ｎからの割り込みの禁止／許可を制御し、割り込みが許可されているモジュール３１〜３ｎからの割り込み信号がアサートされると、ＣＰＵ１０への割り込み信号もアサートする。ＣＰＵ１０は、割り込み信号がアサートされると、割り込みコントローラー２０の割り込み要因レジスタ（割り込み信号がアサートされたモジュール３１〜３ｎを示すレジスタ）にアクセスして、割り込み要因の処理を実行すると共に、割り込み信号をアサートしたモジュール３１〜３ｎの割り込み要因クリアレジスタにアクセスして、モジュール３１〜３ｎからの割り込み信号をネゲートさせる。

ここで、割り込み信号をアサートしたモジュール３１〜３ｎにおいて、ＣＰＵ１０によって割り込み信号がネゲートされる前に、次の割り込み要因が発生した場合には、ＣＰＵ１０を動作させるソフトウェアが割り込みを取りこぼしてしまうことがある。この場合、ＣＰＵ１０を動作させるソフトウェアからみると割り込みを取りこぼしたのか、モジュール３１〜３ｎにおいて割り込み要因を発生しなかったのか、を切り分けるのは困難である。

そこで、各モジュール３１〜３ｎをバスによって接続し、各モジュール３１〜３ｎで発生した割り込み要因を割り込み情報として集約してＣＰＵ１０に通知することで、割り込みの取りこぼしを防止する技術が提案されている（例えば、特許文献１参照）。

特開２００５−１８２１７７号公報

しかしながら、従来技術では、各モジュールに対して新たな機能の追加が必要となってしまうため、既存のモジュール構成の変更に多大な労力が必要となり、簡単に実現することができないという問題点があった。

本発明の目的は、上記問題点に鑑み、従来技術の問題を解決し、既存のモジュール構成を変更せず、容易に割り込みの取りこぼしを検知することができる割り込み監視回路を提供することにある。

本発明の割り込み監視回路は、検知対象モジュールと割り込みコントローラーとの間に接続され、前記検知対象モジュールからＣＰＵへの割り込みの取りこぼしを監視する割り込み監視回路であって、前記検知対象モジュールからの割り込み入力信号がアサートされると、前記割り込みコントローラーへの割り込み出力信号をアサートすると共に、モジュール割り込みクリア要求信号をアサートさせる割り込み信号制御回路と、前記モジュール割り込みクリア要求信号がアサートされると、前記検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、前記検知対象モジュールからの前記割り込み入力信号をネゲートさせる割り込み要因クリア制御回路と、前記ＣＰＵから前記検知対象モジュールの割り込み要因クリアレジスタへのレジスタアクセスが発生すると、前記ＣＰＵから前記検知対象モジュールへのレジスタアクセスをマスクして、ＣＰＵ割り込みクリア要求信号をアサートするＣＰＵレジスタアクセス制御回路とを具備し、前記割り込み信号制御回路は、前記ＣＰＵレジスタアクセス制御回路からの前記ＣＰＵ割り込みクリア要求信号がアサートされると、前記割り込み出力信号をネゲートすると共に、前記割り込み出力信号がアサートされている状態で、前記検知対象モジュールからの前記割り込み入力信号がアサートされると、割り込み取りこぼし検知信号をアサートすることを特微とする。
さらに、本発明の割り込み監視回路において、前記ＣＰＵからのレジスタアクセスによって、複数接続されたモジュールの中から前記検知対象モジュールを設定するレジスタ回路を具備しても良い。
さらに、本発明の割り込み監視回路において、前記レジスタ回路は、前記ＣＰＵからのレジスタアクセスによって前記検知対象モジュールが設定された時点を検知開始タイミングとしてカウントを開始するタイマー機能を有し、前記割り込み信号回路からの前記割り込み取りこぼし検知信号がアサートされると、前記検知対象モジュールのモジュール名と、前記タイマー機能のカウント値とを割り込み取りこぼし検知情報として保持するようにしても良い。

本発明によれば、検知対象モジュールからの割り込み入力信号がアサートされると、割り込みコントローラーへの割り込み出力信号をアサートすると共に、検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、検知対象モジュールからの割り込み入力信号をネゲートさせ、割り込み出力信号がアサートされている状態で、検知対象モジュールからの割り込み入力信号がアサートされると、割り込み取りこぼし検知信号をアサートするように構成することにより、既存のモジュール構成を変更せず、割り込み取りこぼし検知信号をアサートにより、容易に割り込みの取りこぼしを検知することができるという効果を奏する。

本発明に係る割り込み監視回路の実施の形態の構成を示すブロック図である。図１に示す割り込み監視回路の動作を説明するためのタイミングチャートである。割り込み制御を行う従来のシステム構成を示すブロック図である。

次に、本発明の実施の形態を、図面を参照して具体的に説明する。
本実施の形態の割り込み監視回路４０は、図１を参照すると、モジュール３１〜３ｎと割り込みコントローラー２０との間に接続されており、レジスタ部４１と、割り込み信号制御部４２と、割り込み要因クリア制御部４３と、ＣＰＵレジスタアクセス制御部４４とを備えている。

レジスタ部４１は、ＣＰＵ１０からの割り込みの取りこぼしを検知するモジュール３１〜３ｎの設定を受け付け、当該設定を保持すると共に、検知対象に設定されたモジュール３１〜３ｎ（以下、検知対象モジュールと称す）を通知する検知モジュール通知信号（ａ）を割り込み信号制御部４２、割り込み要因クリア制御部４３及びＣＰＵレジスタアクセス制御部４４に出力する。また、レジスタ部４１は、ＣＰＵ１０から検知対象モジュールの設定を受け付けた時点を、割り込み取りこぼしの検知の開始をＣＰＵから指示された検知開始タイミングとしてカウントを開始するタイマー機能を有し、割り込み信号制御部４２からの割り込み取りこぼし検知信号（ｂ）がアサートされると、検知対象モジュールのモジュール名と、タイマーのカウント値（検知開始タイミングからの経過時間）とを割り込み取りこぼし検知情報として保持する。

割り込み信号制御部４２は、モジュール３１〜３ｎからの割り込み信号をそれぞれ受け付け、割り込みコントローラー２０にモジュール３１〜３ｎ毎の割り込み信号をそれぞれ出力する。以下、モジュール３１〜３ｎから割り込み信号制御部４２に入力される割り込み信号を割り込み入力信号（ｃ）と称すると共に、割り込み信号制御部４２から割り込みコントローラー２０に出力される割り込み信号を割り込み出力信号（ｄ）と称する。なお、割り込み信号制御部４２は、検知対象モジュールに設定されていないモジュール３１〜３ｎからのそれぞれ割り込み入力信号は、そのまま割り込み出力信号としてそれぞれ出力する。

割り込み信号制御部４２は、検知対象モジュールからの割り込み入力信号（ｃ）がアサートされると、検知対象モジュールの割り込み出力信号（ｄ）をアサートすると共に、割り込み要因クリア制御部４３へのモジュール割り込みクリア要求信号（ｅ）を所定時間アサートさせる。また、ＣＰＵレジスタアクセス制御部４４からのＣＰＵ割り込みクリア要求信号（ｆ）が所定時間アサートされると、割り込み信号制御部４２は、検知対象モジュールの割り込み出力信号（ｄ）をネゲートする。

さらに、割り込み信号制御部４２は、検知対象モジュールの割り込み出力信号（ｄ）がアサートされている状態で、検知対象モジュールからの割り込み入力信号（ｃ）が立ち上がりアサートされると、ＣＰＵ１０が検知対象モジュールからの割り込みを取りこぼしたとみなし、割り込み取りこぼし検知信号（ｂ）をアサートする。

割り込み要因クリア制御部４３は、割り込み信号制御部４２からのモジュール割り込みクリア要求信号（ｅ）が所定時間アサートされると、検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、検知対象モジュールからの割り込み入力信号（ｃ）をネゲートさせる。

ＣＰＵレジスタアクセス制御部４４は、ＣＰＵ１０から検知対象モジュールの割り込み要因クリアレジスタへのレジスタアクセスが発生した場合、ＣＰＵ１０から検知対象モジュールへのレジスタアクセスをマスクして、割り込み信号制御部４２へのＣＰＵ割り込みクリア要求信号（ｆ）を所定時間アサートする。なお、ＣＰＵレジスタアクセス制御部４４は、ＣＰＵ１０からモジュール３１〜３ｎへのその他のレジスタアクセスについては、マスクすることなくそのまま通す。

次に、本実施の形態の割り込み監視回路４０の動作について図２を参照して詳細に説明する。
まずＣＰＵ１０は、レジスタ部４１へのレジスタアクセスによって検知対象モジュールを設定する（Ｓ１）。以下、検知対象モジュールとしてモジュール３１が設定される例について説明する。

ＣＰＵ１０によって検知対象モジュールがモジュール３１に設定されると、レジスタ部４１は、検知対象モジュールがモジュール３１であることを通知する検知モジュール通知信号（ａ）を割り込み信号制御部４２、割り込み要因クリア制御部４３及びＣＰＵレジスタアクセス制御部４４に出力する（Ｓ２）、以下、割り込み監視回路４０は、モジュール３１からの割り込みの取りこぼしを検知する。また、レジスタ部４１のタイマー機能は、ＣＰＵ１０から検知対象モジュールの設定を受け付けた時点からカウントを開始する。

モジュール３１からの割り込み入力信号（ｃ）がアサートされると（Ｓ３）、割り込み信号制御部４２は、モジュール３１の割り込み出力信号（ｄ）をアサートすると共に、割り込み要因クリア制御部４３へのモジュール割り込みクリア要求信号（ｅ）を所定時間アサートさせる（Ｓ４）。

モジュール割り込みクリア要求信号（ｅ）が所定時間アサートされると、割り込み要因クリア制御部４３は、モジュール３１の割り込み要因クリアレジスタにレジスタアクセスして（Ｓ５）、割り込み要因クリアレジスタをクリアすることで（Ｓ６）、モジュール３１からの割り込み入力信号（ｃ）をネゲートさせる（Ｓ７）。

次に、ＣＰＵ１０からモジュール３１の割り込み要因クリアレジスタへのレジスタアクセスが発生すると（Ｓ８）、ＣＰＵレジスタアクセス制御部４４は、ＣＰＵ１０からモジュール３１へのレジスタアクセスをマスクして、割り込み信号制御部４２へのＣＰＵ割り込みクリア要求信号（ｆ）を所定時間アサートする（Ｓ９）。

ＣＰＵ割り込みクリア要求信号（ｆ）が所定時間アサートされると、割り込み信号制御部４２は、モジュール３１の割り込み出力信号（ｄ）をネゲートする（Ｓ１０）。これにより、ＣＰＵ１０によって、モジュール３１のーからの割り込みが受け付けられ、受け付けた割り込み処理が実行されることになる。

ここで、モジュール３１の割り込み出力信号（ｄ）がアサートされてから（Ｓ４）、ＣＰＵ１０からモジュール３１の割り込み要因クリアレジスタへのレジスタアクセスが発生するまでには（Ｓ８）、タイムラグＴ０があり、モジュール３１からの割り込みの取りこぼしが発生することがある。モジュール３１の割り込み出力信号（ｄ）がアサートされている状態で、モジュール３１からの割り込み入力信号（ｃ）が立ち上がりを検出してアサートされると（Ｓ１１）、割り込み信号制御部４２は、ＣＰＵ１０がモジュール３１からの割り込みを取りこぼしたとみなし、割り込み取りこぼし検知信号（ｂ）をアサートする（Ｓ１２）。割り込み取りこぼし検知信号（ｂ）がアサートされると、レジスタ部４１は、モジュール３１のモジュール名と、タイマーのカウント値（取りこぼし発生時間）とを割り込み取りこぼし検知情報として保持する。これにより、レジスタ部４１に保持された割り込み取りこぼし検知情報を検証することで、モジュール３１からの割り込みがどのようなタイミングでとりこぼされたかを把握することができる。

以上説明したように本実施の形態においては、検知対象モジュール３１からの割り込み入力信号（ｃ）がアサートされると、割り込みコントローラー２０への割り込み出力信号（ｄ）をアサートすると共に、モジュール割り込みクリア要求信号（ｅ）をアサートさせる割り込み信号制御部４２と、モジュール割り込みクリア要求信号（ｅ）がアサートされると、検知対象モジュール３１の割り込み要因クリアレジスタにレジスタアクセスして、検知対象モジュール３１からの割り込み入力信号（ｃ）をネゲートさせる割り込み要因クリア制御部４３と、ＣＰＵ１０から検知対象モジュール３１の割り込み要因クリアレジスタへのレジスタアクセスが発生すると、ＣＰＵ１０から検知対象モジュール３１へのレジスタアクセスをマスクして、ＣＰＵ割り込みクリア要求信号（ｆ）をアサートするＣＰＵレジスタアクセス制御部４４とを具備し、割り込み信号制御部４２は、ＣＰＵレジスタアクセス制御部４４からのＣＰＵ割り込みクリア要求信号（ｆ）がアサートされると、割り込み出力信号（ｄ）をネゲートすると共に、割り込み出力信号（ｄ）がアサートされている状態で、検知対象モジュール３１からの割り込み入力信号（ｃ）がアサートされると、割り込み取りこぼし検知信号（ｂ）をアサートするように構成されている。これにより、既存のモジュール構成を変更せず、割り込み取りこぼし検知信号のアサートで、容易に割り込みの取りこぼしを検知することができるという効果を奏する。

さらに、本実施の形態においては、ＣＰＵ１０からのレジスタアクセスによって、複数接続されたモジュール３１〜３ｎの中から検知対象モジュール３１を設定するレジスタ部４１を具備している。これにより、割り込み取りこぼしを検知するモジュール３１〜３ｎを選択的に設定することができ、効率的な割り込み取りこぼしの検知を行うことができる。

さらに、本実施の形態において、レジスタ部４１は、ＣＰＵ１０からのレジスタアクセスによって検知対象モジュール３１が設定された時点を検知開始タイミングとしてカウントを開始するタイマー機能を有し、割り込み信号制御部４２からの割り込み取りこぼし検知信号（ｂ）がアサートされると、検知対象モジュール３１のモジュール名と、タイマー機能のカウント値とを割り込み取りこぼし検知情報として保持するように構成されている。これにより、レジスタ部４１に保持された割り込み取りこぼし検知情報を検証することで、モジュール３１からの割り込みがどのようなタイミングでとりこぼされたかを把握することができる。

なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。

１０ＣＰＵ
２０割り込みコントローラー
３１〜３ｎモジュール
４０割り込み監視回路
４１レジスタ部
４２割り込み信号制御部
４３割り込み要因クリア制御部
４４ＣＰＵレジスタアクセス制御部

Claims

検知対象モジュールと割り込みコントローラーとの間に接続され、前記検知対象モジュールからＣＰＵへの割り込みの取りこぼしを監視する割り込み監視回路であって、
前記検知対象モジュールからの割り込み入力信号がアサートされると、前記割り込みコントローラーへの割り込み出力信号をアサートすると共に、モジュール割り込みクリア要求信号をアサートさせる割り込み信号制御回路と、
前記モジュール割り込みクリア要求信号がアサートされると、前記検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、前記検知対象モジュールからの前記割り込み入力信号をネゲートさせる割り込み要因クリア制御回路と、
前記ＣＰＵから前記検知対象モジュールの割り込み要因クリアレジスタへのレジスタアクセスが発生すると、前記ＣＰＵから前記検知対象モジュールへのレジスタアクセスをマスクして、ＣＰＵ割り込みクリア要求信号をアサートするＣＰＵレジスタアクセス制御回路とを具備し、
前記割り込み信号制御回路は、前記ＣＰＵレジスタアクセス制御回路からの前記ＣＰＵ割り込みクリア要求信号がアサートされると、前記割り込み出力信号をネゲートすると共に、前記割り込み出力信号がアサートされている状態で、前記検知対象モジュールからの前記割り込み入力信号がアサートされると、割り込み取りこぼし検知信号をアサートすることを特微とする割り込み監視回路。
前記ＣＰＵからのレジスタアクセスによって、複数接続されたモジュールの中から前記検知対象モジュールを設定するレジスタ回路を具備することを特徴とする請求項１記載の割り込み監視回路。
前記レジスタ回路は、前記ＣＰＵからのレジスタアクセスによって前記検知対象モジュールが設定された時点を検知開始タイミングとしてカウントを開始するタイマー機能を有し、前記割り込み信号制御回路からの前記割り込み取りこぼし検知信号がアサートされると、前記検知対象モジュールのモジュール名と、前記タイマー機能のカウント値とを割り込み取りこぼし検知情報として保持することを特徴とする請求項１又は２記載の割り込み監視回路。