JPH0399335A

JPH0399335A - 半導体集積回路装置

Info

Publication number: JPH0399335A
Application number: JP1235935A
Authority: JP
Inventors: Nobuaki Saka; 坂　宜明
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-09-12
Filing date: 1989-09-12
Publication date: 1991-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］マイクロＲＯＭ及び該マイクロＲＯＭから出力される制
御信号に制御されて命令を実行する命令実行部を具備し
てなる半導体集積回路装置に関し、任意の制御信号に基
づいて、命令実行部を疑似的に１サイクルだけ動作させ
ることにより、命令実行部のテストを簡単、かつ、効率
的に行うことができるようにすることを目的とし、前記マイクロＲＯＭのアドレス更新を抑止する手段と、
前記マイクロＲＯＭから出力される制御信号を任意の制
御信号に置き換える手段と、前記マイクロＲＯＭのアド
レス選択を無操作を内容とするアドレスに固定する手段
とを設けて構成する。

［産業上の利用分野コ本発明は、マイクロＲＯＭ及びマイクロＲＯＭから出力
される制御信号に制御されて命令を実行する命令実行部
を具備してなる半導体集積回路装置に関する。

近年、半導体集積回路装置、例えば、マイクロプロセッ
サは高機能化している。このため、かかるマイクロプロ
セッサにおいては、通常の信号入出力端子を使用し、全
ての機能についてテストを行うことが、必ずしも、効率
的でなくなってきている。そこで、通常、かかるマイク
ロプロセッサにおいては、テスト制御回路を設け、かか
るテスト制御回路を使用して内部回路の動作を効率的に
テストできるようにしている。

［従来の技術］従来、この種、マイクロプロセッサとして、例えば、第
６図にその要部を示すようなものが提案されている。な
お、このマイクロプロセッサは、マイクロコードを格納
したマイクロＲＯＭの内容を読み出して、その確認を行
うことができるようにされたものである。

図中、１は命令デコード回路、２は入力選択回路、３は
マイクロＲＯＭ、４は出力回路、５は命令実行部、６は
テスト制御回路であり、テスト制御回路６は、信号ＥＮ
を入力選択回路２及び出力回路４に供給し、また、信号
ＣＴＬを出力回路４に供給するように構成されている。

ここに、命令デコード回路１は、命令をデコードし、開
始アドレスを指定する開始アドレス信号Ｓ１を入力選択
回路２に出力するものである。

また、入力選択回路２は、マイクロＲＯＭ３の入力を選
択する回路であり、命令デコード回路１からの開始アド
レス信号Ｓ１と、後述する出力回路４からのネクスト・
アドレス信号Ｓ２を入力し、いずれかを選択する。なお
、この入力選択回路２は信号ＥＮがハイレベル゛Ｈ”　
（以下、単にＨＩＩと記す）のとき、通常に動作し、信
号ＥＮがローレベル゛Ｌ′°　（以下、単に゛Ｌパと記
す）のときは、その動作を停止するように構成されてい
る。

また、マイクロＲＯＭ３は、入力選択回路２によって選
択された開始アドレス信号Ｓ１又はネクスト・アドレス
信号Ｓ２を入力し、対応するアドレスに格納されている
マイクロ命令Ｓ３（命令実行部５を制御する制御信号Ｓ
４及びネクスト・アドレス信号Ｓ２からなるマイクロ命
令）を出力回路４に出力するものである。

また、出力回路４は、マイクロＲＯＭ３から出力された
マイクロ命令Ｓ３をラッチし、かかるマイクロ命令Ｓ３
のうち、制御信号Ｓ４を命令実行部５に供給するととも
に、ネクスト・アドレス信号Ｓ２を入力選択回路２に供
給する。なお、この出力回路４は、信号ＥＮが°Ｈ′°
のとき、通常に動作し、信号ＥＮがＩＩ　Ｌ　１１のと
きは、その動作を停止するように構成されている。また
、信号ＣＴＬをＨ”にされると、その時点でラッチして
いるマイクロ命令Ｓ３をマイクロ命令出力端子７に出力
するように構成されている。

また、命令実行部５は、出力回路４から供給される制御
信号Ｓ４によって指定された演算を行い、命令を処理す
るものであって、演算を行う演算器５Ａ、外部とデータ
のやり取りを行うデータ入力器５Ｂ、データ出力器５Ｃ
及びこれらを結ぶバスラＤ等によって構成される。なお
、５Ｅはデータ入力端子、５Ｆはデータ出力端子である
。

このように構成されたマイクロプロセッサにおいては、
信号ＥＮを“Ｈ″、信号ＣＴＬを“Ｌ　ＩＩにすること
によって通常動作を行わせることができる。即ち、命令
デコード回路１において、命令のデコードを行い、この
命令に対応する開始アドレスを表示する開始アドレス信
号Ｓ１を入力選択回路２に出力させ、入力選択回路２に
おいて、命令デコード回路１からの開始アドレス信号Ｓ
１と出力回路４からのネクスト・アドレス信号Ｓ２との
選択を行い、マイクロＲＯＭ３からマイクロ命令Ｓ３を
出力回路４に出力させ、このうち、制御信号Ｓ４につい
ては、命令実行部５に供給させ、ネクスト・アドレス信
号Ｓ２については、入力選択回路２に供給させることが
できる。

他方、テスト動作、即ち、マイクロＲＯＭ３から出力さ
れたマイクロ命令Ｓ３の外部への読み出しは、第７図に
示すようにして行われる。

まず、サイクル１の途中で、信号ＥＮを“Ｌ′′にし、
入力選択回路２及び出力回路４の動作を停止させる。即
ち、アドレスの更新を抑止する。このようにすると、出
力回路４は、信号ＥＮが°“Ｈ１１にされるまで、サイ
クル１でラッチしたマイクロ命令Ｓ３をラッチし続ける
。

そこで、次に、信号ＣＴＬをサイクル２の途中で°°Ｈ
゛′にし、続いてサイクル３の途中で“Ｌ”にする、こ
のようにすると、出力回路４にラッチされていたマイク
ロ命令Ｓ３が、サイクル３で、マイクロ命令出力端子群
７に出力される。

ここに、マイクロＲＯＭ３が正しいマイクロ命令Ｓ３を
出力しているか否かを確認することができる。

［発明が解決しようとする課題］しかしながら、かかる従来のマイクロプロセッサにおい
ては、命令実行部５を独立してテストする機能を有して
いない、このため、命令実行部５の評価を行うためには
、マイクロＲＯＭ３に格納されているデータの内容をす
べて確認した上で、予想される全ての命令を実行させ、
その結果を検討するという繁雑なテストを行わなければ
ならないという問題点があった。

本発明は、かかる点に鑑み、任意の制御信号に基づいて
、命令実行部を疑似的に１サイクルだけ動作させること
により、命令実行部のテストを簡単、かつ、効率的に行
うことができるようにした半導体集積回路装置を提供す
ることを目的とする。

［課題を解決するための手段］本発明による半導体集積回路装置は、マイクロＲＯＭ及
び該マイクロＲＯＭから出力される制御信号に制御され
て命令を実行する命令実行部とを具備してなる半導体集
積回路装置において、前記マイクロＲＯＭのアドレス更
新を抑止する手段と、前記マイクロＲＯＭから出力され
る制御信号を任意の制御信号に置き換える手段と、前記
マイクロＲＯＭのアドレス選択を無操作（ｎｏ　ｏｐｅ
ｒａｔｉｏｎ。

以下、ＮＯＰという）を内容とするアドレスに固定する
手段とを設けたものである。

［作用］本発明においては、成るサイクルにおいて、マイクロＲ
ＯＭのアドレス更新を抑止し、マイクロＲＯＭから出力
された制御信号を任意の制御信号に置き換え、マイクロ
ＲＯＭのアドレス選択をＮ０Ｐを内容とするアドレスに
固定し、その後、アドレスの更新を解除することにより
、任意の制御信号に基づいて命令実行部を１サイクルだ
け有効に動作させ、その後は、ＮＯＰ動作を繰り返させ
ることができる。換言すれば、任意の制御信号に基づい
て命令実行部を疑似的に１サイクルだけ動作させること
ができ、これによって、命令実行部のテストを行うこと
ができる。

［実施例コ以下、第１図ないし第５図を参照して、本発明の一実施
例につき説明する。なお、本実施例は本発明を第６図従
来例と同様にマイクロプロセッサに適用した場合である
。そこで、第１図において、第６図に対応する部分には
同一符号を付し、その重複説明は省略する。

水入１ヱレυ１（第１図は本発明の一実施例の要部を示す回路図である。

本実施例においては、入力選択回路２０は、第６図従来
例の入力選択回路２と同様に動作するほか、信号ＣＴＬ
Ｉが供給され、この信号ＣＴＬＩが″Ｉ４″とされてい
るとき、ＮＯＰを内容とするアドレスを選択するように
構成されている。

また、出力回路４０は、マイクロＲＯＭ３から出力され
たマイクロ命令Ｓ３をラッチし、かがるマイクロ命令Ｓ
３のうち、制御信号Ｓ４については命令実行部５０に供
給し、ネクスト・アドレス信号Ｓ２については入力選択
回路２０に供給する。

なお、この出力回路４０は、信号ＥＮが゛Ｈパのとき、
通常に動作し、信号ＥＮが“Ｌ”のときはその動作を停
止するほか、信号ＣＴＬ２を供給され、この信号ＣＴＬ
２がＱ　Ｈ＋１にされると、その時点でラッチしている
マイクロ命令Ｓ３をマイクロ命令出力端子７に出力する
とともに、制御信号入力端子８を介して任意の制御信号
Ｓ５を書き込めるように構成されている。例えば出力回
路４０を制御信号Ｓ４をラッチする部分について示すと
、第２図に示すように構成されている。

また、命令実行部５０は、第６図従来例の命令実行部５
と同様の動作をするほか、信号ＥＮを供給され、この信
号ＥＮが“Ｈ”のとき、通常の動作を行い、信号ＥＮが
“Ｌｏ”のときは、その動作を停止するように構成され
ている。

また、テスト制御回路６０は、第３図に示すように構成
されている。即ち、１サイクル遅延回路６０１及び６０
２、ノア回路６０３、インバータ６０４、アンド回路６
０５及び６０６を設けて構成されている。なお、６０Ａ
及び６０Ｂは、それぞれテスト制御信号ＴＳＴＩ及びＴ
ＳＴ２が供給されるテスト制御信号入力端子である。

このように構成されたテスト制御回路６０においては、
テスト制御信号ＴＳＴＩ及びＴＳＴ２と動作との関係は
第４図に示すようになる。

なお、その他については、第６図従来例と同様に構成さ
れている。

の通本実施例においては、テスト制御信号ＴＳＴ　１及びＴ
ＳＴ２をともに“Ｌ″に設定し、信号ＥＮをＨ′、信号
ＣＴＬ１及びＣＴＬ２を“Ｌ”にすることによって、通
常動作を行わせることができる。

−の−スト本実施例において、テスト動作は、第５図に示すように
して行われる。

■　まず、テスト制御信号ＴＳＴＩ及びＴＳＴ２をとも
に°“Ｌ　＋１に設定し、信号ＥＮを°ｌ　Ｈ１１、信
号ＣＴＬＩ及びＣＴＬ２を“Ｌ″、即ち、通常動作の状
態にしておく。

■　次に、サイクル１の途中で、テスト制御信号ＴＳＴ
Ｉ及びＴＳＴ２を“ＨＩ＋にする。このようにすると、
信号ＣＴＬ１及びＣＴＬ２はＬ゛を維持するが、信号Ｅ
ＮはＬ”になり、入力選択回路２０、出力回路４０及び
命令実行部５０は、その動作を停止する。即ち、アドレ
スの更新は抑止され、また、命令実行部は演算を行わな
い。

■　その後、サイクル３の途中で、テスト制御信号ＴＳ
Ｔ１を°Ｌ′′にする。このようにすると、信号ＣＴＬ
１及びＣＴＬ２は“Ｈ”になり、サイクル４において、
入力選択回路２０は、マイクロＲＯＭＢ中、ＮＯＰを内
容とするアドレスを選択し、また、出力回路４０はラッ
チしているマイクロ命令Ｓ３をマイクロ命令出力端子７
に出力するとともに、制御信号入力端子８を介して入力
される制御信号Ｓ４を書き込まれ、これをラッチする。

なお、入力選択回路２０は信号ＣＴＬＩが“Ｈ”である
限り、ＮＯＰを内容とするアドレスを選択し続ける。ま
た、サイクル３においてテスト制御信号ＴＳＴＩを°Ｉ
　Ｌ　ｌ”にした結果、サイクル４の途中で、信号ＣＴ
Ｌ２が“Ｌ　１１になる。

■　サイクル５になると、マイクロＲＯＭ３は、ＮＯＰ
信号を出力するが、出力回路４０は動作を停止している
ので、これをラッチしない。

■　サイクル３においてテスト制御信号ＴＳＴＩをＬ′
′にした結果、サイクル５の途中で、信号ＥＮが“Ｈ”
になり、サイクル６から入力選択回路２０、出力回路４
０及び命令実行部５０が通常に動作を開始する。

この結果、出力回路４０はＮＯＰ信号をラッチし、命令
実行部５０は、任意の制御信号Ｓ５に基づいて演算を実
行し、そのデータを出力する。

■　その後、マイクロＲＯＭ３は、ＮＯＰ命令を出力し
続け、出力回路４０はこれをラッチするので、テストが
終了するまで、即ち、テスト制御信号ＴＳＴＩ及びＴＳ
Ｔ２がともに゛Ｌパとされるまで、命令実行部５０は、
なんら演算を行わず、ＮＯＰ命令に対応するデータを出
力し続ける。

本実１１眩５１１本実施例においては、サイクル１において、アドレスの
更新を抑止し、サイクル４において、出力回路４０がサ
イクル１においてラッチしたマイクロ命令Ｓ３をマイク
ロ命令出力端子７に出力させることができる。したがっ
て、これによって、マイクロＲＯＭ３のマイクロ命令Ｓ
３の確認を行い、マイクロＲＯＭ３のテストを行うこと
ができる。

また、サイクル４において、出力回路４０に任意の制御
信号Ｓ５を書き込み、サイクル６において、この任意の
制御信号Ｓ５に基づいて命令実行部５０を動作させ、そ
の結果を出力させるとともに、その後は、ＮＯＰ命令を
実行させることができる。即ち、任意の制御信号Ｓ５に
基づいて命令実行部５０を疑似的に１サイクルだけ動作
させることができる。したがって、これによって、命令
実行部５０のテストを行うことができる。

［発明の効果コ本発明によれば、マイクロＲＯＭのアドレス更新を抑止
する手段と、マイクロＲＯＭから出力される制御信号を
任意の制御信号に置き換える手段と、マイクロＲＯＭの
アドレス選択をＮＯＰを内容とするアドレスに固定する
手段とを設けるという構成を採用したことにより、成る
サイクルにおいて、マイクロＲＯＭのアドレス更新を抑
止し、マイクロＲＯＭから出力された制御信号を任意の
制御信号に置き換え、マイクロＲＯＭのアドレス選択を
ＮＯＰを内容とするアドレスに固定し、その後、アドレ
スの更新を解除することにより、命令実行部を、任意の
制御信号に基づき、１サイクルだけ有効な動作を行わせ
、その後は、ＮＯＰ動作を繰り返させることができるの
で、換言すれば、任意の制御信号に基づいて命令実行部
を疑似的に１サイクルだけ動作させることができるので
、命令実行部のテストを簡単、かつ、効率的に行うこと
ができる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路装置の一実施例（マイ
クロプロセッサ）の要部を示す回路図、第２図は第１図
例の出力回路の制御信号ラッチ部の一例を示す回路図、第３図は第１図例のテスト制御回路の一例を示す回路図
、第４図は第３図例のテスト制御回路の動作を示す表図、第５図は第１図例のテスト動作を示すタイムチャート、第６図は従来のマイクロプロセッサの一例の要部を示す
回路図、第７図は第６図従来例のテスト動作を示すタイムチャー
トである。Ｓｌ・・・開始アドレス信号Ｓ２・・・マイクロ命令中、Ｓ３・・・マイクロ命令Ｓ４・・・マイクロ命令中、制御信号Ｓ５・・・任意の制御信号ネクストアドレス信号出力回路の制御信号う７チ部の一例第２図ｍ＝」０テスト制御回路の一例第３図第３図例のテスト制御回路の動作を示す表図第４図

Claims

【特許請求の範囲】マイクロＲＯＭ及び該マイクロＲＯＭから出力される制
御信号に制御されて命令を実行する命令実行部を具備し
てなる半導体集積回路装置において、前記マイクロＲＯＭのアドレス更新を抑止する手段と、
前記マイクロＲＯＭから出力される制御信号を任意の制
御信号に置き換える手段と、前記マイクロＲＯＭのアド
レス選択を無操作を内容とするアドレスに固定する手段
とを設けたことを特徴とする半導体集積回路装置。