JP2002175196A - インサーキットエミュレータ - Google Patents
インサーキットエミュレータInfo
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- JP2002175196A JP2002175196A JP2001230677A JP2001230677A JP2002175196A JP 2002175196 A JP2002175196 A JP 2002175196A JP 2001230677 A JP2001230677 A JP 2001230677A JP 2001230677 A JP2001230677 A JP 2001230677A JP 2002175196 A JP2002175196 A JP 2002175196A
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- signal
- chip
- peripheral
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Abstract
(57)【要約】
【課題】ユーザのプログラムを停止させずに、且つユー
ザ用のＤＭＡコントローラを使用せずにユーザ領域のメ
モリの参照や変更ができると共に、ＤＭＡコントローラ
の機能変更があった場合であってもエバチップを開発す
ることなく、ユーザにソフトウェア及びハードウェアの
開発環境を迅速に提供できるインサーキットエミュレー
タを提供する。 【解決手段】マイクロコンピュータをエミュレートする
ＣＰＵを含むエバチップ１０１と周辺Ｉ／Ｏをエミュレ
ートする周辺チップ１０９とから成り、エバチップと周
辺チップとの間はダイレクトメモリアクセス（ＤＭＡ）
によるデータ転送を行うインサーキットエミュレータで
あって、周辺チップ１０９は、ダイレクトメモリアクセ
スを制御するためのＤＭＡコントローラ１１３を搭載し
ている。
ザ用のＤＭＡコントローラを使用せずにユーザ領域のメ
モリの参照や変更ができると共に、ＤＭＡコントローラ
の機能変更があった場合であってもエバチップを開発す
ることなく、ユーザにソフトウェア及びハードウェアの
開発環境を迅速に提供できるインサーキットエミュレー
タを提供する。 【解決手段】マイクロコンピュータをエミュレートする
ＣＰＵを含むエバチップ１０１と周辺Ｉ／Ｏをエミュレ
ートする周辺チップ１０９とから成り、エバチップと周
辺チップとの間はダイレクトメモリアクセス（ＤＭＡ）
によるデータ転送を行うインサーキットエミュレータで
あって、周辺チップ１０９は、ダイレクトメモリアクセ
スを制御するためのＤＭＡコントローラ１１３を搭載し
ている。
Description
【０００１】
【発明の属する技術分野】本発明はインサーキットエミ
ュレータに関し、特にインサーキットエミュレータに搭
載されるエバチップと周辺チップとの間のインタフェー
スとして使用されるＤＭＡ技術に関する。
ュレータに関し、特にインサーキットエミュレータに搭
載されるエバチップと周辺チップとの間のインタフェー
スとして使用されるＤＭＡ技術に関する。
【０００２】
【従来の技術】従来、マイクロコンピュータを搭載した
システムのソフトウェアとハードウェアのデバッグや評
価に使用するインサーキットエミュレータが知られてい
る。例えば、特開平０８−３２８８９８号公報は、「ユ
ーザ空間アクセス方法及びエミュレータ」を開示してい
る。この公報に記載の発明（以下、「第１先行技術」と
いう）は、マイクロプロセッサによるプログラムの実行
を停止させることなく、マイクロプロセッサの内部メモ
リ、レジスタ及び外部メモリの内容を参照及び変更でき
るユーザ空間アクセス技術及びエミュレータを提供する
ものである。
システムのソフトウェアとハードウェアのデバッグや評
価に使用するインサーキットエミュレータが知られてい
る。例えば、特開平０８−３２８８９８号公報は、「ユ
ーザ空間アクセス方法及びエミュレータ」を開示してい
る。この公報に記載の発明（以下、「第１先行技術」と
いう）は、マイクロプロセッサによるプログラムの実行
を停止させることなく、マイクロプロセッサの内部メモ
リ、レジスタ及び外部メモリの内容を参照及び変更でき
るユーザ空間アクセス技術及びエミュレータを提供する
ものである。
【０００３】以下、この公報に記載された図面を図１７
及び図１８に転記し、これらを参照しながら第１先行技
術を説明する。この第１先行技術に係るエミュレータ
は、ユーザ用の複数のＤＭＡコントローラ（ＤＭＡＣ）
の１つを借用して動作する。このエミュレータは、図１
７に示すように、エミュレーション用のＤＭＡコントロ
ーラ９０７を内蔵したエミュレーション用のマイクロプ
ロセッサ（以下、「エバチップ」という）９０１を含ん
でおり、ＤＭＡコントローラ９０７は、ＤＭＡ転送要求
入力端子／ＤＲＥＱ及びＤＭＡ転送状態出力端子／ＤＭ
Ａを備えている。
及び図１８に転記し、これらを参照しながら第１先行技
術を説明する。この第１先行技術に係るエミュレータ
は、ユーザ用の複数のＤＭＡコントローラ（ＤＭＡＣ）
の１つを借用して動作する。このエミュレータは、図１
７に示すように、エミュレーション用のＤＭＡコントロ
ーラ９０７を内蔵したエミュレーション用のマイクロプ
ロセッサ（以下、「エバチップ」という）９０１を含ん
でおり、ＤＭＡコントローラ９０７は、ＤＭＡ転送要求
入力端子／ＤＲＥＱ及びＤＭＡ転送状態出力端子／ＤＭ
Ａを備えている。
【０００４】先ず、ＤＭＡコントローラ９０７によって
書き換え対象のメモリの内容を変更する場合の動作を説
明する。この場合、書き換え対象のメモリへ送られるデ
ータは、図１８に示すＤＭＡ転送用メモリ１００６に格
納される。ＤＭＡ転送要求信号９０８が入力されると、
ＤＭＡコントローラ９０７はＤＭＡ転送を開始する。即
ち、ＤＭＡコントローラ９０７はＤＭＡ転送用メモリ１
００６からデータを読み出し、書き換え対象のメモリに
転送する。
書き換え対象のメモリの内容を変更する場合の動作を説
明する。この場合、書き換え対象のメモリへ送られるデ
ータは、図１８に示すＤＭＡ転送用メモリ１００６に格
納される。ＤＭＡ転送要求信号９０８が入力されると、
ＤＭＡコントローラ９０７はＤＭＡ転送を開始する。即
ち、ＤＭＡコントローラ９０７はＤＭＡ転送用メモリ１
００６からデータを読み出し、書き換え対象のメモリに
転送する。
【０００５】次に、ＤＭＡコントローラ９０７を使って
参照対象のメモリに格納されているデータを参照する場
合の動作を説明する。ＤＭＡ転送要求信号９０８が入力
されると、ＤＭＡコントローラ９０７は参照対象のメモ
リからデータを読み出す。そして、読み出したデータを
ＤＭＡ転送用メモリ１００６に転送する。
参照対象のメモリに格納されているデータを参照する場
合の動作を説明する。ＤＭＡ転送要求信号９０８が入力
されると、ＤＭＡコントローラ９０７は参照対象のメモ
リからデータを読み出す。そして、読み出したデータを
ＤＭＡ転送用メモリ１００６に転送する。
【０００６】この第１先行技術に係るエミュレータは上
述したように動作するので、ホストＣＰＵ１００９によ
るユーザプログラムの実行を停止させることなく、ユー
ザシステムのメモリ１００３、エミュレーションメモリ
１００７、エバチップ９０１の内蔵ＲＯＭ９０３、内蔵
ＲＡＭ９０４、周辺Ｉ／Ｏ機能９０５のレジスタ等の内
容を参照したり変更することができる。
述したように動作するので、ホストＣＰＵ１００９によ
るユーザプログラムの実行を停止させることなく、ユー
ザシステムのメモリ１００３、エミュレーションメモリ
１００７、エバチップ９０１の内蔵ＲＯＭ９０３、内蔵
ＲＡＭ９０４、周辺Ｉ／Ｏ機能９０５のレジスタ等の内
容を参照したり変更することができる。
【０００７】また、特開平７−２６２０３７号公報は
「エミュレータの構成方法及びエミュレータ用拡張ボー
ド」（以下、「第２先行技術」という）を開示してい
る。以下、この公報に記載された図面を図１９及び図２
０に転記し、これらを参照しながら第２先行技術を説明
する。
「エミュレータの構成方法及びエミュレータ用拡張ボー
ド」（以下、「第２先行技術」という）を開示してい
る。以下、この公報に記載された図面を図１９及び図２
０に転記し、これらを参照しながら第２先行技術を説明
する。
【０００８】この第２先行技術では、インサーキットエ
ミュレータは、命令実行やバスインタフェース（ＢＩ
Ｕ）機能をエミュレーションするＣＰＵ（以下、「エバ
チップ」という）と、シリアル、タイマー等の周辺機能
を有する周辺機能チップ（以下、「周辺チップ」とい
う）と組合わせてエミュレーションする。これは周辺機
能変更による製品展開に即時に対応できるというメリッ
トがあるからである。また、ＤＭＡコントローラは、一
般的に、バスインタフェースやＣＰＵとバスを取り合う
ので周辺チップではなく、バスインタフェースやＣＰＵ
が内蔵されたエバチップに組込まれている。
ミュレータは、命令実行やバスインタフェース（ＢＩ
Ｕ）機能をエミュレーションするＣＰＵ（以下、「エバ
チップ」という）と、シリアル、タイマー等の周辺機能
を有する周辺機能チップ（以下、「周辺チップ」とい
う）と組合わせてエミュレーションする。これは周辺機
能変更による製品展開に即時に対応できるというメリッ
トがあるからである。また、ＤＭＡコントローラは、一
般的に、バスインタフェースやＣＰＵとバスを取り合う
ので周辺チップではなく、バスインタフェースやＣＰＵ
が内蔵されたエバチップに組込まれている。
【０００９】図１９及び図２０は、上記エバチップ及び
周辺チップの構成とＤＭＡコントローラの実装例を示し
ている。図１９に示すように、エミュレータポッド部エ
バチップ１１０１と複数個の周辺チップに分かれてお
り、各チップは周辺チップ用の外部バス１１０６で接続
されている。エバチップ１１０１が周辺Ｉ／Ｏレジスタ
にアクセスする時はこの外部バス１１０６が使用され
る。
周辺チップの構成とＤＭＡコントローラの実装例を示し
ている。図１９に示すように、エミュレータポッド部エ
バチップ１１０１と複数個の周辺チップに分かれてお
り、各チップは周辺チップ用の外部バス１１０６で接続
されている。エバチップ１１０１が周辺Ｉ／Ｏレジスタ
にアクセスする時はこの外部バス１１０６が使用され
る。
【００１０】図２０に示されるように、ＣＰＵコア１２
０１と密接な関係があるＤＭＡコントローラ１２０７及
び１２０９は、ＣＰＵコア１２０１が内蔵されるエバチ
ップ１１０１に組込まれている。
０１と密接な関係があるＤＭＡコントローラ１２０７及
び１２０９は、ＣＰＵコア１２０１が内蔵されるエバチ
ップ１１０１に組込まれている。
【００１１】なお、上記以外の関連する技術として、特
開平４−３４２０３６号公報は、マイクロコンピュータ
の高速化に対応したリアルタイムでのエミュレーション
を可能にしつつシステムの簡素化を図ったシステム開発
装置を開示している。また、特開平６−３０１５７１号
公報は、ＤＭＡコントローラの動作を、より効果的にエ
ミュレートするＣＰＵ搭載チップ及びエミュレータポッ
ドを開示している。更に、特開平１１−２３２２０６号
公報は、ＣＰＵ／ＭＰＵと周辺インタフェースとを独自
に更新可能とし、特に入出力制御回路をＣＰＵに依存し
ないようにする技術を開示している。
開平４−３４２０３６号公報は、マイクロコンピュータ
の高速化に対応したリアルタイムでのエミュレーション
を可能にしつつシステムの簡素化を図ったシステム開発
装置を開示している。また、特開平６−３０１５７１号
公報は、ＤＭＡコントローラの動作を、より効果的にエ
ミュレートするＣＰＵ搭載チップ及びエミュレータポッ
ドを開示している。更に、特開平１１−２３２２０６号
公報は、ＣＰＵ／ＭＰＵと周辺インタフェースとを独自
に更新可能とし、特に入出力制御回路をＣＰＵに依存し
ないようにする技術を開示している。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術は、次のような問題を含んでいる。以下、
図１７〜図２０を参照しながら従来の技術における問題
点を説明する。
た従来の技術は、次のような問題を含んでいる。以下、
図１７〜図２０を参照しながら従来の技術における問題
点を説明する。
【００１３】第１の問題点は、上記第１先行技術に示さ
れるように、デバッグや評価のために内蔵ＲＯＭ９０
３、内蔵ＲＡＭ９０４、周辺Ｉ／Ｏ機能９０５のレジス
タの内容を参照したり変更する場合、インサーキットエ
ミュレータは、ユーザ用のＤＭＡコントローラ９０７の
１つを借用して動作することである。その結果、全ての
ＤＭＡコントローラ９０７を使用しているユーザはイン
サーキットエミュレータによるデバッグ機能を使用でき
ない。
れるように、デバッグや評価のために内蔵ＲＯＭ９０
３、内蔵ＲＡＭ９０４、周辺Ｉ／Ｏ機能９０５のレジス
タの内容を参照したり変更する場合、インサーキットエ
ミュレータは、ユーザ用のＤＭＡコントローラ９０７の
１つを借用して動作することである。その結果、全ての
ＤＭＡコントローラ９０７を使用しているユーザはイン
サーキットエミュレータによるデバッグ機能を使用でき
ない。
【００１４】この第１の問題点は、インサーキットエミ
ュレータが、評価及びデバッグ用の専用ＤＭＡコントロ
ーラを備えていないことに起因する。専用ＤＭＡコント
ローラを備えていない理由は、この専用ＤＭＡコントロ
ーラをエバチップ９０１に内蔵させるには、エバチップ
を作り直さなければならないことが考えられる。ＤＭＡ
コントローラ９０７の変更が簡単ならば専用ＤＭＡコン
トローラをエバチップに追加するのは簡単であるが、現
実には、ＤＭＡコントローラの変更は困難である。
ュレータが、評価及びデバッグ用の専用ＤＭＡコントロ
ーラを備えていないことに起因する。専用ＤＭＡコント
ローラを備えていない理由は、この専用ＤＭＡコントロ
ーラをエバチップ９０１に内蔵させるには、エバチップ
を作り直さなければならないことが考えられる。ＤＭＡ
コントローラ９０７の変更が簡単ならば専用ＤＭＡコン
トローラをエバチップに追加するのは簡単であるが、現
実には、ＤＭＡコントローラの変更は困難である。
【００１５】第２の問題点は、ＤＭＡコントローラ９０
７がエバチップ９０１に内蔵されている構成では、ＤＭ
Ａのチャンネル数の増加やＤＭＡコントローラの機能が
向上された時にはエバチップ９０１を作り直さなければ
ならないことである。近年は、コアを組合わせてユーザ
の要求に合致するカスタムマイクロコンピュータを短期
間に設計することが要求されている。また、ＤＭＡコン
トローラ９０７の機能に対する要求もユーザによって様
々である。従って、ＤＭＡコントローラのチャンネル数
の増加、機能変更等の要求に応じてエバチップ９０１を
作り直していたら、ユーザの数だけエバチップ９０１が
必要になり、ソフトウェア及びハードウェアの開発環境
を短期間でユーザに提供できない。
７がエバチップ９０１に内蔵されている構成では、ＤＭ
Ａのチャンネル数の増加やＤＭＡコントローラの機能が
向上された時にはエバチップ９０１を作り直さなければ
ならないことである。近年は、コアを組合わせてユーザ
の要求に合致するカスタムマイクロコンピュータを短期
間に設計することが要求されている。また、ＤＭＡコン
トローラ９０７の機能に対する要求もユーザによって様
々である。従って、ＤＭＡコントローラのチャンネル数
の増加、機能変更等の要求に応じてエバチップ９０１を
作り直していたら、ユーザの数だけエバチップ９０１が
必要になり、ソフトウェア及びハードウェアの開発環境
を短期間でユーザに提供できない。
【００１６】この第２の問題点は、第１の問題点で説明
したと同様に、ＤＭＡコントローラ９０７がエバチップ
９０１に内蔵されているため、エバチップ９０１を作り
直さなければならないことに起因する。
したと同様に、ＤＭＡコントローラ９０７がエバチップ
９０１に内蔵されているため、エバチップ９０１を作り
直さなければならないことに起因する。
【００１７】第３の問題点は、多ピンのパッケージの使
用が制限されるため、エバチップ１１０１と周辺チップ
１１０２との間のインタフェース（Ｉ／Ｆ）用に専用の
ピンを追加することが難しいことである。この第３の問
題点は、周辺チップ１１０２には一般的には実チップが
使われるため、実チップのコストダウンの必要からピン
数の少ないパッケージが使われることに起因する。
用が制限されるため、エバチップ１１０１と周辺チップ
１１０２との間のインタフェース（Ｉ／Ｆ）用に専用の
ピンを追加することが難しいことである。この第３の問
題点は、周辺チップ１１０２には一般的には実チップが
使われるため、実チップのコストダウンの必要からピン
数の少ないパッケージが使われることに起因する。
【００１８】第４の問題点は、２チップの構成にした場
合、動作周波数が高くなるとデータの送受ができなくな
ることである。この第４の問題点は、動作周波数が高く
なると１クロックの幅が短くなるため、セットアップタ
イムとホールドタイムの確保が難しくなり、そのためア
ドレスやデータを相手のチップに確実に渡すことが困難
になることに起因する。即ち、上記第４の問題点は、１
チップ構成の場合は発生せず、２チップに分けたことに
よって発生する問題である。
合、動作周波数が高くなるとデータの送受ができなくな
ることである。この第４の問題点は、動作周波数が高く
なると１クロックの幅が短くなるため、セットアップタ
イムとホールドタイムの確保が難しくなり、そのためア
ドレスやデータを相手のチップに確実に渡すことが困難
になることに起因する。即ち、上記第４の問題点は、１
チップ構成の場合は発生せず、２チップに分けたことに
よって発生する問題である。
【００１９】第５の問題点は、従来のエバチップ９０１
のようにＤＭＡＣ９０７がエバチップ９０１に内蔵され
ている場合、ＤＭＡ転送が行われた通信データを完全に
トレースすることが難しいことである。その理由は、Ｄ
ＭＡ転送がＣＰＵの命令実行によるメモリアクセスと独
立して行われる事にある。近年のマイクロコンピュータ
は性能向上の為、ＣＰＵが命令により外部のメモリをア
クセスしている最中にＤＭＡＣが内蔵Ｉ／Ｏと内蔵ＲＡ
Ｍ間でデータ転送をする事ができる。このように２つの
アクセスが同時に発生した場合には、ＩＥはプログラム
デバックをする事を目的に使われるため、トレースはＣ
ＰＵが実行した命令によるメモリアクセスを優先する。
のようにＤＭＡＣ９０７がエバチップ９０１に内蔵され
ている場合、ＤＭＡ転送が行われた通信データを完全に
トレースすることが難しいことである。その理由は、Ｄ
ＭＡ転送がＣＰＵの命令実行によるメモリアクセスと独
立して行われる事にある。近年のマイクロコンピュータ
は性能向上の為、ＣＰＵが命令により外部のメモリをア
クセスしている最中にＤＭＡＣが内蔵Ｉ／Ｏと内蔵ＲＡ
Ｍ間でデータ転送をする事ができる。このように２つの
アクセスが同時に発生した場合には、ＩＥはプログラム
デバックをする事を目的に使われるため、トレースはＣ
ＰＵが実行した命令によるメモリアクセスを優先する。
【００２０】本発明は、上述した諸問題を解消するため
になされたものであり、その目的は、ユーザのプログラ
ムを停止させずに、且つユーザ用のＤＭＡコントローラ
を使用せずにユーザ領域のメモリの参照や変更ができる
と共に、ＤＭＡコントローラの機能変更があった場合で
あってもエバチップを開発することなく、ユーザにソフ
トウェア及びハードウェアの開発環境を迅速に提供でき
るインサーキットエミュレータを提供することにある。
になされたものであり、その目的は、ユーザのプログラ
ムを停止させずに、且つユーザ用のＤＭＡコントローラ
を使用せずにユーザ領域のメモリの参照や変更ができる
と共に、ＤＭＡコントローラの機能変更があった場合で
あってもエバチップを開発することなく、ユーザにソフ
トウェア及びハードウェアの開発環境を迅速に提供でき
るインサーキットエミュレータを提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るインサーキットエミュレータは、マイ
クロコンピュータをエミュレートするＣＰＵを含むエバ
チップと周辺Ｉ／Ｏをエミュレートする周辺チップとか
ら成り、前記エバチップと前記周辺チップとの間はダイ
レクトメモリアクセス（ＤＭＡ）によるデータ転送を行
うインサーキットエミュレータであって、前記周辺チッ
プは、ダイレクトメモリアクセスを制御するためのＤＭ
Ａコントローラを搭載している。
に、本発明に係るインサーキットエミュレータは、マイ
クロコンピュータをエミュレートするＣＰＵを含むエバ
チップと周辺Ｉ／Ｏをエミュレートする周辺チップとか
ら成り、前記エバチップと前記周辺チップとの間はダイ
レクトメモリアクセス（ＤＭＡ）によるデータ転送を行
うインサーキットエミュレータであって、前記周辺チッ
プは、ダイレクトメモリアクセスを制御するためのＤＭ
Ａコントローラを搭載している。
【００２２】このインサーキットエミュレータによれ
ば、ＤＭＡコントローラが専用ＤＭＡコントローラとし
て周辺チップに含まれているので、ＤＭＡコントローラ
の作り直しが簡単にできる。その結果、ＤＭＡコントロ
ーラがエバチップに含まれることに起因する従来の第１
及び第２の問題点は解消される。
ば、ＤＭＡコントローラが専用ＤＭＡコントローラとし
て周辺チップに含まれているので、ＤＭＡコントローラ
の作り直しが簡単にできる。その結果、ＤＭＡコントロ
ーラがエバチップに含まれることに起因する従来の第１
及び第２の問題点は解消される。
【００２３】このインサーキットエミュレータにおい
て、前記エバチップは、前記ＣＰＵ及び前記ＤＭＡコン
トローラが使用するバスの競合を調停するバス調停回路
を搭載するように構成できる。この場合、前記ＤＭＡに
よるデータ転送において送受されるアドレス及びデータ
は、前記エバチップが周辺チップにアクセスする際に使
用するアドレス／データバスを介して前記ＤＭＡコント
ローラと前記エバチップに引き渡されるように構成でき
る。
て、前記エバチップは、前記ＣＰＵ及び前記ＤＭＡコン
トローラが使用するバスの競合を調停するバス調停回路
を搭載するように構成できる。この場合、前記ＤＭＡに
よるデータ転送において送受されるアドレス及びデータ
は、前記エバチップが周辺チップにアクセスする際に使
用するアドレス／データバスを介して前記ＤＭＡコント
ローラと前記エバチップに引き渡されるように構成でき
る。
【００２４】また、本発明に係るインサーキットエミュ
レータにおいては、前記エバチップは、ＤＭＡによるデ
ータ転送を実行するために必要なデータを記憶するテー
ブルを備え、前記周辺チップに搭載された前記ＤＭＡコ
ントローラは、前記ＤＭＡによるデータ転送を実行する
ために必要なデータと同じデータを記憶するレジスタを
備え、前記ＤＭＡによるデータ転送時は、前記エバチッ
プは前記テーブルの内容に従って動作し、前記ＤＭＡコ
ントローラは、前記レジスタの内容に従って動作するよ
うに構成できる。この構成によれば、ＤＭＡによるデー
タ転送の手順が簡単になる。
レータにおいては、前記エバチップは、ＤＭＡによるデ
ータ転送を実行するために必要なデータを記憶するテー
ブルを備え、前記周辺チップに搭載された前記ＤＭＡコ
ントローラは、前記ＤＭＡによるデータ転送を実行する
ために必要なデータと同じデータを記憶するレジスタを
備え、前記ＤＭＡによるデータ転送時は、前記エバチッ
プは前記テーブルの内容に従って動作し、前記ＤＭＡコ
ントローラは、前記レジスタの内容に従って動作するよ
うに構成できる。この構成によれば、ＤＭＡによるデー
タ転送の手順が簡単になる。
【００２５】この場合、前記テーブルは、ＤＭＡによる
データ転送を実行するために必要なデータを複数チャン
ネル分記憶し、前記レジスタは、ＤＭＡによるデータ転
送を実行するために必要なデータを複数チャンネル分記
憶し、前記ＤＭＡコントローラは、前記ＤＭＡによるデ
ータ転送の開始に先だって、当該ＤＭＡコントローラが
使用するチャンネルを表すチャンネル番号を前記エバチ
ップに送り、前記エバチップは、前記ＤＭＡコントロー
ラから受け取ったチャンネル番号に対応する、ＤＭＡに
よるデータ転送を実行するために必要なデータに従って
ＤＭＡによるデータ転送を実行するように構成できる。
データ転送を実行するために必要なデータを複数チャン
ネル分記憶し、前記レジスタは、ＤＭＡによるデータ転
送を実行するために必要なデータを複数チャンネル分記
憶し、前記ＤＭＡコントローラは、前記ＤＭＡによるデ
ータ転送の開始に先だって、当該ＤＭＡコントローラが
使用するチャンネルを表すチャンネル番号を前記エバチ
ップに送り、前記エバチップは、前記ＤＭＡコントロー
ラから受け取ったチャンネル番号に対応する、ＤＭＡに
よるデータ転送を実行するために必要なデータに従って
ＤＭＡによるデータ転送を実行するように構成できる。
【００２６】更に、本発明に係るインサーキットエミュ
レータは、前記エバチップと前記周辺チップとの間のＤ
ＭＡによるデータ転送において送受されるアドレス及び
データの取り込みタイミングを変更するウエイト制御手
段、を更に備えて構成できる。この構成によれば、技術
の進展に伴い、エミュレートの対象となる実チップの動
作周波数が高くなっても、セットアップタイムとホール
ドタイムを確保することができるのでデータ転送時のア
ドレスやデータを相手のチップに確実に渡すことが可能
になる。
レータは、前記エバチップと前記周辺チップとの間のＤ
ＭＡによるデータ転送において送受されるアドレス及び
データの取り込みタイミングを変更するウエイト制御手
段、を更に備えて構成できる。この構成によれば、技術
の進展に伴い、エミュレートの対象となる実チップの動
作周波数が高くなっても、セットアップタイムとホール
ドタイムを確保することができるのでデータ転送時のア
ドレスやデータを相手のチップに確実に渡すことが可能
になる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら詳細に説明する。
面を参照しながら詳細に説明する。
【００２８】（実施の形態１）図１は、本発明の実施の
形態１に係るインサーキットエミュレータの構成を示す
ブロック図である。このインサーキットエミュレータ
は、エバチップ１０１及び周辺チップ１０９、並びに、
これらを接続する周辺アクセス用バス１１８及びＤＭＡ
制御信号バス１１９から構成されている。
形態１に係るインサーキットエミュレータの構成を示す
ブロック図である。このインサーキットエミュレータ
は、エバチップ１０１及び周辺チップ１０９、並びに、
これらを接続する周辺アクセス用バス１１８及びＤＭＡ
制御信号バス１１９から構成されている。
【００２９】先ず、エバチップ１０１を構成する要素に
ついて説明する。このエバチップ１０１は、エミュレー
ション用マイクロプロセッサである。このエバチップ１
０１は、ＣＰＵ１０２、エバインタフェース（ＥＶＩ
Ｆ）１０３、ＤＭＡトランスファ（ＤＭＡＴ）１０４、
メモリコントローラ（ＭＥＭＣ）１０５、内蔵ＲＡＭ
（ＩＲＡＭ）１０６、ＲＡＭインタフェース（ＲＡＭＩ
Ｆ）１０７及びエバコンバータ（ＥＶＣＶ）１０８から
構成されている。
ついて説明する。このエバチップ１０１は、エミュレー
ション用マイクロプロセッサである。このエバチップ１
０１は、ＣＰＵ１０２、エバインタフェース（ＥＶＩ
Ｆ）１０３、ＤＭＡトランスファ（ＤＭＡＴ）１０４、
メモリコントローラ（ＭＥＭＣ）１０５、内蔵ＲＡＭ
（ＩＲＡＭ）１０６、ＲＡＭインタフェース（ＲＡＭＩ
Ｆ）１０７及びエバコンバータ（ＥＶＣＶ）１０８から
構成されている。
【００３０】ＣＰＵ１０２は、エミュレーションを実行
するプロセッサである。エバインタフェース１０３は、
ＣＰＵ１０２から周辺Ｉ／Ｏ１１７にアクセスする際の
バスとＤＭＡが使用する際のバスとを切替えるために使
用される。ＤＭＡトランスファ１０４は、ＣＰＵ１０２
や図示しないバスインタフェースユニットとの間のバス
の競合を調停するバス調停回路である。
するプロセッサである。エバインタフェース１０３は、
ＣＰＵ１０２から周辺Ｉ／Ｏ１１７にアクセスする際の
バスとＤＭＡが使用する際のバスとを切替えるために使
用される。ＤＭＡトランスファ１０４は、ＣＰＵ１０２
や図示しないバスインタフェースユニットとの間のバス
の競合を調停するバス調停回路である。
【００３１】メモリコントローラ１０５は、エバチップ
１０１の外部に接続されるメモリや周辺Ｉ／Ｏにアクセ
スするための制御を行なう。内蔵ＲＡＭ１０６は、エバ
チップ１０１に内蔵されるＲＡＭである。
１０１の外部に接続されるメモリや周辺Ｉ／Ｏにアクセ
スするための制御を行なう。内蔵ＲＡＭ１０６は、エバ
チップ１０１に内蔵されるＲＡＭである。
【００３２】ＲＡＭインタフェース１０７は、内蔵ＲＡ
Ｍ１０６に対するデータの書き込み及び読み出しを制御
する。このＲＡＭインタフェース１０７は、ＣＰＵ１０
２が内蔵ＲＡＭ１０６にアクセスする時とＤＭＡが内蔵
ＲＡＭ１０６にアクセスする時とで、アドレス／データ
バスを切替える。エバコンバータ１０８は、エバチップ
１０１と周辺チップ１０９の制御を行う。
Ｍ１０６に対するデータの書き込み及び読み出しを制御
する。このＲＡＭインタフェース１０７は、ＣＰＵ１０
２が内蔵ＲＡＭ１０６にアクセスする時とＤＭＡが内蔵
ＲＡＭ１０６にアクセスする時とで、アドレス／データ
バスを切替える。エバコンバータ１０８は、エバチップ
１０１と周辺チップ１０９の制御を行う。
【００３３】次に、周辺チップ１０９を構成する要素に
ついて説明する。この周辺チップ１０９は、ユーザーが
実際の装置に実装する実チップであるが、エミュレーシ
ョンが行われる時はエバチップ１０１に対する周辺チッ
プとして動作する。
ついて説明する。この周辺チップ１０９は、ユーザーが
実際の装置に実装する実チップであるが、エミュレーシ
ョンが行われる時はエバチップ１０１に対する周辺チッ
プとして動作する。
【００３４】この周辺チップ１０９は、ＣＰＵ１１０、
ＲＡＭインタフェース（ＲＡＭＩＦ）１１１、内蔵ＲＡ
Ｍ（ＩＲＡＭ）１１２、ＤＭＡコントローラ（ＤＭＡ
Ｃ）１１３、メモリコントローラ（ＭＥＭＣ）１１４、
ＤＭＡトランスファ（ＤＭＡＴ）１１５、ＤＭＡインタ
フェース（ＤＭＡＩＦ）１１６及び周辺Ｉ／Ｏ１１７を
含んでいる。周辺Ｉ／Ｏ１１７は、シリアルＩ／Ｏ、タ
イマー等から構成される。
ＲＡＭインタフェース（ＲＡＭＩＦ）１１１、内蔵ＲＡ
Ｍ（ＩＲＡＭ）１１２、ＤＭＡコントローラ（ＤＭＡ
Ｃ）１１３、メモリコントローラ（ＭＥＭＣ）１１４、
ＤＭＡトランスファ（ＤＭＡＴ）１１５、ＤＭＡインタ
フェース（ＤＭＡＩＦ）１１６及び周辺Ｉ／Ｏ１１７を
含んでいる。周辺Ｉ／Ｏ１１７は、シリアルＩ／Ｏ、タ
イマー等から構成される。
【００３５】ＣＰＵ１１０は、実チップのプロセッサで
あり、周辺チップ１０９がエバチップ１０１に対する周
辺チップとして使用される時は動作しない。ＲＡＭイン
タフェース１１１は、実チップの内蔵ＲＡＭ１１２のイ
ンタフェースであり、この周辺チップ１０９がエバチッ
プ１０１に対する周辺チップとして使用される時は動作
しない。
あり、周辺チップ１０９がエバチップ１０１に対する周
辺チップとして使用される時は動作しない。ＲＡＭイン
タフェース１１１は、実チップの内蔵ＲＡＭ１１２のイ
ンタフェースであり、この周辺チップ１０９がエバチッ
プ１０１に対する周辺チップとして使用される時は動作
しない。
【００３６】内蔵ＲＡＭ１１２は、実チップの内蔵ＲＡ
Ｍであり、周辺チップ１０９がエバチップ１０１に対す
る周辺チップとして使用される時は動作しない。ＤＭＡ
コントローラ１１３は、ＤＭＡを制御するために使用さ
れる。メモリコントローラ１１４は、実チップのメモリ
コントローラであり、この周辺チップ１０９が、エバチ
ップ１０１に対する周辺チップとして使用される時は動
作しない。
Ｍであり、周辺チップ１０９がエバチップ１０１に対す
る周辺チップとして使用される時は動作しない。ＤＭＡ
コントローラ１１３は、ＤＭＡを制御するために使用さ
れる。メモリコントローラ１１４は、実チップのメモリ
コントローラであり、この周辺チップ１０９が、エバチ
ップ１０１に対する周辺チップとして使用される時は動
作しない。
【００３７】ＤＭＡトランスファ１１５は、実チップの
ＤＭＡトランスファブロックであり、この周辺チップ１
０９が、エバチップ１０１に対する周辺チップとして使
う時は動作しない。ＤＭＡインタフェース１１６は、エ
バチップ１０１が周辺Ｉ／Ｏにアクセスする時とＤＭＡ
を使用する時のバスを切替えるために使用される。
ＤＭＡトランスファブロックであり、この周辺チップ１
０９が、エバチップ１０１に対する周辺チップとして使
う時は動作しない。ＤＭＡインタフェース１１６は、エ
バチップ１０１が周辺Ｉ／Ｏにアクセスする時とＤＭＡ
を使用する時のバスを切替えるために使用される。
【００３８】上記エバチップ１０１と周辺チップ１０９
とを接続する周辺アクセス用バス１１８は、アドレス／
データ用バスのＥＡＤ１５−０信号、アドレスストロー
ブ信号ＥＡＳＴＢ及びデータストローブ信号ＥＤＳＴＢ
から構成されている。
とを接続する周辺アクセス用バス１１８は、アドレス／
データ用バスのＥＡＤ１５−０信号、アドレスストロー
ブ信号ＥＡＳＴＢ及びデータストローブ信号ＥＤＳＴＢ
から構成されている。
【００３９】また、エバチップ１０１と周辺チップ１０
９とを接続するＤＭＡ制御信号バス１１９は、ＤＭＡ要
求信号ＤＭＡＲＱ、ＤＭＡ許可信号ＤＭＡＡＫ、ＤＭＡ
での転送バイト数を示す信号ＤＭＡＳＬ１−０とＤＭＡ
のアクセス方向を示す信号ＤＭＡＲＷＢから構成されて
いる。
９とを接続するＤＭＡ制御信号バス１１９は、ＤＭＡ要
求信号ＤＭＡＲＱ、ＤＭＡ許可信号ＤＭＡＡＫ、ＤＭＡ
での転送バイト数を示す信号ＤＭＡＳＬ１−０とＤＭＡ
のアクセス方向を示す信号ＤＭＡＲＷＢから構成されて
いる。
【００４０】次に、エバチップ１０１を構成する各要素
間を接続する信号を、図２のブロック図を参照しながら
説明する。
間を接続する信号を、図２のブロック図を参照しながら
説明する。
【００４１】ＤＭＡトランスファ１０４とメモリコント
ローラ１０５との間は、ＶＡＲＥＱＭ信号及びＶＡＡＣ
ＫＭ信号で接続されている。ＶＡＲＥＱＭ信号は、メモ
リコントローラ１０５がＤＭＡトランスファ１０４にア
クセスする際のメモリコントローラアクセス要求信号で
ある。ＶＡＡＣＫＭ信号は、上記ＶＡＲＥＱＭ信号に応
答して、ＤＭＡトランスファ１０４がメモリコントロー
ラ１０５にアクセス許可を与える際に出力するメモリコ
ントローラアクセス許可信号である。
ローラ１０５との間は、ＶＡＲＥＱＭ信号及びＶＡＡＣ
ＫＭ信号で接続されている。ＶＡＲＥＱＭ信号は、メモ
リコントローラ１０５がＤＭＡトランスファ１０４にア
クセスする際のメモリコントローラアクセス要求信号で
ある。ＶＡＡＣＫＭ信号は、上記ＶＡＲＥＱＭ信号に応
答して、ＤＭＡトランスファ１０４がメモリコントロー
ラ１０５にアクセス許可を与える際に出力するメモリコ
ントローラアクセス許可信号である。
【００４２】ＤＭＡトランスファ１０４とＲＡＭインタ
フェース１０７との間は、ＩＲＡＭＺ３１−０バス、Ｄ
ＩＲＡＭＡ１５−０バス、ＤＩＲＡＭＥＮ信号、ＤＩＲ
ＡＭＲＷＢ信号及びＤＩＲＡＭＷＲ３−０信号で接続さ
れている。これらの各信号は、ＤＭＡによって内蔵ＲＡ
Ｍ１０６にアクセスする際に使用される。
フェース１０７との間は、ＩＲＡＭＺ３１−０バス、Ｄ
ＩＲＡＭＡ１５−０バス、ＤＩＲＡＭＥＮ信号、ＤＩＲ
ＡＭＲＷＢ信号及びＤＩＲＡＭＷＲ３−０信号で接続さ
れている。これらの各信号は、ＤＭＡによって内蔵ＲＡ
Ｍ１０６にアクセスする際に使用される。
【００４３】ＩＲＡＭＺ３１−０バスは、ＤＭＡにより
内蔵ＲＡＭ１０６がアクセスされる際に、ＤＭＡトラン
スファ１０４とＲＡＭインタフェース１０７との間のデ
ータを送受するデータバスである。ＤＩＲＡＭＡ１５−
０バスは、ＤＭＡにより内蔵ＲＡＭ１０６がアクセスさ
れる際に、ＤＭＡトランスファ１０４からＲＡＭインタ
フェース１０７にアドレスを送るためのアドレスバスで
ある。
内蔵ＲＡＭ１０６がアクセスされる際に、ＤＭＡトラン
スファ１０４とＲＡＭインタフェース１０７との間のデ
ータを送受するデータバスである。ＤＩＲＡＭＡ１５−
０バスは、ＤＭＡにより内蔵ＲＡＭ１０６がアクセスさ
れる際に、ＤＭＡトランスファ１０４からＲＡＭインタ
フェース１０７にアドレスを送るためのアドレスバスで
ある。
【００４４】ＤＩＲＡＭＥＮ信号は、ＤＭＡにより内蔵
ＲＡＭ１０６がアクセスされる際に、ＤＭＡトランスフ
ァ１０４からＲＡＭインタフェース１０７に送られる、
アクセスを可能にするためのアクセスイネーブル信号で
ある。ＤＩＲＡＭＲＷＢ信号は、同様に、アクセスがリ
ードであるかライトであるかを指示するリード／ライト
判別信号である。ＤＩＲＡＭＷＲ３−０信号は、同様
に、アクセスがライトである時のバイト位置を指定する
バイト位置信号である。
ＲＡＭ１０６がアクセスされる際に、ＤＭＡトランスフ
ァ１０４からＲＡＭインタフェース１０７に送られる、
アクセスを可能にするためのアクセスイネーブル信号で
ある。ＤＩＲＡＭＲＷＢ信号は、同様に、アクセスがリ
ードであるかライトであるかを指示するリード／ライト
判別信号である。ＤＩＲＡＭＷＲ３−０信号は、同様
に、アクセスがライトである時のバイト位置を指定する
バイト位置信号である。
【００４５】ＤＭＡトランスファ１０４とＣＰＵ１０２
との間は、ＩＲＡＭＲＱ信号及びＩＲＡＭＡＫ信号で接
続されている。ＩＲＡＭＲＱ信号は、ＤＭＡが内蔵ＲＡ
Ｍ１０６にアクセスする際に、ＤＭＡトランスファ１０
４がＣＰＵ１０２に送るＩＲＡＭアクセス要求信号であ
る。ＩＲＡＭＡＫ信号は、ＤＭＡが内蔵ＲＡＭ１０６に
アクセスする際に、上記ＩＲＡＭＲＱ信号に応答して、
ＣＰＵ１０２がＤＭＡトランスファ１０４にアクセスを
許可する旨を返送するＩＲＡＭアクセス許可信号であ
る。
との間は、ＩＲＡＭＲＱ信号及びＩＲＡＭＡＫ信号で接
続されている。ＩＲＡＭＲＱ信号は、ＤＭＡが内蔵ＲＡ
Ｍ１０６にアクセスする際に、ＤＭＡトランスファ１０
４がＣＰＵ１０２に送るＩＲＡＭアクセス要求信号であ
る。ＩＲＡＭＡＫ信号は、ＤＭＡが内蔵ＲＡＭ１０６に
アクセスする際に、上記ＩＲＡＭＲＱ信号に応答して、
ＣＰＵ１０２がＤＭＡトランスファ１０４にアクセスを
許可する旨を返送するＩＲＡＭアクセス許可信号であ
る。
【００４６】ＤＭＡトランスファ１０４とエバインタフ
ェース１０３との間は、ＤＥＶＡＤ１５−０信号、ＤＥ
ＶＡＳＴＢ信号、ＤＥＶＤＳＴＢ信号及びＳＥＬＤＭＡ
信号で接続されている。ＤＥＶＡＤ１５−０信号は、Ｄ
ＭＡ用のアドレス／データバスの信号である。ＤＥＶＡ
ＳＴＢ信号は、ＤＭＡアクセス時のアドレスストローブ
信号である。ＤＥＶＤＳＴＢ信号は、ＤＭＡアクセス時
のデータストローブ信号である。ＳＥＬＤＭＡ信号は、
ＤＭＡアクセスであるかどうかを示す信号である。
ェース１０３との間は、ＤＥＶＡＤ１５−０信号、ＤＥ
ＶＡＳＴＢ信号、ＤＥＶＤＳＴＢ信号及びＳＥＬＤＭＡ
信号で接続されている。ＤＥＶＡＤ１５−０信号は、Ｄ
ＭＡ用のアドレス／データバスの信号である。ＤＥＶＡ
ＳＴＢ信号は、ＤＭＡアクセス時のアドレスストローブ
信号である。ＤＥＶＤＳＴＢ信号は、ＤＭＡアクセス時
のデータストローブ信号である。ＳＥＬＤＭＡ信号は、
ＤＭＡアクセスであるかどうかを示す信号である。
【００４７】エバインタフェース１０３と周辺チップ１
０９（図１参照）との間は、上述したように、アドレス
／データ用バスのＥＡＤ１５−０信号、アドレスストロ
ーブ信号ＥＡＳＴＢ及びデータストローブ信号ＥＤＳＴ
Ｂから構成された周辺アクセス用バス１１８により接続
されている。
０９（図１参照）との間は、上述したように、アドレス
／データ用バスのＥＡＤ１５−０信号、アドレスストロ
ーブ信号ＥＡＳＴＢ及びデータストローブ信号ＥＤＳＴ
Ｂから構成された周辺アクセス用バス１１８により接続
されている。
【００４８】アドレス／データ用バスのＥＡＤ１５−０
信号は、エバチップ１０１と周辺チップ１０９との間
で、アドレス及びデータを送受するために使用される。
ＥＡＳＴＢ信号は、エバチップ１０１と周辺チップ１０
９との間のインタフェース信号であって、アドレス取込
タイミングを決定するアドレスストローブ信号である。
ＥＤＳＴＢ信号は、エバチップ１０１と周辺チップ１０
９間のインタフェース信号であって、データ取込タイミ
ングを決定するデータストローブ信号である。
信号は、エバチップ１０１と周辺チップ１０９との間
で、アドレス及びデータを送受するために使用される。
ＥＡＳＴＢ信号は、エバチップ１０１と周辺チップ１０
９との間のインタフェース信号であって、アドレス取込
タイミングを決定するアドレスストローブ信号である。
ＥＤＳＴＢ信号は、エバチップ１０１と周辺チップ１０
９間のインタフェース信号であって、データ取込タイミ
ングを決定するデータストローブ信号である。
【００４９】ＤＭＡトランスファ１０４と周辺チップ１
０９（図１参照）との間は、上述したように、ＤＭＡＲ
Ｑ信号、ＤＭＡＡＫ信号、ＤＭＡＳＬ１−０信号及びＤ
ＭＡＲＷＢ信号から構成されたＤＭＡ制御信号バス１１
９により接続されている。
０９（図１参照）との間は、上述したように、ＤＭＡＲ
Ｑ信号、ＤＭＡＡＫ信号、ＤＭＡＳＬ１−０信号及びＤ
ＭＡＲＷＢ信号から構成されたＤＭＡ制御信号バス１１
９により接続されている。
【００５０】ＤＭＡＡＫ信号は、エバチップ１０１から
周辺チップ１０９に送られるＤＭＡアクセス許可信号で
ある。ＤＭＡＲＱ信号は、周辺チップ１０９からエバチ
ップ１０１に送られるＤＭＡ要求信号である。ＤＭＡＳ
Ｌ１−０信号は、周辺チップ１０９からエバチップ１０
１に送られるＤＭＡ転送バイト数を指示する信号であ
る。ＤＭＡＲＷＢ信号は、周辺チップ１０９からエバチ
ップ１０１に送られるＤＭＡアクセス方向を指示する信
号である。
周辺チップ１０９に送られるＤＭＡアクセス許可信号で
ある。ＤＭＡＲＱ信号は、周辺チップ１０９からエバチ
ップ１０１に送られるＤＭＡ要求信号である。ＤＭＡＳ
Ｌ１−０信号は、周辺チップ１０９からエバチップ１０
１に送られるＤＭＡ転送バイト数を指示する信号であ
る。ＤＭＡＲＷＢ信号は、周辺チップ１０９からエバチ
ップ１０１に送られるＤＭＡアクセス方向を指示する信
号である。
【００５１】次に、周辺チップ１０９を構成する各要素
間を接続する信号を、図３のブロック図を参照しながら
説明する。
間を接続する信号を、図３のブロック図を参照しながら
説明する。
【００５２】ＤＭＡトランスファ１１５とメモリコント
ローラ１１４との間は、ＶＡＲＥＱＭ信号及びＶＡＡＣ
ＫＭ信号で接続されている。ＶＡＲＥＱＭ信号は、メモ
リコントローラ１１４がＤＭＡトランスファ１１５にア
クセスする際のメモリコントローラアクセス要求信号で
ある。ＶＡＡＣＫＭ信号は、上記ＶＡＲＥＱＭ信号に応
答して、ＤＭＡトランスファ１１５がメモリコントロー
ラ１１４にアクセス許可を与える際に出力するメモリコ
ントローラアクセス許可信号である。
ローラ１１４との間は、ＶＡＲＥＱＭ信号及びＶＡＡＣ
ＫＭ信号で接続されている。ＶＡＲＥＱＭ信号は、メモ
リコントローラ１１４がＤＭＡトランスファ１１５にア
クセスする際のメモリコントローラアクセス要求信号で
ある。ＶＡＡＣＫＭ信号は、上記ＶＡＲＥＱＭ信号に応
答して、ＤＭＡトランスファ１１５がメモリコントロー
ラ１１４にアクセス許可を与える際に出力するメモリコ
ントローラアクセス許可信号である。
【００５３】ＤＭＡトランスファ１１５とＲＡＭインタ
フェース１１１との間は、ＩＲＡＭＺ３１−０バス、Ｄ
ＩＲＡＭＡ１５−０バス、ＤＩＲＡＭＥＮ信号、ＤＩＲ
ＡＭＲＷＢ信号及びＤＩＲＡＭＷＲ３−０信号で接続さ
れている。
フェース１１１との間は、ＩＲＡＭＺ３１−０バス、Ｄ
ＩＲＡＭＡ１５−０バス、ＤＩＲＡＭＥＮ信号、ＤＩＲ
ＡＭＲＷＢ信号及びＤＩＲＡＭＷＲ３−０信号で接続さ
れている。
【００５４】ＩＲＡＭＺ３１−０バスは、ＤＭＡ用ＩＲ
ＡＭデータバス、ＤＩＲＡＭＡ１５−０バスは、ＤＭＡ
用ＩＲＡＭアドレスバス、ＤＩＲＡＭＥＮ信号は、ＤＭ
Ａ用ＩＲＡＭアクセスイネーブル信号、ＤＩＲＡＭＲＷ
Ｂ信号は、ＤＭＡ用ＩＲＡＭリードライト判別信号、Ｄ
ＩＲＡＭＷＲ３−０信号は、ＤＭＡ用ＩＲＡＭライト時
のバイト位置信号である。
ＡＭデータバス、ＤＩＲＡＭＡ１５−０バスは、ＤＭＡ
用ＩＲＡＭアドレスバス、ＤＩＲＡＭＥＮ信号は、ＤＭ
Ａ用ＩＲＡＭアクセスイネーブル信号、ＤＩＲＡＭＲＷ
Ｂ信号は、ＤＭＡ用ＩＲＡＭリードライト判別信号、Ｄ
ＩＲＡＭＷＲ３−０信号は、ＤＭＡ用ＩＲＡＭライト時
のバイト位置信号である。
【００５５】ＤＭＡトランスファ１１５とＣＰＵ１１０
との間は、ＩＲＡＭＲＱ信号及びＩＲＡＭＡＫ信号で接
続されている。ＩＲＡＭＲＱ信号は、ＤＭＡのＩＲＡＭ
アクセス要求信号、ＩＲＡＭＡＫ信号は、ＩＲＡＭアク
セス許可信号である。
との間は、ＩＲＡＭＲＱ信号及びＩＲＡＭＡＫ信号で接
続されている。ＩＲＡＭＲＱ信号は、ＤＭＡのＩＲＡＭ
アクセス要求信号、ＩＲＡＭＡＫ信号は、ＩＲＡＭアク
セス許可信号である。
【００５６】ＤＭＡトランスファ１１５とＤＭＡインタ
フェース１１６との間は、ＳＦＲＡ１３−０バス、ＤＶ
ＰＤＯ１５−０バス、ＤＶＰＳＴＢ信号、ＤＶＰＷＲＩ
ＴＥ信号、ＤＶＰＵＢＥＮＺ信号及びＳＥＬＤＭＡ信号
で接続されている。
フェース１１６との間は、ＳＦＲＡ１３−０バス、ＤＶ
ＰＤＯ１５−０バス、ＤＶＰＳＴＢ信号、ＤＶＰＷＲＩ
ＴＥ信号、ＤＶＰＵＢＥＮＺ信号及びＳＥＬＤＭＡ信号
で接続されている。
【００５７】ＳＦＲＡ１３−０バスは、ＤＭＡの周辺ア
クセス用アドレスバス、ＤＶＰＤＯ１５−０バスは、Ｄ
ＭＡの周辺アクセス用データバス、ＤＶＰＳＴＢ信号
は、ＤＭＡの周辺アクセス用データストローブ信号、Ｄ
ＶＰＷＲＩＴＥ信号は、ＤＭＡの周辺アクセス用リード
ライト方向信号、ＤＶＰＵＢＥＮＺ信号は、ＤＭＡの周
辺アクセス用上位側バイトアクセス信号、ＳＥＬＤＭＡ
信号は、ＤＭＡアクセスであることを示す信号である。
クセス用アドレスバス、ＤＶＰＤＯ１５−０バスは、Ｄ
ＭＡの周辺アクセス用データバス、ＤＶＰＳＴＢ信号
は、ＤＭＡの周辺アクセス用データストローブ信号、Ｄ
ＶＰＷＲＩＴＥ信号は、ＤＭＡの周辺アクセス用リード
ライト方向信号、ＤＶＰＵＢＥＮＺ信号は、ＤＭＡの周
辺アクセス用上位側バイトアクセス信号、ＳＥＬＤＭＡ
信号は、ＤＭＡアクセスであることを示す信号である。
【００５８】ＤＭＡインタフェース１１６と周辺Ｉ／Ｏ
１１７との間は、ＶＰＡ１３−０バス、ＶＰＤＷ１５−
０バス、ＶＰＳＴＢ信号、ＶＰＷＲＩＴＥ信号、及びＶ
ＰＵＢＥＮＺ信号で接続されている。
１１７との間は、ＶＰＡ１３−０バス、ＶＰＤＷ１５−
０バス、ＶＰＳＴＢ信号、ＶＰＷＲＩＴＥ信号、及びＶ
ＰＵＢＥＮＺ信号で接続されている。
【００５９】ＶＰＡ１３−０バスは、周辺Ｉ／Ｏ１１７
へのアドレスバス、ＶＰＤＷ１５−０バスは、周辺Ｉ／
Ｏ１１７へのライトデータバスである。また、ＶＰＳＴ
Ｂ信号は、周辺Ｉ／Ｏ１１７へのリードライトストロー
ブ信号、ＶＰＷＲＩＴＥ信号は、周辺Ｉ／Ｏ１１７への
リードライトステータス信号及びＶＰＵＢＥＮＺ信号
は、周辺Ｉ／Ｏ１１７へのアッパーバイト・イネーブル
信号である。
へのアドレスバス、ＶＰＤＷ１５−０バスは、周辺Ｉ／
Ｏ１１７へのライトデータバスである。また、ＶＰＳＴ
Ｂ信号は、周辺Ｉ／Ｏ１１７へのリードライトストロー
ブ信号、ＶＰＷＲＩＴＥ信号は、周辺Ｉ／Ｏ１１７への
リードライトステータス信号及びＶＰＵＢＥＮＺ信号
は、周辺Ｉ／Ｏ１１７へのアッパーバイト・イネーブル
信号である。
【００６０】また、ＤＭＡトランスファ１１５とＤＭＡ
コントローラ１１３との間は、ＤＭＡＡＫ信号、ＤＭＡ
ＲＱ信号、ＤＭＡＳＬ１−０信号、ＤＭＡＲＷＢ信号及
びＤＭＡＡ１５−０バスで接続されている。
コントローラ１１３との間は、ＤＭＡＡＫ信号、ＤＭＡ
ＲＱ信号、ＤＭＡＳＬ１−０信号、ＤＭＡＲＷＢ信号及
びＤＭＡＡ１５−０バスで接続されている。
【００６１】ＤＭＡＡＫ信号は、ＤＭＡアクセス許可信
号、ＤＭＡＲＱ信号は、ＤＭＡ要求信号、ＤＭＡＳＬ１
−０信号は、ＤＭＡ転送バイト数を指示する信号、ＤＭ
ＡＲＷＢ信号は、ＤＭＡアクセス方向を指示する信号で
ある。また、ＤＭＡＡ１５−０バスは、ＤＭＡ用アドレ
スバスである。
号、ＤＭＡＲＱ信号は、ＤＭＡ要求信号、ＤＭＡＳＬ１
−０信号は、ＤＭＡ転送バイト数を指示する信号、ＤＭ
ＡＲＷＢ信号は、ＤＭＡアクセス方向を指示する信号で
ある。また、ＤＭＡＡ１５−０バスは、ＤＭＡ用アドレ
スバスである。
【００６２】図４は、エバチップ１０１内のエバインタ
フェース１０３の構成を示す回路図である。このエバイ
ンタフェース１０３は、セレクタ４０１、４０２及び４
０３から構成されている。
フェース１０３の構成を示す回路図である。このエバイ
ンタフェース１０３は、セレクタ４０１、４０２及び４
０３から構成されている。
【００６３】セレクタ４０１は、ＣＰＵ１０２からのＥ
ＶＡＤ１５−０信号（図示省略）及びＤＭＡトランスフ
ァ１０４からのＤＥＶＡＤ１５−０信号の何れかをＳＥ
ＬＤＭＡ信号に応じて選択し、アドレス／データ用バス
のＥＡＤ１５−０信号として出力する。ＳＥＬＤＭＡ信
号がＬレベルのときはＣＰＵ１０２からのＥＶＡＤ１５
−０信号が選択され、ＳＥＬＤＭＡ信号がＨレベルのと
きはＤＭＡトランスファ１０４からのＤＥＶＡＤ１５−
０信号が選択される。
ＶＡＤ１５−０信号（図示省略）及びＤＭＡトランスフ
ァ１０４からのＤＥＶＡＤ１５−０信号の何れかをＳＥ
ＬＤＭＡ信号に応じて選択し、アドレス／データ用バス
のＥＡＤ１５−０信号として出力する。ＳＥＬＤＭＡ信
号がＬレベルのときはＣＰＵ１０２からのＥＶＡＤ１５
−０信号が選択され、ＳＥＬＤＭＡ信号がＨレベルのと
きはＤＭＡトランスファ１０４からのＤＥＶＡＤ１５−
０信号が選択される。
【００６４】セレクタ４０２は、ＣＰＵ１０２からのＥ
ＶＡＳＴＢ信号（図示省略）及びＤＭＡトランスファ１
０４からのＤＥＶＡＳＴＢ信号の何れかをＳＥＬＤＭＡ
信号に応じて選択し、アドレスストローブ信号ＥＡＳＴ
Ｂとして出力する。ＳＥＬＤＭＡ信号がＬレベルのとき
はＣＰＵ１０２からのＥＶＡＳＴＢ信号が選択され、Ｓ
ＥＬＤＭＡ信号がＨレベルのときはＤＭＡトランスファ
１０４からのＤＥＶＡＳＴＢ信号が選択される。
ＶＡＳＴＢ信号（図示省略）及びＤＭＡトランスファ１
０４からのＤＥＶＡＳＴＢ信号の何れかをＳＥＬＤＭＡ
信号に応じて選択し、アドレスストローブ信号ＥＡＳＴ
Ｂとして出力する。ＳＥＬＤＭＡ信号がＬレベルのとき
はＣＰＵ１０２からのＥＶＡＳＴＢ信号が選択され、Ｓ
ＥＬＤＭＡ信号がＨレベルのときはＤＭＡトランスファ
１０４からのＤＥＶＡＳＴＢ信号が選択される。
【００６５】セレクタ４０３は、ＣＰＵ１０２からのＥ
ＶＤＳＴＢ信号（図示省略）及びＤＭＡトランスファ１
０４からのＤＥＶＤＳＴＢ信号の何れかをＳＥＬＤＭＡ
信号に応じて選択し、データストローブ信号ＥＤＳＴＢ
として出力する。ＳＥＬＤＭＡ信号がＬレベルのときは
ＣＰＵ１０２からのＥＶＤＳＴＢ信号が選択され、ＳＥ
ＬＤＭＡ信号がＨレベルのときはＤＭＡトランスファ１
０４からのＤＥＶＤＳＴＢ信号が選択される。
ＶＤＳＴＢ信号（図示省略）及びＤＭＡトランスファ１
０４からのＤＥＶＤＳＴＢ信号の何れかをＳＥＬＤＭＡ
信号に応じて選択し、データストローブ信号ＥＤＳＴＢ
として出力する。ＳＥＬＤＭＡ信号がＬレベルのときは
ＣＰＵ１０２からのＥＶＤＳＴＢ信号が選択され、ＳＥ
ＬＤＭＡ信号がＨレベルのときはＤＭＡトランスファ１
０４からのＤＥＶＤＳＴＢ信号が選択される。
【００６６】図５は、周辺チップ１０９内のＤＭＡイン
タフェース１１６の構成を示す回路図である。このＤＭ
Ａインタフェース１１６は、セレクタ５０１、５０２、
５０３、５０４及び５０５から構成されている。
タフェース１１６の構成を示す回路図である。このＤＭ
Ａインタフェース１１６は、セレクタ５０１、５０２、
５０３、５０４及び５０５から構成されている。
【００６７】セレクタ５０１は、ＣＰＵ１１０からのＣ
ＶＰＡ１３−０（図示省略）及びＤＭＡトランスファ１
１５からのＳＦＲＡ１３−０信号の何れかをＳＥＬＤＭ
Ａ信号に応じて選択し、周辺Ｉ／Ｏ１１７へのアドレス
バスＶＰＡ１３−０信号として出力する。ＳＥＬＤＭＡ
信号がＬレベルのときはＣＰＵ１１０からのＣＶＰＡ１
３−０信号が選択され、ＳＥＬＤＭＡ信号がＨレベルの
ときはＤＭＡトランスファ１１５からのＳＦＲＡ１３−
０信号が選択される。
ＶＰＡ１３−０（図示省略）及びＤＭＡトランスファ１
１５からのＳＦＲＡ１３−０信号の何れかをＳＥＬＤＭ
Ａ信号に応じて選択し、周辺Ｉ／Ｏ１１７へのアドレス
バスＶＰＡ１３−０信号として出力する。ＳＥＬＤＭＡ
信号がＬレベルのときはＣＰＵ１１０からのＣＶＰＡ１
３−０信号が選択され、ＳＥＬＤＭＡ信号がＨレベルの
ときはＤＭＡトランスファ１１５からのＳＦＲＡ１３−
０信号が選択される。
【００６８】セレクタ５０２は、ＣＰＵ１１０からのＶ
ＰＤＯ１５−０（図示省略）及びＤＭＡトランスファ１
１５からのＤＶＰＤＯ１５−０信号の何れかをＳＥＬＤ
ＭＡ信号に応じて選択し、周辺Ｉ／Ｏ１１７へのデータ
バスＶＰＤＷ１５−０信号として出力する。ＳＥＬＤＭ
Ａ信号がＬレベルのときはＣＰＵ１１０からのＶＰＤＯ
１５−０信号が選択され、ＳＥＬＤＭＡ信号がＨレベル
のときはＤＭＡトランスファ１１５からのＤＶＰＤＯ１
５−０信号が選択される。
ＰＤＯ１５−０（図示省略）及びＤＭＡトランスファ１
１５からのＤＶＰＤＯ１５−０信号の何れかをＳＥＬＤ
ＭＡ信号に応じて選択し、周辺Ｉ／Ｏ１１７へのデータ
バスＶＰＤＷ１５−０信号として出力する。ＳＥＬＤＭ
Ａ信号がＬレベルのときはＣＰＵ１１０からのＶＰＤＯ
１５−０信号が選択され、ＳＥＬＤＭＡ信号がＨレベル
のときはＤＭＡトランスファ１１５からのＤＶＰＤＯ１
５−０信号が選択される。
【００６９】セレクタ５０３は、ＣＰＵ１１０からのＣ
ＶＰＳＴＢ（図示省略）及びＤＭＡトランスファ１１５
らのＤＶＰＳＴＢ信号の何れかをＳＥＬＤＭＡ信号に応
じて選択し、周辺Ｉ／Ｏ１１７へのリードライトストロ
ーブを表すＶＰＳＴＢ信号として出力する。ＳＥＬＤＭ
Ａ信号がＬレベルのときはＣＰＵ１１０からのＣＶＰＳ
ＴＢ信号が選択され、ＳＥＬＤＭＡ信号がＨレベルのと
きはＤＭＡトランスファ１１５からのＤＶＰＳＴＢ信号
が選択される。
ＶＰＳＴＢ（図示省略）及びＤＭＡトランスファ１１５
らのＤＶＰＳＴＢ信号の何れかをＳＥＬＤＭＡ信号に応
じて選択し、周辺Ｉ／Ｏ１１７へのリードライトストロ
ーブを表すＶＰＳＴＢ信号として出力する。ＳＥＬＤＭ
Ａ信号がＬレベルのときはＣＰＵ１１０からのＣＶＰＳ
ＴＢ信号が選択され、ＳＥＬＤＭＡ信号がＨレベルのと
きはＤＭＡトランスファ１１５からのＤＶＰＳＴＢ信号
が選択される。
【００７０】セレクタ５０４は、ＣＰＵ１１０からのＣ
ＶＰＷＲＩＴＥ（図示省略）及びＤＭＡトランスファ１
１５からのＤＶＰＷＲＩＴＥ信号の何れかをＳＥＬＤＭ
Ａ信号に応じて選択し、周辺Ｉ／Ｏ１１７へのリードラ
イトステータスを表すＶＰＷＲＩＴＥ信号として出力す
る。ＳＥＬＤＭＡ信号がＬレベルのときはＣＰＵ１１０
からのＣＶＰＷＲＩＴＥ信号が選択され、ＳＥＬＤＭＡ
信号がＨレベルのときはＤＭＡトランスファ１１５から
のＤＶＰＷＲＩＴＥ信号が選択される。
ＶＰＷＲＩＴＥ（図示省略）及びＤＭＡトランスファ１
１５からのＤＶＰＷＲＩＴＥ信号の何れかをＳＥＬＤＭ
Ａ信号に応じて選択し、周辺Ｉ／Ｏ１１７へのリードラ
イトステータスを表すＶＰＷＲＩＴＥ信号として出力す
る。ＳＥＬＤＭＡ信号がＬレベルのときはＣＰＵ１１０
からのＣＶＰＷＲＩＴＥ信号が選択され、ＳＥＬＤＭＡ
信号がＨレベルのときはＤＭＡトランスファ１１５から
のＤＶＰＷＲＩＴＥ信号が選択される。
【００７１】セレクタ５０５は、ＣＰＵ１１０からのＣ
ＶＰＵＢＥＮＺ（図示省略）及びＤＭＡトランスファ１
１５からのＤＶＰＵＢＥＮＺ信号の何れかをＳＥＬＤＭ
Ａ信号に応じて選択し、周辺Ｉ／Ｏ１１７へのアッパー
バイト・イネーブルを指示するＶＰＵＢＥＮＺ信号とし
て出力する。ＳＥＬＤＭＡ信号がＬレベルのときはＣＰ
Ｕ１１０からのＣＶＰＵＢＥＮＺ信号が選択され、ＳＥ
ＬＤＭＡ信号がＨレベルのときはＤＭＡトランスファ１
１５からのＤＶＰＵＢＥＮＺ信号が選択される。
ＶＰＵＢＥＮＺ（図示省略）及びＤＭＡトランスファ１
１５からのＤＶＰＵＢＥＮＺ信号の何れかをＳＥＬＤＭ
Ａ信号に応じて選択し、周辺Ｉ／Ｏ１１７へのアッパー
バイト・イネーブルを指示するＶＰＵＢＥＮＺ信号とし
て出力する。ＳＥＬＤＭＡ信号がＬレベルのときはＣＰ
Ｕ１１０からのＣＶＰＵＢＥＮＺ信号が選択され、ＳＥ
ＬＤＭＡ信号がＨレベルのときはＤＭＡトランスファ１
１５からのＤＶＰＵＢＥＮＺ信号が選択される。
【００７２】次に、上記のように構成される本発明の実
施の形態に係るインサーキットエミュレータの動作を説
明する。以下では、エバチップ１０１側のＤＭＡトラン
スファ１０４がＤＭＡ要求を受けてからＤＭＡ転送を実
行するまでの動作を主体に説明する。
施の形態に係るインサーキットエミュレータの動作を説
明する。以下では、エバチップ１０１側のＤＭＡトラン
スファ１０４がＤＭＡ要求を受けてからＤＭＡ転送を実
行するまでの動作を主体に説明する。
【００７３】先ず、周辺Ｉ／Ｏから内蔵ＲＡＭへのＤＭ
Ａ転送について図７及び図８に示した周辺Ｉ／Ｏ→内蔵
ＲＡＭ転送動作タイミングチャートを参照して説明す
る。このタイミングチャートは、偶数アドレス、バイト
・アクセスの場合を示している。
Ａ転送について図７及び図８に示した周辺Ｉ／Ｏ→内蔵
ＲＡＭ転送動作タイミングチャートを参照して説明す
る。このタイミングチャートは、偶数アドレス、バイト
・アクセスの場合を示している。
【００７４】先ず、周辺チップ１０９内のＤＭＡコント
ローラ１１３がＤＭＡ要求（ＤＭＡＲＱ）を出すと、周
辺チップ１０９とエバチップ１０１のＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡトランスファ１０４
は、このＤＭＡＲＱを受け取る（図７（２）に示すＴｉ
１部分）。エバチップ１０１内のＤＭＡトランスファ１
０４は、これに応答して、ＣＰＵ１０２に対して内蔵Ｒ
ＡＭ１０６へのアクセスバス（以下、「ＶＤＢバス」と
いう）の開放要求（以下、「ＩＲＡＭＲＱ」という）を
送る（図８（１７）に示すＴｉ２部分）。ＣＰＵ１０２
は、ＶＤＢバスの開放要求を受け付けると、アクノリッ
ジ信号（以下、「ＩＲＡＭＡＫ」という）をアクティブ
にする（図８（１８）に示すＴｉ３部分）。
ローラ１１３がＤＭＡ要求（ＤＭＡＲＱ）を出すと、周
辺チップ１０９とエバチップ１０１のＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡトランスファ１０４
は、このＤＭＡＲＱを受け取る（図７（２）に示すＴｉ
１部分）。エバチップ１０１内のＤＭＡトランスファ１
０４は、これに応答して、ＣＰＵ１０２に対して内蔵Ｒ
ＡＭ１０６へのアクセスバス（以下、「ＶＤＢバス」と
いう）の開放要求（以下、「ＩＲＡＭＲＱ」という）を
送る（図８（１７）に示すＴｉ２部分）。ＣＰＵ１０２
は、ＶＤＢバスの開放要求を受け付けると、アクノリッ
ジ信号（以下、「ＩＲＡＭＡＫ」という）をアクティブ
にする（図８（１８）に示すＴｉ３部分）。
【００７５】このＩＲＡＭＡＫがアクティブにされるこ
とにより、ＤＭＡトランスファ１０４は、ＣＰＵ１０２
に対してシステムバス（以下、「ＶＳＢバス」という）
の使用権要求（ＶＡＲＥＱ）を出力する（図８（１９）
に示すＴｉ４部分）。ＣＰＵ１０２は、ＶＳＢバスの使
用権要求を受け付けると、アクノリッジ信号（以下、
「ＶＡＡＣＫ」という）をアクティブにする図８（２
０）に示すＴｉ５部分）。この時点で、チップ内のＶＳ
Ｂバス、ＶＤＢバスと各周辺ユニットをアクセスするた
めの周辺バス（以下、「ＮＰＢバス」という）が開放さ
れ、ＤＭＡトランスファ１０４は前記各バスを使用でき
るようになる。
とにより、ＤＭＡトランスファ１０４は、ＣＰＵ１０２
に対してシステムバス（以下、「ＶＳＢバス」という）
の使用権要求（ＶＡＲＥＱ）を出力する（図８（１９）
に示すＴｉ４部分）。ＣＰＵ１０２は、ＶＳＢバスの使
用権要求を受け付けると、アクノリッジ信号（以下、
「ＶＡＡＣＫ」という）をアクティブにする図８（２
０）に示すＴｉ５部分）。この時点で、チップ内のＶＳ
Ｂバス、ＶＤＢバスと各周辺ユニットをアクセスするた
めの周辺バス（以下、「ＮＰＢバス」という）が開放さ
れ、ＤＭＡトランスファ１０４は前記各バスを使用でき
るようになる。
【００７６】エバチップ１０１内のＤＭＡトランスファ
１０４は、ＣＰＵアクセスかＤＭＡアクセスかを切替え
るエバチップ１０１内のエバインタフェース１０３に対
してＤＭＡアクセスであることを示すＳＥＬＤＭＡ信号
をアクティブにする（図８（２２）に示すＴｉ６部
分）。
１０４は、ＣＰＵアクセスかＤＭＡアクセスかを切替え
るエバチップ１０１内のエバインタフェース１０３に対
してＤＭＡアクセスであることを示すＳＥＬＤＭＡ信号
をアクティブにする（図８（２２）に示すＴｉ６部
分）。
【００７７】ＤＭＡコントローラ１１３は、ＤＭＡイン
タフェース１１６を介し、ＤＭＡＡＫに同期して内蔵Ｒ
ＡＭ１０６のアドレスを出力する。エバチップ１０１内
のＤＭＡトランスファ１０４は、このアドレスを取り込
む（図７（１５）及び図８（２３）に示すＴｉ７部
分）。
タフェース１１６を介し、ＤＭＡＡＫに同期して内蔵Ｒ
ＡＭ１０６のアドレスを出力する。エバチップ１０１内
のＤＭＡトランスファ１０４は、このアドレスを取り込
む（図７（１５）及び図８（２３）に示すＴｉ７部
分）。
【００７８】ＤＭＡトランスファ１０４はＮＰＢバス制
御信号を駆動し、周辺Ｉ／Ｏ１１７へのリード・サイク
ルを起動させる。ＤＭＡコントローラ１１３はＮＰＢバ
スに含まれるアドレスバスに指定のＩ／Ｏのアドレスを
送出する（図７（３）に示すＴｉ８部分）。
御信号を駆動し、周辺Ｉ／Ｏ１１７へのリード・サイク
ルを起動させる。ＤＭＡコントローラ１１３はＮＰＢバ
スに含まれるアドレスバスに指定のＩ／Ｏのアドレスを
送出する（図７（３）に示すＴｉ８部分）。
【００７９】エバチップ１０１内のＤＭＡトランスファ
１０４は、周辺チップ１０９内のＮＰＢバスアクセスに
より指定されたＩ／Ｏのレジスタからリードしたデータ
を取り込む（図７（４）及び図７（１３）に示すＴｉ９
部分）。
１０４は、周辺チップ１０９内のＮＰＢバスアクセスに
より指定されたＩ／Ｏのレジスタからリードしたデータ
を取り込む（図７（４）及び図７（１３）に示すＴｉ９
部分）。
【００８０】ＤＭＡトランスファ１０４は、ＶＤＢバス
を使用して内蔵ＲＡＭ１０６の指定アドレスへ、Ｉ／Ｏ
からリードしたデータをライトする（図７（１５）及び
図８（２５）に示すＴｉ１０部分）。以上により、周辺
Ｉ／Ｏ１１７から内蔵ＲＡＭ１０６へのＤＭＡによるデ
ータ転送が完了する。
を使用して内蔵ＲＡＭ１０６の指定アドレスへ、Ｉ／Ｏ
からリードしたデータをライトする（図７（１５）及び
図８（２５）に示すＴｉ１０部分）。以上により、周辺
Ｉ／Ｏ１１７から内蔵ＲＡＭ１０６へのＤＭＡによるデ
ータ転送が完了する。
【００８１】次に、内蔵ＲＡＭから周辺Ｉ／ＯへのＤＭ
Ａ転送について図９及び図１０に示した内蔵ＲＡＭ→周
辺Ｉ／Ｏ転送動作タイミングチャートを参照して説明す
る。このタイミングチャートは、偶数アドレス、バイト
・アクセスの場合を示している。
Ａ転送について図９及び図１０に示した内蔵ＲＡＭ→周
辺Ｉ／Ｏ転送動作タイミングチャートを参照して説明す
る。このタイミングチャートは、偶数アドレス、バイト
・アクセスの場合を示している。
【００８２】先ず、周辺チップ１０９内のＤＭＡコント
ローラ１１３がＤＭＡＲＱを出すと、周辺チップ１０９
とエバチップ１０１のＤＭＡＲＱ端子を介してエバチッ
プ１０１内のＤＭＡトランスファ１０４は、このＤＭＡ
ＲＱを受け取る（図９（２）に示すＴｒ１部分）。エバ
チップ１０１内のＤＭＡトランスファ１０４は、これに
応答して、ＣＰＵ１０２に対してＶＤＢバスの開放要求
を示すＩＲＡＭＲＱを送る（図１０（１７）に示すＴｒ
２部分）。ＣＰＵ１０２は、ＶＤＢバスの開放要求を受
け付けると、アクノリッジを示すＩＲＡＭＡＫをアクテ
ィブにする（図１０（１８）に示すＴｒ３部分）。
ローラ１１３がＤＭＡＲＱを出すと、周辺チップ１０９
とエバチップ１０１のＤＭＡＲＱ端子を介してエバチッ
プ１０１内のＤＭＡトランスファ１０４は、このＤＭＡ
ＲＱを受け取る（図９（２）に示すＴｒ１部分）。エバ
チップ１０１内のＤＭＡトランスファ１０４は、これに
応答して、ＣＰＵ１０２に対してＶＤＢバスの開放要求
を示すＩＲＡＭＲＱを送る（図１０（１７）に示すＴｒ
２部分）。ＣＰＵ１０２は、ＶＤＢバスの開放要求を受
け付けると、アクノリッジを示すＩＲＡＭＡＫをアクテ
ィブにする（図１０（１８）に示すＴｒ３部分）。
【００８３】このＩＲＡＭＡＫがアクティブにされるこ
とにより、ＤＭＡトランスファ１０４は、ＣＰＵ１０２
に対してＶＳＢバスの使用権要求を示すＶＡＲＥＱを出
力する（図１０（１４）に示すＴｒ４部分）。
とにより、ＤＭＡトランスファ１０４は、ＣＰＵ１０２
に対してＶＳＢバスの使用権要求を示すＶＡＲＥＱを出
力する（図１０（１４）に示すＴｒ４部分）。
【００８４】ＣＰＵ１０２は、ＶＳＢバスの使用権要求
を受け付けると、アクノリッジを示すＶＡＡＣＫをアク
ティブにする（図１０（２０）に示すＴｒ５部分）。こ
の時点で、ＶＤＢバス、ＶＳＢバス、及びＮＰＢバスが
開放され、ＤＭＡトランスファ１０４は上記各バスを使
用できるようになる。
を受け付けると、アクノリッジを示すＶＡＡＣＫをアク
ティブにする（図１０（２０）に示すＴｒ５部分）。こ
の時点で、ＶＤＢバス、ＶＳＢバス、及びＮＰＢバスが
開放され、ＤＭＡトランスファ１０４は上記各バスを使
用できるようになる。
【００８５】エバチップ１０１内のＤＭＡトランスファ
１０４は、ＣＰＵアクセスがＤＭＡアクセスかを切替え
るエバチップ１０１内のエバインタフェース１０３に対
してＤＭＡアクセスであることを示すＳＥＬＤＭＡ信号
をアクティブにする（図１０（２２）に示すＴｒ６部
分）。
１０４は、ＣＰＵアクセスがＤＭＡアクセスかを切替え
るエバチップ１０１内のエバインタフェース１０３に対
してＤＭＡアクセスであることを示すＳＥＬＤＭＡ信号
をアクティブにする（図１０（２２）に示すＴｒ６部
分）。
【００８６】ＤＭＡコントローラ１１３はＤＭＡインタ
フェース１１６を介し、ＤＭＡＡＫに同期して内蔵ＲＡ
Ｍ１０６のアドレスを出力する。エバチップ１０１内の
ＤＭＡトランスファ１０４は、このＩＲＡＭアドレスを
引き取る（図８に示すＴｒ７部分）。
フェース１１６を介し、ＤＭＡＡＫに同期して内蔵ＲＡ
Ｍ１０６のアドレスを出力する。エバチップ１０１内の
ＤＭＡトランスファ１０４は、このＩＲＡＭアドレスを
引き取る（図８に示すＴｒ７部分）。
【００８７】ＤＭＡトランスファ１０４は、ＶＤＢバス
制御信号を駆動し、指定アドレスの内蔵ＲＡＭ１０６へ
のをリード・サイクルを起動させる（図１０（２３）に
示すＴｒ８部分）。
制御信号を駆動し、指定アドレスの内蔵ＲＡＭ１０６へ
のをリード・サイクルを起動させる（図１０（２３）に
示すＴｒ８部分）。
【００８８】次いで、ＤＭＡトランスファ１０４は、Ｎ
ＰＢのバス制御信号を駆動し、ライト・サイクルを起動
させる。ＮＰＢバスに含まれるアドレスバスにはＤＭＡ
コントローラ１１３により指定されたＩ／Ｏアドレスが
送出される。ＮＰＢのデータバスには、上記ＶＤＢによ
るバスアクセスで得られた指定アドレスからリードされ
たデータが送出される（図１０（２４）に示すＴｒ９部
分）。
ＰＢのバス制御信号を駆動し、ライト・サイクルを起動
させる。ＮＰＢバスに含まれるアドレスバスにはＤＭＡ
コントローラ１１３により指定されたＩ／Ｏアドレスが
送出される。ＮＰＢのデータバスには、上記ＶＤＢによ
るバスアクセスで得られた指定アドレスからリードされ
たデータが送出される（図１０（２４）に示すＴｒ９部
分）。
【００８９】ＤＭＡトランスファ１０４が起動したＮＰ
Ｂバスによるバスアクセスにより、指定のＩ／Ｏレジス
タへ、内蔵ＲＡＭ１０６からリードされたデータがライ
トされる（図９（５）に示すＴｒ１０部分）。以上によ
り、内蔵ＲＡＭ１０６から周辺Ｉ／Ｏ１１７へのＤＭＡ
によるデータ転送が完了する。
Ｂバスによるバスアクセスにより、指定のＩ／Ｏレジス
タへ、内蔵ＲＡＭ１０６からリードされたデータがライ
トされる（図９（５）に示すＴｒ１０部分）。以上によ
り、内蔵ＲＡＭ１０６から周辺Ｉ／Ｏ１１７へのＤＭＡ
によるデータ転送が完了する。
【００９０】次に、本発明の実施の形態１に係るインサ
ーキットエミュレータのウエイト制御について図６に示
したウエイト制御タイミングチャートを参照しながら説
明する。
ーキットエミュレータのウエイト制御について図６に示
したウエイト制御タイミングチャートを参照しながら説
明する。
【００９１】エバチップ１０１と周辺チップ１０９との
２チップに分かれた構成のインサーキットエミュレータ
において、動作周波数が高くなっても、ＤＭＡトランス
ファ１０４によるデータ転送を正常に実行できるよう
に、周辺チップ１０９のＤＭＡコントローラ１１３が出
力するＩＲＡＭアドレスを待たせるためのウエイト（以
下、「ＤＭＡＡＫウエイト」という）、周辺チップ１０
９のＤＭＡコントローラ１１３が読み出したデータを待
たせるためのウエイト（以下、「ＶＳＴＢウエイト」と
いう）が用意されている。
２チップに分かれた構成のインサーキットエミュレータ
において、動作周波数が高くなっても、ＤＭＡトランス
ファ１０４によるデータ転送を正常に実行できるよう
に、周辺チップ１０９のＤＭＡコントローラ１１３が出
力するＩＲＡＭアドレスを待たせるためのウエイト（以
下、「ＤＭＡＡＫウエイト」という）、周辺チップ１０
９のＤＭＡコントローラ１１３が読み出したデータを待
たせるためのウエイト（以下、「ＶＳＴＢウエイト」と
いう）が用意されている。
【００９２】先ず、ＤＭＡＡＫウエイトについて説明す
る。周辺チップ１０９は、図６（３）に示すように、内
蔵ＲＡＭ１０６のＩ／ＯアドレスＶＡＰ１３−０をＥＡ
ＳＴＢの立ち下がりの次クロックの立上がりタイミング
で出力する。このＩ／ＯアドレスＶＡＰ１３−０を確実
に受け渡しするためウエイトが挿入される。十分なセッ
トアップタイムを確保した上でエバチップ１０１のＤＭ
Ａトランスファ１０４は、図６（４）に示すように、こ
のＩ／ＯアドレスＶＡＰ１３−０をＤＭＡＡＫの立ち下
がりで取り込む。
る。周辺チップ１０９は、図６（３）に示すように、内
蔵ＲＡＭ１０６のＩ／ＯアドレスＶＡＰ１３−０をＥＡ
ＳＴＢの立ち下がりの次クロックの立上がりタイミング
で出力する。このＩ／ＯアドレスＶＡＰ１３−０を確実
に受け渡しするためウエイトが挿入される。十分なセッ
トアップタイムを確保した上でエバチップ１０１のＤＭ
Ａトランスファ１０４は、図６（４）に示すように、こ
のＩ／ＯアドレスＶＡＰ１３−０をＤＭＡＡＫの立ち下
がりで取り込む。
【００９３】次に、ＶＳＴＢウエイトについて説明す
る。周辺Ｉ／Ｏ１１７から内蔵ＲＡＭ１０６へのデータ
転送では、周辺チップ１０９は、周辺Ｉ／Ｏ１１７から
リードしたデータをＥＤＳＴＢの立上がりの半クロック
前のタイミングで出力する。このデータを確実に受け渡
しするためウエイトが挿入される。十分なセットアップ
タイムを確保した上でエバチップ１０１のＤＭＡトラン
スファ１０４は、このデータをＥＤＳＴＢの立ち下がり
で取り込む。内蔵ＲＡＭ１０６から周辺Ｉ／Ｏ１１７へ
のデータ転送では、周辺チップ１０９はエバチップ１０
１の内蔵ＲＡＭ１０６からリードしたデータを確実に受
け渡しするためウエイトを挿入する。十分なセットアッ
プタイムを確保した上で周辺チップ１０９のＤＭＡコン
トローラ１１３はこのデータをＥＤＳＴＢの立ち下がり
で取り込む。
る。周辺Ｉ／Ｏ１１７から内蔵ＲＡＭ１０６へのデータ
転送では、周辺チップ１０９は、周辺Ｉ／Ｏ１１７から
リードしたデータをＥＤＳＴＢの立上がりの半クロック
前のタイミングで出力する。このデータを確実に受け渡
しするためウエイトが挿入される。十分なセットアップ
タイムを確保した上でエバチップ１０１のＤＭＡトラン
スファ１０４は、このデータをＥＤＳＴＢの立ち下がり
で取り込む。内蔵ＲＡＭ１０６から周辺Ｉ／Ｏ１１７へ
のデータ転送では、周辺チップ１０９はエバチップ１０
１の内蔵ＲＡＭ１０６からリードしたデータを確実に受
け渡しするためウエイトを挿入する。十分なセットアッ
プタイムを確保した上で周辺チップ１０９のＤＭＡコン
トローラ１１３はこのデータをＥＤＳＴＢの立ち下がり
で取り込む。
【００９４】（実施の形態２）次に、本発明の実地形態
２に係るインサーキットエミュレータを、図１１に示し
たブロック図を参照しながら説明する。
２に係るインサーキットエミュレータを、図１１に示し
たブロック図を参照しながら説明する。
【００９５】本発明の実施の形態２に係るインサーキッ
トエミュレータは、実施の形態１に係るインサーキット
エミュレータにおけるエバチップ１０１内の内蔵ＲＡＭ
１０６の中にテーブル１３０１を設けると共に、周辺チ
ップ１０９のＤＭＡコントローラ１１３の中にレジスタ
１３０２が追加されることにより構成されている。これ
らテーブル１３０１及びレジスタ１３０２は、ＤＭＡ転
送を行うに当たり必要な情報を格納しておくために使用
される。
トエミュレータは、実施の形態１に係るインサーキット
エミュレータにおけるエバチップ１０１内の内蔵ＲＡＭ
１０６の中にテーブル１３０１を設けると共に、周辺チ
ップ１０９のＤＭＡコントローラ１１３の中にレジスタ
１３０２が追加されることにより構成されている。これ
らテーブル１３０１及びレジスタ１３０２は、ＤＭＡ転
送を行うに当たり必要な情報を格納しておくために使用
される。
【００９６】テーブル１３０１及びレジスタ１３０２
は、その詳細を図１２に示すように、ＤＭＡ転送を行う
に当たり必要な情報として、転送周辺Ｉ／Ｏアドレス、
転送ＩＲＡＭアドレス、転送方向、転送バイト数をチャ
ンネル毎に複数格納する。
は、その詳細を図１２に示すように、ＤＭＡ転送を行う
に当たり必要な情報として、転送周辺Ｉ／Ｏアドレス、
転送ＩＲＡＭアドレス、転送方向、転送バイト数をチャ
ンネル毎に複数格納する。
【００９７】この実施の形態２に係るインサーキットエ
ミュレータの特徴は、ＤＭＡ転送を行うに当たり必要
な、転送周辺Ｉ／Ｏアドレス、転送ＩＲＡＭアドレス、
転送方向及び転送バイト数を表すデータを、テーブル１
３０１とレジスタ１３０２との双方に事前に書き込んで
おく。そして、実際のＤＭＡ転送時には、ＤＭＡコント
ローラ１１３からテーブル１３０１のＤＭＡ使用チャン
ネル番号（以下、「ＣＨ番号」という）をエバチップ１
０１に送られ、そのＣＨ番号に基づいてデータ転送が実
行される。
ミュレータの特徴は、ＤＭＡ転送を行うに当たり必要
な、転送周辺Ｉ／Ｏアドレス、転送ＩＲＡＭアドレス、
転送方向及び転送バイト数を表すデータを、テーブル１
３０１とレジスタ１３０２との双方に事前に書き込んで
おく。そして、実際のＤＭＡ転送時には、ＤＭＡコント
ローラ１１３からテーブル１３０１のＤＭＡ使用チャン
ネル番号（以下、「ＣＨ番号」という）をエバチップ１
０１に送られ、そのＣＨ番号に基づいてデータ転送が実
行される。
【００９８】次に、本発明の実施の形態２に係るインサ
ーキットエミュレータの動作を、エバチップ側のＤＭＡ
トランスファ１０４がＤＭＡ要求を受けてから、ＤＭＡ
転送を実行するまでの動作を中心に、図１３〜図１６に
示したタイミングチャートを参照しながら説明する。
ーキットエミュレータの動作を、エバチップ側のＤＭＡ
トランスファ１０４がＤＭＡ要求を受けてから、ＤＭＡ
転送を実行するまでの動作を中心に、図１３〜図１６に
示したタイミングチャートを参照しながら説明する。
【００９９】先ず、周辺Ｉ／Ｏから内蔵ＲＡＭへのＤＭ
Ａ転送の動作を、図１３及び図１４に示した周辺Ｉ／Ｏ
→ＩＲＡＭ転送動作タイミングチャートを参照しながら
説明する。このタイミングチャートは、偶数アドレス、
バイト・アクセスの場合を示している。
Ａ転送の動作を、図１３及び図１４に示した周辺Ｉ／Ｏ
→ＩＲＡＭ転送動作タイミングチャートを参照しながら
説明する。このタイミングチャートは、偶数アドレス、
バイト・アクセスの場合を示している。
【０１００】周辺チップ１０９内のＤＭＡコントローラ
１１３がＤＭＡＲＱを出すと、周辺チップ１０９とエバ
チップ１０１のＤＭＡＲＱ端子を介してエバチップ１０
１内のＤＭＡトランスファ１０４は、このＤＭＡＲＱを
受け取る（図１３（２）に示すＴ２ｉ１部分）。エバチ
ップ１０９内のＤＭＡトランスファ１０４は、これに応
答して、ＣＰＵ１０２に対してＶＤＢバスの開放を要求
するＩＲＡＭＲＱを出力する（図１４（１７）に示すＴ
２ｉ２部分）。ＣＰＵ１０２は、ＶＤＢバスの開放要求
を受け付けると、アクノリッジ信号であるＩＲＡＭＡＫ
をアクティブにする（図１４（１８）に示すＴ２ｉ３部
分）。
１１３がＤＭＡＲＱを出すと、周辺チップ１０９とエバ
チップ１０１のＤＭＡＲＱ端子を介してエバチップ１０
１内のＤＭＡトランスファ１０４は、このＤＭＡＲＱを
受け取る（図１３（２）に示すＴ２ｉ１部分）。エバチ
ップ１０９内のＤＭＡトランスファ１０４は、これに応
答して、ＣＰＵ１０２に対してＶＤＢバスの開放を要求
するＩＲＡＭＲＱを出力する（図１４（１７）に示すＴ
２ｉ２部分）。ＣＰＵ１０２は、ＶＤＢバスの開放要求
を受け付けると、アクノリッジ信号であるＩＲＡＭＡＫ
をアクティブにする（図１４（１８）に示すＴ２ｉ３部
分）。
【０１０１】ＤＭＡトランスファ１０４は、ＣＰＵ１０
２に対してＶＳＢバスの使用権要求を表すＶＡＲＥＱを
出力する（図１４（１９）に示すＴ２ｉ４部分）。ＣＰ
Ｕ１０２は、ＶＳＢバスの使用権要求を受け付けると、
ＶＡＡＣＫをアクティブにする（図１４（２０）に示す
Ｔ２ｉ５部分）。この時点で、チップ内のＶＳＢバス、
ＶＤＢバスとＮＰＢバスが開放され、ＤＭＡトランスフ
ァ１０４は前記各バスを使用できるようになる。
２に対してＶＳＢバスの使用権要求を表すＶＡＲＥＱを
出力する（図１４（１９）に示すＴ２ｉ４部分）。ＣＰ
Ｕ１０２は、ＶＳＢバスの使用権要求を受け付けると、
ＶＡＡＣＫをアクティブにする（図１４（２０）に示す
Ｔ２ｉ５部分）。この時点で、チップ内のＶＳＢバス、
ＶＤＢバスとＮＰＢバスが開放され、ＤＭＡトランスフ
ァ１０４は前記各バスを使用できるようになる。
【０１０２】エバチップ１０１内のＤＭＡトランスファ
１０４は、ＣＰＵアクセスかＤＭＡアクセスかを切替え
るエバチップ１０１内のエバインタフェース１０３に対
してＤＭＡアクセスであることを示すＳＥＬＤＭＡ信号
をアクティブにする（図１４（２２）に示すＴ２ｉ６部
分）。
１０４は、ＣＰＵアクセスかＤＭＡアクセスかを切替え
るエバチップ１０１内のエバインタフェース１０３に対
してＤＭＡアクセスであることを示すＳＥＬＤＭＡ信号
をアクティブにする（図１４（２２）に示すＴ２ｉ６部
分）。
【０１０３】ＤＭＡコントローラ１１３は、ＤＭＡイン
タフェース１１６を介し、ＤＭＡＡＫに同期してＤＭＡ
使用ＣＨ番号を出力する。エバチップ１０１内のＤＭＡ
トランスファ１０４は、このＤＭＡ使用ＣＨ番号を引き
取る（図１３（１５）及び図１４（２３）に示すＴ２ｉ
７部分）。
タフェース１１６を介し、ＤＭＡＡＫに同期してＤＭＡ
使用ＣＨ番号を出力する。エバチップ１０１内のＤＭＡ
トランスファ１０４は、このＤＭＡ使用ＣＨ番号を引き
取る（図１３（１５）及び図１４（２３）に示すＴ２ｉ
７部分）。
【０１０４】エバチップ１０１内のＤＭＡトランスファ
１０４は、ＤＭＡ使用ＣＨ番号で指定されるテーブル１
３０１から転送ＩＲＡＭアドレス、転送周辺Ｉ／Ｏアド
レス、転送方向、転送バイト数を表すデータを読み出
す。同様に、周辺チップ１０９内のＤＭＡコントローラ
１１３はＤＭＡ使用ＣＨ番号が示すレジスタ１３０２か
ら、転送ＩＲＡＭアドレス、転送周辺Ｉ／Ｏアドレス、
転送方向、転送バイト数を表すデータを読み出す。
１０４は、ＤＭＡ使用ＣＨ番号で指定されるテーブル１
３０１から転送ＩＲＡＭアドレス、転送周辺Ｉ／Ｏアド
レス、転送方向、転送バイト数を表すデータを読み出
す。同様に、周辺チップ１０９内のＤＭＡコントローラ
１１３はＤＭＡ使用ＣＨ番号が示すレジスタ１３０２か
ら、転送ＩＲＡＭアドレス、転送周辺Ｉ／Ｏアドレス、
転送方向、転送バイト数を表すデータを読み出す。
【０１０５】ＤＭＡトランスファ１０４は、ＮＰＢバス
制御信号を動作させ、周辺Ｉ／Ｏ１１７へのリード・サ
イクルを起動させる。ＤＭＡコントローラ１１３は、Ｎ
ＰＢのアドレスバスに指定のＩ／Ｏのアドレスを乗せる
（図１３（３）に示すＴ２ｉ８部分）。
制御信号を動作させ、周辺Ｉ／Ｏ１１７へのリード・サ
イクルを起動させる。ＤＭＡコントローラ１１３は、Ｎ
ＰＢのアドレスバスに指定のＩ／Ｏのアドレスを乗せる
（図１３（３）に示すＴ２ｉ８部分）。
【０１０６】エバチップ１０１内のＤＭＡトランスファ
１０４は、周辺チップ１０９内のＮＰＢバスアクセスに
より指定のＩ／Ｏレジスタからリードしたデータを取り
込む（図１３（４）及び（１３）に示すＴ２ｉ９部
分）。
１０４は、周辺チップ１０９内のＮＰＢバスアクセスに
より指定のＩ／Ｏレジスタからリードしたデータを取り
込む（図１３（４）及び（１３）に示すＴ２ｉ９部
分）。
【０１０７】ＤＭＡトランスファ１０４は、ＶＤＢバス
を使用して内蔵ＲＡＭ１０６の指定アドレスへ、周辺Ｉ
／Ｏ１１７からリードしたデータをライトする（図１３
（１５）及び図１４（２５）に示すＴ２ｉ１０部分）。
以上により、周辺Ｉ／Ｏ１１７から内蔵ＲＡＭ１０６へ
のＤＭＡによるデータ転送が完了する。
を使用して内蔵ＲＡＭ１０６の指定アドレスへ、周辺Ｉ
／Ｏ１１７からリードしたデータをライトする（図１３
（１５）及び図１４（２５）に示すＴ２ｉ１０部分）。
以上により、周辺Ｉ／Ｏ１１７から内蔵ＲＡＭ１０６へ
のＤＭＡによるデータ転送が完了する。
【０１０８】次に、内蔵ＲＡＭから周辺Ｉ／ＯのＤＭＡ
転送について図１５及び図１６に示した内蔵ＲＡＭ→周
辺Ｉ／Ｏ転送動作タイミングチャートを参照して説明す
る。このタイミングチャートは、偶数アドレス、バイト
・アクセスの場合を示している。
転送について図１５及び図１６に示した内蔵ＲＡＭ→周
辺Ｉ／Ｏ転送動作タイミングチャートを参照して説明す
る。このタイミングチャートは、偶数アドレス、バイト
・アクセスの場合を示している。
【０１０９】先ず、周辺チップ１０９内のＤＭＡコント
ローラ１１３がＤＭＡＲＱを出すと、周辺チップ１０９
とエバチップ１０１のＤＭＡＲＱ端子を介してエバチッ
プ１０１内のＤＭＡトランスファ１０４は、このＤＭＡ
ＲＱを受け取る（図１５（２）に示すＴ２ｒ１部分）。
エバチップ１０１内のＤＭＡトランスファ１０４は、こ
れに応答して、ＣＰＵ１０２に対してＶＤＢバスの開放
要求を示すＩＲＡＭＲＱを送る（図１６（１７）に示す
Ｔ２ｒ２部分）。ＣＰＵ１０２は、ＶＤＢバスの開放要
求を受け付けると、アクノリッジを示すＩＲＡＭＡＫを
アクティブにする（図１６（１８）に示すＴ２ｒ３部
分）。
ローラ１１３がＤＭＡＲＱを出すと、周辺チップ１０９
とエバチップ１０１のＤＭＡＲＱ端子を介してエバチッ
プ１０１内のＤＭＡトランスファ１０４は、このＤＭＡ
ＲＱを受け取る（図１５（２）に示すＴ２ｒ１部分）。
エバチップ１０１内のＤＭＡトランスファ１０４は、こ
れに応答して、ＣＰＵ１０２に対してＶＤＢバスの開放
要求を示すＩＲＡＭＲＱを送る（図１６（１７）に示す
Ｔ２ｒ２部分）。ＣＰＵ１０２は、ＶＤＢバスの開放要
求を受け付けると、アクノリッジを示すＩＲＡＭＡＫを
アクティブにする（図１６（１８）に示すＴ２ｒ３部
分）。
【０１１０】このＩＲＡＭＡＫがアクティブにされるこ
とにより、ＤＭＡトランスファ１０４は、ＣＰＵ１０２
に対してＶＳＢバスの使用権要求を示すＶＡＲＥＱを出
力する（図１６（１９）に示すＴ２ｒ４部分）。
とにより、ＤＭＡトランスファ１０４は、ＣＰＵ１０２
に対してＶＳＢバスの使用権要求を示すＶＡＲＥＱを出
力する（図１６（１９）に示すＴ２ｒ４部分）。
【０１１１】ＣＰＵ１０２は、ＶＳＢバスの使用権要求
を受け付けると、アクノリッジを示すＶＡＡＣＫをアク
ティブにする（図１６（２０）に示すＴ２ｒ５部分）。
この時点で、ＶＤＢバス、ＶＳＢバス、及びＮＰＢバス
が開放され、ＤＭＡトランスファ１０４は、上記各バス
を使用できるようになる。
を受け付けると、アクノリッジを示すＶＡＡＣＫをアク
ティブにする（図１６（２０）に示すＴ２ｒ５部分）。
この時点で、ＶＤＢバス、ＶＳＢバス、及びＮＰＢバス
が開放され、ＤＭＡトランスファ１０４は、上記各バス
を使用できるようになる。
【０１１２】エバチップ１０１内のＤＭＡトランスファ
１０４は、ＣＰＵアクセスがＤＭＡアクセスかを切替え
るエバチップ１０１内のエバインタフェース１０３に対
してＤＭＡアクセスであることを示すＳＥＬＤＭＡ信号
をアクティブにする（図１６（２２）に示すＴ２ｒ６部
分）。
１０４は、ＣＰＵアクセスがＤＭＡアクセスかを切替え
るエバチップ１０１内のエバインタフェース１０３に対
してＤＭＡアクセスであることを示すＳＥＬＤＭＡ信号
をアクティブにする（図１６（２２）に示すＴ２ｒ６部
分）。
【０１１３】ＤＭＡコントローラ１１３はＤＭＡインタ
フェース１１６を介し、ＤＭＡＡＫに同期してＤＭＡ使
用ＣＨ番号を出力する。エバチップ１０１内のＤＭＡト
ランスファ１０４は、このＤＭＡ使用ＣＨ番号を取り込
む（図１５（１５）及び図１６（２３）に示すＴ２ｒ７
部分）。
フェース１１６を介し、ＤＭＡＡＫに同期してＤＭＡ使
用ＣＨ番号を出力する。エバチップ１０１内のＤＭＡト
ランスファ１０４は、このＤＭＡ使用ＣＨ番号を取り込
む（図１５（１５）及び図１６（２３）に示すＴ２ｒ７
部分）。
【０１１４】エバチップ１０１内のＤＭＡトランスファ
１０４は、ＤＭＡ使用ＣＨ番号で指定されるテーブル１
３０１から転送ＩＲＡＭアドレス、転送周辺Ｉ／Ｏアド
レス、転送方向、転送バイト数を表すデータを読み出
す。同様に、周辺チップ１０９内のＤＭＡコントローラ
１１３はＤＭＡ使用ＣＨ番号が示すレジスタ１３０２か
ら、転送ＩＲＡＭアドレス、転送周辺Ｉ／Ｏアドレス、
転送方向、転送バイト数を表すデータを読み出す。
１０４は、ＤＭＡ使用ＣＨ番号で指定されるテーブル１
３０１から転送ＩＲＡＭアドレス、転送周辺Ｉ／Ｏアド
レス、転送方向、転送バイト数を表すデータを読み出
す。同様に、周辺チップ１０９内のＤＭＡコントローラ
１１３はＤＭＡ使用ＣＨ番号が示すレジスタ１３０２か
ら、転送ＩＲＡＭアドレス、転送周辺Ｉ／Ｏアドレス、
転送方向、転送バイト数を表すデータを読み出す。
【０１１５】ＤＭＡトランスファ１０４は、ＶＤＢバス
制御信号を動作させ、内蔵ＲＡＭ１０６の指定アドレス
へのをリード・サイクルを起動させる（図１６（２３）
に示すＴ２ｒ８部分）。
制御信号を動作させ、内蔵ＲＡＭ１０６の指定アドレス
へのをリード・サイクルを起動させる（図１６（２３）
に示すＴ２ｒ８部分）。
【０１１６】ＤＭＡトランスファ１０４は、ＮＰＢのバ
ス制御信号を動作させ、ライト・サイクルを起動させ
る。ＮＰＢのアドレスバスにはＤＭＡコントローラ１１
３により指定のＩ／Ｏアドレスが乗せられる。ＮＰＢの
データバスには、上記ＶＤＢによるバスアクセスで得ら
れた指定のＩＲＡＭアドレスからリードしたデータが乗
せられる（図１６（２４）及び図１５（１５）に示すＴ
２ｒ９部分）。
ス制御信号を動作させ、ライト・サイクルを起動させ
る。ＮＰＢのアドレスバスにはＤＭＡコントローラ１１
３により指定のＩ／Ｏアドレスが乗せられる。ＮＰＢの
データバスには、上記ＶＤＢによるバスアクセスで得ら
れた指定のＩＲＡＭアドレスからリードしたデータが乗
せられる（図１６（２４）及び図１５（１５）に示すＴ
２ｒ９部分）。
【０１１７】ＤＭＡトランスファ１０４が起動したＮＰ
Ｂによるバスアクセスにより、指定のＩ／Ｏレジスタ
へ、内蔵ＲＡＭ１０６からリードされたデータがライト
される（図１５（１３）及び（４）に示すＴ２ｒ１０部
分）。以上により、内蔵ＲＡＭ１０６から周辺Ｉ／Ｏ１
１７へのＤＭＡによるデータ転送が完了する。
Ｂによるバスアクセスにより、指定のＩ／Ｏレジスタ
へ、内蔵ＲＡＭ１０６からリードされたデータがライト
される（図１５（１３）及び（４）に示すＴ２ｒ１０部
分）。以上により、内蔵ＲＡＭ１０６から周辺Ｉ／Ｏ１
１７へのＤＭＡによるデータ転送が完了する。
【０１１８】以上説明した実施の形態１及び２に係るイ
ンサーキットエミュレータによれば、デバッグや評価の
ために内蔵ＲＯＭ、内蔵ＲＡＭ、周辺Ｉ／Ｏ機能のレジ
スタの内容参照や変更する場合、インサーキットエミュ
レータのユーザが使用できるＤＭＡコントローラを使う
必要がない。なぜならば、エバチップ側にＣＰＵやバス
インタフェースとのバスを調停するためのＤＭＡトラン
スファを内蔵し、周辺チップ側にＤＭＡコントローラを
内蔵する構成にしたので、ＤＭＡコントローラがエバチ
ップの仕様に制限されないからである。その結果、ＤＭ
Ａコントローラの拡張性が増し、評価、デバッグ用のＤ
ＭＡを簡単に持つことが可能となっている。
ンサーキットエミュレータによれば、デバッグや評価の
ために内蔵ＲＯＭ、内蔵ＲＡＭ、周辺Ｉ／Ｏ機能のレジ
スタの内容参照や変更する場合、インサーキットエミュ
レータのユーザが使用できるＤＭＡコントローラを使う
必要がない。なぜならば、エバチップ側にＣＰＵやバス
インタフェースとのバスを調停するためのＤＭＡトラン
スファを内蔵し、周辺チップ側にＤＭＡコントローラを
内蔵する構成にしたので、ＤＭＡコントローラがエバチ
ップの仕様に制限されないからである。その結果、ＤＭ
Ａコントローラの拡張性が増し、評価、デバッグ用のＤ
ＭＡを簡単に持つことが可能となっている。
【０１１９】また、上述した実施の形態１及び２に係る
インサーキットエミュレータによれば、ＤＭＡのチャン
ネル数やＤＭＡコントローラ機能が向上された時にもエ
バチップを作り直さなくてもよい。ＤＭＡコントローラ
が周辺チップ側に内蔵されているため、周辺チップとし
て使用できる実チップを開発するだけでユーザにインサ
ーキットエミュレータを提供できる。
インサーキットエミュレータによれば、ＤＭＡのチャン
ネル数やＤＭＡコントローラ機能が向上された時にもエ
バチップを作り直さなくてもよい。ＤＭＡコントローラ
が周辺チップ側に内蔵されているため、周辺チップとし
て使用できる実チップを開発するだけでユーザにインサ
ーキットエミュレータを提供できる。
【０１２０】また、上述した実施の形態１及び２に係る
インサーキットエミュレータによれば、パッケージが多
ピンにならなくて済む。その理由は、ＤＭＡのアドレス
とデータの受け渡しをするためのＣＰＵが周辺チップ内
のレジスタアクセスに使用するインタフェース用バスを
使い、このインタフェース用バスに時分割でアドレスと
データとを受け渡しする手段と、このインタフェース用
バスをＣＰＵが使用する時とＤＭＡコントローラが使用
する時と切替える手段とリードライトの転送方向を知ら
せる手段とリードライトのバイト数示す手段を有してい
るからである。
インサーキットエミュレータによれば、パッケージが多
ピンにならなくて済む。その理由は、ＤＭＡのアドレス
とデータの受け渡しをするためのＣＰＵが周辺チップ内
のレジスタアクセスに使用するインタフェース用バスを
使い、このインタフェース用バスに時分割でアドレスと
データとを受け渡しする手段と、このインタフェース用
バスをＣＰＵが使用する時とＤＭＡコントローラが使用
する時と切替える手段とリードライトの転送方向を知ら
せる手段とリードライトのバイト数示す手段を有してい
るからである。
【０１２１】更に、上述した実施の形態１及び２に係る
インサーキットエミュレータによれば、周波数が高くな
ってもデータのやり取りができることである。その理由
は、周波数が高くなってもアドレス及びデータの転送時
にウエイトをかけることができるからである。
インサーキットエミュレータによれば、周波数が高くな
ってもデータのやり取りができることである。その理由
は、周波数が高くなってもアドレス及びデータの転送時
にウエイトをかけることができるからである。
【０１２２】（実施の形態３）本発明の実施の形態３に
係るインサーキットエミュレータついて図を参照して詳
細に説明する。なお、実施の形態１及び２と同一又は相
当部分には同一の符号を付して説明する。
係るインサーキットエミュレータついて図を参照して詳
細に説明する。なお、実施の形態１及び２と同一又は相
当部分には同一の符号を付して説明する。
【０１２３】図２１はインサーキットエミュレータの構
成を示すブロック図である。エバチップ１０１は、本発
明のエミュレーション用マイクロプロセッサである。Ｃ
ＰＵ１０２は、エバチップのＣＰＵブロックであり、Ｉ
ＥではこのＣＰＵが使用される。ＥＶＩＦ１０３は、Ｃ
ＰＵからの周辺Ｉ／ＯアクセスとＤＭＡを使用する時の
バスを切替える手段である。
成を示すブロック図である。エバチップ１０１は、本発
明のエミュレーション用マイクロプロセッサである。Ｃ
ＰＵ１０２は、エバチップのＣＰＵブロックであり、Ｉ
ＥではこのＣＰＵが使用される。ＥＶＩＦ１０３は、Ｃ
ＰＵからの周辺Ｉ／ＯアクセスとＤＭＡを使用する時の
バスを切替える手段である。
【０１２４】ＤＭＡＴ１０４は、ＣＰＵやバスインター
フェースユニットとのバスの調停手段である。ＭＥＭＣ
１０５は、エバチップ外部のメモリや周辺Ｉ／Ｏをアク
セスする時の制御を行なうメモリコントローラブロック
である。ＩＲＡＭ１０６は、内蔵ＲＡＭ（以下ＩＲＡＭ
と称す）ブロックである。ＲＡＭＩＦ１０７は、ＣＰＵ
からのＩＲＡＭアクセスとＤＭＡからのＩＲＡＭアクセ
スの時、アドレス／データバスを切替える手段である。
フェースユニットとのバスの調停手段である。ＭＥＭＣ
１０５は、エバチップ外部のメモリや周辺Ｉ／Ｏをアク
セスする時の制御を行なうメモリコントローラブロック
である。ＩＲＡＭ１０６は、内蔵ＲＡＭ（以下ＩＲＡＭ
と称す）ブロックである。ＲＡＭＩＦ１０７は、ＣＰＵ
からのＩＲＡＭアクセスとＤＭＡからのＩＲＡＭアクセ
スの時、アドレス／データバスを切替える手段である。
【０１２５】ＣＧ１２１は、タイミング信号を生成する
クロックジェネレータである。ＥＶＣＶ１０８は端子制
御をするブロックである。周辺チップ１０９は、ユーザ
ーが実際のセットで実装する実チップであるが、ＩＥに
て使用する時はエバチップ１０１に対する周辺チップ
で、シリアル、タイマー等の周辺Ｉ／Ｏ１１７を有して
いる。ＣＰＵ１１０は、実チップのＣＰＵブロックであ
り、周辺チップとして使う時は動かない。
クロックジェネレータである。ＥＶＣＶ１０８は端子制
御をするブロックである。周辺チップ１０９は、ユーザ
ーが実際のセットで実装する実チップであるが、ＩＥに
て使用する時はエバチップ１０１に対する周辺チップ
で、シリアル、タイマー等の周辺Ｉ／Ｏ１１７を有して
いる。ＣＰＵ１１０は、実チップのＣＰＵブロックであ
り、周辺チップとして使う時は動かない。
【０１２６】ＲＡＭＩＦ１１１は、実チップのＩＲＡＭ
インターフェースブロックであり、周辺チップとして使
う時は動かない。ＩＲＡＭ１１２は、実チップのＩＲＡ
Ｍブロックであり、周辺チップとして使う時は動かな
い。
インターフェースブロックであり、周辺チップとして使
う時は動かない。ＩＲＡＭ１１２は、実チップのＩＲＡ
Ｍブロックであり、周辺チップとして使う時は動かな
い。
【０１２７】ＤＭＡＣ１１３は、ＤＭＡコントローラブ
ロックである。１１４は、実チップのメモリコントロー
ラブロックであり、周辺チップとして使う時は動かな
い。ＤＭＡＴ１１５は、実チップのＤＭＡＴブロックで
あり、周辺チップとして使う時は動かない。ＤＭＡＩＦ
１１６は、エバチップからの周辺Ｉ／ＯアクセスとＤＭ
Ａを使用する時のバスを切替える手段である。
ロックである。１１４は、実チップのメモリコントロー
ラブロックであり、周辺チップとして使う時は動かな
い。ＤＭＡＴ１１５は、実チップのＤＭＡＴブロックで
あり、周辺チップとして使う時は動かない。ＤＭＡＩＦ
１１６は、エバチップからの周辺Ｉ／ＯアクセスとＤＭ
Ａを使用する時のバスを切替える手段である。
【０１２８】周辺アクセス用バス１１８は、アドレス・
データ用バスのＥＡＤ１５−０、アドレスストローブ信
号のＥＡＳＴＢとデータストローブ信号のＥＤＳＴＢで
構成されている。ＤＭＡ制御信号１１９は、ＤＭＡ要求
信号のＤＭＡＲＱ、ＤＭＡ許可信号のＤＭＡＡＫ、ＤＭ
Ａでの転送バイト数を示す信号のＤＭＡＳＬ１−０とＤ
ＭＡのアクセス方向を示す信号のＤＭＡＲＷＢで構成さ
れている。周辺アクセス用バス１１８とトレースタイミ
ング信号ＴＲＣＬＫ１２２は、ラッチ１２８に接続され
ている。ＤＭＡ転送方向制御信号ＤＭＡＴＲＢＷ１２３
とトレースメモリへの書き込み信号ＤＭＡＴＲＷＲはＤ
ＭＡトレースメモリ１２０に接続されている。ラッチ１
２８はＤＭＡトレースメモリ１２０に接続されている。
データ用バスのＥＡＤ１５−０、アドレスストローブ信
号のＥＡＳＴＢとデータストローブ信号のＥＤＳＴＢで
構成されている。ＤＭＡ制御信号１１９は、ＤＭＡ要求
信号のＤＭＡＲＱ、ＤＭＡ許可信号のＤＭＡＡＫ、ＤＭ
Ａでの転送バイト数を示す信号のＤＭＡＳＬ１−０とＤ
ＭＡのアクセス方向を示す信号のＤＭＡＲＷＢで構成さ
れている。周辺アクセス用バス１１８とトレースタイミ
ング信号ＴＲＣＬＫ１２２は、ラッチ１２８に接続され
ている。ＤＭＡ転送方向制御信号ＤＭＡＴＲＢＷ１２３
とトレースメモリへの書き込み信号ＤＭＡＴＲＷＲはＤ
ＭＡトレースメモリ１２０に接続されている。ラッチ１
２８はＤＭＡトレースメモリ１２０に接続されている。
【０１２９】図２１は、インサーキットエミュレータに
含まれるエバチップの構成を示すブロック図である。こ
のブロック図におけるＣＰＵ１０２からＥＶＣＶ１０８
までは、図２１の構成に示した内容と同じである。
含まれるエバチップの構成を示すブロック図である。こ
のブロック図におけるＣＰＵ１０２からＥＶＣＶ１０８
までは、図２１の構成に示した内容と同じである。
【０１３０】図２１において、ＶＡＡＣＫＭ信号は、メ
モリコントローラアクセス許可信号である。ＶＡＲＥＱ
Ｍ信号は、メモリコントローラアクセス要求信号であ
る。ＩＲＡＭＺ３１−０バスは、ＤＭＡ用ＩＲＡＭデー
タバスである。ＤＩＲＡＭＡ１５−０バスは、ＤＭＡ用
ＩＲＡＭアドレスバスである。ＤＩＲＡＭＥＮ信号は、
ＤＭＡ用ＩＲＡＭアクセスイネーブル信号である。ＤＩ
ＲＡＭＲＷＢ信号は、ＤＭＡ用ＩＲＡＭリード／ライト
判別信号である。ＤＩＲＡＭＷＲ３−０信号は、ＤＭＡ
用ＩＲＡＭライト時のバイト位置信号である。
モリコントローラアクセス許可信号である。ＶＡＲＥＱ
Ｍ信号は、メモリコントローラアクセス要求信号であ
る。ＩＲＡＭＺ３１−０バスは、ＤＭＡ用ＩＲＡＭデー
タバスである。ＤＩＲＡＭＡ１５−０バスは、ＤＭＡ用
ＩＲＡＭアドレスバスである。ＤＩＲＡＭＥＮ信号は、
ＤＭＡ用ＩＲＡＭアクセスイネーブル信号である。ＤＩ
ＲＡＭＲＷＢ信号は、ＤＭＡ用ＩＲＡＭリード／ライト
判別信号である。ＤＩＲＡＭＷＲ３−０信号は、ＤＭＡ
用ＩＲＡＭライト時のバイト位置信号である。
【０１３１】ＩＲＡＭＲＱ信号は、ＤＭＡのＩＲＡＭア
クセス要求信号である。ＩＲＡＭＡＫ信号は、ＩＲＡＭ
アクセス許可信号である。ＤＥＶＡＤ１５−０信号は、
ＤＭＡ用アドレスデータバスである。ＤＥＶＡＳＴＢ信
号は、ＤＭＡアクセス時のアドレスストローブ信号であ
る。ＤＥＶＤＳＴＢ信号は、ＤＭＡアクセス時のデータ
ストローブ信号である。ＳＥＬＤＭＡ信号は、ＤＭＡア
クセスである事を示す信号である。ＥＡＤ１５−０バス
は、エバチップ１０１と周辺チップ１０９間のＩ／Ｆ信
号でアドレス・データ用バスである。
クセス要求信号である。ＩＲＡＭＡＫ信号は、ＩＲＡＭ
アクセス許可信号である。ＤＥＶＡＤ１５−０信号は、
ＤＭＡ用アドレスデータバスである。ＤＥＶＡＳＴＢ信
号は、ＤＭＡアクセス時のアドレスストローブ信号であ
る。ＤＥＶＤＳＴＢ信号は、ＤＭＡアクセス時のデータ
ストローブ信号である。ＳＥＬＤＭＡ信号は、ＤＭＡア
クセスである事を示す信号である。ＥＡＤ１５−０バス
は、エバチップ１０１と周辺チップ１０９間のＩ／Ｆ信
号でアドレス・データ用バスである。
【０１３２】ＥＡＳＴＢ信号は、エバチップ１０１と周
辺チップ１０９間のＩ／Ｆ信号で、アドレスストローブ
信号である。ＥＤＳＴＢ信号は、エバチップ１０１と周
辺チップ１０９間のＩ／Ｆ信号で、データストローブ信
号である。ＤＭＡＡＫ信号は、ＤＭＡアクセス許可信号
である。ＤＭＡＲＱ信号は、ＤＭＡ要求信号である。Ｄ
ＭＡＳＬ１−０信号は、ＤＭＡ転送バイト数である。Ｄ
ＭＡＲＷＢ信号は、ＤＭＡアクセス方向信号である。Ｔ
ＲＣＬＫ信号は、トレース用クロック信号である。ＤＭ
ＡＴＲＢＷ信号は、ＤＭＡ転送方向制御信号である。Ｄ
ＭＡＴＲＷＲ信号は、トレースメモリへの書き込み信号
である。
辺チップ１０９間のＩ／Ｆ信号で、アドレスストローブ
信号である。ＥＤＳＴＢ信号は、エバチップ１０１と周
辺チップ１０９間のＩ／Ｆ信号で、データストローブ信
号である。ＤＭＡＡＫ信号は、ＤＭＡアクセス許可信号
である。ＤＭＡＲＱ信号は、ＤＭＡ要求信号である。Ｄ
ＭＡＳＬ１−０信号は、ＤＭＡ転送バイト数である。Ｄ
ＭＡＲＷＢ信号は、ＤＭＡアクセス方向信号である。Ｔ
ＲＣＬＫ信号は、トレース用クロック信号である。ＤＭ
ＡＴＲＢＷ信号は、ＤＭＡ転送方向制御信号である。Ｄ
ＭＡＴＲＷＲ信号は、トレースメモリへの書き込み信号
である。
【０１３３】図２３は、インサーキットエミュレータに
含まれるエバチップの構成を示すブロック図である。こ
のブロック図におけるＣＰＵ１１０から周辺Ｉ／Ｏ１１
７までは図２１の構成に示した内容と同じである。
含まれるエバチップの構成を示すブロック図である。こ
のブロック図におけるＣＰＵ１１０から周辺Ｉ／Ｏ１１
７までは図２１の構成に示した内容と同じである。
【０１３４】ＶＡＡＣＫＭ信号は、メモリコントローラ
アクセス許可信号である。ＶＡＲＥＱＭ信号は、メモリ
コントローラアクセス要求信号である。ＩＲＡＭＺ３１
−０バスは、ＤＭＡ用ＩＲＡＭデータバスである。ＤＩ
ＲＡＭＡ１５−０バスは、ＤＭＡ用ＩＲＡＭアドレスバ
スである。ＤＩＲＡＭＥＮ信号は、ＤＭＡ用ＩＲＡＭア
クセスイネーブル信号である。ＤＩＲＡＭＲＷＢ信号
は、ＤＭＡ用ＩＲＡＭリードライト判別信号である。
アクセス許可信号である。ＶＡＲＥＱＭ信号は、メモリ
コントローラアクセス要求信号である。ＩＲＡＭＺ３１
−０バスは、ＤＭＡ用ＩＲＡＭデータバスである。ＤＩ
ＲＡＭＡ１５−０バスは、ＤＭＡ用ＩＲＡＭアドレスバ
スである。ＤＩＲＡＭＥＮ信号は、ＤＭＡ用ＩＲＡＭア
クセスイネーブル信号である。ＤＩＲＡＭＲＷＢ信号
は、ＤＭＡ用ＩＲＡＭリードライト判別信号である。
【０１３５】ＤＩＲＡＭＷＲ３−０信号は、ＤＭＡ用Ｉ
ＲＡＭライト時のバイト位置信号である。ＩＲＡＭＲＱ
信号は、ＤＭＡのＩＲＡＭアクセス要求信号である。Ｉ
ＲＡＭＡＫ信号は、ＩＲＡＭアクセス許可信号である。
ＳＦＲＡ１３−０バスは、ＤＭＡの周辺アクセス用アド
レスバスである。ＤＶＰＤＯ１５−０バスは、ＤＭＡの
周辺アクセス用データバスである。ＤＶＰＳＴＢ信号
は、ＤＭＡの周辺アクセス用データストローブ信号であ
る。
ＲＡＭライト時のバイト位置信号である。ＩＲＡＭＲＱ
信号は、ＤＭＡのＩＲＡＭアクセス要求信号である。Ｉ
ＲＡＭＡＫ信号は、ＩＲＡＭアクセス許可信号である。
ＳＦＲＡ１３−０バスは、ＤＭＡの周辺アクセス用アド
レスバスである。ＤＶＰＤＯ１５−０バスは、ＤＭＡの
周辺アクセス用データバスである。ＤＶＰＳＴＢ信号
は、ＤＭＡの周辺アクセス用データストローブ信号であ
る。
【０１３６】ＤＶＰＷＲＩＴＥ信号は、ＤＭＡの周辺ア
クセス用リードライト方向信号である。ＤＶＰＵＢＥＮ
Ｚ信号は、ＤＭＡの周辺アクセス用上位側バイトアクセ
ス信号である。ＳＥＬＤＭＡ信号は、ＤＭＡアクセスで
ある事を示す信号である。ＶＰＡ１３−０バスは、周辺
Ｉ／Ｏ１１７へのアドレスバスである。ＶＰＤＷ１５−
０バスは、周辺Ｉ／Ｏ１１７へのライトデータバスであ
る。ＶＰＳＴＢ信号は、周辺Ｉ／Ｏ１１７へのリードラ
イトストローブ信号である。ＶＰＷＲＩＴＥ信号は、周
辺Ｉ／Ｏ１１７へのリードライトステータス信号であ
る。ＶＰＵＢＥＮＺ信号は、周辺Ｉ／Ｏ１１７へのアッ
パーバイト・イネーブル信号である。
クセス用リードライト方向信号である。ＤＶＰＵＢＥＮ
Ｚ信号は、ＤＭＡの周辺アクセス用上位側バイトアクセ
ス信号である。ＳＥＬＤＭＡ信号は、ＤＭＡアクセスで
ある事を示す信号である。ＶＰＡ１３−０バスは、周辺
Ｉ／Ｏ１１７へのアドレスバスである。ＶＰＤＷ１５−
０バスは、周辺Ｉ／Ｏ１１７へのライトデータバスであ
る。ＶＰＳＴＢ信号は、周辺Ｉ／Ｏ１１７へのリードラ
イトストローブ信号である。ＶＰＷＲＩＴＥ信号は、周
辺Ｉ／Ｏ１１７へのリードライトステータス信号であ
る。ＶＰＵＢＥＮＺ信号は、周辺Ｉ／Ｏ１１７へのアッ
パーバイト・イネーブル信号である。
【０１３７】ＤＭＡＡＫ信号は、ＤＭＡアクセス許可信
号である。ＤＭＡＲＱ信号は、ＤＭＡ要求信号である。
ＤＭＡＳＬ１−０信号は、ＤＭＡ転送バイト数である。
ＤＭＡＲＷＢ信号は、ＤＭＡアクセス方向信号である。
ＤＭＡＡ１５−０バスは、ＤＭＡ用アドレスバスであ
る。
号である。ＤＭＡＲＱ信号は、ＤＭＡ要求信号である。
ＤＭＡＳＬ１−０信号は、ＤＭＡ転送バイト数である。
ＤＭＡＲＷＢ信号は、ＤＭＡアクセス方向信号である。
ＤＭＡＡ１５−０バスは、ＤＭＡ用アドレスバスであ
る。
【０１３８】図２４は、本発明に係るインサーキットエ
ミュレータに含まれるエバチップ１０１内のＥＶＩＦ１
０３の構成を示す回路図である。セレクタ４０１は、ア
ドレス・データ用バスのＥＡＤ１５−０がＣＰＵ１０２
からのＥＶＡＤ１５−０で作られるかＤＭＡＴ１０４か
らのＤＥＶＡＤ１５−０で作られるかをＳＥＬＤＭＡに
て選択する。
ミュレータに含まれるエバチップ１０１内のＥＶＩＦ１
０３の構成を示す回路図である。セレクタ４０１は、ア
ドレス・データ用バスのＥＡＤ１５−０がＣＰＵ１０２
からのＥＶＡＤ１５−０で作られるかＤＭＡＴ１０４か
らのＤＥＶＡＤ１５−０で作られるかをＳＥＬＤＭＡに
て選択する。
【０１３９】ＳＥＬＤＭＡがＬのときはＣＰＵ１０２か
らのバスが選択され、ＳＥＬＤＭＡがＨのときはＤＭＡ
Ｔ１０４からのバスが選択される。セレクタ４０２はア
ドレスストローブ信号のＥＡＳＴＢがＣＰＵ１０２から
のＥＶＡＳＴＢで作られるかＤＭＡＴ１０４からのＤＥ
ＶＡＳＴＢで作られるかをＳＥＬＤＭＡにて選択する。
ＳＥＬＤＭＡがＬのときはＣＰＵ１０２からの信号が選
択され、ＳＥＬＤＭＡがＨのときはＤＭＡＴ１０４から
の信号が選択される。
らのバスが選択され、ＳＥＬＤＭＡがＨのときはＤＭＡ
Ｔ１０４からのバスが選択される。セレクタ４０２はア
ドレスストローブ信号のＥＡＳＴＢがＣＰＵ１０２から
のＥＶＡＳＴＢで作られるかＤＭＡＴ１０４からのＤＥ
ＶＡＳＴＢで作られるかをＳＥＬＤＭＡにて選択する。
ＳＥＬＤＭＡがＬのときはＣＰＵ１０２からの信号が選
択され、ＳＥＬＤＭＡがＨのときはＤＭＡＴ１０４から
の信号が選択される。
【０１４０】セレクタ４０３は、データストローブ信号
のＥＤＳＴＢがＣＰＵ１０２からのＥＶＤＳＴＢで作ら
れるかＤＭＡＴ１０４からのＤＥＶＤＳＴＢで作られる
かをＳＥＬＤＭＡにて選択する。ＳＥＬＤＭＡがＬのと
きはＣＰＵ１０２からの信号が選択され、ＳＥＬＤＭＡ
がＨのときはＤＭＡＴ１０４からの信号が選択される。
のＥＤＳＴＢがＣＰＵ１０２からのＥＶＤＳＴＢで作ら
れるかＤＭＡＴ１０４からのＤＥＶＤＳＴＢで作られる
かをＳＥＬＤＭＡにて選択する。ＳＥＬＤＭＡがＬのと
きはＣＰＵ１０２からの信号が選択され、ＳＥＬＤＭＡ
がＨのときはＤＭＡＴ１０４からの信号が選択される。
【０１４１】フリップ・フロップ(以下Ｆ／Ｆと称す)４
０９はＤＭＡＡＫをデータとして入力しシステムクロッ
ク信号ＴＲＣＬＫの立ち上がりのタイミングで値を保持
する。ＤＭＡＡＫはインバータ４０７に入力され、イン
バータ４０７の出力はＦ／Ｆ４０９の出力信号と共にＡ
ＮＤゲート４１０に入力される。Ｆ／Ｆ４０６はＤＥＶ
ＤＳＴＢを入力し、ＴＲＣＬＫの立ち上がりのタイミン
グで保持する。
０９はＤＭＡＡＫをデータとして入力しシステムクロッ
ク信号ＴＲＣＬＫの立ち上がりのタイミングで値を保持
する。ＤＭＡＡＫはインバータ４０７に入力され、イン
バータ４０７の出力はＦ／Ｆ４０９の出力信号と共にＡ
ＮＤゲート４１０に入力される。Ｆ／Ｆ４０６はＤＥＶ
ＤＳＴＢを入力し、ＴＲＣＬＫの立ち上がりのタイミン
グで保持する。
【０１４２】ＤＥＶＤＳＴＢはインバータ４０５に入力
され、インバータ４０５の出力はＦ／Ｆ４０６の出力と
共に、ＡＮＤゲート４０７に入力される。ＡＮＤゲート
４０７と４１０の出力はＮＯＲゲート４１１に入力さ
れ、ＤＭＡＴＲＷＲを生成する。ＤＥＶＡＤ１５はラッ
チ４０４に入力されＤＥＶＡＳＴＢがＨの期間はＤＭＡ
ＴＲＢＷとして通過させ、Ｌの期間は状態を保持する。
され、インバータ４０５の出力はＦ／Ｆ４０６の出力と
共に、ＡＮＤゲート４０７に入力される。ＡＮＤゲート
４０７と４１０の出力はＮＯＲゲート４１１に入力さ
れ、ＤＭＡＴＲＷＲを生成する。ＤＥＶＡＤ１５はラッ
チ４０４に入力されＤＥＶＡＳＴＢがＨの期間はＤＭＡ
ＴＲＢＷとして通過させ、Ｌの期間は状態を保持する。
【０１４３】図２５は、本発明に係るインサーキットエ
ミュレータを構成するＬＣＨ回路図の構成を示す回路図
である。
ミュレータを構成するＬＣＨ回路図の構成を示す回路図
である。
【０１４４】ＥＡＤ１５−０はＴＲＣＬＫの立ち上がり
のタイミングでＦ／Ｆ４００１にラッチされる。ＥＡＳ
ＴＢはＴＲＣＬＫの立ち上がりのタイミングでＦ／Ｆ４
００２にラッチされる。ＥＤＳＴＢはＴＲＣＬＫの立ち
上がりのタイミングでＦ／Ｆ４００３にラッチされる。
Ｆ／Ｆ４００１、Ｆ／Ｆ４００２、Ｆ／Ｆ４００３の出
力はＴＲＤ１７−０として出力される。
のタイミングでＦ／Ｆ４００１にラッチされる。ＥＡＳ
ＴＢはＴＲＣＬＫの立ち上がりのタイミングでＦ／Ｆ４
００２にラッチされる。ＥＤＳＴＢはＴＲＣＬＫの立ち
上がりのタイミングでＦ／Ｆ４００３にラッチされる。
Ｆ／Ｆ４００１、Ｆ／Ｆ４００２、Ｆ／Ｆ４００３の出
力はＴＲＤ１７−０として出力される。
【０１４５】図５は、本発明に係るインサーキットエミ
ュレータを構成する周辺チップ１０９内のＤＭＡＩＦ回
路１１６の構成を示す回路図である。
ュレータを構成する周辺チップ１０９内のＤＭＡＩＦ回
路１１６の構成を示す回路図である。
【０１４６】セレクタ５０１は、周辺Ｉ／Ｏ１１７への
アドレスバスＶＰＡ１３−０がＣＰＵ１０２からのＣＶ
ＰＡ１３−０で作られるかＤＭＡＴ１０４からのＳＦＲ
Ａ１３−０で作られるかをＳＥＬＤＭＡにて選択する。
ＳＥＬＤＭＡがＬのときはＣＰＵ１０２からの信号が選
択され、ＳＥＬＤＭＡがＨのときはＤＭＡＴ１０４から
の信号が選択される。
アドレスバスＶＰＡ１３−０がＣＰＵ１０２からのＣＶ
ＰＡ１３−０で作られるかＤＭＡＴ１０４からのＳＦＲ
Ａ１３−０で作られるかをＳＥＬＤＭＡにて選択する。
ＳＥＬＤＭＡがＬのときはＣＰＵ１０２からの信号が選
択され、ＳＥＬＤＭＡがＨのときはＤＭＡＴ１０４から
の信号が選択される。
【０１４７】セレクタ５０２は、周辺Ｉ／Ｏ１１７への
データバスＶＰＤＷ１５−０がＣＰＵ１０２からのＶＰ
ＤＯ１５−０で作られるかＤＭＡＴ１０４からのＤＶＰ
ＤＯ１５−０で作られるかをＳＥＬＤＭＡにて選択す
る。ＳＥＬＤＭＡがＬのときはＣＰＵ１０２からの信号
が選択され、ＳＥＬＤＭＡがＨのときはＤＭＡＴ１０４
からの信号が選択される。
データバスＶＰＤＷ１５−０がＣＰＵ１０２からのＶＰ
ＤＯ１５−０で作られるかＤＭＡＴ１０４からのＤＶＰ
ＤＯ１５−０で作られるかをＳＥＬＤＭＡにて選択す
る。ＳＥＬＤＭＡがＬのときはＣＰＵ１０２からの信号
が選択され、ＳＥＬＤＭＡがＨのときはＤＭＡＴ１０４
からの信号が選択される。
【０１４８】セレクタ５０３は、周辺Ｉ／Ｏ１１７への
リードライトストローブＶＰＳＴＢがＣＰＵ１０２から
のＣＶＰＳＴＢで作られるかＤＭＡＴ１０４からのＤＶ
ＰＳＴＢで作られるかをＳＥＬＤＭＡにて選択する。Ｓ
ＥＬＤＭＡがＬのときはＣＰＵ１０２からの信号が選択
され、ＳＥＬＤＭＡがＨのときはＤＭＡＴ１０４からの
信号が選択される。
リードライトストローブＶＰＳＴＢがＣＰＵ１０２から
のＣＶＰＳＴＢで作られるかＤＭＡＴ１０４からのＤＶ
ＰＳＴＢで作られるかをＳＥＬＤＭＡにて選択する。Ｓ
ＥＬＤＭＡがＬのときはＣＰＵ１０２からの信号が選択
され、ＳＥＬＤＭＡがＨのときはＤＭＡＴ１０４からの
信号が選択される。
【０１４９】セレクタ５０４は、周辺Ｉ／Ｏ１１７への
リードライトステータスＶＰＷＲＩＴＥがＣＰＵ１０２
からのＣＶＰＷＲＩＴＥで作られるかＤＭＡＴ１０４か
らのＤＶＰＷＲＩＴＥで作られるかをＳＥＬＤＭＡにて
選択する。ＳＥＬＤＭＡがＬのときはＣＰＵ１０２から
の信号が選択され、ＳＥＬＤＭＡがＨのときはＤＭＡＴ
１０４からの信号が選択される。
リードライトステータスＶＰＷＲＩＴＥがＣＰＵ１０２
からのＣＶＰＷＲＩＴＥで作られるかＤＭＡＴ１０４か
らのＤＶＰＷＲＩＴＥで作られるかをＳＥＬＤＭＡにて
選択する。ＳＥＬＤＭＡがＬのときはＣＰＵ１０２から
の信号が選択され、ＳＥＬＤＭＡがＨのときはＤＭＡＴ
１０４からの信号が選択される。
【０１５０】セレクタ５０５は、周辺Ｉ／Ｏ１１７への
アッパーバイト・イネーブルＶＰＵＢＥＮＺがＣＰＵ１
０２からのＣＶＰＵＢＥＮＺで作られるかＤＭＡＴ１０
４からのＤＶＰＵＢＥＮＺで作られるかをＳＥＬＤＭＡ
にて選択する。ＳＥＬＤＭＡがＬのときはＣＰＵ１０２
からの信号が選択され、ＳＥＬＤＭＡがＨのときはＤＭ
ＡＴ１０４からの信号が選択される。
アッパーバイト・イネーブルＶＰＵＢＥＮＺがＣＰＵ１
０２からのＣＶＰＵＢＥＮＺで作られるかＤＭＡＴ１０
４からのＤＶＰＵＢＥＮＺで作られるかをＳＥＬＤＭＡ
にて選択する。ＳＥＬＤＭＡがＬのときはＣＰＵ１０２
からの信号が選択され、ＳＥＬＤＭＡがＨのときはＤＭ
ＡＴ１０４からの信号が選択される。
【０１５１】また、周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
（偶数アドレス、バイト・アクセスの場合）を示すタイ
ミングチャートを図２８及び図２９に示す。また、内蔵
ＲＡＭ→周辺Ｉ／Ｏ転送動作（偶数アドレス、バイト・
アクセスの場合）を示すタイミングチャートを図３０及
び図３１に示す。
（偶数アドレス、バイト・アクセスの場合）を示すタイ
ミングチャートを図２８及び図２９に示す。また、内蔵
ＲＡＭ→周辺Ｉ／Ｏ転送動作（偶数アドレス、バイト・
アクセスの場合）を示すタイミングチャートを図３０及
び図３１に示す。
【０１５２】本発明のＤＭＡインターフェース方式のエ
バチップ側ＤＭＡＴがＤＭＡ要求を受けてから、ＤＭＡ
転送を実行するまでのフローについて説明する。まず、
内蔵Ｉ／ＯからＩＲＡＭへのＤＭＡ転送について図２８
〜図３１に示したタイミングチャートを参照して説明す
る。
バチップ側ＤＭＡＴがＤＭＡ要求を受けてから、ＤＭＡ
転送を実行するまでのフローについて説明する。まず、
内蔵Ｉ／ＯからＩＲＡＭへのＤＭＡ転送について図２８
〜図３１に示したタイミングチャートを参照して説明す
る。
【０１５３】周辺チップ内ＤＭＡＣ１１３がＤＭＡ要求
（以下、ＤＭＡＲＱと称す）を出すと、周辺チップとエ
バチップのＤＭＡＲＱ端子を介してエバチップ１０１内
のＤＭＡＴ１０４が、ＤＭＡＣ１１３からのＤＭＡＲＱ
を受け取る（図２８に示すＴｉ１部分）。エバチップ内
ＤＭＡＴ１０４は、ＣＰＵ１０２に対してＩＲＡＭへの
アクセスバス（以下、ＶＤＢバスと称す）の開放要求
（以下、ＩＲＡＭＲＱを示す）を出力する（図２９に示
すＴｉ２部分）。
（以下、ＤＭＡＲＱと称す）を出すと、周辺チップとエ
バチップのＤＭＡＲＱ端子を介してエバチップ１０１内
のＤＭＡＴ１０４が、ＤＭＡＣ１１３からのＤＭＡＲＱ
を受け取る（図２８に示すＴｉ１部分）。エバチップ内
ＤＭＡＴ１０４は、ＣＰＵ１０２に対してＩＲＡＭへの
アクセスバス（以下、ＶＤＢバスと称す）の開放要求
（以下、ＩＲＡＭＲＱを示す）を出力する（図２９に示
すＴｉ２部分）。
【０１５４】ＣＰＵ１０２は、ＶＤＢバスの開放要求を
受け付けると、アクノリッジ信号（以下、ＩＲＡＭＡＫ
と称す）をアクティブにする（図２９に示すＴｉ３部
分）。ＤＭＡＴ１０４は、ＣＰＵ１０２に対してシステ
ムバス（以下、ＶＳＢバスと称す）の使用権要求（ＶＡ
ＲＥＱ）を出力する（図２９に示すＴｉ４部分）。ＣＰ
Ｕ１０２は、ＶＳＢバスの使用権要求を受け付けると、
アクノリッジ信号（以下、ＶＡＡＣＫと称す）をアクテ
ィブにする。この時点で、チップ内のＶＳＢバス、ＶＤ
Ｂバスと各周辺ユニットをアクセスする周辺バス（以
下、ＮＰＢバスと称す）が開放され、ＤＭＡＴ１０４は
前記各バスを使用可能となる（図２８に示すＴｉ５部
分）。
受け付けると、アクノリッジ信号（以下、ＩＲＡＭＡＫ
と称す）をアクティブにする（図２９に示すＴｉ３部
分）。ＤＭＡＴ１０４は、ＣＰＵ１０２に対してシステ
ムバス（以下、ＶＳＢバスと称す）の使用権要求（ＶＡ
ＲＥＱ）を出力する（図２９に示すＴｉ４部分）。ＣＰ
Ｕ１０２は、ＶＳＢバスの使用権要求を受け付けると、
アクノリッジ信号（以下、ＶＡＡＣＫと称す）をアクテ
ィブにする。この時点で、チップ内のＶＳＢバス、ＶＤ
Ｂバスと各周辺ユニットをアクセスする周辺バス（以
下、ＮＰＢバスと称す）が開放され、ＤＭＡＴ１０４は
前記各バスを使用可能となる（図２８に示すＴｉ５部
分）。
【０１５５】エバチップ内ＤＭＡＴ１０４は、ＣＰＵア
クセスかＤＭＡアクセスかを切替えるエバチップ内ＥＶ
ＩＦに対してＤＭＡアクセスである事を示すＳＥＬＤＭ
Ａ信号をアクティブにする（図２９に示すＴｉ６部
分）。ＤＭＡＣ１１３はＤＭＡＩＦ１１６を介し、ＤＭ
ＡＡＫに同期してＩＲＡＭのアドレスを出力する。エバ
チップ内ＤＭＡＴ１０４が前記ＩＲＡＭアドレスを引き
取る（図２９に示すＴｉ７部分）。
クセスかＤＭＡアクセスかを切替えるエバチップ内ＥＶ
ＩＦに対してＤＭＡアクセスである事を示すＳＥＬＤＭ
Ａ信号をアクティブにする（図２９に示すＴｉ６部
分）。ＤＭＡＣ１１３はＤＭＡＩＦ１１６を介し、ＤＭ
ＡＡＫに同期してＩＲＡＭのアドレスを出力する。エバ
チップ内ＤＭＡＴ１０４が前記ＩＲＡＭアドレスを引き
取る（図２９に示すＴｉ７部分）。
【０１５６】ＤＭＡＴ１０４はＮＰＢバス制御信号を動
作させ、周辺Ｉ／Ｏへのリード・サイクルを起動させ
る。ラッチ４０４はＤＥＶＡＳＴＢのロウレベルでＤＭ
Ａ転送方向制御信号(以下、ＤＭＡＴＲＢＷと称す)を出
力する。ＤＭＡＴＲＢＷはＤＥＶＡＳＴＢの立上がりで
保持される。この場合は、Ｉ／ＯからＩＲＡＭへの転送
を示す“０”が出力される（図２９に示すＴｉ１１部
分）。
作させ、周辺Ｉ／Ｏへのリード・サイクルを起動させ
る。ラッチ４０４はＤＥＶＡＳＴＢのロウレベルでＤＭ
Ａ転送方向制御信号(以下、ＤＭＡＴＲＢＷと称す)を出
力する。ＤＭＡＴＲＢＷはＤＥＶＡＳＴＢの立上がりで
保持される。この場合は、Ｉ／ＯからＩＲＡＭへの転送
を示す“０”が出力される（図２９に示すＴｉ１１部
分）。
【０１５７】また、トレースクロック信号(以下、ＴＲ
ＣＬＫと称す)の立上がりタイミングでＤＭＡＡＫを捕
まえる。この捕まえたＤＭＡＡＫと捕まえる前のＤＭＡ
ＡＫの反転信号を使ってＤＭＡのトレースメモリへの書
込み信号を生成する。（以下、ＤＭＡＴＲＷＲと称す）
ＤＭＡのアドレスとＥＡＳＴＢはＴＲＣＬＫの立上がり
で常にラッチ１２５でラッチされている。このラッチし
ているアドレスとＥＡＳＴＢとＤＭＡＴＲＢＷを前記Ｄ
ＭＡＴＲＷＲでトレースメモリへ書き込む。
ＣＬＫと称す)の立上がりタイミングでＤＭＡＡＫを捕
まえる。この捕まえたＤＭＡＡＫと捕まえる前のＤＭＡ
ＡＫの反転信号を使ってＤＭＡのトレースメモリへの書
込み信号を生成する。（以下、ＤＭＡＴＲＷＲと称す）
ＤＭＡのアドレスとＥＡＳＴＢはＴＲＣＬＫの立上がり
で常にラッチ１２５でラッチされている。このラッチし
ているアドレスとＥＡＳＴＢとＤＭＡＴＲＢＷを前記Ｄ
ＭＡＴＲＷＲでトレースメモリへ書き込む。
【０１５８】ＴＲＣＬＫでラッチしたＥＡＳＴＢをトレ
ースメモリに書き込むのは、トレースメモリに書かれた
この情報がアドレスである事が分かるようにする為であ
る。（図２９に示すＴｉ１２部分）。ＤＭＡＣ１１３は
ＮＰＢのアドレスバスに指定のＩ／Ｏのアドレスを乗せ
る（図２８に示すＴｉ８部分）。エバチップ内ＤＭＡＴ
１０４は、周辺チップ内のＮＰＢバスアクセスにより指
定のＩ／Ｏレジスタからリードしたデータを捕まえる
（図２８に示すＴｉ９部分）。
ースメモリに書き込むのは、トレースメモリに書かれた
この情報がアドレスである事が分かるようにする為であ
る。（図２９に示すＴｉ１２部分）。ＤＭＡＣ１１３は
ＮＰＢのアドレスバスに指定のＩ／Ｏのアドレスを乗せ
る（図２８に示すＴｉ８部分）。エバチップ内ＤＭＡＴ
１０４は、周辺チップ内のＮＰＢバスアクセスにより指
定のＩ／Ｏレジスタからリードしたデータを捕まえる
（図２８に示すＴｉ９部分）。
【０１５９】また、ＴＲＣＬＫの立上がりタイミングで
ＤＥＶＤＳＴＢを捕まえる。この捕まえたＤＥＶＤＳＴ
Ｂと捕まえる前のＤＥＶＤＳＴＢの反転信号を使ってＤ
ＭＡＴＲＷＲを生成する。ＤＭＡのデータとＥＤＳＴＢ
はＴＲＣＬＫの立上がりで常にラッチ１２５でラッチさ
れている。このラッチしているデータとＥＤＳＴＢとＤ
ＭＡＴＲＢＷを前記ＤＭＡＴＲＷＲでトレースメモリへ
書き込む。ＴＲＣＬＫでラッチしたＥＤＳＴＢをトレー
スメモリに書き込むのは、トレースメモリに書かれたこ
の情報がデータである事を分かるようにする為である。
（図２９に示すＴｉ１３部分）。ＤＭＡＴ１０４は、Ｖ
ＤＢバスを使用してＩＲＡＭの指定アドレスへ、Ｉ／Ｏ
からリードしたデータをライトする（図２９に示すＴｉ
１０部分）。
ＤＥＶＤＳＴＢを捕まえる。この捕まえたＤＥＶＤＳＴ
Ｂと捕まえる前のＤＥＶＤＳＴＢの反転信号を使ってＤ
ＭＡＴＲＷＲを生成する。ＤＭＡのデータとＥＤＳＴＢ
はＴＲＣＬＫの立上がりで常にラッチ１２５でラッチさ
れている。このラッチしているデータとＥＤＳＴＢとＤ
ＭＡＴＲＢＷを前記ＤＭＡＴＲＷＲでトレースメモリへ
書き込む。ＴＲＣＬＫでラッチしたＥＤＳＴＢをトレー
スメモリに書き込むのは、トレースメモリに書かれたこ
の情報がデータである事を分かるようにする為である。
（図２９に示すＴｉ１３部分）。ＤＭＡＴ１０４は、Ｖ
ＤＢバスを使用してＩＲＡＭの指定アドレスへ、Ｉ／Ｏ
からリードしたデータをライトする（図２９に示すＴｉ
１０部分）。
【０１６０】次に、ＩＲＡＭから内蔵Ｉ／ＯのＤＭＡ転
送について図３０及び図３１に示すタイミングチャート
を参照して説明する。
送について図３０及び図３１に示すタイミングチャート
を参照して説明する。
【０１６１】周辺チップ内ＤＭＡＣ１１３がＤＭＡＲＱ
を出すと、周辺チップとエバチップのＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡＴ１０４が、ＤＭＡ
Ｃ１１３からＤＭＡＲＱを受け取る（図３０に示すＴｒ
１部分）。エバチップ内ＤＭＡＴ１０４は、ＣＰＵ１０
２に対してＶＤＢバスの開放要求を示すのＩＲＡＭＲＱ
を出力する（図３１に示すＴｒ２部分）。
を出すと、周辺チップとエバチップのＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡＴ１０４が、ＤＭＡ
Ｃ１１３からＤＭＡＲＱを受け取る（図３０に示すＴｒ
１部分）。エバチップ内ＤＭＡＴ１０４は、ＣＰＵ１０
２に対してＶＤＢバスの開放要求を示すのＩＲＡＭＲＱ
を出力する（図３１に示すＴｒ２部分）。
【０１６２】ＣＰＵ１０２は、ＶＤＢバスの開放要求を
受け付けると、アクノリッジを示すＩＲＡＭＡＫをアク
ティブにする（図３１に示すＴｒ３部分）。ＤＭＡＴ１
０４は、ＣＰＵ１０２に対してＶＳＢバスの使用権要求
を示すＶＡＲＥＱを出力する（図３１に示すＴｒ４部
分）。ＣＰＵ１０２は、ＶＳＢバスの使用権要求を受け
付けると、アクノリッジを示すＶＡＡＣＫをアクティブ
にする。この時点で、ＶＤＢバス、ＶＳＢバス、および
ＮＰＢバスが開放されＤＭＡＴ１０４は前記各バスを使
用可能となる（図３１に示すＴｒ５部分）。
受け付けると、アクノリッジを示すＩＲＡＭＡＫをアク
ティブにする（図３１に示すＴｒ３部分）。ＤＭＡＴ１
０４は、ＣＰＵ１０２に対してＶＳＢバスの使用権要求
を示すＶＡＲＥＱを出力する（図３１に示すＴｒ４部
分）。ＣＰＵ１０２は、ＶＳＢバスの使用権要求を受け
付けると、アクノリッジを示すＶＡＡＣＫをアクティブ
にする。この時点で、ＶＤＢバス、ＶＳＢバス、および
ＮＰＢバスが開放されＤＭＡＴ１０４は前記各バスを使
用可能となる（図３１に示すＴｒ５部分）。
【０１６３】エバチップ内ＤＭＡＴ１０４は、ＣＰＵア
クセスがＤＭＡアクセスかを切替えるエバチップ内ＥＶ
ＩＦに対してＤＭＡアクセスである事を示すＳＥＬＤＭ
Ａ信号をアクティブにする（図３１に示すＴｒ６部
分）。ＤＭＡＣ１１３はＤＭＡＩＦ１１６を介し、ＤＭ
ＡＡＫに同期してＩＲＡＭのアドレスを出力する。エバ
チップ内ＤＭＡＴ１０４が前記ＩＲＡＭアドレスを引き
取る（図３０に示すＴｒ７部分）。
クセスがＤＭＡアクセスかを切替えるエバチップ内ＥＶ
ＩＦに対してＤＭＡアクセスである事を示すＳＥＬＤＭ
Ａ信号をアクティブにする（図３１に示すＴｒ６部
分）。ＤＭＡＣ１１３はＤＭＡＩＦ１１６を介し、ＤＭ
ＡＡＫに同期してＩＲＡＭのアドレスを出力する。エバ
チップ内ＤＭＡＴ１０４が前記ＩＲＡＭアドレスを引き
取る（図３０に示すＴｒ７部分）。
【０１６４】ＤＭＡＴ１０４は、ＶＤＢバス制御信号を
動作させ、指定アドレスのＩＲＡＭへのをリード・サイ
クルを起動させる（図３１に示すＴｒ８部分）。ラッチ
４０４はＤＥＶＡＳＴＢのロウレベルでＤＭＡ転送方向
制御信号(以下、ＤＭＡＴＲＢＷと称す)を出力する。Ｄ
ＭＡＴＲＢＷはＤＥＶＡＳＴＢの立上がりで保持され
る。この場合は、ＩＲＡＭからＩ／Ｏへの転送を示す
“１”が出力される（図３１に示すＴｒ１１部分）。
動作させ、指定アドレスのＩＲＡＭへのをリード・サイ
クルを起動させる（図３１に示すＴｒ８部分）。ラッチ
４０４はＤＥＶＡＳＴＢのロウレベルでＤＭＡ転送方向
制御信号(以下、ＤＭＡＴＲＢＷと称す)を出力する。Ｄ
ＭＡＴＲＢＷはＤＥＶＡＳＴＢの立上がりで保持され
る。この場合は、ＩＲＡＭからＩ／Ｏへの転送を示す
“１”が出力される（図３１に示すＴｒ１１部分）。
【０１６５】ＤＭＡＴＡＥＮがアクティブの時のＴＲＣ
ＬＫによって、周辺アクセス用バス上にあるＤＭＡ転送
アドレスとＤＭＡＴＲＢＷがトレースメモリにＤＭＡ転
送トレースデータとして格納される（図３１に示すＴｒ
１２部分）。以降、アドレスをラッチしてトレースメモ
リに書き込む動作は内蔵Ｉ／ＯからＩＲＡＭへのＤＭＡ
転送と同様である図３１に示すＴｒ１２部分）。
ＬＫによって、周辺アクセス用バス上にあるＤＭＡ転送
アドレスとＤＭＡＴＲＢＷがトレースメモリにＤＭＡ転
送トレースデータとして格納される（図３１に示すＴｒ
１２部分）。以降、アドレスをラッチしてトレースメモ
リに書き込む動作は内蔵Ｉ／ＯからＩＲＡＭへのＤＭＡ
転送と同様である図３１に示すＴｒ１２部分）。
【０１６６】ＤＭＡＴ１０４は、ＮＰＢのバス制御信号
を動作させ、ライト・サイクルを起動させる。ＮＰＢの
アドレスバスにはＤＭＡＣ１１３により指定のＩ／Ｏア
ドレスを乗せる。ＮＰＢのデータバスには、上記ＶＤＢ
によるバスアクセスで得た指定のＩＲＡＭアドレスから
リードしたデータが乗る（図３１に示すＴｒ９部分）。
ＤＭＡＴ１０４が起動したＮＰＢによるバスアクセスに
より指定のＩ／Ｏレジスタへ、ＩＲＡＭからリードした
データがライトされる（図３０に示すＴｒ１０部分）。
以降、データをラッチしてトレースメモリに書き込む動
作は内蔵Ｉ／ＯからＩＲＡＭへのＤＭＡ転送と同様であ
る（図３１に示すＴｒ１３部分）。
を動作させ、ライト・サイクルを起動させる。ＮＰＢの
アドレスバスにはＤＭＡＣ１１３により指定のＩ／Ｏア
ドレスを乗せる。ＮＰＢのデータバスには、上記ＶＤＢ
によるバスアクセスで得た指定のＩＲＡＭアドレスから
リードしたデータが乗る（図３１に示すＴｒ９部分）。
ＤＭＡＴ１０４が起動したＮＰＢによるバスアクセスに
より指定のＩ／Ｏレジスタへ、ＩＲＡＭからリードした
データがライトされる（図３０に示すＴｒ１０部分）。
以降、データをラッチしてトレースメモリに書き込む動
作は内蔵Ｉ／ＯからＩＲＡＭへのＤＭＡ転送と同様であ
る（図３１に示すＴｒ１３部分）。
【０１６７】次にウエイト制御について図２７に示すタ
イミングチャートを参照して説明する。
イミングチャートを参照して説明する。
【０１６８】周波数が向上してきた時にエバチップ１０
１と周辺チップ１０９の２チップに分かれた構成のＩＥ
でもＤＭＡＴ１０４がデータ転送できるように周辺チッ
プ１０９のＤＭＡＣ１１３が出力するＩＲＡＭアドレス
を待たせる為のウエイト（以下、ＤＭＡＡＫウエイトと
称す）、周辺チップのＤＭＡＣが読み出したデータを待
たせる為のウエイト（以下、ＶＳＴＢウエイトと称す）
を用意している。まず、ＤＭＡＡＫウエイトについて説
明する。周辺チップはＩＲＡＭアドレスをＥＡＳＴＢの
立ち下がりの次クロックの立上がりタイミングで出力す
る。このアクセスアドレスを確実に受け渡しする為ウエ
イトを挿入する。十分なセットアップを確保した上でエ
バチップ１０１のＤＭＡＴ１０４はこのアドレスをＤＭ
ＡＡＫの立ち下がりで捕まえる。
１と周辺チップ１０９の２チップに分かれた構成のＩＥ
でもＤＭＡＴ１０４がデータ転送できるように周辺チッ
プ１０９のＤＭＡＣ１１３が出力するＩＲＡＭアドレス
を待たせる為のウエイト（以下、ＤＭＡＡＫウエイトと
称す）、周辺チップのＤＭＡＣが読み出したデータを待
たせる為のウエイト（以下、ＶＳＴＢウエイトと称す）
を用意している。まず、ＤＭＡＡＫウエイトについて説
明する。周辺チップはＩＲＡＭアドレスをＥＡＳＴＢの
立ち下がりの次クロックの立上がりタイミングで出力す
る。このアクセスアドレスを確実に受け渡しする為ウエ
イトを挿入する。十分なセットアップを確保した上でエ
バチップ１０１のＤＭＡＴ１０４はこのアドレスをＤＭ
ＡＡＫの立ち下がりで捕まえる。
【０１６９】次に、ＶＳＴＢウエイトについて説明す
る。周辺Ｉ／ＯからＩＲＡＭへのアクセスでは、周辺チ
ップ１０９は周辺Ｉ／Ｏ１１７からリードしたデータを
ＥＤＳＴＢの立上がりの半クロック前のタイミングで出
力する。このデータを確実に受け渡しする為ウエイトを
挿入する。十分なセットアップを確保した上でエバチッ
プ１０１のＤＭＡＴ１０４はこのデータをＥＤＳＴＢの
立ち下がりで捕まえる。ＩＲＡＭから周辺Ｉ／Ｏへのア
クセスでは、周辺チップ１０９はエバチップ１０１のＩ
ＲＡＭ１０６からリードしたデータを確実に受け渡しす
る為ウエイトを挿入する。十分なセットアップを確保し
た上で周辺チップ１０９のＤＭＡＣ１１３はこのデータ
をＥＤＳＴＢの立ち下がりで捕まえる。
る。周辺Ｉ／ＯからＩＲＡＭへのアクセスでは、周辺チ
ップ１０９は周辺Ｉ／Ｏ１１７からリードしたデータを
ＥＤＳＴＢの立上がりの半クロック前のタイミングで出
力する。このデータを確実に受け渡しする為ウエイトを
挿入する。十分なセットアップを確保した上でエバチッ
プ１０１のＤＭＡＴ１０４はこのデータをＥＤＳＴＢの
立ち下がりで捕まえる。ＩＲＡＭから周辺Ｉ／Ｏへのア
クセスでは、周辺チップ１０９はエバチップ１０１のＩ
ＲＡＭ１０６からリードしたデータを確実に受け渡しす
る為ウエイトを挿入する。十分なセットアップを確保し
た上で周辺チップ１０９のＤＭＡＣ１１３はこのデータ
をＥＤＳＴＢの立ち下がりで捕まえる。
【０１７０】（実施の形態４）本発明の実施の形態４に
係るインサーキットエミュレータついて図を参照して詳
細に説明する。なお、実施の形態１及び２と同一又は相
当部分には同一の符号を付して説明する。
係るインサーキットエミュレータついて図を参照して詳
細に説明する。なお、実施の形態１及び２と同一又は相
当部分には同一の符号を付して説明する。
【０１７１】図３２は、本発明の実施の形態４に係るイ
ンサーキットエミュレータの構成を示すブロック図であ
る。この実施の形態４に係るインサーキットエミュレー
タは、図２１に示した実施の形態３のインサーキットエ
ミュレータに、ＤＭＡ転送を行うに当たり必要な情報を
格納しておくテーブル１３０１とレジスタ１３０２を追
加したものである。
ンサーキットエミュレータの構成を示すブロック図であ
る。この実施の形態４に係るインサーキットエミュレー
タは、図２１に示した実施の形態３のインサーキットエ
ミュレータに、ＤＭＡ転送を行うに当たり必要な情報を
格納しておくテーブル１３０１とレジスタ１３０２を追
加したものである。
【０１７２】図３３は、内蔵ＲＡＭに設けられるテーブ
ル及びＤＭＡコントローラに設けられるレジスタの内容
を説明するための図であり、図３２で示したテーブル１
３０１とレジスタ１３０２の構成を特記した図である。
ル及びＤＭＡコントローラに設けられるレジスタの内容
を説明するための図であり、図３２で示したテーブル１
３０１とレジスタ１３０２の構成を特記した図である。
【０１７３】ＤＭＡ転送を行うに当たり必要な情報とし
て、転送周辺Ｉ／Ｏアドレス、転送ＩＲＡＭアドレス、
転送方向、転送バイト数が複数格納される。
て、転送周辺Ｉ／Ｏアドレス、転送ＩＲＡＭアドレス、
転送方向、転送バイト数が複数格納される。
【０１７４】次に本発明における実施の形態４のインサ
ーキットエミュレータにの動作を説明する。この実施の
形態４に係るインサーキットエミュレータの、周辺Ｉ／
Ｏ→内蔵ＲＡＭ転送動作（偶数アドレス、バイト・アク
セスの場合）を示すタイミングチャートを図３４及び図
３５に示す。また、内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
（偶数アドレス、バイト・アクセスの場合）を示すタイ
ミングチャートを図３６及び図３７に示す。
ーキットエミュレータにの動作を説明する。この実施の
形態４に係るインサーキットエミュレータの、周辺Ｉ／
Ｏ→内蔵ＲＡＭ転送動作（偶数アドレス、バイト・アク
セスの場合）を示すタイミングチャートを図３４及び図
３５に示す。また、内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
（偶数アドレス、バイト・アクセスの場合）を示すタイ
ミングチャートを図３６及び図３７に示す。
【０１７５】この実施の形態４の特徴は、ＤＭＡ転送を
行うに当たり必要な、転送周辺Ｉ／Ｏアドレス、転送Ｉ
ＲＡＭアドレス、転送方向、転送バイト数の情報をエバ
チップ１０１内のＩＲＡＭ１０６と周辺チップ内のＤＭ
ＡＣ１１３内のレジスタに同等のテーブル１３０１とレ
ジスタ１３０２を設置し同等の内容を事前に書き込んで
おき、実際のＤＭＡ転送時には、ＤＭＡＣ１１３よりテ
ーブル１３０２のＤＭＡ使用チャンネル番号（以下、Ｃ
Ｈ番号と称す）を伝達し、その情報を元に、データを転
送するものである。
行うに当たり必要な、転送周辺Ｉ／Ｏアドレス、転送Ｉ
ＲＡＭアドレス、転送方向、転送バイト数の情報をエバ
チップ１０１内のＩＲＡＭ１０６と周辺チップ内のＤＭ
ＡＣ１１３内のレジスタに同等のテーブル１３０１とレ
ジスタ１３０２を設置し同等の内容を事前に書き込んで
おき、実際のＤＭＡ転送時には、ＤＭＡＣ１１３よりテ
ーブル１３０２のＤＭＡ使用チャンネル番号（以下、Ｃ
Ｈ番号と称す）を伝達し、その情報を元に、データを転
送するものである。
【０１７６】図３４〜宇３７に基づき、実施の形態４
の、エバチップ側ＤＭＡＴ１０４がＤＭＡ要求を受けて
から、ＤＭＡ転送を実行するまでのフローについて説明
する。まず、内蔵Ｉ／ＯからＩＲＡＭへのＤＭＡ転送に
ついて図３４及び図３５に示したタイミングチャートを
参照して説明する。
の、エバチップ側ＤＭＡＴ１０４がＤＭＡ要求を受けて
から、ＤＭＡ転送を実行するまでのフローについて説明
する。まず、内蔵Ｉ／ＯからＩＲＡＭへのＤＭＡ転送に
ついて図３４及び図３５に示したタイミングチャートを
参照して説明する。
【０１７７】周辺チップ内ＤＭＡＣ１１３がＤＭＡＲＱ
を出すと、周辺チップとエバチップのＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡＴ１０４が、ＤＭＡ
Ｃ１１３からのＤＭＡＲＱを受け取る（図３４に示すＴ
２ｉ１部分）。エバチップ内ＤＭＡＴ１０４は、ＣＰＵ
１０２に対してＩＲＡＭＲＱを出力する（図３５に示す
Ｔ２ｉ２部分）。ＣＰＵ１０２は、ＶＤＢバスの開放要
求を受け付けると、ＩＲＡＭＡＫをアクティブにする
（図３５に示すＴ２ｉ３部分）。
を出すと、周辺チップとエバチップのＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡＴ１０４が、ＤＭＡ
Ｃ１１３からのＤＭＡＲＱを受け取る（図３４に示すＴ
２ｉ１部分）。エバチップ内ＤＭＡＴ１０４は、ＣＰＵ
１０２に対してＩＲＡＭＲＱを出力する（図３５に示す
Ｔ２ｉ２部分）。ＣＰＵ１０２は、ＶＤＢバスの開放要
求を受け付けると、ＩＲＡＭＡＫをアクティブにする
（図３５に示すＴ２ｉ３部分）。
【０１７８】ＤＭＡＴ１０４は、ＣＰＵ１０２に対して
ＶＡＲＥＱを出力する（図３５に示すＴ２ｉ４部分）。
ＣＰＵ１０２は、ＶＳＢバスの使用権要求を受け付ける
と、ＶＡＡＣＫをアクティブにする。この時点でチップ
内のＶＳＢバス、ＶＤＢバスとＮＰＢバスが開放され、
ＤＭＡＴ１０４は前記各バスを使用可能となる（図３５
に示すＴ２ｉ５部分）。エバチップ内ＤＭＡＴ１０４
は、ＣＰＵアクセスかＤＭＡアクセスかを切替えるエバ
チップ内ＥＶＩＦに対してＤＭＡアクセスである事を示
すＳＥＬＤＭＡ信号をアクティブにする（図３５に示す
Ｔ２ｉ６部分）。
ＶＡＲＥＱを出力する（図３５に示すＴ２ｉ４部分）。
ＣＰＵ１０２は、ＶＳＢバスの使用権要求を受け付ける
と、ＶＡＡＣＫをアクティブにする。この時点でチップ
内のＶＳＢバス、ＶＤＢバスとＮＰＢバスが開放され、
ＤＭＡＴ１０４は前記各バスを使用可能となる（図３５
に示すＴ２ｉ５部分）。エバチップ内ＤＭＡＴ１０４
は、ＣＰＵアクセスかＤＭＡアクセスかを切替えるエバ
チップ内ＥＶＩＦに対してＤＭＡアクセスである事を示
すＳＥＬＤＭＡ信号をアクティブにする（図３５に示す
Ｔ２ｉ６部分）。
【０１７９】ＤＭＡＣ１１３はＤＭＡＩＦ１１６を介
し、ＤＭＡＡＫに同期してＤＭＡ使用ＣＨ番号を出力す
る。エバチップ内ＤＭＡＴ１０４が前記ＤＭＡ使用ＣＨ
番号を引き取る（図３４に示すＴ２ｉ７部分）。トレー
スメモリに書き込まれる情報がＣＨ番号であるほかは、
実施の形態３と同じ動作でトレースメモリに書き込まれ
る（図３５に示すＴ２ｉ１２部分）。エバチップ１０１
内ＤＭＡＴ１０４は上記ＣＨ番号の示すテーブル１３０
１より転送ＩＲＡＭアドレス、転送周辺Ｉ／Ｏアドレ
ス、転送方向、転送バイト数を読み出す。同様に周辺チ
ップ１０９内ＤＭＡＣ１１３はＤＭＡ使用ＣＨ番号が示
すレジスタ１３０２より上記同様の情報を読み出す。Ｄ
ＭＡＴ１０４はＮＰＢバス制御信号を動作させ、周辺Ｉ
／Ｏへのリード・サイクルを起動させる。
し、ＤＭＡＡＫに同期してＤＭＡ使用ＣＨ番号を出力す
る。エバチップ内ＤＭＡＴ１０４が前記ＤＭＡ使用ＣＨ
番号を引き取る（図３４に示すＴ２ｉ７部分）。トレー
スメモリに書き込まれる情報がＣＨ番号であるほかは、
実施の形態３と同じ動作でトレースメモリに書き込まれ
る（図３５に示すＴ２ｉ１２部分）。エバチップ１０１
内ＤＭＡＴ１０４は上記ＣＨ番号の示すテーブル１３０
１より転送ＩＲＡＭアドレス、転送周辺Ｉ／Ｏアドレ
ス、転送方向、転送バイト数を読み出す。同様に周辺チ
ップ１０９内ＤＭＡＣ１１３はＤＭＡ使用ＣＨ番号が示
すレジスタ１３０２より上記同様の情報を読み出す。Ｄ
ＭＡＴ１０４はＮＰＢバス制御信号を動作させ、周辺Ｉ
／Ｏへのリード・サイクルを起動させる。
【０１８０】ＤＭＡＣ１１３はＮＰＢのアドレスバスに
指定のＩ／Ｏのアドレスを乗せる（図３４に示すＴ２ｉ
８部分）。エバチップ内ＤＭＡＴ１０４は、周辺チップ
内のＮＰＢバスアクセスにより指定のＩ／Ｏレジスタか
らリードしたデータを捕まえる（図３４に示すＴ２ｉ９
部分）。以降、データをラッチしてトレースメモリに書
き込む動作は実施の形態３と同様である（図３５に示す
Ｔ２ｉ１３部分）。ＤＭＡＴ１０４は、ＶＤＢバスを使
用してＩＲＡＭの指定アドレスへ、Ｉ／Ｏからリードし
たデータをライトする（図３５に示すＴ２ｉ１０部
分）。
指定のＩ／Ｏのアドレスを乗せる（図３４に示すＴ２ｉ
８部分）。エバチップ内ＤＭＡＴ１０４は、周辺チップ
内のＮＰＢバスアクセスにより指定のＩ／Ｏレジスタか
らリードしたデータを捕まえる（図３４に示すＴ２ｉ９
部分）。以降、データをラッチしてトレースメモリに書
き込む動作は実施の形態３と同様である（図３５に示す
Ｔ２ｉ１３部分）。ＤＭＡＴ１０４は、ＶＤＢバスを使
用してＩＲＡＭの指定アドレスへ、Ｉ／Ｏからリードし
たデータをライトする（図３５に示すＴ２ｉ１０部
分）。
【０１８１】次に、ＩＲＡＭから内蔵Ｉ／ＯのＤＭＡ転
送について、図３６及び図３７に示すタイミングチャー
トを参照して説明する。
送について、図３６及び図３７に示すタイミングチャー
トを参照して説明する。
【０１８２】周辺チップ内ＤＭＡＣ１１３がＤＭＡＲＱ
を出すと、周辺チップとエバチップのＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡＴ１０４が、ＤＭＡ
Ｃ１１３からＤＭＡＲＱを受け取る（図３６に示すＴ２
ｒ１部分）。エバチップ内ＤＭＡＴ１０４は、ＣＰＵ１
０２に対してＶＤＢバスの開放要求を示すのＩＲＡＭＲ
Ｑを出力する（図３７に示すＴ２ｒ２部分）。ＣＰＵ１
０２は、ＶＤＢバスの開放要求を受け付けると、アクノ
リッジを示すＩＲＡＭＡＫをアクティブにする（図３７
に示すＴ２ｒ３部分）。ＤＭＡＴ１０４は、ＣＰＵ１０
２に対してＶＳＢバスの使用権要求を示すＶＡＲＥＱを
出力する（図３７に示すＴ２ｒ４部分）。
を出すと、周辺チップとエバチップのＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡＴ１０４が、ＤＭＡ
Ｃ１１３からＤＭＡＲＱを受け取る（図３６に示すＴ２
ｒ１部分）。エバチップ内ＤＭＡＴ１０４は、ＣＰＵ１
０２に対してＶＤＢバスの開放要求を示すのＩＲＡＭＲ
Ｑを出力する（図３７に示すＴ２ｒ２部分）。ＣＰＵ１
０２は、ＶＤＢバスの開放要求を受け付けると、アクノ
リッジを示すＩＲＡＭＡＫをアクティブにする（図３７
に示すＴ２ｒ３部分）。ＤＭＡＴ１０４は、ＣＰＵ１０
２に対してＶＳＢバスの使用権要求を示すＶＡＲＥＱを
出力する（図３７に示すＴ２ｒ４部分）。
【０１８３】ＣＰＵ１０２は、ＶＳＢバスの使用権要求
を受け付けると、アクノリッジを示すＶＡＡＣＫをアク
ティブにする。この時点で、ＶＤＢバス、ＶＳＢバス、
およびＮＰＢバスが開放され、ＤＭＡＴ１０４は前記各
バスを使用可能となる（図３７に示すＴ２ｒ５部分）。
エバチップ内ＤＭＡＴ１０４は、ＣＰＵアクセスがＤＭ
Ａアクセスかを切替えるエバチップ内ＥＶＩＦに対して
ＤＭＡアクセスである事を示すＳＥＬＤＭＡ信号をアク
ティブにする（図３７に示すＴ２ｒ６部分）。ＤＭＡＣ
１１３はＤＭＡＩＦ１１６を介し、ＤＭＡＡＫに同期し
てＤＭＡ使用ＣＨ番号を出力する。
を受け付けると、アクノリッジを示すＶＡＡＣＫをアク
ティブにする。この時点で、ＶＤＢバス、ＶＳＢバス、
およびＮＰＢバスが開放され、ＤＭＡＴ１０４は前記各
バスを使用可能となる（図３７に示すＴ２ｒ５部分）。
エバチップ内ＤＭＡＴ１０４は、ＣＰＵアクセスがＤＭ
Ａアクセスかを切替えるエバチップ内ＥＶＩＦに対して
ＤＭＡアクセスである事を示すＳＥＬＤＭＡ信号をアク
ティブにする（図３７に示すＴ２ｒ６部分）。ＤＭＡＣ
１１３はＤＭＡＩＦ１１６を介し、ＤＭＡＡＫに同期し
てＤＭＡ使用ＣＨ番号を出力する。
【０１８４】エバチップ内ＤＭＡＴ１０４が前記ＤＭＡ
使用ＣＨ番号を引き取る（図３６に示すＴ２ｒ７部
分）。エバチップ１０１内ＤＭＡＴは上記ＤＭＡ使用Ｃ
Ｈ番号の示すテーブル１３０１より転送ＩＲＡＭアドレ
ス、転送周辺Ｉ／Ｏアドレス、転送方向、転送バイト数
を読み出す。同様に周辺チップ１０９内ＤＭＡＣ１１３
はＤＭＡ使用ＣＨ番号が示すレジスタ１３０２より上記
同様の情報を読み出す。この時のＤＭＡＴＲＢＷの生成
に関しては、実施の形態３のＩＲＡＭから内蔵Ｉ／Ｏの
ＤＭＡ転送と同じであり、トレースメモリにＣＨ番号を
書き込む動作は、実施の形態４の内蔵Ｉ／ＯからＩＲＡ
ＭへのＤＭＡ転送と同じ動作である（図３７に示すＴ２
ｒ１２部分）。
使用ＣＨ番号を引き取る（図３６に示すＴ２ｒ７部
分）。エバチップ１０１内ＤＭＡＴは上記ＤＭＡ使用Ｃ
Ｈ番号の示すテーブル１３０１より転送ＩＲＡＭアドレ
ス、転送周辺Ｉ／Ｏアドレス、転送方向、転送バイト数
を読み出す。同様に周辺チップ１０９内ＤＭＡＣ１１３
はＤＭＡ使用ＣＨ番号が示すレジスタ１３０２より上記
同様の情報を読み出す。この時のＤＭＡＴＲＢＷの生成
に関しては、実施の形態３のＩＲＡＭから内蔵Ｉ／Ｏの
ＤＭＡ転送と同じであり、トレースメモリにＣＨ番号を
書き込む動作は、実施の形態４の内蔵Ｉ／ＯからＩＲＡ
ＭへのＤＭＡ転送と同じ動作である（図３７に示すＴ２
ｒ１２部分）。
【０１８５】ＤＭＡＴ１０４は、ＶＤＢバス制御信号を
動作させ、指定アドレスのＩＲＡＭへのをライト・サイ
クルを起動させる（図３７に示すＴ２ｒ８部分）。ＤＭ
ＡＴ１０４はＮＰＢのバス制御信号を動作させ、ライト
・サイクルを起動させる。ＮＰＢのアドレスバスにはＤ
ＭＡＣ１１３により指定のＩ／Ｏアドレスを乗せる。Ｎ
ＰＢのデータバスには、上記ＶＤＢによるバスアクセス
で得た指定のＩＲＡＭアドレスからリードしたデータが
乗る（図３７に示すＴ２ｒ９部分）。
動作させ、指定アドレスのＩＲＡＭへのをライト・サイ
クルを起動させる（図３７に示すＴ２ｒ８部分）。ＤＭ
ＡＴ１０４はＮＰＢのバス制御信号を動作させ、ライト
・サイクルを起動させる。ＮＰＢのアドレスバスにはＤ
ＭＡＣ１１３により指定のＩ／Ｏアドレスを乗せる。Ｎ
ＰＢのデータバスには、上記ＶＤＢによるバスアクセス
で得た指定のＩＲＡＭアドレスからリードしたデータが
乗る（図３７に示すＴ２ｒ９部分）。
【０１８６】ＤＭＡＴ１０４が起動したＮＰＢによるバ
スアクセスにより、指定のＩ／Ｏレジスタへ、ＩＲＡＭ
からリードしたデータがライトされる（図３６に示すＴ
２ｒ１０部分）。この時のトレースメモリにデータを書
き込む動作は、実施の形態４の内蔵Ｉ／ＯからＩＲＡＭ
へのＤＭＡ転送と同じである。（図３７に示すＴ２ｒ１
３部分）。
スアクセスにより、指定のＩ／Ｏレジスタへ、ＩＲＡＭ
からリードしたデータがライトされる（図３６に示すＴ
２ｒ１０部分）。この時のトレースメモリにデータを書
き込む動作は、実施の形態４の内蔵Ｉ／ＯからＩＲＡＭ
へのＤＭＡ転送と同じである。（図３７に示すＴ２ｒ１
３部分）。
【０１８７】（実施の形態５）本発明の実施の形態５に
係るインサーキットエミュレータついて図を参照して詳
細に説明する。なお、実施の形態１及び２と同一又は相
当部分には同一の符号を付して説明する。
係るインサーキットエミュレータついて図を参照して詳
細に説明する。なお、実施の形態１及び２と同一又は相
当部分には同一の符号を付して説明する。
【０１８８】図３８は、本発明の実施の形態５に係るイ
ンサーキットエミュレータの構成を示すブロック図であ
る。この実施の形態５に係るインサーキットエミュレー
タは、図３２に示した実施の形態４のインサーキットエ
ミュレータにおいて、ＥＶＩＦ１０３からの出力にＤＭ
ＡＡＤＲＷＲとＤＭＡＤＡＴＷＲを追加したものであ
る。
ンサーキットエミュレータの構成を示すブロック図であ
る。この実施の形態５に係るインサーキットエミュレー
タは、図３２に示した実施の形態４のインサーキットエ
ミュレータにおいて、ＥＶＩＦ１０３からの出力にＤＭ
ＡＡＤＲＷＲとＤＭＡＤＡＴＷＲを追加したものであ
る。
【０１８９】図３９は、実施の形態５に係るインサーキ
ットエミュレータに含まれるエバチップの構成を示すブ
ロック図である。
ットエミュレータに含まれるエバチップの構成を示すブ
ロック図である。
【０１９０】図４０は、図３９中のＥＶＩＦ１０３内の
構成を示す回路図である。このＥＶＩＦ１０３は、図２
４に示した回路に対し、ＤＭＡＴＲＷＲの構成を変更
し、ＤＭＡＡＤＲＷＲとＤＭＡＤＡＴＷＲを追加した構
成である。ＤＦ／Ｆ４０９を使い、ＤＭＡＡＫをＴＲＣ
ＬＫでラッチした信号とＤＭＡＡＫをインバータ４０８
した出力とのＮＡＮＤ４１４出力をＤＭＡＴＲＷＲとす
る。ＤＭＡＡＫとＴＲＣＬＫとのＡＮＤ４１２出力をＤ
ＭＡＡＤＲＷＲとする。ＤＥＶＤＳＴＢとＴＲＣＬＫと
のＡＮＤ４１３出力をＤＭＡＤＡＴＷＲとする。
構成を示す回路図である。このＥＶＩＦ１０３は、図２
４に示した回路に対し、ＤＭＡＴＲＷＲの構成を変更
し、ＤＭＡＡＤＲＷＲとＤＭＡＤＡＴＷＲを追加した構
成である。ＤＦ／Ｆ４０９を使い、ＤＭＡＡＫをＴＲＣ
ＬＫでラッチした信号とＤＭＡＡＫをインバータ４０８
した出力とのＮＡＮＤ４１４出力をＤＭＡＴＲＷＲとす
る。ＤＭＡＡＫとＴＲＣＬＫとのＡＮＤ４１２出力をＤ
ＭＡＡＤＲＷＲとする。ＤＥＶＤＳＴＢとＴＲＣＬＫと
のＡＮＤ４１３出力をＤＭＡＤＡＴＷＲとする。
【０１９１】図４１は、図３８中のＡＬＣＨ回路図及び
ＤＬＣＨ回路図の構成を示す回路図である。ここの回路
では、ＤＦ／Ｆ２００１を使い、ＥＡＤ１５−０をＤＭ
ＡＡＲＤＷＲでラッチした信号をＴＲＤＡ１５−０とす
る。ＤＦ／Ｆ２００２を使い、ＥＡＤ１５−０をＤＭＡ
ＤＡＴＷＲでラッチした信号をＴＲＤＤ１５−０とす
る。
ＤＬＣＨ回路図の構成を示す回路図である。ここの回路
では、ＤＦ／Ｆ２００１を使い、ＥＡＤ１５−０をＤＭ
ＡＡＲＤＷＲでラッチした信号をＴＲＤＡ１５−０とす
る。ＤＦ／Ｆ２００２を使い、ＥＡＤ１５−０をＤＭＡ
ＤＡＴＷＲでラッチした信号をＴＲＤＤ１５−０とす
る。
【０１９２】この実施の形態５に係るインサーキットエ
ミュレータの、周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作（偶数
アドレス、バイト・アクセスの場合）を示すタイミング
チャートを図４２及び図４３に示す。また、内蔵ＲＡＭ
→周辺Ｉ／Ｏ転送動作（偶数アドレス、バイト・アクセ
スの場合）を示すタイミングチャートを図４４及び図４
５に示す。
ミュレータの、周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作（偶数
アドレス、バイト・アクセスの場合）を示すタイミング
チャートを図４２及び図４３に示す。また、内蔵ＲＡＭ
→周辺Ｉ／Ｏ転送動作（偶数アドレス、バイト・アクセ
スの場合）を示すタイミングチャートを図４４及び図４
５に示す。
【０１９３】実施の形態３では、先にＤＭＡのアドレス
をトレースメモリへ書込み、次にＤＭＡの転送データの
書込み行なっていた例であるが、この実施の形態５で
は、アドレスとデータを一緒のタイミングで書く。
をトレースメモリへ書込み、次にＤＭＡの転送データの
書込み行なっていた例であるが、この実施の形態５で
は、アドレスとデータを一緒のタイミングで書く。
【０１９４】即ち、ＤＭＡＴＲＢＷの生成回路は実施の
形態３と同じである。ＤＭＡＴＲＷＲはＤＥＶＤＳＴＢ
から生成される。ＤＭＡＡＤＲＷＲはＤＭＡＡＫとＴＲ
ＣＣＬＫのＡＮＤで生成される。ＤＭＡＤＡＴＷＲはＤ
ＥＶＤＳＴＢとＴＲＣＣＬＫのＡＮＤで生成される。ア
ドレスラッチ１７０３はＤＭＡＡＤＲＷＲの立上がりで
アドレスをラッチし、データラッチ１７０５はＤＭＡＤ
ＡＴＷＲの立上がりでデータをラッチする。前記のラッ
チしたアドレスとデータを前記ＤＭＡＴＲＷＲでトレー
スメモリに書き込む。
形態３と同じである。ＤＭＡＴＲＷＲはＤＥＶＤＳＴＢ
から生成される。ＤＭＡＡＤＲＷＲはＤＭＡＡＫとＴＲ
ＣＣＬＫのＡＮＤで生成される。ＤＭＡＤＡＴＷＲはＤ
ＥＶＤＳＴＢとＴＲＣＣＬＫのＡＮＤで生成される。ア
ドレスラッチ１７０３はＤＭＡＡＤＲＷＲの立上がりで
アドレスをラッチし、データラッチ１７０５はＤＭＡＤ
ＡＴＷＲの立上がりでデータをラッチする。前記のラッ
チしたアドレスとデータを前記ＤＭＡＴＲＷＲでトレー
スメモリに書き込む。
【０１９５】（実施の形態６）本発明の実施の形態５に
係るインサーキットエミュレータついて図を参照して説
明する。なお、実施の形態１及び２と同一又は相当部分
には同一の符号を付して説明する。
係るインサーキットエミュレータついて図を参照して説
明する。なお、実施の形態１及び２と同一又は相当部分
には同一の符号を付して説明する。
【０１９６】図４５は、本発明の実施の形態６に係るイ
ンサーキットエミュレータの構成を示すブロック図であ
る。この実施の形態６に係るインサーキットエミュレー
タは、図３８に示した実施の形態５のインサーキットエ
ミュレータにおいて、ＤＭＡＡＤＲＷＲ１７０１、ＤＭ
ＡＤＡＴＷＲ１７０２、ＤＭＡＴＲＷＲ１２３とＤＭＡ
ＴＲＢＷ１２４の構成を変更したものである。ＤＭＡＡ
ＤＲＷＲ１７０１を、ＴＲＣＬＫ１２２とＤＭＡ制御信
号１１９内ＤＭＡＡＫ信号とのＡＮＤ２３０８出力に変
更したものである。
ンサーキットエミュレータの構成を示すブロック図であ
る。この実施の形態６に係るインサーキットエミュレー
タは、図３８に示した実施の形態５のインサーキットエ
ミュレータにおいて、ＤＭＡＡＤＲＷＲ１７０１、ＤＭ
ＡＤＡＴＷＲ１７０２、ＤＭＡＴＲＷＲ１２３とＤＭＡ
ＴＲＢＷ１２４の構成を変更したものである。ＤＭＡＡ
ＤＲＷＲ１７０１を、ＴＲＣＬＫ１２２とＤＭＡ制御信
号１１９内ＤＭＡＡＫ信号とのＡＮＤ２３０８出力に変
更したものである。
【０１９７】ＤＭＡＤＡＴＷＲ１７０２を、ＴＲＣＬＫ
１２２と周辺アクセス用バス１１８内ＥＤＳＴＢ信号と
のＡＮＤ２３０９出力に変更したものである。ＤＭＡＴ
ＲＷＲ１２３を、ＤＭＡ制御信号１１９内ＤＭＡＡＫ信
号をＤＦ／Ｆ２３０３の出力後、さらにＤＦ／Ｆ２３０
４の出力後と、ＤＦ／Ｆ２３０３の出力後インバータ２
３０５出力とのＡＮＤ２３０６の出力に変更したもので
ある。ＤＭＡＴＲＢＷ１２４を、ＤＭＡ制御信号１１９
内ＤＭＡＡＫ信号のＤＦ／Ｆ２３０３の出力と、周辺ア
クセス用バス１１８内のＥＡＤ１５のＤＦ／Ｆ２３０２
信号とのＡＮＤ２３０７の出力に変更したものである。
１２２と周辺アクセス用バス１１８内ＥＤＳＴＢ信号と
のＡＮＤ２３０９出力に変更したものである。ＤＭＡＴ
ＲＷＲ１２３を、ＤＭＡ制御信号１１９内ＤＭＡＡＫ信
号をＤＦ／Ｆ２３０３の出力後、さらにＤＦ／Ｆ２３０
４の出力後と、ＤＦ／Ｆ２３０３の出力後インバータ２
３０５出力とのＡＮＤ２３０６の出力に変更したもので
ある。ＤＭＡＴＲＢＷ１２４を、ＤＭＡ制御信号１１９
内ＤＭＡＡＫ信号のＤＦ／Ｆ２３０３の出力と、周辺ア
クセス用バス１１８内のＥＡＤ１５のＤＦ／Ｆ２３０２
信号とのＡＮＤ２３０７の出力に変更したものである。
【０１９８】この実施の形態６の特徴は、実施の形態５
のＤＭＡアドレスやデータを捕まえる手段とトレースメ
モリに書き込む手段をエバチップ１０１の外部回路で実
現した事である。この実施の形態６にはエバチップに追
加端子が必要無くなるという利点がある。
のＤＭＡアドレスやデータを捕まえる手段とトレースメ
モリに書き込む手段をエバチップ１０１の外部回路で実
現した事である。この実施の形態６にはエバチップに追
加端子が必要無くなるという利点がある。
【０１９９】ＥＡＳＴＢがハイの時のＴＲＣＬＫ立上が
りタイミングでＥＡＤ１５とＤＭＡＡＫをＦ／Ｆ２３０
２、２３０３で保持しておく。前記Ｆ／Ｆ２３０２、２
３０３からＤＭＡＴＲＲＢＷを生成する。また、Ｆ／Ｆ
２３０３の出力をさらにＴＲＣＬＫの立上がりで切り直
し、切り直す前の信号の反転信号とＡＮＤをとりＤＭＡ
ＴＲＷＲを生成する。更にＤＭＡＡＫがハイの時のＴＲ
ＣＬＫ立上がりタイミングでアドレスをラッチし、ＥＤ
ＳＴＢがハイの時の、ＴＲＣＬＫの立上がりタイミング
でデータをラッチする。前記のラッチしたアドレスとデ
ータを前記ＤＭＡＴＲＷＲでトレースメモリに書き込
む。
りタイミングでＥＡＤ１５とＤＭＡＡＫをＦ／Ｆ２３０
２、２３０３で保持しておく。前記Ｆ／Ｆ２３０２、２
３０３からＤＭＡＴＲＲＢＷを生成する。また、Ｆ／Ｆ
２３０３の出力をさらにＴＲＣＬＫの立上がりで切り直
し、切り直す前の信号の反転信号とＡＮＤをとりＤＭＡ
ＴＲＷＲを生成する。更にＤＭＡＡＫがハイの時のＴＲ
ＣＬＫ立上がりタイミングでアドレスをラッチし、ＥＤ
ＳＴＢがハイの時の、ＴＲＣＬＫの立上がりタイミング
でデータをラッチする。前記のラッチしたアドレスとデ
ータを前記ＤＭＡＴＲＷＲでトレースメモリに書き込
む。
【０２００】（実施の形態７）本発明の実施の形態７に
係るインサーキットエミュレータついて図を参照して説
明する。なお、実施の形態１及び２と同一又は相当部分
には同一の符号を付して説明する。
係るインサーキットエミュレータついて図を参照して説
明する。なお、実施の形態１及び２と同一又は相当部分
には同一の符号を付して説明する。
【０２０１】図４８は、本発明の実施の形態７に係るイ
ンサーキットエミュレータの構成を示すブロック図であ
る。このインサーキットエミュレータは、図２１に示し
た構成に、ＤＭＡ転送を行うに当たり必要な情報を格納
しておくテーブル１３０１とレジスタ１３０２を追加し
た図３２に対して、ＤＭＡの転送をトレースするメモリ
をＤＭＡトレースメモリ１２５０１とＤＭＡトレースメ
モリ２ ２５０２の２個を周辺アクセス用バスに追加接
続して、周辺アクセス用バスのデータをデコードするＤ
ＥＣ２５０３を追加したものである。ＤＥＣ２５０３に
は、ＴＲＣＫ１２２とＤＭＡＡＤＲＷＲ１２４、ＤＭＡ
ＤＡＴＷＲ１２５と周辺アクセス用バス１１７を接続す
る。ＤＥＣ２５０３から出力する、ＤＭＡトレースメモ
リ選択信号ＣＳ１をＤＭＡトレースメモリ１ ２５０１
に、ＤＭＡトレースメモリ選択信号ＣＳ２をＤＭＡトレ
ースメモリ２ ２５０２に接続する。
ンサーキットエミュレータの構成を示すブロック図であ
る。このインサーキットエミュレータは、図２１に示し
た構成に、ＤＭＡ転送を行うに当たり必要な情報を格納
しておくテーブル１３０１とレジスタ１３０２を追加し
た図３２に対して、ＤＭＡの転送をトレースするメモリ
をＤＭＡトレースメモリ１２５０１とＤＭＡトレースメ
モリ２ ２５０２の２個を周辺アクセス用バスに追加接
続して、周辺アクセス用バスのデータをデコードするＤ
ＥＣ２５０３を追加したものである。ＤＥＣ２５０３に
は、ＴＲＣＫ１２２とＤＭＡＡＤＲＷＲ１２４、ＤＭＡ
ＤＡＴＷＲ１２５と周辺アクセス用バス１１７を接続す
る。ＤＥＣ２５０３から出力する、ＤＭＡトレースメモ
リ選択信号ＣＳ１をＤＭＡトレースメモリ１ ２５０１
に、ＤＭＡトレースメモリ選択信号ＣＳ２をＤＭＡトレ
ースメモリ２ ２５０２に接続する。
【０２０２】図４９は、図４８に示したＤＥＣ２５０３
の構成を特記した図である。周辺アクセス用バスのＥＡ
Ｄ１５-０を入力し、ある値をデコードすることによっ
て選択信号ＳＥＬ１とＳＥＬ２を出力するデコーダ２６
０１がある。ＡＮＤゲート２６０２はＤＭＡＡＤＤＷＲ
とＴＲＣＬＫを入力している。非同期リセット付きＦ／
Ｆ２６０６はＡＮＤゲート２６０２をゲートクロック信
号として、デコーダ２６０１が出力するＳＥＬ１を入力
する。
の構成を特記した図である。周辺アクセス用バスのＥＡ
Ｄ１５-０を入力し、ある値をデコードすることによっ
て選択信号ＳＥＬ１とＳＥＬ２を出力するデコーダ２６
０１がある。ＡＮＤゲート２６０２はＤＭＡＡＤＤＷＲ
とＴＲＣＬＫを入力している。非同期リセット付きＦ／
Ｆ２６０６はＡＮＤゲート２６０２をゲートクロック信
号として、デコーダ２６０１が出力するＳＥＬ１を入力
する。
【０２０３】非同期リセット付きＦ／Ｆ２６０７もＡＮ
Ｄゲート２６０２をゲートクロック信号として、デコー
ダ２６０１が出力するＳＥＬ２を入力している。ディレ
イ素子２６０３にはＤＭＡＤＡＴＷＥを入力して、ディ
レイ素子２６０３が出力する信号をインバータ２６０４
に入力する。ＮＯＲゲート２６０５はインバータ２６０
４の出力とＤＭＡＤＡＴＷＲを入力している。また、非
同期リセット付きＦ／Ｆ２６０６、２６０７の非同期リ
セット入力にはＮＯＲゲート２６０５の出力が入力され
ている。
Ｄゲート２６０２をゲートクロック信号として、デコー
ダ２６０１が出力するＳＥＬ２を入力している。ディレ
イ素子２６０３にはＤＭＡＤＡＴＷＥを入力して、ディ
レイ素子２６０３が出力する信号をインバータ２６０４
に入力する。ＮＯＲゲート２６０５はインバータ２６０
４の出力とＤＭＡＤＡＴＷＲを入力している。また、非
同期リセット付きＦ／Ｆ２６０６、２６０７の非同期リ
セット入力にはＮＯＲゲート２６０５の出力が入力され
ている。
【０２０４】この実施の形態７に係るインサーキットエ
ミュレータの、周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作（偶数
アドレス、バイト・アクセスの場合）を示すタイミング
チャートを図５０及び図５１に示す。また、内蔵ＲＡＭ
→周辺Ｉ／Ｏ転送動作（偶数アドレス、バイト・アクセ
スの場合）を示すタイミングチャートを図５２及び図５
３に示す。
ミュレータの、周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作（偶数
アドレス、バイト・アクセスの場合）を示すタイミング
チャートを図５０及び図５１に示す。また、内蔵ＲＡＭ
→周辺Ｉ／Ｏ転送動作（偶数アドレス、バイト・アクセ
スの場合）を示すタイミングチャートを図５２及び図５
３に示す。
【０２０５】この実施の形態７の特徴は、実施の形態４
に加えてＤＭＡ転送データのトレースを行うに当たり必
要な転送周辺Ｉ／Ｏアドレス、転送ＩＲＡＭアドレス、
転送方向、転送バイト数の情報をデコーダ２５０３に入
力し、その情報を元にＤＭＡのチャンネル毎にトレース
メモリを選択し、トレースデータを格納する機能を有し
ているものである。図５０〜図５３に基づき実施の形態
７での、エバチップ側ＤＭＡＴ１０４がＤＭＡ要求を受
けてから、ＤＭＡ転送を実行するまでのフローについて
説明する。
に加えてＤＭＡ転送データのトレースを行うに当たり必
要な転送周辺Ｉ／Ｏアドレス、転送ＩＲＡＭアドレス、
転送方向、転送バイト数の情報をデコーダ２５０３に入
力し、その情報を元にＤＭＡのチャンネル毎にトレース
メモリを選択し、トレースデータを格納する機能を有し
ているものである。図５０〜図５３に基づき実施の形態
７での、エバチップ側ＤＭＡＴ１０４がＤＭＡ要求を受
けてから、ＤＭＡ転送を実行するまでのフローについて
説明する。
【０２０６】まず、内蔵Ｉ／ＯからＩＲＡＭへのＤＭＡ
転送について図５０及び図５１のタイミングチャートを
参照して説明する。
転送について図５０及び図５１のタイミングチャートを
参照して説明する。
【０２０７】周辺チップ内ＤＭＡＣ１１３がＤＭＡＲＱ
を出すと、周辺チップとエバチップのＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡＴ１０４が、ＤＭＡ
Ｃ１１３からのＤＭＡＲＱを受け取る（図５０に示すＴ
４ｉ１部分）。エバチップ内ＤＭＡＴ１０４は、ＣＰＵ
１０２に対してＩＲＡＭＲＱを出力する（図５１に示す
Ｔ４ｉ２部分）。
を出すと、周辺チップとエバチップのＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡＴ１０４が、ＤＭＡ
Ｃ１１３からのＤＭＡＲＱを受け取る（図５０に示すＴ
４ｉ１部分）。エバチップ内ＤＭＡＴ１０４は、ＣＰＵ
１０２に対してＩＲＡＭＲＱを出力する（図５１に示す
Ｔ４ｉ２部分）。
【０２０８】ＣＰＵ１０２は、ＶＤＢバスの開放要求を
受け付けると、ＩＲＡＭＡＫをアクティブにする（図５
１に示すＴ４ｉ３部分）。ＤＭＡＴ１０４は、ＣＰＵ１
０２に対してＶＡＲＥＱを出力する（図５１に示すＴ３
ｉ４部分）。ＣＰＵ１０２は、ＶＳＢバスの使用権要求
を受け付けると、ＶＡＡＣＫをアクティブにする。この
時点でチップ内のＶＳＢバス、ＶＤＢバスとＮＰＢバス
が開放され、ＤＭＡＴ１０４は前記各バスを使用可能と
なる（図５１に示すＴ４ｉ５部分）。エバチップ内ＤＭ
ＡＴ１０４は、ＣＰＵアクセスかＤＭＡアクセスかを切
替えるエバチップ内ＥＶＩＦに対してＤＭＡアクセスで
ある事を示すＳＥＬＤＭＡ信号をアクティブにする（図
５１７に示すＴ４ｉ６部分）。
受け付けると、ＩＲＡＭＡＫをアクティブにする（図５
１に示すＴ４ｉ３部分）。ＤＭＡＴ１０４は、ＣＰＵ１
０２に対してＶＡＲＥＱを出力する（図５１に示すＴ３
ｉ４部分）。ＣＰＵ１０２は、ＶＳＢバスの使用権要求
を受け付けると、ＶＡＡＣＫをアクティブにする。この
時点でチップ内のＶＳＢバス、ＶＤＢバスとＮＰＢバス
が開放され、ＤＭＡＴ１０４は前記各バスを使用可能と
なる（図５１に示すＴ４ｉ５部分）。エバチップ内ＤＭ
ＡＴ１０４は、ＣＰＵアクセスかＤＭＡアクセスかを切
替えるエバチップ内ＥＶＩＦに対してＤＭＡアクセスで
ある事を示すＳＥＬＤＭＡ信号をアクティブにする（図
５１７に示すＴ４ｉ６部分）。
【０２０９】ＤＭＡＣ１１３はＤＭＡＩＦ１１６を介
し、ＤＭＡＡＫに同期してＤＭＡ使用ＣＨ１番号を出力
する。エバチップ内ＤＭＡＴ１０４が前記ＤＭＡ使用Ｃ
Ｈ１番号を引き取る（図５０に示すＴ４ｉ７部分）。
し、ＤＭＡＡＫに同期してＤＭＡ使用ＣＨ１番号を出力
する。エバチップ内ＤＭＡＴ１０４が前記ＤＭＡ使用Ｃ
Ｈ１番号を引き取る（図５０に示すＴ４ｉ７部分）。
【０２１０】ＤＭＡＴＲＢＷを生成する手順は実施の形
態３と同様である。さらに、周辺アクセス用バスに出力
されているＤＭＡ使用ＣＨ１番号からデコーダがＣＨ１
選択信号（以下、ＳＥＬ１と称す）をアクティブにす
る。
態３と同様である。さらに、周辺アクセス用バスに出力
されているＤＭＡ使用ＣＨ１番号からデコーダがＣＨ１
選択信号（以下、ＳＥＬ１と称す）をアクティブにす
る。
【０２１１】そのＳＥＬ１をＤＭＡＡＤＲＷＲがアクテ
ィブになっている時のＴＲＣＬＫの立ち上りタイミング
で保持し、ＤＭＡトレースメモリ１を選択する信号(以
下、ＣＳ１と称す)をアクティブとする。（図５１に示
すＴ４ｉ１４部分）。ＣＳ１がアクティブであることに
よりＤＭＡ転送データトレースを行うＤＭＡトレースメ
モリ１が選択され、ＤＭＡＴＡＥＮがアクティブの時の
ＴＲＣＬＫによって、周辺アクセス用バス上にあるＤＭ
Ａ使用ＣＨ１番号とＤＭＡＴＲＢＷがＤＭＡトレースメ
モリ１にＤＭＡ転送トレースデータとして格納される
（図５１に示すＴ４ｉ１２部分）。
ィブになっている時のＴＲＣＬＫの立ち上りタイミング
で保持し、ＤＭＡトレースメモリ１を選択する信号(以
下、ＣＳ１と称す)をアクティブとする。（図５１に示
すＴ４ｉ１４部分）。ＣＳ１がアクティブであることに
よりＤＭＡ転送データトレースを行うＤＭＡトレースメ
モリ１が選択され、ＤＭＡＴＡＥＮがアクティブの時の
ＴＲＣＬＫによって、周辺アクセス用バス上にあるＤＭ
Ａ使用ＣＨ１番号とＤＭＡＴＲＢＷがＤＭＡトレースメ
モリ１にＤＭＡ転送トレースデータとして格納される
（図５１に示すＴ４ｉ１２部分）。
【０２１２】エバチップ１０１内ＤＭＡＴ１０４は上記
ＣＨ番号の示すテーブル１３０１より転送ＩＲＡＭアド
レス、転送周辺Ｉ／Ｏアドレス、転送方向、転送バイト
数を読み出す。同様に周辺チップ１０９内ＤＭＡＣ１１
３はＤＭＡ使用ＣＨ１番号が示すレジスタ１３０２より
上記同様の情報を読み出す。ＤＭＡＴ１０４はＮＰＢバ
ス制御信号を動作させ、周辺Ｉ／Ｏへのリード・サイク
ルを起動させる。ＤＭＡＣ１１３はＮＰＢのアドレスバ
スに指定のＩ／Ｏのアドレスを乗せる（図５０に示すＴ
４ｉ８部分）。
ＣＨ番号の示すテーブル１３０１より転送ＩＲＡＭアド
レス、転送周辺Ｉ／Ｏアドレス、転送方向、転送バイト
数を読み出す。同様に周辺チップ１０９内ＤＭＡＣ１１
３はＤＭＡ使用ＣＨ１番号が示すレジスタ１３０２より
上記同様の情報を読み出す。ＤＭＡＴ１０４はＮＰＢバ
ス制御信号を動作させ、周辺Ｉ／Ｏへのリード・サイク
ルを起動させる。ＤＭＡＣ１１３はＮＰＢのアドレスバ
スに指定のＩ／Ｏのアドレスを乗せる（図５０に示すＴ
４ｉ８部分）。
【０２１３】エバチップ内ＤＭＡＴ１０４は、周辺チッ
プ内のＮＰＢバスアクセスにより指定のＩ／Ｏレジスタ
からリードしたデータを捕まえる（図５０に示すＴ４ｉ
９部分）。また、ＤＥＶＤＳＴＢが選択されて出力され
ているＮＰＢバス制御信号であるＥＤＳＴＢに同期して
ＤＭＡＤＡＴＷＲがアクティブとなり、ＤＭＡＤＡＴＷ
Ｒがアクティブの時のＴＲＣＬＫによって周辺アクセス
用バス上にあるＤＭＡ転送データがトレースメモリ１に
ＤＭＡ転送トレースデータとして格納される（図５１に
示すＴ４ｉ１３部分）。
プ内のＮＰＢバスアクセスにより指定のＩ／Ｏレジスタ
からリードしたデータを捕まえる（図５０に示すＴ４ｉ
９部分）。また、ＤＥＶＤＳＴＢが選択されて出力され
ているＮＰＢバス制御信号であるＥＤＳＴＢに同期して
ＤＭＡＤＡＴＷＲがアクティブとなり、ＤＭＡＤＡＴＷ
Ｒがアクティブの時のＴＲＣＬＫによって周辺アクセス
用バス上にあるＤＭＡ転送データがトレースメモリ１に
ＤＭＡ転送トレースデータとして格納される（図５１に
示すＴ４ｉ１３部分）。
【０２１４】ＤＭＡＴ１０４は、ＶＤＢバスを使用して
ＩＲＡＭの指定アドレスへ、Ｉ／Ｏからリードしたデー
タをライトする（図５１に示すＴ４ｉ１０部分）。ＤＭ
ＡＤＡＴＷＲの立ち下がりによって周辺Ｉ／Ｏへのリー
ドサイクルが終了し、ＣＳ１がインアクティブとなる。
ＩＲＡＭの指定アドレスへ、Ｉ／Ｏからリードしたデー
タをライトする（図５１に示すＴ４ｉ１０部分）。ＤＭ
ＡＤＡＴＷＲの立ち下がりによって周辺Ｉ／Ｏへのリー
ドサイクルが終了し、ＣＳ１がインアクティブとなる。
【０２１５】次に、ＩＲＡＭから内蔵Ｉ／ＯのＤＭＡ転
送について、図５２及び図５３に示すタイミングチャー
トを参照して説明する。
送について、図５２及び図５３に示すタイミングチャー
トを参照して説明する。
【０２１６】周辺チップ内ＤＭＡＣ１１３がＤＭＡＲＱ
を出すと、周辺チップとエバチップのＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡＴ１０４が、ＤＭＡ
Ｃ１１３からＤＭＡＲＱを受け取る（図５２に示すＴ５
ｒ１部分）。エバチップ内ＤＭＡＴ１０４は、ＣＰＵ１
０２に対してＶＤＢバスの開放要求を示すのＩＲＡＭＲ
Ｑを出力する（図５３に示すＴ５ｒ２部分）。
を出すと、周辺チップとエバチップのＤＭＡＲＱ端子を
介してエバチップ１０１内のＤＭＡＴ１０４が、ＤＭＡ
Ｃ１１３からＤＭＡＲＱを受け取る（図５２に示すＴ５
ｒ１部分）。エバチップ内ＤＭＡＴ１０４は、ＣＰＵ１
０２に対してＶＤＢバスの開放要求を示すのＩＲＡＭＲ
Ｑを出力する（図５３に示すＴ５ｒ２部分）。
【０２１７】ＣＰＵ１０２は、ＶＤＢバスの開放要求を
受け付けると、アクノリッジを示すＩＲＡＭＡＫをアク
ティブにする（図５３に示すＴ５ｒ３部分）。ＤＭＡＴ
１０４は、ＣＰＵ１０２に対してＶＳＢバスの使用権要
求を示すＶＡＲＥＱを出力する（図５３に示すＴ５ｒ４
部分）。ＣＰＵ１０２は、ＶＳＢバスの使用権要求を受
け付けると、アクノリッジを示すＶＡＡＣＫをアクティ
ブにする。この時点で、ＶＤＢバス、ＶＳＢバス、およ
びＮＰＢバスが開放され、ＤＭＡＴ１０４は前記各バス
を使用可能となる（図５３に示すＴ５ｒ５部分）。
受け付けると、アクノリッジを示すＩＲＡＭＡＫをアク
ティブにする（図５３に示すＴ５ｒ３部分）。ＤＭＡＴ
１０４は、ＣＰＵ１０２に対してＶＳＢバスの使用権要
求を示すＶＡＲＥＱを出力する（図５３に示すＴ５ｒ４
部分）。ＣＰＵ１０２は、ＶＳＢバスの使用権要求を受
け付けると、アクノリッジを示すＶＡＡＣＫをアクティ
ブにする。この時点で、ＶＤＢバス、ＶＳＢバス、およ
びＮＰＢバスが開放され、ＤＭＡＴ１０４は前記各バス
を使用可能となる（図５３に示すＴ５ｒ５部分）。
【０２１８】エバチップ内ＤＭＡＴ１０４は、ＣＰＵア
クセスがＤＭＡアクセスかを切替えるエバチップ内ＥＶ
ＩＦに対してＤＭＡアクセスである事を示すＳＥＬＤＭ
Ａ信号をアクティブにする（図５３に示すＴ５ｒ６部
分）。ＤＭＡＣ１１３はＤＭＡＩＦ１１６を介し、ＤＭ
ＡＡＫに同期してＤＭＡ使用ＣＨ２番号を出力する。エ
バチップ内ＤＭＡＴ１０４が前記ＤＭＡ使用ＣＨ２番号
を引き取る（図５２に示すＴ５ｒ７部分）。
クセスがＤＭＡアクセスかを切替えるエバチップ内ＥＶ
ＩＦに対してＤＭＡアクセスである事を示すＳＥＬＤＭ
Ａ信号をアクティブにする（図５３に示すＴ５ｒ６部
分）。ＤＭＡＣ１１３はＤＭＡＩＦ１１６を介し、ＤＭ
ＡＡＫに同期してＤＭＡ使用ＣＨ２番号を出力する。エ
バチップ内ＤＭＡＴ１０４が前記ＤＭＡ使用ＣＨ２番号
を引き取る（図５２に示すＴ５ｒ７部分）。
【０２１９】エバチップ１０１内ＤＭＡＴは上記ＤＭＡ
使用ＣＨ２番号の示すテーブル１３０１より転送ＩＲＡ
Ｍアドレス、転送周辺Ｉ／Ｏアドレス、転送方向、転送
バイト数を読み出す。同様に周辺チップ１０９内ＤＭＡ
Ｃ１１３はＤＭＡ使用ＣＨ２番号が示すレジスタ１３０
２より上記同様の情報を読み出す。ＤＭＡＴ１０４は、
ＶＤＢバス制御信号を動作させ、指定アドレスのＩＲＡ
Ｍへのをリード・サイクルを起動させる（図５３に示す
Ｔ５ｒ８部分）。ＤＭＡＴ１０４はＮＰＢのバス制御信
号を動作させ、ライト・サイクルを起動させる。ＮＰＢ
のアドレスバスにはＤＭＡＣ１１３により指定のＩ／Ｏ
アドレスを乗せる。この時、ＥＡＳＴＢ同期してＤＭＡ
ＴＡＥＮがアクティブとなる。また、ＳＥＬＤＭＡによ
ってＤＭＡ転送時、ＥＡＳＴＢとなるＤＥＶＡＳＴＢの
立ち下がりタイミングでＤＥＶＡＤ１５を保持したＤＭ
ＡＴＲＢＷが出力される。この場合はＩＲＡＭから内蔵
Ｉ／Ｏへの転送を示す“１“が出力される（図５３に示
すＴ５ｒ１１部分）。さらに、周辺アクセス用バスに出
力されているＤＭＡ使用ＣＨ１番号からデコーダがＣＨ
２選択信号（以下、ＳＥＬ２と称す）をアクティブにす
る。
使用ＣＨ２番号の示すテーブル１３０１より転送ＩＲＡ
Ｍアドレス、転送周辺Ｉ／Ｏアドレス、転送方向、転送
バイト数を読み出す。同様に周辺チップ１０９内ＤＭＡ
Ｃ１１３はＤＭＡ使用ＣＨ２番号が示すレジスタ１３０
２より上記同様の情報を読み出す。ＤＭＡＴ１０４は、
ＶＤＢバス制御信号を動作させ、指定アドレスのＩＲＡ
Ｍへのをリード・サイクルを起動させる（図５３に示す
Ｔ５ｒ８部分）。ＤＭＡＴ１０４はＮＰＢのバス制御信
号を動作させ、ライト・サイクルを起動させる。ＮＰＢ
のアドレスバスにはＤＭＡＣ１１３により指定のＩ／Ｏ
アドレスを乗せる。この時、ＥＡＳＴＢ同期してＤＭＡ
ＴＡＥＮがアクティブとなる。また、ＳＥＬＤＭＡによ
ってＤＭＡ転送時、ＥＡＳＴＢとなるＤＥＶＡＳＴＢの
立ち下がりタイミングでＤＥＶＡＤ１５を保持したＤＭ
ＡＴＲＢＷが出力される。この場合はＩＲＡＭから内蔵
Ｉ／Ｏへの転送を示す“１“が出力される（図５３に示
すＴ５ｒ１１部分）。さらに、周辺アクセス用バスに出
力されているＤＭＡ使用ＣＨ１番号からデコーダがＣＨ
２選択信号（以下、ＳＥＬ２と称す）をアクティブにす
る。
【０２２０】そのＳＥＬ２をＤＥＶＡＳＴＢがアクティ
ブになっている時のＴＲＣＬＫの立ち上りタイミングで
保持し、ＤＭＡトレースメモリ２を選択する信号(以
下、ＣＳ２と称す)をアクティブとする。（図５３に示
すＴ５ｒ１２部分）。ＣＳ２がアクティブであることに
よりＤＭＡ転送データトレースを行うＤＭＡトレースメ
モリ２が選択され、ＤＭＡＴＡＥＮがアクティブの時の
ＴＲＣＬＫによって、周辺アクセス用バス上にあるＤＭ
Ａ使用ＣＨ２番号とＤＭＡＴＲＢＷがＤＭＡトレースメ
モリ２にＤＭＡ転送トレースデータとして格納される
（図５３に示すＴ５ｒ１２部分）。
ブになっている時のＴＲＣＬＫの立ち上りタイミングで
保持し、ＤＭＡトレースメモリ２を選択する信号(以
下、ＣＳ２と称す)をアクティブとする。（図５３に示
すＴ５ｒ１２部分）。ＣＳ２がアクティブであることに
よりＤＭＡ転送データトレースを行うＤＭＡトレースメ
モリ２が選択され、ＤＭＡＴＡＥＮがアクティブの時の
ＴＲＣＬＫによって、周辺アクセス用バス上にあるＤＭ
Ａ使用ＣＨ２番号とＤＭＡＴＲＢＷがＤＭＡトレースメ
モリ２にＤＭＡ転送トレースデータとして格納される
（図５３に示すＴ５ｒ１２部分）。
【０２２１】ＮＰＢのデータバスには、上記ＶＤＢによ
るバスアクセスで得た指定のＩＲＡＭアドレスからリー
ドしたデータが乗る（図５３に示すＴ５ｒ９部分）。Ｄ
ＭＡＴ１０４が起動したＮＰＢによるバスアクセスによ
り、指定のＩ／Ｏレジスタへ、ＩＲＡＭからリードした
データがライトされる（図５２に示すＴ５ｒ１０部
分）。また、ＤＥＶＤＳＴＢが選択されて出力されてい
るＮＰＢバス制御信号であるＥＤＳＴＢに同期してＤＭ
ＡＤＡＴＷＲがアクティブとなり、ＤＭＡＴＤＥＮがア
クティブの時のＴＲＣＬＫによって周辺アクセス用バス
上にあるＤＭＡ転送データがトレースメモリ２にＤＭＡ
転送トレースデータとして格納される（図５３に示すＴ
５ｒ１３部分）。ＤＭＡＤＡＴＷＲの立ち下がりによっ
て周辺Ｉ／Ｏへのリードサイクルが終了し、ＣＳ２がイ
ンアクティブとなる。
るバスアクセスで得た指定のＩＲＡＭアドレスからリー
ドしたデータが乗る（図５３に示すＴ５ｒ９部分）。Ｄ
ＭＡＴ１０４が起動したＮＰＢによるバスアクセスによ
り、指定のＩ／Ｏレジスタへ、ＩＲＡＭからリードした
データがライトされる（図５２に示すＴ５ｒ１０部
分）。また、ＤＥＶＤＳＴＢが選択されて出力されてい
るＮＰＢバス制御信号であるＥＤＳＴＢに同期してＤＭ
ＡＤＡＴＷＲがアクティブとなり、ＤＭＡＴＤＥＮがア
クティブの時のＴＲＣＬＫによって周辺アクセス用バス
上にあるＤＭＡ転送データがトレースメモリ２にＤＭＡ
転送トレースデータとして格納される（図５３に示すＴ
５ｒ１３部分）。ＤＭＡＤＡＴＷＲの立ち下がりによっ
て周辺Ｉ／Ｏへのリードサイクルが終了し、ＣＳ２がイ
ンアクティブとなる。
【０２２２】以上説明したように、本発明の実施の形態
によれば、以下のような効果を奏する。
によれば、以下のような効果を奏する。
【０２２３】第１の効果は、デバッグや評価の為に内蔵
ＲＯＭ、内蔵ＲＡＭ、周辺Ｉ／Ｏ機能のレジスタの内容
参照や変更する場合、ＩＥのユーザが使用できるＤＭＡ
Ｃを使う必要がなくなった事である。その理由はエバチ
ップ側にＣＰＵやＢＩＵとのバスを調停するＤＭＡＴ回
路と周辺チップ側にＤＭＡＣが内蔵される構成にしたの
で、ＤＭＡＣがエバチップの仕様に制限されなくなり、
ＤＭＡＣの拡張性ができた為、評価、デバッグ用のＤＭ
Ａを簡単に持つ事が可能となったからである。
ＲＯＭ、内蔵ＲＡＭ、周辺Ｉ／Ｏ機能のレジスタの内容
参照や変更する場合、ＩＥのユーザが使用できるＤＭＡ
Ｃを使う必要がなくなった事である。その理由はエバチ
ップ側にＣＰＵやＢＩＵとのバスを調停するＤＭＡＴ回
路と周辺チップ側にＤＭＡＣが内蔵される構成にしたの
で、ＤＭＡＣがエバチップの仕様に制限されなくなり、
ＤＭＡＣの拡張性ができた為、評価、デバッグ用のＤＭ
Ａを簡単に持つ事が可能となったからである。
【０２２４】第２の効果は、ＤＭＡのチャンネル数やＤ
ＭＡＣ機能が向上された時にもエバチップを作り直さな
くてもよい事である。その理由は第１の効果の理由で記
載したようにＤＭＡＣがエバチップ側に内蔵されている
為、周辺チップとして使用できる実チップを開発するだ
けでユーザにＩＥを提供できる事になる。
ＭＡＣ機能が向上された時にもエバチップを作り直さな
くてもよい事である。その理由は第１の効果の理由で記
載したようにＤＭＡＣがエバチップ側に内蔵されている
為、周辺チップとして使用できる実チップを開発するだ
けでユーザにＩＥを提供できる事になる。
【０２２５】第３の効果は、パッケージが多ピンになら
なくて済む事である。その理由は、ＤＭＡのアドレスと
データの受け渡しをする為のＣＰＵが周辺チップ内のレ
ジスタアクセスに使用するＩ／Ｆ用バスを使い、前記Ｉ
／Ｆバスに時分割でアドレスとデータを受け渡しする手
段と、前記Ｉ／ＦバスをＣＰＵが使用する時とＤＭＡＣ
が使用する時と切替える手段とリードライトの転送方向
を知らせる手段とリードライトのバイト数示す手段を有
しているからである。
なくて済む事である。その理由は、ＤＭＡのアドレスと
データの受け渡しをする為のＣＰＵが周辺チップ内のレ
ジスタアクセスに使用するＩ／Ｆ用バスを使い、前記Ｉ
／Ｆバスに時分割でアドレスとデータを受け渡しする手
段と、前記Ｉ／ＦバスをＣＰＵが使用する時とＤＭＡＣ
が使用する時と切替える手段とリードライトの転送方向
を知らせる手段とリードライトのバイト数示す手段を有
しているからである。
【０２２６】第４の効果は、周波数が高くなってもデー
タのやり取りができる事である。その理由は、周波数が
高くなってもアドレスデータの受け渡しで、アドレスと
データの転送時にウエイトをかけられる手段からであ
る。
タのやり取りができる事である。その理由は、周波数が
高くなってもアドレスデータの受け渡しで、アドレスと
データの転送時にウエイトをかけられる手段からであ
る。
【０２２７】第５の効果は、ＤＭＡ転送が行われた通信
データを完全にトレースすることができる事である。そ
の理由はＤＭＡＣが前記Ｉ／Ｆバスを使用する時にアド
レスとデータを捕まえる手段と、ＤＭＡ転送データをト
レースメモリに格納する手段を有しているからである。
データを完全にトレースすることができる事である。そ
の理由はＤＭＡＣが前記Ｉ／Ｆバスを使用する時にアド
レスとデータを捕まえる手段と、ＤＭＡ転送データをト
レースメモリに格納する手段を有しているからである。
【０２２８】
【発明の効果】以上詳述したように、本発明によれば、
ユーザのプログラムを停止させずに、且つユーザ用のＤ
ＭＡコントローラを使用せずにユーザ領域のメモリの参
照や変更ができると共に、ＤＭＡコントローラの機能変
更があった場合であってもエバチップを開発することな
く、ユーザにソフトウェア及びハードウェアの開発環境
を迅速に提供できるインサーキットエミュレータを提供
できる。
ユーザのプログラムを停止させずに、且つユーザ用のＤ
ＭＡコントローラを使用せずにユーザ領域のメモリの参
照や変更ができると共に、ＤＭＡコントローラの機能変
更があった場合であってもエバチップを開発することな
く、ユーザにソフトウェア及びハードウェアの開発環境
を迅速に提供できるインサーキットエミュレータを提供
できる。
【０２２９】また、本発明によれば、周波数が高くなっ
てもアドレス及びデータの転送時にウエイトをかけるこ
とができるから、周波数が高くなってもデータのやり取
りができるインサーキットエミュレータを提供できる。
てもアドレス及びデータの転送時にウエイトをかけるこ
とができるから、周波数が高くなってもデータのやり取
りができるインサーキットエミュレータを提供できる。
【図１】本発明の実施の形態１に係るインサーキットエ
ミュレータの構成を示すブロック図である。
ミュレータの構成を示すブロック図である。
【図２】図１に示したエバチップを構成する各要素間を
接続する信号を説明するための図である。
接続する信号を説明するための図である。
【図３】図１に示した周辺チップを構成する各要素間を
接続する信号を説明するための図である。
接続する信号を説明するための図である。
【図４】図２に示したエバチップ内のエバインタフェー
スの構成を示す回路図である。
スの構成を示す回路図である。
【図５】図３に示した周辺チップ内のＤＭＡインタフェ
ースの構成を示す回路図である。
ースの構成を示す回路図である。
【図６】本発明の実施の形態１に係るインサーキットエ
ミュレータのウエイト制御を説明するためのタイミング
チャートである。
ミュレータのウエイト制御を説明するためのタイミング
チャートである。
【図７】本発明の実施の形態１に係るインサーキットエ
ミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作を
示すタイミングチャート（その１）である。
ミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作を
示すタイミングチャート（その１）である。
【図８】本発明の実施の形態１に係るインサーキットエ
ミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作を
示すタイミングチャート（その２）である。
ミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作を
示すタイミングチャート（その２）である。
【図９】本発明の実施の形態１に係るインサーキットエ
ミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作を
示すタイミングチャート（その１）である。
ミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作を
示すタイミングチャート（その１）である。
【図１０】本発明の実施の形態１に係るインサーキット
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
【図１１】本発明の実施の形態２に係るインサーキット
エミュレータの構成を示すブロック図である。
エミュレータの構成を示すブロック図である。
【図１２】図１１に示した内蔵ＲＡＭに設けられるテー
ブル及びＤＭＡコントローラに設けられるレジスタの内
容を説明するための図である。
ブル及びＤＭＡコントローラに設けられるレジスタの内
容を説明するための図である。
【図１３】本発明の実施の形態２に係るインサーキット
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その１）である。
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その１）である。
【図１４】本発明の実施の形態２に係るインサーキット
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その２）である。
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その２）である。
【図１５】本発明の実施の形態２に係るインサーキット
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その１）である。
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その１）である。
【図１６】本発明の実施の形態２に係るインサーキット
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
【図１７】従来の第１先行技術に係るインサーキットエ
ミュレータのＤＭＡコントローラ内蔵エバチップを説明
するための図である。
ミュレータのＤＭＡコントローラ内蔵エバチップを説明
するための図である。
【図１８】従来の第１先行技術に係るインサーキットエ
ミュレータのＤＭＡインタフェースを説明するための図
である。
ミュレータのＤＭＡインタフェースを説明するための図
である。
【図１９】従来の第２先行技術に係るインサーキットエ
ミュレータの構成を説明するための図である。
ミュレータの構成を説明するための図である。
【図２０】従来の第２先行技術に係るインサーキットエ
ミュレータのエバチップの構成を説明するための図であ
る。
ミュレータのエバチップの構成を説明するための図であ
る。
【図２１】本発明の実施の形態３に係るインサーキット
エミュレータの構成を概略的に示す図である。
エミュレータの構成を概略的に示す図である。
【図２２】本発明の実施の形態３に係るインサーキット
エミュレータに含まれるエバチップの構成を示すブロッ
ク図である。
エミュレータに含まれるエバチップの構成を示すブロッ
ク図である。
【図２３】本発明の実施の形態３に係るインサーキット
エミュレータに含まれる周辺チップの構成を示すブロッ
ク図である。
エミュレータに含まれる周辺チップの構成を示すブロッ
ク図である。
【図２４】本発明の実施の形態３に係るインサーキット
エミュレータに含まれるエバチップを構成するＥＶＩＦ
回路の構成を示す回路図である。
エミュレータに含まれるエバチップを構成するＥＶＩＦ
回路の構成を示す回路図である。
【図２５】本発明の実施の形態３に係るインサーキット
エミュレータを構成するＬＣＨ回路の構成を示す回路図
である。
エミュレータを構成するＬＣＨ回路の構成を示す回路図
である。
【図２６】本発明の実施の形態３に係るインサーキット
エミュレータを構成するＤＭＡＩＦ回路の構成を示す回
路図である。
エミュレータを構成するＤＭＡＩＦ回路の構成を示す回
路図である。
【図２７】本発明の実施の形態３に係るインサーキット
エミュレータのウエイト制御を説明するためのタイミン
グチャートである。
エミュレータのウエイト制御を説明するためのタイミン
グチャートである。
【図２８】本発明の実施の形態３に係るインサーキット
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その１）である。
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その１）である。
【図２９】本発明の実施の形態３に係るインサーキット
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その２）である。
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その２）である。
【図３０】本発明の実施の形態３に係るインサーキット
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その１）である。
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その１）である。
【図３１】本発明の実施の形態３に係るインサーキット
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
【図３２】本発明の実施の形態４に係るインサーキット
エミュレータの構成を概略的に示す図である。
エミュレータの構成を概略的に示す図である。
【図３３】図３２に示した内蔵ＲＡＭに設けられるテー
ブル及びＤＭＡコントローラに設けられるレジスタの内
容を説明するための図である。
ブル及びＤＭＡコントローラに設けられるレジスタの内
容を説明するための図である。
【図３４】本発明の実施の形態４に係るインサーキット
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その１）である。
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その１）である。
【図３５】本発明の実施の形態４に係るインサーキット
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その２）である。
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その２）である。
【図３６】本発明の実施の形態４に係るインサーキット
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その１）である。
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その１）である。
【図３７】本発明の実施の形態４に係るインサーキット
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
【図３８】本発明の実施の形態５に係るインサーキット
エミュレータの構成を概略的に示す図である。
エミュレータの構成を概略的に示す図である。
【図３９】本発明の実施の形態５に係るインサーキット
エミュレータに含まれるエバチップの構成を示すブロッ
ク図である。
エミュレータに含まれるエバチップの構成を示すブロッ
ク図である。
【図４０】図３９中のＥＶＩＦ１０３内の構成を示す回
路図である。
路図である。
【図４１】図３８中のＡＬＣＨ回路図及びＤＬＣＨ回路
図の構成を示す回路図である。
図の構成を示す回路図である。
【図４２】本発明の実施の形態５に係るインサーキット
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その１）である。
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その１）である。
【図４３】本発明の実施の形態５に係るインサーキット
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その２）である。
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その２）である。
【図４４】本発明の実施の形態５に係るインサーキット
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その１）である。
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その１）である。
【図４５】本発明の実施の形態５に係るインサーキット
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
【図４６】本発明の実施の形態６に係るインサーキット
エミュレータの構成を概略的に示す図である。
エミュレータの構成を概略的に示す図である。
【図４７】本発明の実施の形態６に係るインサーキット
エミュレータに含まれるエバチップを構成するＥＶＩＦ
回路の構成を示す回路図である。
エミュレータに含まれるエバチップを構成するＥＶＩＦ
回路の構成を示す回路図である。
【図４８】本発明の実施の形態７に係るインサーキット
エミュレータの構成を概略的に示す図である。
エミュレータの構成を概略的に示す図である。
【図４９】本発明の実施の形態７に係るインサーキット
エミュレータに含まれるＤＥＣ回路の構成を示す回路図
である。
エミュレータに含まれるＤＥＣ回路の構成を示す回路図
である。
【図５０】本発明の実施の形態７に係るインサーキット
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その２）である。
エミュレータにおける周辺Ｉ／Ｏ→内蔵ＲＡＭ転送動作
を示すタイミングチャート（その２）である。
【図５１】本発明の実施の形態７に係るインサーキット
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その１）である。
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その１）である。
【図５２】本発明の実施の形態７に係るインサーキット
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
エミュレータにおける内蔵ＲＡＭ→周辺Ｉ／Ｏ転送動作
を示すタイミングチャート（その２）である。
【図５３】本発明の実施の形態７に係るインサーキット
エミュレータの構成を概略的に示す図である。
エミュレータの構成を概略的に示す図である。
１０１ エバチップ １０２ ＣＰＵ １０３ エバインタフェース（ＥＶＩＦ） １０４ ＤＭＡトランスファ（ＤＭＡＴ） １０５ メモリコントローラ（ＭＥＭＣ） １０６ 内蔵ＲＡＭ（ＩＲＡＭ） １０７ ＲＡＭインタフェース（ＲＡＭＩＦ） １０８ エバコンバータ（ＥＶＣＶ） １０９ 周辺チップ １１０ ＣＰＵ １１２ 内蔵ＲＡＭ（ＩＲＡＭ） １１３ ＤＭＡコントローラ（ＤＭＡＣ） １１４ メモリコントローラ（ＭＥＭＣ） １１５ ＤＭＡトランスファ（ＤＭＡＴ） １１６ ＤＭＡインタフェース（ＤＭＡＩＦ） １１７ 周辺Ｉ／Ｏ １１８ 周辺アクセス用バス １１９ ＤＭＡ制御信号バス １２０ ＤＭＡトレースメモリ １２１ ＣＧ １２２ ＴＲＣＬＫ １２３ ＤＭＡＴＲＷＲ １２４ ＤＭＡＴＲＢＷ １２５ ＬＣＨ １２６ ＴＲＤ１７−０ ４０１ ＥＡＤ１５−０用セレクタ ４０２ ＥＡＳＴＢ用セレクタ ４０３ ＥＤＳＴＢ用セレクタ ４０４ レベル・ラッチ ４０５、４０８ インバータ ４０６、４０９ エッジ・ラッチ ４０７、４１０、４１２、４１３ ２力ＡＮＤゲート ４１１ ２入力ＮＯＲゲート ４１４ ２入力ＮＡＮＤゲート ４００１ １６ビットデータ・ラッチ ４００２、４００３ データ・ラッチ ５０１ ＶＰＡ１３−０用セレクタ ５０２ ＶＰＤＷ１５−０用セレクタ ５０３ ＶＰＳＴＢ用セレクタ ５０４ ＶＰＷＲＩＴＥ用セレクタ ５０５ ＶＰＵＢＥＮＺ用セレクタ ９０１ マイクロプロセッサ ９０２ ＣＰＵ ９０３ 内蔵ＲＯＭ ９０４ 内蔵ＲＡＭ ９０５ 周辺Ｉ／Ｏ機能 ９０６ バスコントローラ ９０７ エミュレーション用ＤＭＡＣ ９０８ ／ＤＲＥＱ ９０９ ／ＤＭＡ １００１ エミュレーションバス １００２ エミュレーション制御部 １００３ メモリ １００４ ブレーク検出回路 １００５ トレールメモリ １００６ ＤＭＡ転送用メモリ １００７ エミュレーションメモリ １００８ ユーザインタフェース部 １００９ ホストＣＰＵ １０１０ システムメモリ １０１１ Ｉ／Ｏインタフェース部 １０１２ ユーザインタフェースソケット １０１３ システムバス １０１４ ディスク １０１５ ＣＲＴ １１０１ エミュレータポッド部（ＣＰＵエバチップ内
蔵） １１０２ マイコン周辺チップ １１０３ ＡＳＳＰ周辺チップ １１０４ アナログ周辺チップ １１０５ ユーザ論理ＩＣ １１０６ 外部バス（アドレスバス、データバス、シス
テム制御、クロック） １１０７ 拡張ボード １１０８ ユーザケーブル １１０９ エミュレーションプローブ １２０１ ＣＰＵコア １２０２ コントロール回路 １２０３ 周辺モジュール １２０４ 内部バス １２０５ ポート １２０６ Ｉ／Ｏセル １２０７ ＤＭＡＣ １２０８ ＤＭＡＣ １３０１ テーブル １３０２ レジスタ １７０１ ＤＭＡＡＤＲＷＲ １７０２ ＤＭＡＤＡＴＷＲ １７０３ ＡＬＣＨ １７０４ ＴＲＤＡ１５−０ １７０５ ＤＬＣＨ １７０６ ＴＲＤＤ１５−０ ２００１、２００２ １６ビットデータ・ラッチ ２３０１、２３０６、２３０７、２３０８、２３０９
２ＡＮＤゲート ２３０３、２３０４ エッジ・ラッチ ２３０５ インバータ ２５０１ ＤＭＡトレースメモリ１ ２５０２ ＤＭＡトレースメモリ２ ２５０３ ＤＥＣ ２５０４ ＣＳ１ ２５０５ ＣＳ２ ２６０１ デコーダ ２６０２ ＡＮＤゲート ２６０３ ディレイ素子 ２６０４ インバータ ２６０５ ２入力ＮＯＲゲート ２６０６、２６０７ 非同期リセット付きエッジ・ラッ
チ
蔵） １１０２ マイコン周辺チップ １１０３ ＡＳＳＰ周辺チップ １１０４ アナログ周辺チップ １１０５ ユーザ論理ＩＣ １１０６ 外部バス（アドレスバス、データバス、シス
テム制御、クロック） １１０７ 拡張ボード １１０８ ユーザケーブル １１０９ エミュレーションプローブ １２０１ ＣＰＵコア １２０２ コントロール回路 １２０３ 周辺モジュール １２０４ 内部バス １２０５ ポート １２０６ Ｉ／Ｏセル １２０７ ＤＭＡＣ １２０８ ＤＭＡＣ １３０１ テーブル １３０２ レジスタ １７０１ ＤＭＡＡＤＲＷＲ １７０２ ＤＭＡＤＡＴＷＲ １７０３ ＡＬＣＨ １７０４ ＴＲＤＡ１５−０ １７０５ ＤＬＣＨ １７０６ ＴＲＤＤ１５−０ ２００１、２００２ １６ビットデータ・ラッチ ２３０１、２３０６、２３０７、２３０８、２３０９
２ＡＮＤゲート ２３０３、２３０４ エッジ・ラッチ ２３０５ インバータ ２５０１ ＤＭＡトレースメモリ１ ２５０２ ＤＭＡトレースメモリ２ ２５０３ ＤＥＣ ２５０４ ＣＳ１ ２５０５ ＣＳ２ ２６０１ デコーダ ２６０２ ＡＮＤゲート ２６０３ ディレイ素子 ２６０４ インバータ ２６０５ ２入力ＮＯＲゲート ２６０６、２６０７ 非同期リセット付きエッジ・ラッ
チ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桑原 尚美 神奈川県川崎市中原区小杉町一丁目403番 53 エヌイーシーマイクロシステム株式会 社内 (72)発明者 田中 毅 神奈川県川崎市中原区小杉町一丁目403番 53 エヌイーシーマイクロシステム株式会 社内 Ｆターム(参考） 5B048 AA08 AA13 AA19 BB02 DD10 5B061 BA01 BA03 DD01 DD08 DD11 5B062 CC09 JJ08
Claims (7)
- 【請求項１】 マイクロコンピュータをエミュレートす
るＣＰＵを含むエバチップと周辺Ｉ／Ｏをエミュレート
する周辺チップとから成り、前記エバチップと前記周辺
チップとの間はダイレクトメモリアクセス（ＤＭＡ）に
よるデータ転送を行うインサーキットエミュレータであ
って、 前記周辺チップは、ダイレクトメモリアクセスを制御す
るためのＤＭＡコントローラを搭載している、インサー
キットエミュレータ。 - 【請求項２】 前記エバチップは、前記ＣＰＵ及び前記
ＤＭＡコントローラが使用するバスの競合を調停するバ
ス調停回路を搭載している、請求項１に記載のインサー
キットエミュレータ。 - 【請求項３】 前記ＤＭＡによるデータ転送において送
受されるアドレス及びデータは、前記エバチップが周辺
チップにアクセスする際に使用するアドレス／データバ
スを介して前記ＤＭＡコントローラと前記エバチップに
引き渡される請求項２のインサーキットエミュレータ。 - 【請求項４】 前記エバチップは、ＤＭＡによるデータ
転送を実行するために必要なデータを記憶するテーブル
を備え、 前記周辺チップに搭載された前記ＤＭＡコントローラ
は、前記ＤＭＡによるデータ転送を実行するために必要
なデータと同じデータを記憶するレジスタを備え、 前記ＤＭＡによるデータ転送時は、前記エバチップは前
記テーブルの内容に従って動作し、前記ＤＭＡコントロ
ーラは、前記レジスタの内容に従って動作する、請求項
３に記載のインサーキットエミュレータ。 - 【請求項５】 前記テーブルは、ＤＭＡによるデータ転
送を実行するために必要なデータを複数チャンネル分記
憶し、 前記レジスタは、ＤＭＡによるデータ転送を実行するた
めに必要なデータを複数チャンネル分記憶し、 前記ＤＭＡコントローラは、前記ＤＭＡによるデータ転
送の開始に先だって、当該ＤＭＡコントローラが使用す
るチャンネルを表すチャンネル番号を前記エバチップに
送り、 前記エバチップは、前記ＤＭＡコントローラから受け取
ったチャンネル番号に対応する、ＤＭＡによるデータ転
送を実行するために必要なデータに従ってＤＭＡによる
データ転送を実行する、請求項４に記載のインサーキッ
トエミュレータ。 - 【請求項６】 前記エバチップと前記周辺チップとの間
のＤＭＡによるデータ転送において送受されるアドレス
及びデータの取り込みタイミングを変更するウエイト制
御手段、を更に備えた請求項１乃至５の何れか１項に記
載のインサーキットエミュレータ。 - 【請求項７】 前記ＤＭＡにて転送が行われたアドレス
とデータを、専用のタイミング信号で前記ＣＰＵと前記
周辺チップとのバスから取得し、記録に残す請求項１の
インサーキットエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230677A JP2002175196A (ja) | 2000-09-29 | 2001-07-30 | インサーキットエミュレータ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-299862 | 2000-09-29 | ||
| JP2000299862 | 2000-09-29 | ||
| JP2001230677A JP2002175196A (ja) | 2000-09-29 | 2001-07-30 | インサーキットエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002175196A true JP2002175196A (ja) | 2002-06-21 |
Family
ID=26601185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001230677A Withdrawn JP2002175196A (ja) | 2000-09-29 | 2001-07-30 | インサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002175196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7890737B2 (en) | 2007-07-02 | 2011-02-15 | Denso Corporation | Microcomputer and functional evaluation chip |
-
2001
- 2001-07-30 JP JP2001230677A patent/JP2002175196A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7890737B2 (en) | 2007-07-02 | 2011-02-15 | Denso Corporation | Microcomputer and functional evaluation chip |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081007 |