KR940010116A - 반도체 기억장치 - Google Patents

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KR940010116A
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Abstract

본 발명은 여분성(redundancy)을 갖는 소형, 고속의 반도체 기억 장치(semiconductor memory device)에 관한 것으로, 양산성이 우수하다.
주기억회로(20)가 불량메모리셀을 갖는 경우, 블량어드레스지정회로(21)는 불량메모리셀의 어드레스를 저장하고, 불량어드레스검출회로들(22a∼22r)은 어드레스입력단(4)에서 받아들여지는 어드레스신호가 불량어드레스지정회로(21)로 부터의 어드레스신호와 일치하는 지를 검출하며, 불량어드레스검출회로들(22a∼22r)로 부터 여분기억회로(23)로 일치를 나타내는 신호가 주어지면 불량어드레스검출회로들(22a∼22r)에 대응하는 여분기억회로(23)의 불량 어드레스 구제래치회로그룹들(23a∼23r)에 데이타가 기입되거나 그 그룹들로 부터 데이타가 독출되고, 데이타선택기(24)는 불량어드레스구제래치회로그룹들(22a∼22r)로 부터 받아들여지는 데이타나 주기억회로(20)로 부터 받아들여지는 데이타를 선택적으로 출력한다.
따라서, 여분기억회로(23)는 보다 작은 공간을 차지하게되고, 주기억회로(20)의 불량메모리셀을 빠르게 대치한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체 기억장치의 구성을 나타낸 블럭도,
제2도는 제1도의 반도체 기억장치의 불량 어드레스 검출회로의 구성을 나타낸 논리회로도,
제8도는 본 발명의 제2실시예에 따른 반도체 기억장치의 구성을 나타낸 볼럭도.

Claims (17)

  1. 저장을 위한 데이타를 받아들이는 데이타 입력단과; 상기 데이타가 기입되고 상기 데이타가 독출되는 어드레스를 지정하는 어드레스신호를 받아들이는 어드레스신호 입력단과; 상기 데이타 입력단으로 부터의 상기 데이타와 상기 어드레스신호 입력단으로부터의 상기 어드레스신호를 받아들인 후 상기 어드레스신호에 의해 지정되는 어드레스에 상기 데이타를 기입하거나 상기 어드레스에 이미 저장되어 있는 상기 데이타를 검색하는 주 기억회로와; 상기 주기억회로의 불량부분에 해당하는 어드레스를 지정하는 불량 어드레스 지정 정보를 출력하는 불량 어드레스 지정회로와; 상기 어드레스신호입력단과 상기 불량어드레스 지정회로로 부터 상기 어드레스신호와 상기 불량어드레스 지정정보를 각각 받아들이고, 상기 불량어드레스 지정정보에 의해 지정되는 상기 어드레스와 상기 어드레스신호에 의해 지정되는 상기 어드레스가 일치하는 지를 검출하며, 상기 검출 결과를 나타내는 검출 신호를 출력하는 검출회로와; 상기 검출회로와 상기 데이타 입력단으로 부터 상기 검출신호와 상기 데이타를 각각 받아들인 후 일치를 나타내는 상기 검출신호에 응답하여 상기 불량어드레스에 관한 상기 데이타를 저장하거나, 이미 저장되어 있는 불량어드레스에 관한 상기 데이타를 출력하는 여분기억회로와; 상기 주 기억회로로 부터 독출되는 상기 데이타와 상기 여분기억회로로 부터 출력되는 상기 데이타 및 상기 검출회로로 부터의 상기 검출신호를 받아들이고, 상기 검출회로에 따라서, 상기 주 기억회로로부터 받아들인 상기 데이타 또는 상기 여분 기억회로로 부터 받아들인 상기 데이타를 선택적으로 출력하는 데이타 선택회로를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 여분 기억회로는 복수의 불량어드레스들에 관한 상기 데이타를 저장하고 상기 불량어드레스들에 관한 상기 저장된 데이타 모두를 출력할 수 있고, 상기 데이타 선택회로는 상기 여분 기억회로로 부터 상기 복수의 불량 어드레스에 관한 상기 데이타를 한번에 받아들이고 상기 검출신호에 따라서 상기 복수의 불량어드레스에 관한 상기 데이타 중 하나를 선택적으로 출력하는 제1의 선택회로와; 상기 주기억회로로 부터 검색된 상기 데이타와 상기 제1선택회로로부터 출력되는 상기 데이타를 받아들이고, 상기 검출신호에 따라서 상기 주기억회로로 부터 받아들인 상기 데이타 또는 상기 주기억회로로 부터 받아들인 상기 데이타를 선택적으로 출력하는 제2의 선택회로를 포함하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 반도체 기억장치는 반도체기판 상에 형성되고, 상기 불량어드레스지정회로는 상기 반도체기판 상에 형성되어 상기 반도체기판 상에서의 상기 불량어드레스지정회로의 위치를 나타내는 기준좌표표시와; 상기 기준좌표표시로 부터 소정의 거리 만큼 떨어져 소정의 방향으로 배치되는 퓨즈소자를 포함하고; 상기 퓨즈소자는 외부의 조작에 의해 선택적으로 도통되거나 부도통될 때 불량부분을 지정하는 상기 정보를 제공하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 데이타선택회로는 하나의 단에서 상기 여분기억회로로 부터 받아들여지는 상기 데이타나 상기 주기억회로로 부터 출력되는 상기 데이타를 각각 받아들이고, 다른 단에서 검출신호를 받아들이고, 상기 하나의 단에서 받아들인 상기 데이타와 상기 검출신호의 비반전 논리 또는 반전 논리의 논리곱을 발생하는 복수의 앤드회로들과; 상기 복수의 앤드회로들의 출력신호들을 받아들이고 상기 복수의 앤드회로들의 상기 출력신호들의 논리합을 출력하는 오어회로를 포함하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 여분기억회로는 래치회로들을 포함하고, 상기 래치회로들 각각은 상기 검출신호에 따라서 상기 데이타의 각 비트를 저장하고, 상기 래치회로들은 상기 데이타입력단에서 받아들여지는 상기 데이타의 비트수 만큼의 갯수로 설치되는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 여분기억회로는 상기 검출신호에 의해 나타내어지는 검출결과에 따라서 상기 여분기억회로 내의 어드레스를 지정하는 여분기억회로 내부 어드레스신호를 발생하는 어드레스발생회로와; 상기 어드레스발생회로로 부터의 상기 여분기억회로내부 어드레스신호와 상기 입력단으로 부터의 상기 데이타를 받아들이고, 상기 여분기억회로내부어드레스신호에 의해 지정되는 어드레스에 상기 데이타를 저장하거나 상기 어드레스에 이미 저장되어 있는 상기 데이타를 출력하는 스태틱 랜덤 액세스 메모리를 포함하는 반도체 기억 장치.
  7. 제3항에 있어서, 상기 기록좌표표시는 광학적으로 판독가능한 표시인 반도체 기억 장치.
  8. 제7항에 있어서, 복수의 퓨즈소자들이 구성되며, 상기 불량어드레스지정회로는 상기 퓨즈소자들에 각각 연결되는 복수의 이진신호발생회로들과, 상기 복수의 이진신호발생회로들의 출력들을 받아들여서 상기 검출회로로 출력하는 복수의 버퍼회로들을 부가적으로 포함하되. 상기 복수의 이진신호발생회로들 각각은 자신이 소속된 퓨즈소자가 에이블상태 또는 디스에이블상태인 지를 검출하고, 검출결과에 따라서 이진신호를 발생하여 출력하는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 불량어드레스지정정보는 상기 퓨즈소자들에 대응되는 상기 복수의 이진신호발생회로들에 의해서 그리고 상기 이진신호발생회로들에 대응되는 상기 복수의 버퍼회로들에 의해서 발생되는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 불량어드레스지정정보가 출력될 필요가 있는지 또는 없는지를 선택하는데 사용되는 플래그를 세팅하는 플래그 세팅수단을 부가적으로 포함하는 반도체 기억 장치.
  11. 제8항에 있어서, 상기 어드레스 입력단은 복수의 비트들을 갖되 상기 복수의 비트들이 동시에 입력되는 어드레스신호의 비트수 만큼의 접속단자들을 포함하고, 상기 검출회로는 상기 어드레스입력단의 각 접속단자로 부터의 상기 어드레스신호 비트들의 각각을 하나의 입력단에서 받아들이고, 다른 입력단에 소속된 이진신호발생회로의 출력들을 상기 다른 입력단에서 받아들이는 복수의 익스클루시브 오어회로들과; 상기 모든 익스클루시브 오어회로들의 출력들을 받아들이고 상기 검출회로에 의해 얻어진 검출결과 대로 상기 받아들인 출력들의 반전된 논리의 논리곱을 출력하는 앤드회로를 포함하는 반도체 기억 장치.
  12. 제10항에 있어서, 상기 플래그세팅수단으로 부터 출력되는 신호는 상기 퓨즈소자들 중 하나, 상기 이진신호발생회로들 중 하나 그리고 상기 버퍼회로들 중 하나에 의해 플래그로서 발생되는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 이진신호발생회로들 각각은 상이한 전위들이 각각 제공되는 제1의 전원과 제2의 전원 사이에 상기 퓨즈소자들과 직렬로 연결되는 커패시터와; 상기 커패시터에 연결되는 저항과; 상기 저항의 한쪽 끝에 연결되는 하나의 전극과, 상기 저항의 다른 한쪽 끝에 연결되는 다른 하나의 전극과, 제어단자를 갖는 트랜지스터와; 상기 트랜지스터의 상기 다른 단자에 연결되는 입력단자와, 상기 트랜지스터의 상기 제어단자에 연결되는 출력단자를 갖는 인버터를 포함하는 반도체 기억 장치.
  14. 제10항에 있어서, 상기 퓨즈소자들은 레이저에 의해 절단될 수 있는 퓨즈들을 포함하는 반도체 기억 장치.
  15. 제2항에 있어서, 상기 제2선택회로는 상기 검출신호에 따라서 상기 주기억회로의 불량부분을 지정하는 상기 어드레스신호가 상기 어드레스입력단에서 받아들여지는 지를 판별하는 판별수단과; 하나의 입력단에서 상기 판별수단의 출력신호를 받아 들이고 다른 하나의 입력단에서 상기 주기억회로로 부터 검색되어지는 데이타를 받아들여서, 상기 판별수단의 상기 출력신호의 반전된 논리와 상기 주기억회로로 부터의 상기 데이타의 논리곱을 발생하는 제1의 앤드회로와; 하나의 입력단에서 상기 판별수단의 상기 출력신호를 받아들이고, 다른 입력단에서 상기 여분기억회로로 부터 검색되어지는 데이타를 받아들여서, 상기 판별수단의 상기 출력신호와 상기 여분기억회로로 부터 받아들여진 상기 데이타의 논리곱을 발생하는 제2의 앤드회로와; 상기 제1 및 상기 제2앤드회로의 상기 출력신호들을 받아들여서 상기 신호들의 논리합을 발생시켜 출력하는 오어회로를 포함하는 반도체 기억 장치.
  16. 제15항에 있어서, 상기 제1선택회로는 상기 여분기억회로로 부터 출력되는 상기 데이타와 상기 검출신호를 각각 받아들여서, 상기 여분기억회로로 부터 받아들여진 상기 데이타와 상기 검출신호의 비반전된 논리 또는 반전된 논리의 논리곱을 발생하는 복수의 제3앤드회로들과; 상기 제3앤드회로를 모두의 출력신호들을 받아들여서, 상기 출력신호들의 논리합을 발생하여 출력하는 오어회로를 포함하는 반도체 기억 장치.
  17. 제16항에 있어서, 상기 판별수단은 상기 검출신호의 복수 비트 모두를 받아들여서, 상기 모든 복수비트의 논리합을 발생하여 출력하는 오어회로를 포함하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100490666B1 (ko) * 1998-12-15 2005-09-12 윈본드 일렉트로닉스 코포레이션 리던던트메모리블럭을가지는메모리장치

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2796590B2 (ja) * 1991-08-07 1998-09-10 三菱電機株式会社 メモリ装置及びそれを使用したデータ処理装置
JPH08221993A (ja) * 1994-03-25 1996-08-30 Seiko Instr Inc 半導体集積回路装置、その製造方法及びその駆動方法
US5815512A (en) * 1994-05-26 1998-09-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory testing device
US5706292A (en) * 1996-04-25 1998-01-06 Micron Technology, Inc. Layout for a semiconductor memory device having redundant elements
US6209071B1 (en) 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
JP2850953B2 (ja) * 1996-07-30 1999-01-27 日本電気株式会社 半導体装置
US5966388A (en) 1997-01-06 1999-10-12 Micron Technology, Inc. High-speed test system for a memory device
US6172935B1 (en) 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
JPH117761A (ja) * 1997-06-13 1999-01-12 Toshiba Corp 画像用メモリ
JP3219148B2 (ja) * 1998-11-26 2001-10-15 日本電気株式会社 データメモリ装置
US6505308B1 (en) * 1999-10-28 2003-01-07 Lsi Logic Corporation Fast built-in self-repair circuit
JP3893005B2 (ja) * 2000-01-06 2007-03-14 富士通株式会社 不揮発性半導体記憶装置
US6675319B2 (en) * 2000-12-27 2004-01-06 Han-Ping Chen Memory access and data control
KR100390146B1 (ko) * 2001-01-31 2003-07-04 삼성전자주식회사 번-인 테스트 기능을 구비한 반도체 메모리 장치
JP2003059286A (ja) * 2001-08-20 2003-02-28 Mitsubishi Electric Corp 半導体装置
FR2836736A1 (fr) * 2002-03-01 2003-09-05 Canal Plus Technologies Carte a puce et procede d'evitement de faille logique sur une telle carte a puce
US6731550B2 (en) * 2002-05-31 2004-05-04 Stmicroelectronics, Inc. Redundancy circuit and method for semiconductor memory devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6051199B2 (ja) * 1980-11-13 1985-11-12 富士通株式会社 半導体装置
US4376300A (en) * 1981-01-02 1983-03-08 Intel Corporation Memory system employing mostly good memories
US4744060A (en) * 1984-10-19 1988-05-10 Fujitsu Limited Bipolar-transistor type random access memory having redundancy configuration
US4757474A (en) * 1986-01-28 1988-07-12 Fujitsu Limited Semiconductor memory device having redundancy circuit portion
JPH01224999A (ja) * 1988-03-04 1989-09-07 Mitsubishi Electric Corp 半導体記憶装置
JPH01273300A (ja) * 1988-04-25 1989-11-01 Ricoh Co Ltd 冗長メモリ付き記憶装置
US5179536A (en) * 1989-01-31 1993-01-12 Fujitsu Limited Semiconductor memory device having means for replacing defective memory cells
JP2900451B2 (ja) * 1989-11-30 1999-06-02 ソニー株式会社 メモリ装置
JPH04254998A (ja) * 1991-02-06 1992-09-10 Nec Ic Microcomput Syst Ltd 半導体メモリ用冗長回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100490666B1 (ko) * 1998-12-15 2005-09-12 윈본드 일렉트로닉스 코포레이션 리던던트메모리블럭을가지는메모리장치

Also Published As

Publication number Publication date
DE4334946A1 (de) 1994-04-21
US5353253A (en) 1994-10-04
JPH06131896A (ja) 1994-05-13
KR960011960B1 (ko) 1996-09-06
DE4334946C2 (de) 1997-03-06
JP2741824B2 (ja) 1998-04-22

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