TW512359B - Semiconductor memory device - Google Patents

Description

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L赞明背景] 本發明是一種半導體記情 常纪愔曰i夂夕^ μ + …置特別疋指具有可補救異 $。己匕曰曰格之几餘電路的半導體記憶裝置。 半導體記憶體裝置採用了一 出異常記憶晶格時，可以几餘電路方式，其在檢測 於，咅gB、，^私/ 了糟由以冗餘記憶晶格置換異常晶 ° 心Ρ以几餘έ己憶晶袼取代昱當a i久> i 當曰坎日义, 取代異㊉日日格之功能，以補救異 ..^ ^ 几餘糸統，係以記憶晶格陣列的 複數列或一列、或複數行或一 4 4 仃，做為補救的取代單位 (即，“補救單位，，）。並且，在 早位 牧< Cg日日；f谷之％為“補救區段置 位，，的次區段内，則异斟勺人& 早 、疋十匕3缺陷記憶晶袼之補救單位，以 相同大小的冗餘補救單位f借 平1 I備用兀件，spare element)加以置 換0 為了記憶下包含缺陷記憶晶格之補救單位的位址資訊， 必需要採用一種非揮發性的記憶元件，而目前一般是採用，， 熔4 通^位址資料具有複數個位元，因此以具有對應於 忒複數位元之複數個熔絲組成的熔絲組，成為次區段的位 元貝Λ的記憶單位。通常，備用元件的數量與熔絲組的數 量係呈一對一對應，因此記憶晶片具有與備用元件數量相 谷的溶絲組。並且，在使用備用元件的情況中，將應缺陷 吕己憶晶格的位址資訊，切斷在熔絲位元集内之與該備用元 件相對應之熔絲。由於此一方式的構造簡單，目前已廣泛 地加以利用。 目前廣泛的做法上，半導體記憶體中的記憶晶格是在平 面（2次元）上排列，並將‘‘ 〇，，或‘‘丨，，的Η立元的資訊，記憶在 -4-本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 五、發明説明（2 ) 一記憶晶格内。用以指定一記憶晶格之位址資訊，係勹八 列位址及行位址等之兩個位址。意即，為 係包含 v ^ 吁曰 — ^fll] κ*. 晶格的位置，將運用乂座標（列位址）及¥座標（行位址5、、 個座標。並且，| 了補救發生異常的記憶晶才各，在首兩 記憶體上設置了列冗餘電路及行冗餘電路兩者，藉此=體 以列備用元件進行補救的方法、及以行備用元件二：保 “己憶晶格數量、及能以行備用元件進行補救的 ς 晶格數量，係為相互獨立。 σ思 上述的冗餘系統，必須具有備用元件及溶絲組等 電路，而以往之冗餘系統的冗餘元件及熔絲組為一對一對 應，因此隨著備用元件數的增加，炫絲組數里也會隨之辦 加，致使記憶晶片的面積增加。在此情況中，一般而古，曰 熔絲組所需的面積大於備用元件所需的面冑，因此冗：電 路的面積效率會大幅下滑。 =此’就如何提升冗餘電路的面積效率—事，相繼有各 種如案提出。例如’ Kirihata等提案的彈性冗餘系統(參照 ‘Fault-Tolerant Design for S x〇r z^Mb DRAM55 (IEEE JOURNAL of SOLID-STATE CIRCUITS, V〇L.3l,N〇.4> Aprill996))o 在此方式l係'以單-備用元件涵蓋大範圍的記憶晶格陣 列區域，即使異常記憶晶格集中在記憶晶片的—部份時， 仍可如同缺陷平均分布在記愔鱼 ^ ^ m己陣列内的情況-樣，進行補 =此’本方式能夠削減所需之備用元件數’提高冗餘 電路的面積效率，並且在已知或可預測單-記憶晶片的平

均缺兄憶晶袼數量 S 卞而 . 、此夠發揮功效。 另一方面，近年來，已 格陣列係分割成複數部份：’:出-種記憶晶片，其記憶晶 之儲存體（BANK)的記情曰例如> 具有複數個可同時激化 之列備用元件無法移作兑早位進仃’或是因為儲存體上 各儲存體均需具有備用為：他儲存體的列備用元件，因此 於記憶晶片内的記當儲存體的數量愈多時，由 此一備用元件能夠涵蓋的纪情 2 4之增加，因 件僅能用以涵蓋較小的：3日一 。當備用元 、〇己f思日日格區域時，為了处 集中於記憶晶格陣列的 為了此夠在缺fe 干y〗的一部份時進行， — 個狹窄的記憶晶袼陣列 " …須在母 得備用元件的總數明顯地 牛，使 ”、、 3加，、，Ό果導致所需的記丨咅體面 積激增。意即，對替髀夕七& ώ I而W。己U體面 豆5己，丨思體晶片而言，相對於每一兮己 憶晶片的缺陷記憶晶格的平 卞於母。己 ,机姐土 町十均歎里，必須在一記憶晶片 > :广超過該數量的備用晶[因此記憶晶片的面積 效率將會惡化。 此外為了牦加冋速性能，有必要一次傳送大量資料的 半V肢。己隱裝置中’其“行”也會分割成細小的單位，因此 為了以行為單位進行異常記憶晶格的補救，也必須將行備 用元件設置在每-行單位上。為&，將使記憶晶片的面積 效率更進一步惡化。 基於上述情況’ S. Takase et，al·在“1.6-G位元/秒DRAM 之彈性映射几餘技術及新式更新架構，，IEee jsSC，VOL 34, -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 4 五、發明説明（ °卢之、16〇(M6G5，Η"年U月及美國登錄公報6, 188,618 1° A、、體'己憶裝置」中，提出了 -種彈性映射冗餘手 法，能夠將超過記情曰夂敫、 k己&曰曰格-體的缺陷記憶晶格預估數量的 熔4 .、且數I ’減少至總備用元件數以下。 在=美國登錄公報6，i 8 8，6! 8號的半導體記憶裝置的彈性 、A几餘手法中’其記憶晶格陣列内，有複數個用以置換 異:記憶晶格之備^件，設置在記憶晶片之内；而炫絲 、，且内則含有一種映射資m ’其係用以顯示異常位址、熔絲 及備用兀件間之對應關係，並且在異常位址及輸入位址 -致時’將會輸出可激化相對應備用元件的信號，因此沒 有必要使各熔絲單元體與備用元件呈一對一之對應。 以下將就美國登錄公報6,188,618號開示之半導體記憶妒 置的彈性映射冗餘手法中，與本發明有關聯之部份，力^ 概略介紹。 在本+導體記憶裝置中，記憶晶格陣列内，有複數個用 以補救異常記憶晶格的備用元件配置在記憶晶片内，且設 有數里 >、於備用元件總數之溶絲組。該炫絲組在架構上具 有種映射^讯，其係用以顯示異常位址、熔絲組及備用 元件間之對應關係，並且在異常位址及輸入位址一致時， 將會輸出可激化相對應備用元件的信號。 . 圖12中，概略地顯示了包含上述映射資訊的熔絲組之架 構。 、 圖12所示的熔絲組中，異常位址檢測電路ι2丨在收到位址 讀取信號strb，發現輸入位址（有時可能包含位址、儲存體 512359

發明説明 位址等）與異常元件的位址一致的情況下，在輸入位址確定 後而激化位址讀取信號時，將會激化位址一致信號match。 、備用兀件選擇電路（Spare Element Select〇r) 122，將把該 熔絲組在用於置換處理時的備用元件之對象，記憶在例如 熔絲中，以確保在位址一致信號match激化時，能夠輸出用 以選擇備用元件的備用命中信號sprhit。 士接下來，將說明細上述彈性映射冗餘手法應用於列補救 時的情況。纟此，為了簡化說明，將以如圖13所示的架構 為例二即以記憶晶片上設有8卜灼個儲存體^吐〇〜心肚7 丄而母一個儲存體上具有一記憶晶格陣列的情況為例，進 仃以下之說明。但是，I一儲存體上具有複數個次記憶晶 格陣列的情況，仍然適用本手法。

在此設每一儲存體具有512條的標準字線（normU 1»^)及16條的備用字線（spare w〇rd Une),而置換單位（備 用元件）為2條字線。 在異常元件的指定方面，必須由一儲存體之字線總數Η] 條除以置換單位之字線數2條所得之256標準元件中，浐定 出何者為有異常之標準元件：該指定上必要之位址，^據 bg( 256)/l〇g(2)計算，可求出為8位元。另一方面，必須由 該備用字線數16除以置換單位的字線數2所得之8個備用、元 件中，指定出用以置換上述異常元件的備用元件：該指定 上必要之位址，根據l〇g(8)/l〇g(2)之計算，可求出為3位 元。 因此，列補救用的各熔絲組必須具有： -8 -

512359 A7 ___ _ B7 五、發明説明（6 ) 1條生效控制用（Enable Fuse) 8條異常位址指定用（Address for row decoders) 3條儲存體位址指定用（Address for Bank) 3條儲存體的備用元件指定用（Selector for mapping spare row element within a bank) 共計1 5條的炼絲。 圖14，模式性地顯示了上述列補救用熔絲組的架構。 其中’異常位址一致檢測器141是在收到列位址讀取信號 rstirb ’發現輸人之列位址及儲存體位址與異常元件的位址 一致的情況下，在輸入位址確定後而位址讀取信號strb激化 時’將會激化異常位址一致檢測器141之輸出信號，即激化 位址一致信號match。 備用元件選擇電路用的解碼器142，將把顯示該熔絲組之 置換對象的備用元件的資訊Select〇r f〇r mapping element within a bank，預先記憶在例如熔絲中，以確保在 上述位址一致信號match激化時，能夠輸出信號rron(r〇w redundancy on ，即“列冗餘生效，，之意）及Sra<0:2>，做為 選擇備用元件的備用命中信號Sprhjt。 Η 1 5 員示種連線式或邏輯電路’’（wired or)，其係以圖 14所示之電路為例，可對複數個熔絲組之同類輸出，實施 邏輯處理的電路者。 其中，上述連線式或電路中，具有：PMOS電晶體151， 其源極與電源節點相連接，其漏極與“連線式或邏輯輸出節 點連接，而其閘極係施加有‘‘列預充電信號卬Kh” ；及 -9 - 本紙張尺纽财@目家標^^) A4規格(210 x 297公^ 512359 A7 五、發明説明（ NMOS電晶體152,其漏極與“連線式‘或 接，其源極與接地節點相連接，而其問極係施1有即相點對， 之炫絲組傳來之rron信號及sra<〇:2>中的！個位元。有相對應 以下依圖丨4及圖15 ’說明#輸人之列位址及 常元件的位址時，以備用元件 為” 作。 干卞〃 *凡件進行置換的動 在本例中，-個記憶晶片有8個儲存體， 元件有256個，備用元件有8個， 的‘丰 件存在。 有8X8-64個備用元 在一溶絲組中，當以炫絲 田从G、、》糸β己憶的位址與輸入位址一 時:將激化列冗餘信號ΓΓΟη，ρ連線式或邏輯電路節點” 唬bRRON將處在低位準（‘‘L”）的同時，信號的 邏輯將視該熔絲組的映射熔絲的資訊而定，更進一步地也 會決定出“連線式或邏輯電路，，節點的信號bSRA<〇:二的邏 輯。 上述k^bRRON為“L”時，依輸入之儲存體位址，所指定 之儲存體的標準列解碼器將會受到激化，使得該儲存^内 之8個備用元件的其中一個，會依上述信號^汉八<〇:2>之3 位元的指定，所受到激化。 接下來，將對上述彈性映射冗餘手法應用於行補救的情 況，進行說明。 如圖16所示的架構為例，設記憶晶片具有8個儲存體 bankO〜bank7，而各儲存體在行方向上分割成8個區段 segO〜seg7，而各區段能夠輸出例如4位元（位元數為任意）的 10 512359 A7 __ _ Β7 五、發明説明（8 ) 資料。 各區段具有64條的標準行選擇線normal CSL。各列循環 中’各區段之64條標準行選擇線normal CSL中的其中—條 會受到激化。 再者，各區段具有2條備用行選擇線spare CSL，並且假設 列的置換元件是1條行選擇線。當某一置換元件（即，1條標 準行選擇線normal CSL)發生異常時，將藉由以1條備用元 件（即，備用行選擇線spare CSL)置換該異常元件，以實施 行補救。 在此，當某一標準元件發生異常時，將在包含該異常元 件的區段内進行置換。意即，將以有必要利用該區段内之2 條備用行選擇線其中之一進行置換處理的情況，進行說 明。在此情況中，用以實施行補救的各熔絲組，有必要具 有共計14條的炫絲，其包括： 1條生效控制用（Enable Fuse) 6條異常位址指定用（Address for column select line) 3條健存體位址指定用（Address for banks) 3條區段指定用（segment select) 1條區段之備用位址指定（Selector for mapping spare column element within each segment) 圖1 7中’模式性地顯示了上述行補救用炫絲組的架構。 圖1 8顯示一種“連線式或邏輯電路，，，其係以圖丨7所示之 電路為例，可對複數個炫絲組之同類輸出，實施邏輯處理 的電路。 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 512359

五、發明説明（9 )

以下依圖17及圖18, 說明當輸入之位址為異常元件的位 址時，以備用元件對異常元件進行置換的動作。 】區段，每個區段具有2個 16個的備用元件。輸入之 在本例中，一個記憶晶片有8個區段 備用元件，即存在有總計8 X 2 = 16個έ 仃位址及行儲存體位址對應於異常元件時，必須以備用元 件置換該異常元件。 在一熔絲組中，當記憶於熔絲的位址與輸入位址一致 時，雖然會運用到行冗餘元件，可是依該熔絲所含的4位元 映射熔絲資訊，信號chit< 〇:丨5>内僅有其中之一會受到激 化’並且連線式“或，，邏輯電路節點的信號bscSLE<〇:15>的 其中一條會設定成低位準（“L”）。該信號bscSLE<〇:15>係 對應於1 6條的備用元件，用以決定那一條備用行選擇線 spare CSL<〇:15>會受到激化。 當然在相同的行電路中，相異熔絲組可具有相同的位 址。但是，在此情況中’雖然bSCSLE<0: 15>中會有複數條 成為“L”，可是只要標準行選擇線⑽⑽“ CSL僅能以同一區 段内的備用行選擇線spare CSL來置換的話，仍為可行，但 是此一情況並非是本發明之主要内容。 本紙張又度適用中國國家標準(CNS) Α4規格(210 X 297公釐）

/例如當上述信號bscSLEm，相對應區段内的標準 仃解碼益(no職丨column dec〇der)會處在非激化狀態，且標 準行選擇線normal CSL的激化受到抑制的同時，該區段内 之2條用行選擇線spare CSL其中—條會受到激化。 可是’在上述美國登錄公報6，188,618號開示之半導體記 憶裝置中，將各料組應用於行補救時，能夠用於行補救 之最大數目’絲決於㈣組數目，而各料組應用於列 補救時1夠用於列補救之最大數目，也將取決於熔絲組 以往，上述熔絲組方面，列 的熔絲組、及行冗餘電路具有 者係分別獨立形成，因此可施 行補救的異常數，係分別獨立 一般對於具有許多異常部份的 決，而一般對於具有許多異常 理來解決。 冗餘電路具有之用於列補救 之用於行補救的熔絲組，兩 以列補救的異常數及可施以 。例如在某一記憶晶片中， 行’則是以行補救處理來解 部份的列，則是以列補救處 可是在記憶晶片中，；f千显音占工0, ^ 订異㊉較多或列異常較多，係依製 私批貝、曰曰圓及記憶晶片之不同而有所相異。例如，列 異常較多而行異常較少0寺’列置換的異常數目將受限於列 補救用溶絲組的數量，即使行補救㈣絲組仍有未使用的 部份時’仍無法將其轉而應用於列補救處理。f、即，由於 該置換處理的任意性較小’衍生出產能惡化的問題。 上述以往具有彈性映射冗餘手法之熔絲組的半導體記憶 裝置中丨於列補救用溶絲組及行補救用溶絲組是個自獨 -13-

五、發明説明（11 ) 而衍生出產能惡化的 立，因此該置換處理的任意性較 問題。 [發明概要] 本么月之目的在於提供一種可解決上述問題的半導體記 憶裝置，不僅採用彈性映射冗餘手法，而且採用_種冗餘 方式，其係藉由列補救用的記憶元件與冗餘電路、及行補 救用的記憶元件血冗餘恭攸 > :/、几餘-路的共旱化，而得以在小面積的 曰日片上只見同置換效率及高置換任意性，進而提高產能。 本發明之半導體記憶裝置，其具有：記憶晶袼陣列，其 具有複數個由複數則及複數個行排列而成之記憶體晶 格：且其係分割成複數個次記憶晶格；列冗餘元件：行： 餘兀件’其與上述各個次記憶晶格對應"票準列解碼器， 其用以依輸入之位址，對上述記憶陣列進行“列，，選擇°;— 解碼器：其用以依輸人之位址，對上述記憶陣列進行“行二 k擇，複數個貝讯記憶電路（information st0㈣circuit)， 其記憶有上述各記憶陣列所含之異常記憶晶格的位址、及 與^述列冗餘元件相對應或與上述行冗餘元件相對應之映 =貧訊，且在上述異常記憶晶格的位址與輸入位址一致 犄’：依一致結果及上述映射資訊出列補救信號以利 用列^餘元件來置換異常記憶晶&、或輸出行補救信號以 利用行几餘元件來置換異常記憶晶格；一控制電路，其用 以依上述資訊記憶電路供應之列補救控制信號，而 標準列解碼器進入非激化狀態； 述 備用列解碼器，其由上述資訊控制記憶電路供應之列補 A7

救乜號而叉激化，用以對上述列冗餘元件進行選擇；一控 制電路’纟用以依上述資訊記憶電路供應之行補救控制信 f而使上述订解碼器進入非激化狀態·’及備用行解碼 °"其由上述I訊控制記憶電路供應之行補救信號而受激 化，用以對上述行冗餘元件進行選擇者·， ^述複數個的資訊記憶電路，其中至少有一個是具有第 -記憶元件的列/行共通型資訊記憶電路，而該第一記憶元 件係利用可程式的資訊記憶功能，用以決定該資訊記憶電 路是用以實施列補救或行補救者。 此外，本發明之半導體記.隨，其係具有：記憶晶格陣 列’其具有複數個自複數個列及複數個行㈣而成之記憶 體晶格，且其係分割成複數個次記憶晶格；列冗餘元件及 行冗餘元件，其與上述各個次記憶晶格對應；及複數個資 訊記憶電路（information storing circuit),其記憶有上述各 a己憶陣列所含之異常記憶晶格的位址、及與上述列冗餘元 件相對應或與上述行冗餘元件相對應之映射資訊，且在上 述異常記憶晶格的位址與輸入位址一致時，會依一致結果 及上述映射資訊，輸出列補救信號以利用列冗餘元件來置 換異常記憶晶格、或輸出行補救信號以利用行冗餘元件來 置換異常圮憶晶格；及上述複數個的資訊記憶電路，其中 至少有一個是具有第一記憶元件之列/行共通型資訊記憶電 路，而該第一記憶元件係利用可程式的資訊記憶功能，用 以決定該資訊記憶電路是用以實施列補救或行補救者。 [圖式之簡要說明] -15- 本紙張尺度適用中國國家標準(CNS) A4規格(2ί〇Χ297公I) 512359 A7 B7

圖1 ’顯示在本發明之第一實施例中，相關DRAM的铸存 體的概略構造。 圖2 ’顯示在本發明之第一實施例中，相關dram的區段 的概略構造。 圖3 ’顯示一具有圖1構造及圖2構造之代表性的列/行共 通型補救用熔絲組的詳細構造。 圖4 ’、顯示一連線式”或”邏輯電路的例子，其用以對複數 個圖3所示之列/行共通型補救用熔絲組的同種類輸出，進 行邏輯處理者。 圖5 ’顯示在圖3之熔絲組中，一具代表性的溶絲單元的 詳細構造。 圖6 ’顯示在圖3之熔絲組中，一具代表性的熔絲位址符 合檢測暨邏輯電路（Fail Address Match Detector & LOGIC)。 圖7 ’顯示在圖3之炫絲組中，一具代表性的檢測暨邏輯 電路（DECODER & LOGIC)之詳細構造例。 圖8，顯示在圖3之炫絲組中，一具代表性的選擇電路之 詳細構造的電路圖。 圖9，概略顯示在本發明之第二實施例中，相關dram的 絲組的組合例。 圖10，顯示在將圖3之列/行共通型補救用炼絲組應用於 行補救處理時，將多餘浪費之熔絲轉用於冗餘功能之擴充 的例子。 圖11，顯示在將圖3之列/行共通型補救用炫絲組應用於 列補救處理時，將多餘浪費之溶絲轉用於冗餘功能之擴充 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 512359 五 、發明説明（ 的例子。 圖12，模式性地顯示以往之記怜曰 圖13，^ 丨心、日日片採用的熔絲組。 3顯不在以彺的記憶晶片中，,a 3 ^ 土 向上的構造。 圮憶晶格陣列在列方 圖丨4，顯示在以往的記憶晶片 一例。 列補救用的熔絲組之 圖丨5 ,顯示圖14之列補救用熔絲纟且 的電路構造之一例。 、、中，其稷數個輸出側 圖1 6，顯示以往之記憶晶片在 岡^ 、曰日乃隹仃方向上之構造例。 圖1 7，顯不以往之記憶晶片中， 一例。 其仃補救用的熔絲組的 圖1 8 ’顯不圖17之行補枝用， .^ 孜用之熔絲組中，複數個輸出側

的電路構造。 调m W

[發明之具體實施例] 以下參照圖示，說明本於明之筮 ^ ^ j I月之弟一實施例的DRAM (動能

Ik機記憶體）。首先，對第一每 〜、 ; 了弟貝知例的DRAM進行概要說 明。 σ 第—實施例相關之DRAM,其特徵在於具有列補救電路及 行補救電路、及複數個採用彈性映射冗餘手法之熔絲电. f數的上述複數個熔絲組中，至少有一個（在本例中為全部） 疋列行共通型的置換用熔絲組，可選擇性地設定為列補救 或行補救之用，意即可隨意選擇用於列或行。為了決定該 列/行共通型補救用熔絲組是設定用於列補救或行補救，補 救用熔絲組中，係包含一種非揮發性記憶元件（本例中為熔 17- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公董） 15 五、發明説明（ 絲），該非揮發性元件具有與 等相同之功能。 °己憶異常位址之記憶元件 由於具有複數個採用彈性 有助於減少具有在置換異法之溶絲組，因此 格及非揮發性記憶元件的 白:4上必要之冗餘記憶晶 高冗餘電路在記情日月 〜日日。補救控制電路數量，提 并冰/所需佔有面積的效率。 由於貫施了列補救用熔絲盘 溶絲與冗餘電路的共享化 /、“路及行補救用 沾卜从 付以在列異常較多時，將鮫多 的熔絲配置於列補救之用 將車乂夕 料配m 行異常較多時，將較多的 W 4配置於仃補救之用，因此 約卩現思地將一列/行丘通型 裝 南救用熔絲組設定為列補 / 夠n一“」 補救用。結果，由於能 ^ 、 、Λ現較尚的補救效率及補救任意性，將有助 於提高產能。 圖/及圖2 ’分別是顯示本發明之第一實施例的相關動態 己憶體（DRAM)中，其儲存體的概略構造及區段的概略 構造。 上述動態隨機記憶體之記憶晶格中，^】方向分割成例 如8列，在行方向上分割成例如8行，呈陣列狀分割，而在 此稱各分割單位為區段（次記憶晶格陣列）。各列的8個區 段’係形成儲存體bankO〜bank7 ;各行的8個區段形成之區 段行，則則是記為seg〇至seg7。 各區段具有複數條的字線、虛設字線（未圖示）、及與上 述字線垂直的複數條位元線。相對於在字元線及位元線對 之間的各父差部設置記憶晶格（未圖示），虛設字元線及位 -18-

512359 A7 B7 五、發明説明（16 ) '' --—- -------- 元線對之間的各交差部設置有虛設記憶晶格（未圖示）。 各儲存體bankO至bank7在架構上能夠連續進行激化，並且 在激化某一儲存體後，在其再度預充電（待機狀態）之前， 仍可能有存取其他儲存體的動作。為此，無法在不受限於 個別儲存體的情況下，集中地配置共通使用之備用元件^，; 而試圖在所有的儲存體上對有缺陷的記憶晶格進行補救| 因此備用元件是分配在各儲存體上。此外在架構上，可鎖 定與選擇之儲存體相對應的列解碼器選擇狀態，而保留該 儲存體直到收到預充電指令。 ~ 如圖1所示，各儲存體bank〇ibank7具有：例如512條的標 準字線（normal word line)，其係在列方向上配置，用以^ 擇標準元件；例如16條的備用字線（叩㈣w〇rd心），其= 以選擇冗餘記憶晶格陣列（備用元件）。列補救上的置換單 位（置換元件數）為例如2條字線。 、 一相對於上述構造，在各儲存體ban_bank7的列方向上的 一端’設有256個的標$列解碼器NRD及其相_置之請 備用解碼HSRD。每-標準列解碼器刪係用以選擇2條標 準字線，而每-備用列解碼器SRD係用以選擇2條備用字 ^且’當某一標準疋件（在本例中，標準元件包含有2條 :準字線)包含異常元件時，係以含有該異常元件之儲存體 内的備用元件（即，在含有哕里夺—μ 田〜 有。亥異韦疋件之儲存體内的2條備 子線）置換該異常元件，以膏 .^ 丁以貫％列，，補救。意即，係利用 與含有該異常元件之儲存辦相 不子體相對應的備用列解碼器SRD， -19-

512359 五、發明説明（17 取代與含有該異常元件之儲存體 腦，以實施“列”補救。心目對應的標準列解碼器 上述列補救期間，用以指定-儲存體内之異常元件的位 包含有指定異常位址所需的位址及指定儲存體位址所 *的位址：其中指定異常位址所需的位址，根據 1〇g( 256)/1°g(2)計算，必須為8位& ;指定儲存體位址所需 =位址'則為3位元。此外，由該儲存體内的8個備用元件 中：指定用以置換異常元件的備用元件時，所需的3 位几。 另一方面，如圖2所示-般’各區段行叫〇至叫7具有： 標準行選擇線n〇rmal CSL例如64條，其係在行方向上連續 性地配置，用以選擇標準元件；借用行字線柳咖例如2 條，其係與上述標準行選擇線相鄰配置，用以選擇備用元 件。行補救上的置換單位（置換元件數）為例如丨條字線。此 外’相對於行選擇線丨條，例如設有一對位元線。 對應於上述構造，在各區段行的行方向上的一端，机有 64個的標準行料㈣⑶及其相鄰配置之2個備用行料器 SCD。整個記憶晶格陣列具有16條備用行解碼器scd。 此外，各區段在行選擇線方向上的各側上，具有：一感 測放大器（未圖示），其用以對由選擇之行記憶晶格讀取至 標準晶格之位元線的資料進行放大；標準列開關（未圖 不），其插入在該感測放大器及資料線之間，依上述桿準行 解碼器NCD的輸出而受到選取；_感測放大器（未圖， 其用以對由選擇之行記憶晶格讀取至備用元件之位元線的 20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 五、發明説明（18 資料進行放大；備用列開關（未圖示），其插入在該感測放 大:及資料線之間，用以依上述備用行解碼器⑽的輸出 而受到選取。此外，上述减測Μ 坟4州敌大态，可以採用與相鄰次 記憶晶格陣列共享之所謂的“共享感測放大，，方式，也可以 獨立設置在各個次記憶晶格陣列中。 並且，當某-標準元件（在本例中，係指一標準行選擇線 瞻mal CSL)發生異常時，則是以含有該異常元件之區段内 的-條備用兀件（即，_備用行選擇線响“叫，對該異 '兀件進行置換，藉以實施“行，，補救。意即，係利用與含. 有該異常元件之區段相對應的備用行解碼器⑽，取代與 含有該異常元件之區段相對應的標準行解碼器腦，以實 施“行”補救。 、 上述列補救期間’用以指定一區段内之異常元件的所需 位址係包3有指定異常位址所需的位址及指定異常位址 所需的位址：其中指定異常位址所需的位址，根據 1〇g(64)/log⑺計算’必須為6位元；指定儲存體位址所需 的位址則為3位元；指定區段所需的位址為3位元。此外， 由該區段内的2個備用元件中，指定用以置換異常元件的備 用兀件時，所需的位址為1位元。 圖1及圖2之DRAM中，為了實施如上述之列補救及行補 救，設置有複數個應用前述彈性映射冗餘手法之複數個溶 :做為非揮發性記憶電路1以記憶必要之異常位址 等資料m絲級數係少於“儲存體畫丈X區段行數X區段 内備用元件數《數目’而遠尚於記憶晶格陣列整體之異常 -21 -

〇己隱晶格的平於者々 .. h、 本例的所有熔絲組，均為可4 為列補救或行補救之用的列 勺為了疋 圖3，锯—a 幻幻7仃共通型補救用熔絲組。 ^ 3顯不具有圖1構造及圖2構迕之代# & μ 型補救料絲組。 k之代表性的列/行共通 在此列/行共通型熔絲組中， 專用型熔絲組咬圖17所干…幸乂於圖14所不之以往的列 有次圖17所不之以往的行專用型熔絲組，主要 有从下（a)(b)二項之差異。 ⑷為了對炫絲組是用於列補救或行補救進行選擇，逆設 有:列/行選擇溶絲（r〇w/c〇lumnMe)。 曰 “列/仃選擇熔絲切斷時，該輸出信號會設定為高位準 4H”，而將該熔絲組設定做為列補救之用；如未切斷 該輸出信號會設^為低位準之T，而將㈣絲組設定 為订補救之用。意即，藉由該列/行選擇熔絲的切斷與 :’可將料組設定為列補救電路或行補救電路的其中之 (，）此夠依列/行遥擇溶絲組的輸出信號⑺w n〇t c〇i，可對 …帛位址致檢測暨邏輯電路（Fail Address Match Detector* & LOGIC) 31的動作、位址輸入選擇電路（sel) 32群的輸入 (列系或行系）、位址讀取選擇電路（sel) 33群的輸入（列系 或仃系）、及解碼器暨邏輯電路（DEC〇DER & L〇GIC) 34的 動作等進行切換控制。 圖3之溶絲組包含的熔絲數為16條，其内容為： 1條生效控制用（Enable Fuse) 1 條歹1J/行遠擇用（row/column select Fuse) -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 装 訂

線 512359 A7 B7 五、發明説明（20 1 條列位址（row address) 0 或行位址（c〇iurnn address) 0 1條列位址1或行位址1 1條列位址2或行位址2 1條列位址3或行位址3 1條列位址4或行位址4 1條列位址5或行位址5 1條列位址6或未使用 1條列位址7或備用位址指定 1條列儲存體位址（row bank address) 0或行儲存體位址 (column bank address) 0 1條列儲存體位址1或行儲存體位址1 Η条列儲存體位址2或行儲存體位址2 3條備用元件指定用或區段指定用 即，圖3之熔絲組的記憶内容，係包含：異常記憶晶格的 位址]該熔絲組與各儲存體之8個備用列解碼器srd間的對 應關係貝Λ、或與各儲存體之8個區段間的對應關係資訊。 此外，與該熔絲組連接的有：i條置換控制線rr〇n'，其係 在以備用元件置換異常元件時，肖以輸出置換控制信號； =用列解碼器選擇線sra<G:2>，其輸出—選擇信號，用以 =固備用列解碼選擇其中之—；幻6條❹行選擇 、C it< 〇 · 1 5>，其中一條會設定為高位準“ H”。 圖4t ’顯示—連線式“或，，邏輯電路 數^ -^示之所有料組的輸出’進行邏輯處理;。^ 其中，上述連線式“或，，邏輯電路中，具有：pM〇s電晶體 -23- 五、發明説明（21 =山其源極與電源節點相連接，其漏極與連線式“或，，邏輯 ^ #^r^^tjff#urprch： M0S電晶體42，其漏極與連線式“或，，邏輯輸出節點連 妾/源極與接地節點相連接，而其問極係施加有相對應 之4絲組傳來之_信號及sra< 〇 · 2>中的i個位元。 Μ其中，上述連線Π，電路中，尚具有：PM0S電晶體 ，其源極與電源節點相連接，其漏極與連線式“或，，邏輯 “路輸出即點連接’而其閘極係施加有行預充電信號 ^ 及NM0S包晶體44，其漏極與連線式“或，，邏輯電路 =即點連接，其源極與接地節點相連接，而其閘極係施 加有相對應之熔絲組傳來之ehlt<Q:15>中的h@位元。 此外’為了簡化圖示，圖i省略了圖4之連線式“或，，邏輯 電路。 接下來，5兄明圖3所不之熔絲及圖4所示電路之動 要内容。 ” j佩 圖3所示之熔絲中，將依預先記憶的異常位址，與外部供 應之輸人位址進行比較，當檢測出兩者-致時，將輸出置 ，控制信號。在此情況中，當熔絲組設定為列補救之用 :列=列補救用置換控制信號_的同時’將會輪出備 歹擇k號Sra<0:2>，用以指定與各儲存體之8個備 解碼器間的對應關係。 門I:: t圖4所不一般’各熔絲組的列補救控制信號咖 Si在進仃連線式“或，，邏輯運算後，將輸出至列補救控制線 bRR〇N。該列補救控制線bRRON的信號，如圖}所示，、 任苜 -24- 本紙張尺朗^中國國家標準(CNS) A4規格(210X297公董) A7 B7 五、發明説明（22 ) 接輪入至各儲存體的8個備用列解碼器 iv加以反轉後，分別輸入至64個標準列解二將以轉換器 施以如上述般的列補救控制線bRR〇N的信^ NRD。错由 補救控制信號rron將進入激化狀態‘‘ H”，/雨入上述列 依外部位址選擇之標準列解碼器NRD將進人非激^=本 而僙用列解碼器SRD將會激化。此外， 心 、竖裡p咕 卜各炫絲組的備用列 ^擇wsra<G:2>間在進行連線式“或，，邏輯處理後，輸出 至3條備用列解碼器選擇控制線bSRA 一 俨缺、隹—紹浪砂丄* ·2 。稭由將該輸出 w進灯解碼，將由各儲存體的8個備用列解μ⑽ 出其中一個，以選擇一個備用元件。 相:於此，在上述料組上述料組以為行補救用的 f月况中，為了由上述16條備用行選擇線選出其中一條’ 輸出備用行選擇信號chit<0:15> ’做為行補救控制信號： 並且，如圖4所示一般，各熔絲組之與備用行選擇作號 chit<〇:15>相對應之信號在進行連線式“或，，邏輯運算後= 將輸出至備用行選擇線bscSLE<〇:15>。該備用行選擇線 bSCSLE<0.15>中’ f}·應於第一區段行“的之]條備用行選 擇線bSCSLE<〇:l>，將透過反或電路N〇R進行“和，，邏輯處 理，同時經由反轉之後，輸入至標準行解碼器ncd。藉= 施以如上述般經過“和，，邏輯處理且反轉之信號的輸入7上 述2條備用行選擇之其中_條會進入激化狀 悲“ H”，如非如此時，原本依外部位址選擇之相對於第一 區段行segO的標準行解碼器ncd，將進入非激化狀態。 之後，如同上述内容，個別對應於第二至第八區段行 25- 本纸痕尺度適用中國國豕標準(CNS) A4規格(210X297公着）

rgl至seg7的2條備用行選擇線bSCSLE<2:3>b15:16>信 5虎將透過個別對應之反《電路nor進行“和，，邏輯處理， 冋牯經由反轉之後，輸入至對應於第二至第八區段行segl 至Γ§7,的/不。準4丁解碼器NCD。並且，藉由施以如上述般經 過和冑輯處理且反轉之信號的輸入，上述2條備用行選擇 線 bSCSLE<2.3.> 5 “ “，， .至15: 16>之其中一條會進入激化狀態 / 非如此時’原本依外部位址選擇之相對於第二至 第區&行seW至seg7的標準行解碼器NCD，將進入非激 狀態。 》如上，，動作％明’可知圖3之列，行共通型補救用熔絲 、且中可藉由一列/行選擇用熔絲的切斷與否，選擇將該熔 絲組做為列補救電路或行補救電路之用。意即，在圖3的列 订”通5L補救用溶絲組中，可藉由_列/行選擇炫絲的切斷 ”否冑熔絲組設定為列補救用的電路或行補救用的電 路此外，各炫絲組記憶有異常記憶晶格的位址、及各溶 絲組與8個備用列解碼器⑽間的對應關係資訊（映射資訊） f各炼絲組與16條備用行選擇線間的對應關係資訊（映射資 、）一 ♦ b可依°亥映射資訊，隨意地使各炼絲組與備用元件 進行對應。如此—纟，各溶絲組將沒有必要與備用元件呈 一對-的對應關係，而能夠以少於總備用元件數的炼絲組 數目’不僅對於異常記憶晶格均勻分布的情況，即便是集 中在某-部份的情況，均能夠有彈性地進行處理，而置換 異常的部份。 此外’位址指定用炫絲數，會依區段的容量及儲存體的 -26- A7

合I而有所增減；而映射用熔絲數 也會依區段行的數量 也可設置複數條的生 及儲存體的數量而有所增減。並且 效用熔絲。 此外，f列補救用電路及行補救用電路實際上是獨立 於一在本貫施例的㈣組方面’係、以列補救用熔絲數相異 4 ::救用熔、糸數的情況來加以說明。依用於列補救的熔 、錢與用於行補救的熔絲數間的關係，有時構造會比本實 術’单，可是如欲擴充補救功能時，則可能會比本實施 例所示的構造複雜。 接下來，將對圖3之列/行共通型補救用炼絲組進行詳細 的說明。 、 在此炼絲組的16條炼絲單元（FuseUnit)脑…中：⑴条 的熔絲單元㈣10 ’其記憶用以指定記憶晶格之異常位址 的資訊（包含用以指定儲存體的f訊）；丨條料⑴，其係 一生效用炫絲，記情右用LV航二a π & ^ 一 ^男用以^不疋否使用該熔絲組的旗號 資訊；1條熔絲fl2 ’其係一列/行選擇用熔絲，記憶有用以 設定該溶絲組係列補救用或行補救用的指定資訊；及3條溶 絲f 1 3至f 1 5 ’其用以記憶映射資訊。 上述異常位址指定資訊記憶用的u條熔絲單元忉至 中，其"條、熔絲單元fO·的功能，會依該㈣組是做為 列補救用或行補救用而有所不同，而剩餘的3條炼絲單元^ 至fio的功能，則是記憶有用以對8個儲存體|^肚〇至1^以7進 行選擇的資訊。 意即，在該熔絲組做為列補救用的情況中，上述8條熔絲 -27- 本紙張尺度通财関家標準(⑽）A4規格(21GX 297公爱) '~* ----- 512359 五、發明説明（％ 早疋fO至f7記憶之資訊，係 — 糸用以私疋異常记憶晶格的位址與 各儲存體的2 5 6個標準列解碼哭MT? n q —^ j鮮碼态NRD之間的對應關係；而當 该絲組做為行補救用的情 I月/兄中 上逃6條炼絲單元f〇至f 5 記憶之資訊’係、用以指定異常記憶晶格的位址與各區段的 64個標準行解碼器NCD之間的對應關係。 上述映射貧訊記憶用的3條熔絲單元fu至fi5的功能，合 依該熔絲組是做為列補救用或行補救用而有所不同。i 即’在該熔絲組做為列補救用的情況中，上述3條炼絲單元 Π3至Π5之功能，係由各儲存體的8個備用列解碼器srd 中，指定與該熔絲組相對應者；而當該熔絲組做為行補救 用的隋况中，上述3條熔絲單元fl 3至fl 5之功能，係由丨6條 的備用行選擇線中，指定與該熔絲組相對應者。 各熔絲組f〇至f15的構造例，係如圖5所示一般。該熔絲組 中，電源（Vcc)節點及接地（Vss)節點之間，預充電用pM〇s 電晶體Qp及選擇用NMOS電晶體Qn及熔絲係串聯在一起。 並且，在PMOS電晶體Qp為〇N、NMOS電晶體為〇FF且預 充電完成後，藉由使PMOS電晶體Qp為0FF、NM〇S電晶體 為〇N的狀態下’讀取個別熔絲的記憶資訊（熔絲資料）。此 ^ ^ β玄^絲已切斷的洁，將輸出高位準的“ η ’’，而當該 炫絲未切斷的話，將輸出低位準的‘‘ L，，。 圖ό，顯示在圖3之熔絲組中，一具代表性的熔絲位址符 合檢測暨邏輯電路（Fail Address Match Detector & LOGIC) 例。

在此電路中，其位址一致檢測電路具有丨丨個比較器CMP -28 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） A7 B7 五、發明説明（26 ) (排他性的反或間NEX0R)。上述1;1條的 讀取之各溶絲資料以及位址輸入（列補救日士发早凡f0至fl〇所 補救時為10個位元及固定等級之丨個位元f·、、、11個位元，行 將分別輸入相對應的i丨個比較哭cMP Γ彡之各位兀信號， 纖）。該位址-致檢測電路的複數個^= 炼絲的輸出信號如赴、列/行選擇用㈣、㈣幻Λ not column及選通信號strb，將供應至“ 1 ° ^ 6Q。 叹閘暨遨輯電路 該“及”閘暨邏輯電路6G’其具有：1個“及”間AND1，直 用以在上述u個排他性“反或，，閘NEX〇Rt，對 = 其中之3條熔絲單元咫至fl〇的“反山刀 ，v" 輯處理；ι個“及，，問AND2，直二：的輪出進行乘積邏 1 一… 其用以對分別對應於3條熔絲單 _的3個排他性的“反或”閘的輪出，進㈣㈣㈣ 理，1個及1柳3’其用以對分別對應於3絲絲單元门 至f5的3個排他性的“反或，，問的輸出，奸.乘積邏輯處理； Η固“及”閘AND4，其用以在上述_排他性“反或，，問 NE皿中，分別對應於其餘2條料單元個排他 性的反或，閘的輸出，進行乘積邏輯處理；轉換^路^, 其會有來’自上述列行選擇溶絲的輸出信號_ _⑶丨之輸 或閘OR其會有來自上述轉換電路Iv及上述“及，，閘 AND4的輸入；及“及”閘趣5，其會有來自“或，，問及上述3 個HAND1至柳3的各輸出信號、上述選通信號strb及 信號fenable的輸入。 由於上述的邏輯架構，當圖3所示的炫絲組處在生效狀態 -29-

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且檢測出位址一致時，用以顯示輸入位址與熔絲記憶之資 讯一致的一致信號（用以實施異常記憶晶格置換之生效信 號），將配合選通信號strb的時序，輸出至‘‘及，，閘暨邏輯電 路60。 圖7，顯示在圖3之溶、絲組中，—具代表性的檢測暨邏輯 電路（DECODER & LOGIC)之詳細構造例。 在該電路中，包含列補救電路部及列補救電路部：該行 補救電路部，具m71，其有上述列行選擇溶絲的 輸出信號row not col及上述符合信號的輸入；3個“及，，閘72 至74，其不僅個別有來自上述‘‘及，，閘7 1的輸入，且依上述 溶、、、糸單元Π 3至fl 5的熔絲資料（映射資料）進行輸入。 相對於此，行補救電路部具有：轉換電路75，其有來自 上述列行選擇熔絲f!2的輸出信號r〇w n〇t⑶丨之輸二；“及，， 閘，其有來自上述轉換電路75的輸入信號及上述一致信號 的輸入；及解碼器77，其在依上述“及”閘76的輪出而進行 激^匕狀態了，會有來自上述炫絲組⑴至⑴的料資料（映 射資訊）、及來自位址一致檢測電路之對應於上述熔絲單元 f7的比較器NEXOR的輸出信號ea7的輸入。 ，上述付合信號是用以置換異常晶格的生效信號，而當上 述符合信號輸入時，列補救電路部及行補救電路部合^ 激化。並且，當列行選擇熔絲fl2的輸出信號r〇w “H”時（即，列補救時），列補救電路部將輸出列補救用的置 換控制信號iron，藉以分別對上述備用列解碼器srd、俨 列解碼器NRD進行激化及非激化的控制。另—方面，= -30-

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五、發明説明 訊）’將會輸出至3條備用列 内的8個備用列解碼器SRD選 組f 13至f 1 5的熔絲資料（映射資 解碼器輸入線，藉以由儲存體 擇其中之一。 相對於此，列行選擇熔絲的輪 J 1s 藏 row not col 為 “ L·，，時 (即，行補救時），行補救電路立φ 职 电峪邛中，將因為“及，，閘76的輸 出信號變成“H”而激化解碼哭 ’77，亚且來自上述熔絲組f} 3 至Π5的，熔絲資料（映射資訊）、 、) 及來自位址一致檢測電路之 對應於上述熔絲單元f 7的比齡哭 J此單乂裔NEXOR的輸出信號ea7，將 由解碼器77進行解碼，藉以ώ〗“欠a m 稽从由16條的備用行選擇線内的其 中之一設定為“H，，並加以選擇。 /、 圖8，其係由圖3之熔絲組包含的複數個位址輸入選擇電 路（sel) 32中，挑選出一具代表性的電路而加以顯示者。 .上述各電路中，^目對應之—端，輸入有列位址信號_ signal及行位址^唬c〇iumn signal，而另一端則有共通連接 的2個傳送閘TG。並且，利用列行選擇熔絲fl2的輸出信號 row not c〇l及轉換電路IV施以反轉處理之信號，而對上述2 個傳送閘TG進行互補性的開關控制。藉此，依上述輸出信 唬row not col的邏輯等級，由上述2個傳送閘Tg的共通連接 即點’輸出列位址信號r〇w singal或‘行位址信號c〇lumn signal，做為輸出信號r〇w or c〇lurnrl Singa卜 此外’如圖3所示熔絲組中的位址讀取信號輸入選擇電路 (sel) 33，也具有犢上述位址輸入選擇電路32相同的構造： 相對應於2個傳送閘TG，以輸入行選通信號rstrb取代圖8中 的行位址彳§號row signal，或輸入列選通信號cStrb以取代行 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 五、發明説明（29 位址k號c〇lUmn signal，並且依列行選擇熔絲的輸出信號 r〇W n〇t Co1的邏輯等級，輸出信號rstrb或cstrb。 接下來，詳細說明在圖1至圖4之回路中的置換動作。 I先，對於當所有的熔絲組用於列補救的期間，輸入的 =位址及列儲存體位址是不良元件的位址時之情況，說明 當時以備用元件對異常位址進行之置換動作。 在本例中，一個記憶晶片具有8個儲存體，各儲存體有 256個標準元件、8個備用元件，意即一記憶晶片上合計有 8 X 8 = 64個備用元件。 =熔絲組中，當輸入位址與熔絲以可程式控制之位址一 致時，代表實施列補救之置換控制信號rr〇n (“列冗餘生效 (mw，=dundancy 〇η)”之意）將受到激化，使得與連線式 或’’邏輯節點連接之信號線bRR〇N為‘‘L，，。此外，解碼器 暨邏輯電路（DECODER & L〇GiC) 34輸出之信號sra<〇:2> 及連接於連線式“或，，節點的信號線bSRA<〇:2>之邐輯，將 依該溶絲組的映射熔絲〇3至fl5的資訊而定。 *上述信號線bRR0N為“L”時，在該輸入之儲存體位址所指 定的儲存體中，其標準列解碼器（n〇mal r〇w心⑶心幻會進 ^非激化狀態，而該儲存體内的8個備用元件中，其中一個 曰又上述^號線bSRA<〇:2>的3位元信號所指定而激化。 相對於此，以下對於當所有的熔絲組用於行補救的期 間、，輸入的行位址及行儲存體位址是不良元件的位址時之 情況，說明當時以備用元件對異常位址進行之置換動作。 在本例中，一個記憶晶片具有8個區段，各儲存體有2個 -32 本紙張尺目a家標準(；s)城格(21()><297公爱)_ A7 B7 五、發明説明（3〇 ) 件心即一'己憶晶片上合計有8 X 2 = 16個備用元 。、'輸入之行位址及行儲存體位址為異常元件的位址 等’必須以備用元件來置換該異常元件。 =溶絲組中，當輸人位址與料以可程式控制之位址一 :二使用行冗餘元件’而此時將依該炫絲含有之3位元 =射炫絲fu至fl5的資訊，使得備用行選擇信號灿<〇15> :匕一個受到激化，而且與連線式‘‘或，，邏輯節點連接 二:唬線bSCSLE<0:i5>中，其中一條將會設定為“[，，。而 :信號bSCSLE<0:15>是對應於16條的備用元件，用以由備 用行選：線SpareCSL<0:15>中，決定出用以激化的一條。 上述弟一貫施例中，該炫鲜扭你垃 以、、乐、，且係才木用列行補救用熔絲 •…可全部用於列補救或列補救，意即可在列與行之間共 通使用’目此相較於以往的例子’熔絲在記憶晶片上 之面積較少，可得到較高的補救效率。 七此外’各溶絲組中.，係記憶有相對應於8條備用列解碼器 或W条備用行選擇線的對應關係資訊（映射資訊）.，依該映 射貧訊，各溶絲組可與任意的備用元件相對應。如此一 來’可使料組的數目減少至低於備用元件的數量。並 且，即使在異常元件平均分散的情況或集中在部份的情況 下，均能有彈性地對異常部份進行補救。 上述第-實施例之DRAM之列/行共通型的列/行補救用熔 絲組’與習知列專用型的列補救用料組如⑽或行專用 型的行補救用行炼絲組cfuse set相比，至少會增加i條溶 絲，此外於邏輯部分電路亦會增加。

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'33- 512359 五、發明説明（31 =第—實施例的⑽趙中，其㈣組均採用列/行共通 i的列/行補救用溶絲組，因此炫絲數及邏輯電路數會增 用以輸出 4 唬 bsRA<0:2>、bRRON及bSCSLE<0:15> ^ 式“或”邏輯節點連接的下拉用NMOS電晶體數也 會增加，這將使得連線式“或”邏輯節點的負荷容量增加， 致使連線式‘或，，邏輯處理的動作速度延遲。這 且能夠輕一避免，…質:是可能發 態::體:明第與本:::第:實:例相關之_^ ^ „ )弟一貝把例，係可抑制上述之熔絲組的熔絲 數'埏輯電路數的增加者。 在某一記憶晶片的異常補救情況中，發生完全以列補救 方式或行補救方式來實施異常補救的情形非常少見，即很 =會發土僅以列補救方式或行補救方式來實施異常補救的 月'々就兄疋採取列補救或行補救，完全端視於機率。因 /又有必要所有的熔絲均採用列/行共通型的補救用熔 組。 、’ 因此在第二實施例中，如圖9所示，將依列補救及行補救 之機率所求出的預測數量，言史置與以往例子相同的列專用 型的列補救用mfuse如及與以往例子相同的行專用型 2仃補救用熔絲組cfuse set，並且依該分布機率的偏差量， 认置相對應數量之列/行共通型補救用溶絲㈣叫r〇w and C〇) °列/行共通型補救用熔絲組fuse set (_ and C〇)，可選擇性地做為列補救用溶絲組或行補救用炫絲組。 -34-

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依上述之構造，可將士女h .^ ^ ^ 4組在記憶晶體上之佔有面積 ^ ^ ^ 心略的私度，且能夠抑制連線式“或，， 邂輯卽點的負荷容量的择 理韌祚3 & 有助於抑連線式“或，，邏輯處 理動作減k的程度，行大幅提升補救效率。 ^卜，在上述各實施例中’列/行共通型的補救用溶絲組 應用於列補救時，所雲夕、片 熔、、糸數為16條，列/行共通型的補 救用溶絲組應用於行補掎本 ^ sr/_ 仃補抆蛉，所需之熔絲數為15條：因此 在列/行共通型的補救用、校议 、 熔 '、糸、、且應用於行補救的情況中，會 有一條未使用之熔絲。 又σ使用η條列用熔絲及m條行用熔絲時，例如 n> m時，當某一熔絲έ且用 系、，且用於仃補救時，會有n-m條未使用之 溶絲。相反地當n<時，去 ^ . 丁 田杲一熔絲組用於列補救時，會 有m- η條未使用之溶绊。g 蝽、”了、即，|n-m卜〇時，表示最能有效利 用炫絲數，而| n _ m |俞士 I〜大可此會愈多未使用之多餘熔絲， 而不利於面積使用效率。 适些可能浪費的溶絲（剩餘溶絲），可轉用於其他用途’ 比較簡單的利用方法便是用於擴充冗餘功能。 例如，在實施行補救時’在本實施例中，為了補救某一 溶：組指定之異常列’在以借用行選擇線―讥置換標 準遥擇線normal CSL的禍链士 一 — 的心#王中，有必要對儲存體及區段進 行指定。此時，當一條標進 1來知旱仃選擇線normal CSL造成所有 儲存體的異常情況時，將右vm t 將有必要應用到與各儲存體相對應 之8個熔絲組。藉此，可佶 J便k絲組内剩餘熔絲具有如下的意 義0 -35 - 512359 五、發明説明（33 思即’對於所有的儲存體’如圖 切斷1個熔絲組内 ’、叙，如欲藉由 m 而將標準行選擇缘™1 csl置換成傷用行選擇線印阶csl,藉 擇線肅― 將不需要8個炫絲組，而僅需一個溶絲二即可:、常列時， 再者’ ^補救料有複數❹彳餘的㈣時H 一般，可糟由配置成同時置換8個儲存妒、 m 不 儲存體等的置換控制，以改善補救效率。錯存體或2個 另-方面，列補救熔絲有複數條剩餘 ::::例：亀絲可用於擴充列補救之功二= 例t，雖然是以2條為單位進行字線的置換處理， 了疋也可以4條為單位、16條為單位、或丨條 將能夠以較少的炫絲組來進行補救： =重::;r大異物導致的多餘連、㈣ 此外如上述般可能浪費的熔絲（剩餘熔絲），也 於上述擴充冗餘功能以外之目的，可是如果會因=冗 餘功能而使該溶絲組佔有面積的增加，導致極為不良的与 響的話，也可閒置上述剩餘熔絲。 〜 此外，上述各實施例中，雖然異常位址記憶電路之非揮 發性記憶元件，係採用熔絲，可是也可採用、 EPROM、EEPR0M等其他各種非揮發性的半導體記憶元 件。再者，本發明之半導體記憶體，並不侷限於單體了2 可應用於邏輯LSI等包含之記憶裝置。 依上述說明之本發明的半導體記憶體，由於採用了上述 -36- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂 A7

彈性映射冗餘手法之熔絲纟且， 記憶電路内’記憶與冗餘二::::異常：：: 訊’即使在異常記憶晶格…」。陣列相對應之映射貝 地對該異常記憶晶格進行補：份:寺’仍然能夠確實 常記憶晶格上所需的冗餘丄亚且’措由減少在補救異 的面積效率。β几餘5己憶晶格障列數’提高冗餘電路 再者·，上述複數個熔絲， … τ、、且〒，至少有一個是列行共通型 的補救用熔絲組，可用Μ 於列補救及行補救的任何一方，因 此不論記憶晶片的列異常情況較多或是行異常情況較多， 均可藉由將列行共通型補救㈣絲組設定為列補救或行補 救以進行調整，使得補救效率提高，而得以利用較少的面 積’獲致較大的補救效率。 -37-本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)

Claims (1)

1. 六、申請專利範圍 一種半導體記憶裝置，其特徵在於具有： 。己IS aa秸陣列，其具有複數個由複數列及複數行排列 而成之記憶體晶格，且其係分割成複數個次記憶晶格； 列冗餘元件及行冗餘元件，其與上述各個次記憶晶格 對應； 標準列解碼器，其用以依輸入之位址，對上述記憶陣 列進行“列”選擇； 行解碼為，其用以依輸入之位址，對上述記憶陣列進 行“行”選擇； 複數個資。11。己憶電路（information st〇ring circuit)，其 記憶有上述各記憶陣列所含之異常記憶晶格的位址、及 與上述列几餘凡件相對應或與上述行冗餘元件相對應之 映射 > 巩且在上述異常記憶晶格的位址與輸入位址一 致時’會依一致結果及上述映射資訊，輸出列補救信號 =利用列冗餘元件來置換異常記憶晶格、或輸出行補救 k號以利用行冗餘元件來置換異常記憶晶格； 控制電路’其用以依上述資訊記憶電路供應之列補救 控制信號，而使上述標準列解碼器進入非激化狀態； ，備用列解碼器，其由上述資訊控制記憶電路供應之列 補救信號而受激化，用以對上述列冗餘元件進行選擇； k制宅路’其用以依上述列解碼器供應之行補救控制 信號，而使上述行解碼器進入非激化狀態； .及備用行解碼器，其由.上述資訊控制記憶電路供應之 订補救h號而受激化，用以對上述行冗餘元件進行選擇 -38- 本紙張尺度適财_國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) 訂· 經濟部智慧財產局員工消費合作社印製 512359 A8 g D8 ___ 六、申請專利範圍 者； (請先閱讀背面之注意事項再填寫本頁) 上述複數個的資訊記憶電路，其中至少一個是具有第 一記憶元件之列/行共通型的資訊記憶電路，而該第一 έ己憶元件係利用可程式的資訊記憶功能，用以決定該資 Λ δ己憶電路是用以實施列補救或行補救者。 2·如申請專利範圍第1項之半導體記憶裝置，其特徵在於 上述複數個各資訊記憶電路，係具有： 複數個非揮發性的第二記憶元件，其記憶有上述記憶 晶格陣列含有之上述異常記憶晶格的位址； 複數個非揮發性的第三記憶元件，其記憶有上述映射 一貧訊’顯示與上述冗餘記憶晶格陣列的對應關係； 複數個比較器，其在上述複數個第二記憶元件記憶之 異常記憶晶格的位址與輸入位址進行比較，當兩者一致 時’會輸出一致輸出信號； 丨% 一解碼器，其在上述比較器輸出上述一致輸出信號 日寸，對第二記憶元件記憶之上述映射資料進行解碼，以 輸出上述列補救信號或輸出行補救信號； 及上述列/行共通型的資訊記憶電路， 經濟部智慧財產局員工消費合作社印製 其依上述第一記憶元件的記憶資訊，將實施列補救處 理所需的位址或實施行補救處理所需的位址，輪入至上 述複數個比較器，藉以對上述標準列解碼器及備用列解 碼器、或上述標準行解碼器及備用行解碼器進行控制， ，而輸出上述列補救控制信號或上述行補救控制信號。 3·如申請專利範圍第2項之半導體記憶裝置，其中之上述 __ _-39- 本紙張尺度適財國國家標準（CNS)A4規格（21G X 297公釐1---' --- 512359 A8B8C8D8 t、申請專利範圍 複數個各資訊記憶電路，尚呈 ^ ^m ^ 種位址輸入選擇電 路，其用以接收列位址輸入及行位址輸入 (請先閱讀背面之注意事項再填寫本頁) 補救控制信號或行補救控制信號 w又；L 入u μ 疏而對對應於列位址輸 入及仃位址輸入之其中一方的上述比 出者。 車乂 °。，進行信號輸 4·如申請專利範圍第2項之半導體記憶裝置，i中之上述 ㈣固第二記憶元件及複數個第三記憶元件的設置數 量’係與實施列補救處理或行補救處理的過程中，在記 憶上述位址及映射資訊上所需的記憶元件數量相同者。 5. 如申請專利範圍第丨項之半導體記憶裝置’其中之上述 複數個各資訊記憶電路具有複數個輪出端子'、其用以輸 出上述仃補救控制信號或行補救控制信號，且上述各資 訊記憶電路的上述輸出端子，係透過複數條列補救控制 信號線或行補救控制信號線，連接成連線式，，或，，邏 路者。 6. 如申請專利範圍第1項之半導體記憶裝置，其中之上述 複數個資訊記憶電路，均為列/行共通型的資訊記憶電 路者。 經濟部智慧財產局員工消費合作社印製 7. 如申請專利範圍第1項之半導體記憶裝置，其中上述次 記憶晶袼陣列，其配置成Μ X N個陣列狀；儲存體，其 在列方向上具有複數個上述次記憶晶格陣列；及上述資 訊記憶電路，其數目少於上述冗餘元件。 8·如申請專利範圍第1項之半導體記憶裝置，其中之上述 各資訊記憶裝置具有： -40 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐 D8 '申請專利範圍 位址指定用熔絲，其用以記憶異常記憶晶格的位址； 儲存位址映射資訊指定用熔絲，其用以記憶上述儲 存體的位址； Γ請先閱讀背面之注意事項再填寫本頁) 央射用溶絲，其用以記憶-映射資訊，用以顯示盘冗 餘記憶晶格間的對應關係； 〃 。列行選擇熔絲，用以記憶一種資訊，顯示該資訊記憶 電路疋用於列補救用或行補救用處理； 複數個的位址一致檢測電路，其用以依上述列行選擇 炫、、.糸的4擇n對選擇之位址輸人，與上述位址指定 用炼4及儲存體位址指定用溶絲記憶之位址，施以一 檢測； 邏輯電路，其有上述複數個位址一致檢測電路的一致 輸出心唬、及來自上述生效用熔絲的輸出信號的輸入； 解馬益，其係依上述邏輯電路的輸出信號，對上述映 、用溶、’糸的輸出彳§號進行解碼，而產生上述之列補救控 制信號或行補救控制信號。 工 9_如申請專利範圍第1項之半導體記憶裝置，其中之上述 、—數個第5己憶元件及複數個第二記憶元件的設置數 經濟部智慧財產局員工消費合作社印製 1，係與實施列補救處理或行補救處理上所需的記憶元 件數量相異者。 10.如申請專利範圍第9項之半導體記憶裝置，其中之上述 複數個第二記憶元件及複數個第三記憶元件中，在實施 .列補救處理或行補救處理的過程剩餘的記憶元件，可用 ;己隐除了上述異常記憶晶格之位址及映射資訊以外的 -41 - ‘紙張尺度適用令國國家標準（CNS)A4規格（21〇 X 297公釐） 512359 A8 B8 C8 D8 六、申請專利範圍 資訊。 11. 如申請專利範圍第9項之半導體記憶裝置，其申之上 複數個第二記憶元件及複數個第三記憶元件中，在審^ 列補救處理或行補救處理的過程剩餘的記憶元件， 配用於記憶一置換資訊’該置換資訊是上述記憶晶格： 列之複數個儲存體在以指定單位之儲存體進行置換 相關資訊。 12. -種半導體記憶裝置’其特徵在於：記憶晶格陣列，且 具有複數個由複數列及複數行排列而成之記憶體晶格/，' 且其係分割成複數個次記憶晶袼； 歹J几餘元件及行几餘元件，其與上述各個次記憶晶袼 對應； Q 及複數個資成5己1思電路（inf〇rmati〇n 士⑶⑴， 其$憶有上述各記憶陣列所含之異常記憶晶格的位址、 及與上述列冗餘元件相對應或與上述行冗餘元件相對應 之映射資訊，且在上述異常記憶晶格的位址與輸入位址 一致時’會依一致結果及上述映射資訊，輸出列補救信 號以利用列冗餘元件來置換異常記憶晶格、或輸出行補 救信號以利用行冗餘元件來置換異常記憶晶格； 上述複數個的資訊記憶電路，其中至少有一個是具有 第一兄憶元件之列/行共通型的資訊記憶電路，而該第 一記憶元件係用以記憶該資訊記憶電路是用以實施列補 救或行補救者。 13.如申請專利範圍第12項之半導體記憶裝置，其中具有： 42- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公 (請先閱讀背面之注意事項再填寫本頁) · 經濟部智慧財產局員工消費合作社印製 A8 B8 C8

   本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公餐） (請先閱讀背面之注意事項再填寫本頁) 訂. .線· n n n I - 512359 A8 B8 C8 D8 六、申請專利範圍 施行補救處理所需的位址’輪人至上述複數個比較器， 藉以對上述標準列解碼器及備用列解碼器、或上述標準 行解碼器及備用行解碼器進行控制，而輸出上述列^救 控制信號或上述行補救控制信號。 15.如申請專利範圍第14項之半導體記憶裝置，其中之上述 複數個各資訊記憶電路，尚具有一種位址輸入選擇電 路，其用以接收列位址輸入及行位址輸入，並依上述列 補救控制信號或行補救控制信號，而對對應於列位址輸 入及行位址輸入之其中-方的上述比較器，進行信號輸 出者。 16·如申請專利範圍第14項之半導體記憶裝置，其中之上述 複數個第二記憶元件及複數個第三記憶元件的設置數 置，係與實施列補救處理或行補救處理的過程中，在記 憶上述位址及映射資訊上所需的記憶元件數量相同者。 Π·如申請專利範圍第12項之半導體記憶裝置，其中之上述 複數個各資訊記憶電路具有複數個輸出端子，其用以輸 出上述行補救控制信號或行補救控制信號，且上述各資 訊記憶電路的上述輸出端子，係透過複數條列補救控制 信號線或行補救控制信號線，連接成連線式，，或，，邏輯電 路者。 18·如申請專利範圍第12項之半導體記憶裝置，其中之上述 複數個資訊記憶電路，均為列/行共通型的資訊記憶電 路者。 19.如申請專利範圍第12項之半導體記憶裝置，其中上述次 -44 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 線· 經濟部智慧財產局員工消費合作社印製

   、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) :::格陣列，其配置成MXN個陣列狀；儲存體，其 j 1肖上具有複數個上述次記憶晶格陣列；及上述資 讯記憶電路，其數目少於上述冗餘元件。 、 20. 如申請專利範圍第12項之半導體記憶裝置，其中之 各資訊記憶裝置具有·· a 位址指定用溶絲，其用以記憶異常記憶晶格的位址； 儲存體位址映射資訊指定用溶絲，其用以記憶上 存體的位址； 映射用熔絲，其用以記憶一映射資訊，用以顯示與冗 餘記憶晶格間的對應關係； …列订選擇熔絲，用以記憶一種資訊，顯示該資訊記憶 電路是用於列補救用或行補救用處理； 複數個的位址一致檢測電路，其用以依上述列行選擇 炼絲的選擇狀態，對選擇之位址輸入，與上述位址指定 用熔絲及儲存體位址指定用熔絲記憶之位址，施以一致 檢測； 經濟部智慧財產局員工消費合作社印制衣 〔輯電路’其有上述複數個位址一致檢測電路的一致 輸出仏號、及來自上述生效用熔絲的輸出信號的輸入； 解瑪裔’其係依上述邏輯電路的輸出信號，對上述映 射用溶絲的輸出信號進行解碼，而產生上述之列補救控 制信號或行補救控制信號。 21. 如申請專利範圍第14項之半導體記憶裝置，其中之上述 複數個第一記憶元件及複數個第二記憶元件的設置數 置’係與實施列補救處理或行補救處理上所需的記憶元 -45 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 512359 A8 B8 C8 D8 六、申請專利範圍 件數量相異者。 22·如申請專利範圍第2 1項之半導體記憶裝置，其中之上述 複數個第二記憶元件及複數個第三記憶元件中，在實施 列補救處理或行補救處理的過程剩餘的記憶元件，可用 於記憶除了上述異常記憶晶格之位址及映射資訊以外的 資訊。 23·如申請專利範圍第21項之半導體記憶裝置，其中之上述 複數個第二記憶元件及複數個第三記憶元件中，在實施 列補救處理或行補救處理的過程剩餘的記憶元件，可分 配用於記憶一置換資訊，該置換資訊是上述記憶晶格陣 列之複數個儲存體在以指定單位之儲存體進行置換時的 相關資訊。 (請先閱讀背面之注意事項再填寫本頁) -------訂---------線 » 經濟部智慧財產局員工消費合作社印製 __-46- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐）