KR0135680B1 - 반도체 기억장치 - Google Patents

Abstract

로우 디코더(13a)와 칼럼 디코더(14a)가 메모리셀 어레이(12a)에 가까이 배열되어 있고, 로우 디코더(13a)를 제어하기 위한 로우 제어회로(17)가 거기에 가까이 형성되어 있으며, 칼럼 디코더(14a) 근처에, 전치증폭기와 기록 버퍼회로등을 포함하는 판독/기록 회로(19) 및 이를 제어하기 위한 제 1제어회로(19)가 형성되어 있다.

칼럼 디코더(14a)를 제어하기위한 제 2 칼럼 제어회로(23)가 제 1 칼럼 제어회로(19) 근처에 형성되어 있다.

로우 어드레스 및 칼럼 어드레스 신호를 전달하기 위한 로우 퓨즈회로(24)와 칼럼 퓨즈회로(23)가 각각 로우 제어회로(17)와 제 2 칼럼 제어회로(20) 가까이 형성되어 있다.

Description

반도체 기억장치

제 1 도는 본 발명의 제 1 실시예에 따른 반도체기억장치의 개략적인 블록도.

제 2 도는 제 1 도의 주요부를 확대하여 나타낸 블록도.

제 3 도는 제 2 도에 표시된 메로리셀 어레이의 분할상태를 나타내는 제 1 요부확대도.

제 4 도는 제 2 도에 표시된 메모리셀 어레이의 분할상태를 나타내는 제 2 요부확대도.

제 5 도는 제 3 도의 행방향을 따라 분할된 메모리셀 어레이의 하나의 분할에 대응하는 로우 디코더와 퓨즈 블록을 나타내는 도.

제 6 도는 제 4 도의 열방향을 따라 분할된 메모리셀 어레이의 하나의 분할에 대응하는 칼럼 디코더와 퓨즈 블록을 나타내는 도.

제 7 도는 제 2 도의 로우 퓨즈회로, 로우 제어회로 및 로우 디코더에 대응하는 제 5 도에 표시된 부분의 상세한 블록도.

제 8 도는 제 7 도에 표시된 로우 퓨즈회로의 일부의 제 1 구체적 회로도.

제 9A - 9C 도는 제 7 도에 표시된 로우 퓨즈회로의 일부의 제 2 구체적 회로도.

제 10A, 10B 도는 제 7 도에 표시된 로우 제어회로의 구체적 회로도.

제 11 도는 제 7 도에 표시된 로우 디코더의 일부의 제 1 구체적인 도.

제 12A, 12B 도는 제 7 도에 표시된 로우 디코더의 일부의 제 2 구체적 회로도.

제 13 도는 본 발명의 제 1 실시예에 따른 반도체 기억장치의 동작을 나타내는 제 1 타임챠트.

제 14 도는 제 2 도에 표시된 칼럼 퓨즈회로, 제 2 칼럼 제어회로, 제 1 칼럼 제어회로, 판독/기록 회로 및 칼럼 디코더에 대응하는 제 6 도에 표시된 부분의 상세한 블록도.

제 15 도는 제 14 도에 표시된 칼럼 퓨즈회로의 일부의 제 1 구체적 회로도.

제 16 도는 제 14 도에 표시된 칼럼 퓨즈회로의 제 2 구체적 회로도.

제 17A, 17B 도는 제 14 도의 제 2 칼럼 제어회로의 구체적 회로도.

제 18A, 18B 도는 제 14 도에 표시된 칼럼 디코더의 구체적 회로도.

제 19 도는 본 발명의 제 1 실시예에 따른 반도체 기억장치의 동작을 설명하는 제 2 타임챠트.

제 20 도는 제 1 도의 퓨즈 블록을 로우 블록 및 칼럼 블록으로 분리하여 얻어지는 효과를 나타내는 도.

제 21 도는 제 20 도에 표시된 메모리셀 어레이의 어드레스 할당상태를 설명하는 도.

제 22 도는 본 발명의 제 2 실시예에 따른 반도체 기억장치의 개략적인 블록도.

제 23 도는 본 발명의 제 3 실시예에 따른 반도체 기억장치의 개략적인 블록도.

제 24 도는 종래의 반도체 기억장치의 개략적인 블록도.

제 25 도는 제 22 도의 주요부를 확대하여 나타내는 블록도.

제 26 도는 제 24 도의 퓨즈블록이 칩의 중앙에 배치된 이유를 설명하는 도.

제 27 도는 제 26 도에 표시된 메모리셀 어레이에 대한 어드레스 할당을 설명하는 도.

제 28 도는 스페어 워드선으로 치환하여 설명하는, 제 27 도에 표시된 메모리셀 어레이의 확대도.

제 29 도는 제 26 도에 표시된 퓨즈 블록의 내부 회로구조를 설명하는 도.

본 발명은 반도체 기억장치에 관한 것으로, 더욱 상세하게는, 스페어 워드선과 스페어 칼럼선의 사용을 프로그래밍하기 위하여 예를 들면, 플리사이드(polycide)로 형성된 퓨즈의 배치 및 배열이 특징적인 반도체 기억장치에 관한 것이다.

제 24 도는 종래의 반도체 기억장치의 개략적인 블록도이고, 제 25 도는 제 24 도의 주요부를 확대하여 나타내는 블록도이다.

제 24 도를 참조하면, 반도체 기억장치(10)는 칩(11)상에, 스페어 워드선과 스페어 칼럼 선택선으로 불량 메모리셀을 구제하기 위한 메모리셀과 스페어 메모리셀을 각각 가지는 4 개의 메모리셀 어레이(12a, 12b, 12c, 12d)를 포함한다.

메모리셀 어레이 12a 와 12b 사이에, 로우 디코더(13a, 13b)가 각각 메모리셀 어레이(12a, 12b) 에 인접하게 형성되어 있다.

메모리셀 어레이 12c 와 12cd 사이에, 로우 디코더(13c, 13d)가 각각 메모리셀 어레이(12c, 12d)에 인접하게 형성되어 있다.

메모리셀 어레이 12a 와 12d 사이에, 칼럼 디코더(14a, 14d)가 각각 메모리셀 어레이(12a, 12d)에 인접하게 형성되어 있다.

메모리셀 어레이 12b 와 12c 사이에, 칼럼 디코더(14b, 14c)가 각각 메모리셀 어레이(12b, 12c)에 인접하게 형성되어 있다.

칼럼 디코더 14a 와 14d 사이에는, 메모리셀(12a, 12d)의 스페어 워드선과 스페어 칼럼 선택선을 사용하기 위한 프로그래밍을 행하는 퓨즈 블록(15a, 15d)이 형성되어 있다.

유사하게, 칼럼 디코더 14b 와 14c 사이에, 퓨즈 블록(15b, 15c)이 형성되어 있다.

제 24 도의 점선으로 둘러싸인 부분의 동작과 구조를 그 부분을 확대하여 나타내는 제 25 도를 참조하여 상세히 설명한다.

제 24 도에는 표시되어 있지 않지만, 로우 디코더(13a)의 일측에는, 로우 디코더(13a)를 제어하기 위하여 퓨즈 블록(15a)을 포함하고 있는 로우 앤드 칼럼 퓨즈회로(16)로부터 입력을 받아들이는 로우 제어회로(17)가 형성되어 있다.

칼럴 디코더(14a)와 로우 앤드 칼럼 퓨즈회로(16) 사이에는, 칼럼 디코더(14a)를 제어하기 위하여 로우 앤드 칼럼 퓨즈회로(16)로부터의 입력을 받아들이는 제 2 칼럼 제어회로(20)가 형성되어 있다.

또한, 로우 디코더(14a)와 제 2 칼럼 제어회로(20) 사이에는, 메모리셀 어레이(12a)에 기억된 정보를 판독하기 위하여 사용되는 전치증폭기(preamplifier)와, 기록용 기록버퍼회로와, 판독/기록 회로(18)를 제어하기 위한 제 1 칼럼 제어회로(19)가 형성되어 있다.

판독/기록 회로(18)는 칼럼 디코더(14a)를 통하여 메모리셀 어레이(12a)로부터 기록된 정보를 판독하고 정보를 기록한다.

제 1 제어회로(19)는 판독/기록 회로(18)에 의하여 액세스된 정보를 선택하여, 이를 제 2 칼럼 제어회로(20)에 제공한다.

제 2 제어회로(20)는 선택된 정보를 예를 들면, 도시되어 있지는 않지만 출력 버퍼회로에 제공한다.

우선, 로우 디코더(13a)의 동작을 설명한다.

메모리셀 어레이(12a)의 스페어 워드선의 사용을 가능하게 하는 프로그래밍을 행하는 퓨즈가 사용되지 않는 경우, 메모리셀 어레이(12a)의 워드선을 활성화하는 신호가 로우 앤드 칼럼 퓨즈회로(16)로부터 칼럼 디코더(13a)로 입력되는 반면, 스페어 워드선을 비활성화하는 신호는 로우 제어회로(17)로 입력된다.

비활성화된 로우 제어회로(17)로부터, 스페어 워드선을 비활성하는 신호가 로우 디코더(13a)로 입력된다.

결과적으로, 워드선이 활성화되며, 스페어 워드선은 활성화되지 않는다.

한편, 퓨즈가 사용되는 경우에는, 메모리셀 어레이(12a)의 워드선을 비활성화하기 위한 신호가 로우 앤드 칼럼 퓨즈회로(16)로부터 로우 디코더(13a)로 입력되고, 로우 제어회로(17)를 활성화하기위한 신호가 로우 제어회로(17)로 입력된다.

활성화된 로우 제어회로(17)로부터, 스페어 워드선을 활성화하기위한 신호가 로우 디코더(13a)로 입력된다.

결과적으로, 워드선이 비활성화되는 반면, 스페어 워드선은 활성화된다.

칼럼 디코더(14a)의 동작을 설명한다.

로우 앤드 칼럼 퓨즈회로(16)로부터, 메모리셀 어레이(12a)의 칼럼 선택선을 활성화하기 위한 신호가 칼럼 디코더(14a)로 입력되고, 비활성화 신호가 제2 칼럼 제어회로(20)로 입력된다.

활성화된 제 2 칼럼 제어회로(20)로부터, 메모리셀 어레이(12a)의 스페어 칼럼 선택선을 비활성화하기위한 신호가 칼럼 디코더(14a)로 입력된다.

결과적으로, 칼럼 선택선이 활성화되고, 스페어 칼럼 선택선이 활성화되지 않는다.

한편, 퓨즈가 사용되는 경우에는, 로우 앤드 칼럼 퓨즈회로(16)로부터, 메모리셀 어레이(12a)의 칼럼 선택선을 비활성화하기위한 신호가 칼럼 디코더(14a)로 입력되고, 활성화신호가 제 2 칼럼회로(20)로 입력된다.

활성화된 제 2 제어회로(20)로부터, 메모리셀 어레이(12a)의 스페어 칼럼 선택선을 활성화하기위한 신호가 칼럼 디코더(14a)로 입력된다.

결과적으로, 칼럼 선택선이 비활성화되고, 스페어 칼럼 선택선이 활성화된다.

제 26 도는 제 24 도의 퓨즈 블록이 칩의 중앙에 배치된 이유를 설명한다.

제 26 도를 참조하면, 칩(11)상에는, 메모리셀 어레이(12a, 12b, 12c, 12d)외측에 외부신호를 입력하기위한 외부신호 입력패드(201a - 201x)가 구비되어 있다.

이 외부신호 입력패드(201a - 201x)는 와이어 접합되어, 칩(11)에 외부신호를 전달하는 기능을 한다.

외부신호 입력패드(201a - 201x)는 전원전위 Vcc를 받는다.

외부신호 입력패드(201b, 201c, 201d, 201e, 201f, 201g, 201n, 201o, 201b, 201q, 201r, 201s)는 어드레스 핀으로, 로우 어드레스 및 칼럼 어드레스 신호 A0 - A11를 입력한다.

외부신호 입력패드(201a)는 로우 어드레스 스트로브신호 /RAS를 받는다.

로우 어드레스 스트로브신호 /RAS는 로우 어드레스를 받아들이는 것을 제어하기위한 것이다.

외부신호 입력패드(201i)는 라이트 이네이블신호 /WE를 입력한다.

라이트 이네이블신호 /WE 는 기록을 제어한다.

외부신호 입력패드(201j, 201k, 201v, 201w)는 데이타가 입/출력되는 데이타 입/출력 핀이다.

외부신호 입력패드(201m, 201x)는 접지전원 Vss를 입력한다.

외부신호 입력패드(201t)는 출력 이네이블신호 /OE를 입력한다.

출력 이네이블신호 /OE 는 데이타 출력을 제어한다.

외부신호 입력패드(201u)는 칼럼 어드레스 스트로브신호 /CAS를 입력한다.

칼럼 어드레스 스트로브신호 /CAS 는 칼럼 어드레스를 받아들이는 것을 제어하기 위한 것이다.

예를 들면, 외부신호 입력패드(201b)로부터의 출력신호인 어드레스신호 A3는 도시되지 않은 어드레스 버퍼로 입력되어, 거기서 증폭되고, 그 뒤 프리디코더(203a, 203b)로 입력된다.

유사하게, 외부신호 입력패드(201n)로부터의 출력신호인 어드레스신호 A4 는 도시되지 않은 어드레스 버퍼에 의하여 증폭되고, 그 뒤 프리디코더(203a, 203b)로 입력된다.

그러나, 설명을 간단하게 하기 위하여, 칼럼 시스템만 이하 설명한다.

프리디코더(203a)에서 프리디코드된 신호는 제 26 도에는 표시되지 않은 로우 디코더(13a)와 퓨즈 블록(205a)으로 입력된다.

메모리셀 어레이(12a)의 어떤 메모리셀도 스페어 메모리셀로 치환되지 않는 경우, 로우 디코더(13a)는 동작하고 워드선이 입상된다

한편, 메모리셀 중 어느것이 스페어 메모리셀로 치환되면, 퓨즈 블록(205a)에 의하여 프로그램된 어드레스가 선택되고, 스페어 워드선을 입상하기위한 신호가 퓨즈 블록(205a)으로부터 출력된다.

따라서, 메모리셀이 메모리셀 어레이(12a)의 스페어 메모리셀로 치환된다.

유사하게, 퓨즈 블록(205d)에 의하여 프로그램된 어드레스에 따라 메모리 셀이 메모리셀 어레이(12a)의 스페어 메모리셀로 치환된다.

메모리셀 어레이(12b, 12c)에서도 역시, 메모리셀이 각각 퓨즈 블록(205b, 205c)에 의하여 스페어 메모리셀로 치환된다.

외부신호 입력패드(201b - 201g, 201n - 201s)로부터 출력되는 어드레스를 모으는데 필요한 시간은 퓨즈 블록(205a, 205b, 205c, 205d 등)이 칩(11)의 중앙에 위치하는 경우에 가장 짧다.

그러므로, 이들은 칩(11)의 중앙부에 집중적으로 배치되어 있다.

제 27 도는 제 26 도에 표시된 메모리셀 어레이에 대하여 어드레스가 어떻게 할당되는가를 나타낸다.

제 27 도를 참조하면, 각 메모리 어레이(12a, 12b, 12c, 12d)는 16M 의 메모리셀 어레이이다.

각 메모리셀 어레이(12a, 12b, 12c, 12d)는 행방향으로 16 분할된다.

로우 어드레스 RA와 칼럼 어드레스 CA 는 동시에 입력된다.

그러나, 설명을 간단하게 하기 위하여, 동작을 시계열적으로 설명한다.

메모리셀 어레이(12a, 12b) 혹은 메모리셀 어레이(12c, 12d)가 로우 어드레스 RA10 의 값이 0 인지 혹은 1 인지에 따라 선택된다.

로우 어드레스 RA10 가 0 의 값인 경우에는, 메모리셀 어레이(12a, 12b)의 상반 혹은 하반이 로우 어드레스 RA11 의 값이 0 인지 혹은 1 인지에 따라 선택된다.

유사하게, 로우 어드레스 RA11 의 값이 0 이고 로우 어드레스 RA8 과 RA9 의 값이 모두 0 인 경우에, 분할된 메모리셀 어레이(12a)의 메모리셀 어레이부(207a, 207b) 뿐만 아니라 메모리셀 어레이(12b)의 메모리셀 어레이부(207c, 207d)가 선택된다.

이러한 방법으로, 4 개의 메모리셀 어레이부가 로우 어드레스 RA 에 따라 선택된다.

한편, 메모리셀 어레이(12b, 12c) 혹은 메모리셀 어레이(12a, 12b)가 칼럼 어드레스 CA11 의 값이 0 인지 혹은 1 인지에 따라 선택된다.

더욱 구체적으로는, 메모리셀 어레이(12a, 12b, 12c, 12d)의 어느것의 2 개의 메모리셀 어레이부가 로우 어드레서 RA 와 칼럼 어드레스 CA11 에 따라 선택된다.

예를 들면, 메모리셀 어레이부(207a, 207b)가 선택되는 경우, 메모리셀 어레이부 207a 혹은 207b 가 칼럼 어드레스 CA10 의 값이 0 인지 혹은 1 인지에 따라 선택된다.

결국, 하나의 메모리셀이 로우 어드레스 RA 와 칼럼 어드레스 CA 에 의하여 지정된다.

제 28 도는 제 27 도에 표시된 메모리셀을 스페어 워드선으로 치환한 상태를 확대하여 나타내고, 제 29 도는 제 26 도에 표시된 퓨즈 블록의 내부회로 구조를 나타낸다.

제 28 도와 제 29 도를 참조하면, 메모리셀 어레이(12a)의 메모리셀 어레이부(207a, 207b)는 상술한 바와 같이 로우 어드레스 RA 에 따라 동시에 선택된다.

이때, 메모리셀 어레이부(207a)의 메모리셀 A 이 스페어 메모리셀로 치환되는 경우, 스페어 워드선 SWL을 입상하는 것이 필요하다.

스페어 워드선 SWL 이 입상되는지 여부는, 제 29 도에 표시된 퓨즈 블록(205a)에 배치된 퓨즈(209a-29b)의 접속상태에 따라 발생된 스페어 로우신호 SR0 - SR3 에 의하여 결정된다.

스페어 로우신호 SR0 는 퓨즈 (209a - 209d)에 접속된 OR 게이트(211a)로부터의 출력이다.

스페어 로우신호 SR1 는 퓨즈 (209e - 209h)에 접속된 OR 게이트(211b)로부터의 출력이다.

스페어 로우신호 SR2 는 퓨즈 (209i - 209l)에 접속된 OR 게이트(211c)로부터의 출력이다.

스페어 로우신호 SR3 는 퓨즈 (209m - 209p)에 접속된 OR 게이트(211b)로부터의 출력이다.

이러한 방법으로, 어떤 스페어 워드선 SWL 이 입상되어야하는지가 퓨즈(209a - 209p)에 의하여 결정된다.

그러나 상술한 제 25 도에서 표시된 바와 같이, 로우 앤드 칼럼 퓨즈회로가 칼럼 디코더와는 가까우나 로우 디코더로부터 떨어져 있기 때문에, 워드선을 활성화 또는 비활성화하기 위하여 로우 디코더에 입력되는 신호의 전달거리는 칼럼 선택선을 활성화 또는 비활성화하기 위하여 칼럼 디코더에 입력되는 신호의 전달거리보다 길다.

거리가 길면 길수록, 신호전달의 시간도 길어진다.

그러므로, 칼럼 디코더 동작의 입상과 비교해볼 때, 로우 디코더 동작의 입상은 지연될 수 밖에 없다.

또한, 스페어 워드선이 활성화되는지 여부와, 스페어 칼럼선이 활성화되는지 여부는 각 제어회로에 의하여 결정된다.

그러므로, 로우 디코더와 칼럼 디코더의 동작을 빨리 입상하기 위해서는, 로우 앤드 칼럼 퓨즈회로로부터 로우 디코더와 칼럼 디코더에 입력되는 신호의 전달에 필요한 시간이 가능한한 짧은 것이 바람직하다.

그러나, 제 26 도에서와 같이, 스페어 워드선이 활성화되는지 여부를 결정하는 신호의 전달거리는 상당히 길다.

더욱 구체적으로는, 예를 들면, 퓨즈 블록(205c)으로부터 출력되는 신호는 최소한 메모리셀 어레이(12c)의 단변의 길이의 절반인 길이 L₁이상 전달된다.

또한, 메모리셀 어레이의 장변의 길이 L₂가 더하여지기 때문에, 최대길이는 L₁+ L₂가 된다.

이것은 상당히 긴 전달시간을 필요로 한다.

한편, 종래의 반도체 기억장치는 긴 전달시간의 문제 뿐만 아니라 치환효율의 문제도 있었다.

제 28 도를 참조하여 이를 설명한다.

예를 들면, 메모리셀 어레이부(207a)의 메모리셀 A 이 불량이고 치환되어야 한다고 가정한다.

이 경우, 스페어 워드선 SWLa 이 스페어 로우신호 SR3 에 의하여 입상되고 치환이 실행된다.

동시에, 메모리셀 어레이부(207a)와 동시에 선택된 메모리셀 어레이부(207b)의 스페어 워드선 SWLa'이 또한 입상된다.

유사하게, 메모리셀 B 에 불량이 있고 치환되어야 한다고 가정한다.

스페어 워드선 SWLb 이 스페어 로우신호 SR2 에 의하여 입상되고 치환이 행하여진다.

이때, 메모리셀 어레이부(207a)와 동시에 선택된 메모리셀 어레이부(207b)의 스페어 워드선 SWLb' 이 또한 입상된다.

그러므로, 메모리셀 A 와 B 가 스페어 워드선 SWLa 과 SWLb 에 의하여 구제되고, 메모리셀 어레이부(207b)에 또 하나의 불량 메모리셀 C 이 있는 경우에는, 메모리셀 C 은 구제될 수 없다.

더욱 구체적으로는, 메모리셀 C을 구체하기위한 스페어 워드선 SWLa' 과 SWLb' 가 이미 메모리셀 A 와 B 의 구제를 위하여 입상되었기 때문에, 메모리셀 C을 구제할 수 있는 스페어 워드선 SWL 이 없다.

치환의 자유정도가 제한된다.

그러므로, 본 발명의 목적은 상기 문제를 해결할 수 있는, 워드선 혹은 스페어 워드선을 고속으로 활성화시키기 위하여 로우 디코더동작의 입상속도를 빠르게하고, 전체 장치의 고속동작이 가능하며, 치환의 자유정도가 증가하고, 칩면적의 효율적인 사용이 가능한 반도체 기억장치를 제공하는 것이다.

간단히 설명하면, 본 발명의 반도체 기억장치는 각각 행과 열로 배치된 복수의 스페어 메모리셀과 복수의 메모리셀을 가지는 메모리셀 어레이와, 복수의 메모리셀 혹은 복수의 스페어 메모리셀의 행을 지정하기 위한 로우 어드레스를 디코드하는 로우 디코더와, 복수의 메모리셀과 복수의 스페어 메모리셀의 열을 지정하기 위한 칼럼 어드레스를 디코드하는 칼럼 디코더와, 복수의 메모리셀의 어느것에 대응하는 로우 어드레스를 복수의 스페어 메모리셀의 어느것에 대응하는 로우 어드레스로 변경하는 로우 어드레스 변경부와, 복수의 메모리셀의 어느것에 대응하는 칼럼 어드레스를 복수의 스페어 메모리셀의 어느것에 대응하는 칼럼 어드레스를 복수의 스페어 메모리셀의 어느것에 대응하는 칼럼 어드레스로 변경하기위한 칼럼 어드레스 변경부와를 포함하고, 로우 디코더와 로우 어드레스 변경부와의 거리가 로우 디코더와 칼럼 어드레스 변경부간의 거리보다 짧게 되고, 칼럼 디코더와 칼럼 어드레스 변경부간의 거리가 칼럼 디코더와 로우 어드레스 변경부간의 거리보다 짧게 된다.

그러므로, 본 발명에 따르면, 로우 디코더와 로우 어드레스 변경부간의 거리가 로우 디코더와 칼럼 어드레스 변경부간의 거리보다 짧고, 칼럼 디코더와 칼럼 어드레스 변경부간의 거리가 칼럼 디코더와 로우 어드레스 변경부간의 거리보다 짧기 때문에, 로우 어드레스 변경부에 의하여 변경된 로우 어드레스는 로우 디코더로 빨리 입력될 수 있고, 칼럼 어드레스 변경부에 의하여 변경된 칼럼 어드레스는 칼럼 디코더로 빨리 입력될 수 있다.

본 발명의 바람직한 실시예에 따르면, 로우 어드레스 변경부는, 끊어지는 경우, 복수의 메모리셀의 어느것에 대응하는 로우 어드레스를 복수의 스페어 메모리셀의 어느것에 대응하는 로우 어드레스로 변경하도록 복수의 메모리셀의 각 행에 대응하여 형성되어 있는 복수의 제 1 퓨즈를 포함하고, 칼럼 어드레스 변경 수단은, 끊어지는 경우, 복수의 메모리셀의 어느것에 대응하는 칼럼 어드레스를 복수의 메모리셀의 어느것에 대응하는 칼럼 어드레스로 변경하도록 복수의 메모리셀의 각 열에 대응하여 형성되어 있는 복수의 제 2 퓨즈를 포함하며, 복수의 제 1 퓨즈와 복수의 제 2 퓨즈가 같은 방향으로 배열된다.

그러므로, 본 실시예에 따르면, 로우 어드레스 변경부로서의 복수의 제 1 퓨즈와 칼럼 어드레스 변경부로서의 복수의 제 2 퓨즈가 같은 방향으로 형성되어 있으므로, 마스크 레지스트레이션(mask registration) 의 부정확성의 가능성이 적어지고, 제 1 혹은 제 2 퓨즈가 용이하게 끊어질 수 있다.

본 발명의 더욱 바람직한 실시예에 의하면, 메모리셀 어레이와 관련된 제 3 퓨즈가 또한 형성되어, 복수의 제 1 퓨즈, 복수의 제 2 퓨즈 및 제 3 퓨즈가 같은 방향으로 형성된다.

그러므로, 본 실시예에 의하면, 메모리셀 어레이와 관련된 제 3 퓨즈가 복수의 제 1 퓨즈와 제 2 퓨즈와 동일한 방향으로 배열되기 때문에, 마스크 레지스트레이션의 부정확성의 가능성이 작아지고, 제 1, 제 2, 혹은 제 3 의 퓨즈가 용이하게 끊어질 수 있다.

본 발명의 더욱 바람직한 실시예에 의하면, 반도체장치는 기판에 형성된 메모리셀 어레이와, 메모리셀 어레이를 동작하기위한 신호로서 외부신호를 기판에 입력하기위한 복수의 외부신호 입력부를 포함하며, 외부신호 입력부가 기판에 1 열로 배열된다.

따라서, 본 실시예에 의하면, 복수의 외부신호 입력부를 기판에 형성하는데 필요한 면적이 가 1 열의 면적으로 감소한다.

본 발명의 더욱 바람직한 실시예에서는, 메모리셀 어레이가 행과 열방향으로 분할된 복수의 메모리셀 어레이부를 포함하고, 로우 디코더와 칼럼 어드레스 변경부가 행방향을 따른 복수의 메모리셀 어레이부의 분할에 대응하여 형성된 복수의 로우 디코더와 복수의 로우 어드레스 변경부를 포함하며, 칼럼 디코더와 칼럼 어드레스 변경부가 열방향을 따른 복수의 메모리셀 어레이부의 분할에 대응하여 형성된 복수의 칼럼 디코더와 복수의 칼럼 어드레스 변경부와를 포함한다.

그러므로, 본 실시예에 의하면, 메모리셀 어레이가 복수의 메모리셀 어레이부로 분할되고, 복수의 로우 디코더와 복수의 로우 어드레스 변경부가 행방향을 따른 분할에 대응하여 형성되고, 복수의 칼럼 디코더와 복수의 칼럼 어드레스 변경부가 열방향을 따른 분할에 대응하여 형성되어, 모든 메모리셀 어레이부에서, 복수의 메모리셀의 어느것에 대응하는 로우 어드레스가 복수의 스페어 메모리셀의 어느것에 대응하는 로우 어드레스로 변경 될 수 있고, 복수의 메모리셀의 어느것에 대응하는 칼럼 어드레스가 복수의 스페어 메모리셀의 어느것에 대응하는 칼럼 어드레스로 변경될 수 있다.

상술한 또한 그 이외의 목적, 특성, 특징 및 잇점은 첨부한 도면과 관련한 다음의 본 발명의 상세한 설명에서 더욱 분명해진다.

우선, 제 1, 2 도를 참조하여, 제 24, 25 도에 표시된 종래 기술과는 다른 구조를 개략적으로 설명한다.

로우 디코더 13a 와 13b 사이에는, 메모리셀 어레이(12a, 12b)의 스페어 워드선을 활성화하기 위한 프로그래밍을 실행하는 로우 퓨즈블록(21a, 21b)이 각각 형성된다.

로우 디코더 13c 와 13d 사이에는, 메모리셀 어레이(12c, 12d)의 스페어 워드선을 활성화하기 위한 프로그래밍을 실행하는 로우 퓨즈블록(21c, 21d)이 각각 형성된다.

칼럼 디코더 14a 와 14d 사이에는, 메모리셀 어레이(12a, 12d)의 스페어 칼럼 선택선을 활성화하기 위한 프로그래밍을 실행하는 칼럼 퓨즈블록(22a, 22d)이 각각 형성된다.

칼럼 디코더 14b 와 14c 사이에는, 메모리셀 어레이(12b, 12c)의 스페어 칼럼 선택선을 활성화하기 위한 프로그래밍을 실행하는 칼럼 퓨즈블록(22b, 22c)이 각각 형성된다.

그러므로 제 1 도의 점선으로 둘러싸인 부분의 확대를 나타내는 제 2 도에서는, 제 24 도에 표시된 칼럼 앤드 로우 퓨즈회로(16) 대신에, 칼럼 퓨즈회로(23)가 제 2 칼럼 제어회로(20)의 일측에 형성되어 있고, 로우 퓨즈회로(24)가 로우 제어회로(17)의 일측에 형성되어 있다.

제 3 도를 참조하면, 16M 의 메모리 어레이(12a)가 제 4 도에서와 같이, 행방으로 32 분할되고, 메모리 어레이(12a)는 열방향으로 4 분할된다.

제 3 도의 32 분할된 부분의 하나인 메모리 어레이부(213a)에 대응하여, 로우 디코더(13a)는 제 5 도에서와 같이, 비교회로(26)와, 비교회로(26)의 상하측에 각각 2 개의 스페어 워드선(27c, 27d) 및 2 개의 스페어 워드선(27a, 27b)와, 센스 클록회로 215a 와 215b 를 포함한다.

이 비교회로(26)와 다른 소자에 대응하여, 퓨즈 블록(A25a, B25b)이 형성된다.

퓨즈 블록(A25a)에 의하여, 스페어 워드선(27a, 27b)이 사용되는지 여부에 대한 프로그램이 설정된다.

유사하게, 퓨즈 블록(B25b)에 의하여, 스페어 워드선(27c, 27d)이 사용되는지에 대한 프로그램이 설정된다.

비교회로(26)는 퓨즈 블록(A25a, B25b)에 의하여 설정된 프로그램에 따라 스페어 워드선(27a, 27b, 27c, 27d)가 사용되는지 여부를 결정한다.

제 6 도를 참조하면, 제 4 도의 메모리셀 어레이(12a)의 4 분할된 부분의 하나인 메모리셀 어레이부(213b)에 대응하여, 칼럼 디코더(14a)는 4 개의 비교회로(83, 83b, 83c, 83d)와, 4 개의 스페어 칼럼선(82a, 82b, 82c, 82d)를 포함한다.

비교회로(83a)와 스페어 칼럼선(82a)에 대응하여, 스페어 칼럼선(82a)이 사용되는지 여부에 대한 프로그램을 설정하는 퓨즈 블록(A81a)이 배열된다.

유사하게, 비교회로(83b)와 스페어 칼럼선(82b)에 대응하여, 퓨즈 블록(B81b)이 배치되고, 비교회로(83c)와 스페어 칼럼선(82c)에 대응하여, 퓨즈 블록(C83c)이 배치되며, 비교회로(83d)와 스페어 칼럼선(82d)에 대응하여, 퓨즈 블록(D81d)이 배치된다.

비교회로(83a)는 퓨즈 블록(A81a)에 의하여 설정된 프로그램에 따라 스페어 칼럼선(82a)이 사용되는지 여부를 결정한다.

유사하게, 비교회로(83b)는 퓨즈 블록(B81b)에 의하여 설정된 프로그램에 따라 스페어 칼럼선(82b)이 사용되는지 여부를 결정하고, 비교회로(83c)는 퓨즈 블록(C81c)에 의하여 설정된 프로그램에 따라 스페어 칼럼선(82c)이 사용되는지 여부를 결정하며, 비교회로(83d)는 퓨즈 블록(D81d)에 의하여 설정된 프로그램에 따라 스페어 칼럼선(82d)이 사용되는지 여부를 결정한다.

이러한 방법으로, 퓨즈 블록과 비교회로는 행과 열방향으로 분할된 메모리셀 어레이에 대응하여 배치된다.

제 7 도는 제 5 도에 표시된 부분의 상세한 블록도로서, 제 2 도의 로우 퓨즈회로, 로우 제어회로와 로우 디코더에 대응한다.

제 7 도를 참조하여, 제 7 도에 표시된 부분의 동작을 간단히 설명한다.

퓨즈 블록(A25a)으로부터의 출력은 신호 SREO(스페어 로우 이네이블, spare row enable)를 출력하는 SREO 회로(도면에 SREO 로 표시) 뿐만 아니라 신호 NEE(노말 엘리먼트 이네이블, normal element enable)를 출력하는 NEE 회로(도면에 NEE 로 표시)로 입력된다.

퓨즈 블록(B25b)으로부터의 출력은 신호 SRE1를 출력하는 SRE1 회로(도면에 SRE1 로 표시)(28b) 뿐만 아니라 NEE 회로(30)로 입력된다.

SREO 회로(28a)로부터의 출력은 트리거 신호 SWLOAT(스페어 워드선 트리거, spare word line trigger)를 출력하는 SWLOAT(도면에 SWLOAT 로 표시)(29a) 뿐만 아니라 트리거 신호 SWLIAT를 출력하는 SWLIAT 회로(SWLIAT로 표시)(29b)로 입력된다.

SRE1 회로(28b)로부터의 출력은 트리거 신호 SWLOBT를 출력하는 SWLOBT 회로(SWLOBT 로 표시)(29c) 뿐만 아니라 트리거 신호 SWLIBT를 출력하는 SWLIBT 회로(SWLIBT 로 표시)(29d)로 입력된다.

NEE 회로(30)로부터의 출력은 워드선에 신호 WL를 출력하는 WL 회로(도면에 WL 로 표시)(26)를 이네이블하는 신호로서, WL 회로(26)에 입력된다.

SWLOAT 의 출력은 스페어 워드선에 신호 SWLOA를 제공하는 SWLOA 회로(도면에 SWLOA 로 표시)를 트리거하기 위하여 SWLOA 회로(27a)에 입력된다.

SWLIAT 회로(28b)로부터의 출력은 스페어 워드선에 신호 SWLIA를 제공하는 SWLIA 회로(27b)를 트리거하기 위하여 SWLIA 회로(도면에 SWLIA 로 표시)(27b)로 입력된다.

SWLOBT 회로(29c)로부터의 출력은 스페어 워드선에 신호 SWLOB를 제공하는 SWLOB 회로(27c)를 트리거하기 위하여 SWLOB 회로(도면에 SWLOB 로 표시)(27c)로 입력된다.

SWLIBT 회로(29d)로부터의 출력은 스페어 워드선에 신호 SWLIB를 제공하는 SWLIB 회로(27d)를 트리거하기 위하여 SWLIB 회로(도면에 SWLIB 로 표시)로 입력된다.

우선, WL 회로(26)가 워드선을 활성화하기 위하여 동작하는 예에 대하여 설명한다.

퓨즈 블록(A25a, B25b)은 퓨즈가 스페어 워드선을 활성화시키지 않도록 사용되지 않는 것을 나타내는 신호를 SRE0 회로(28a)와 SRE1 회로(28b)에 각각 입력하고 또한 NEE 회로(30)에 입력한다.

SRE0 회로(28a)와 SRE1 회로(28b)는 퓨즈가 스페어 워드선을 활성화하지 않도록 사용되지 않는 것을 나타내는 신호를 SWLOAT 회로(29a). SWLIAT 회로 (29b), SWLBT 회로(29c), SWLIBT(29b)에 각각 입력한다.

퓨즈가 사용되지 않는 것을 나타내는 신호가 입력되기 때문에, NEE 회로(30)는 워드선을 활성화하기 위한 신호를 WL 회로(26)로 출력한다. 따라서 WL 회로(26)는 워드선이 활성화되고 스페어 워드선이 활성화되지 않도록 동작한다.

스페어 워드선의 하나가 활성화되는 경우에 대하여 설명한다.

예를 들어, 퓨즈 블록(A25a)의 퓨즈가 사용된다고 가정한다.

이때, 퓨즈 블록(A25a)은 퓨즈가 사용되는 것을 나타내는 신호를 SRE0 회로(28)와 NEE 회로(30)로 출력한다.

결과적으로, SREO 회로(28a)가 활성화신호를 SWLOAT 회로(29a)와 SWLIAT 회로(29b)로 각각 출력한다.

상세히 후술하는 바와 같이, SWLOAT 회로(29a)와 SWLIAT 회로(29b)는 로우 어드레스 신호 RA0 와 ZRA0 에 의하여 제어되고, 이들 중 하나가 활성화된다.

이 제어는 제 5 도의 센스 클록회로(25a)에 의하여 행하여진다.

예를 들어, 로우 어드레스 신호 RA0 가 활성화될 때, SWLIAT 회로(29b)가 활성화된다고 가정한다.

그러므로, 활성화되는 신호 SWLOAT 혹은 SWLIAT 의 하나의 입력에 대응하여 SWLOA 회로(27a) 혹은 SWLIA 회로(27b) 중 하나가 활성화되어 동작한다.

결과적으로, 스페어 워드선의 하나가 활성화된다.

한편, 퓨즈 블록(A25a)의 퓨즈가 사용되는 것을 나타내는 신호가 입력되는 경우, NEE 회로(30)는 워드선을 비활성화하기 위한 신호를 WL 회로(26)로 출력하여, 워드선이 활성화되지 않는다.

퓨즈 블록(B25b)의 퓨즈가 사용되는 때의 동작은 퓨즈 블록(A25a)의 퓨즈가 사용되는 경우와 동일하다.

제 8, 9A - 9C 도는 제 7 도에 표시된 로우 퓨즈회로의 구체적인 다이어그램이다.

제 8 도는 퓨즈 블록 A 혹은 B를 상세하게 나타내고, 제 9A 도는 SRE0 회로의 구체적 구성을 나타내며, 제 9B 도는 NEE 회로의 구체적인 구성을 나타내고, 제 9C 도는 SRE1 회로의 구체적인 구성을 나타낸다.

제 10 도는 제 7 도에 표시된 로우 제어회로의 구체적인 회로도이다.

제 10A 도는 SWLOAT 회로와 SLWIAT 회로의 구체적인 구성을 나타내고, 제 10B 도는 SWLOBT 회로와 SWLIBT 회로의 구체적인 구성을 나타낸다.

제 11 도와 12A, 12B 도는 제 7 도에 표시된 워드 디코더의 구체적인 회로도이다.

제 11 도는 WL 회로의 구체적인 회로도이며, 제 12A 도는 SWLOA 회로의 구체적인 구성을 나타내고, 제 12B 도는 SWLIA 회로의 구체적인 구성을 나타낸다.

제 13 도는 제 8-12A, 12B 도의 회로에 필요한 신호의 타이밍챠트이다.

제 8 - 13 도를 참조하여 상세히 설명한다.

제 8 도를 참조하면, p 형 트랜지스터(32a)는 게이트에서 신호 ZSRP(스페어 로우 프리차지, spare row precharge)를 입력한다.

p 형 트랜지스터(32a)는 소스/드레인의 하나가 VDD 에 접속된다.

p 형 트랜지스터(32a)의 소스/드레인의 나머지 하나는 퓨즈(33a - 33n)의 각각의 일단에 접속되고, p 형 트랜지스터(32b)의 소스/드레인의 하나는 인버터(34)의 입력측에 접속된다.

p 형트랜지스터(32a)의 소스/드레인의 다른 하나로부터의 출력은 퓨즈가 사용되는지 여부를 나타내는 신호 LINK 로서 출력된다.

로우 어드레스 신호 RA1 - RA7, ZRA1 - ZRA7 는 n 형 트랜지스터(31a - 31n)의 게이트에 각각 입력된다.

n 형 트랜지스터(31a - 31n)의 각각이 소스/드레인의 하나는 접지된다.

n 형 트랜지스터(31a - 31n)의 소스/드레인의 나머지 하나는 퓨즈(33a - 33n)의 나머지 일단에 각각 접속된다.

로우 어드레스 신호 ZRA1 는 어드레스 신호 RA1 의 반전이고, 나머지 신호도 동일하다.

인버터(34)로부터의 출력은 p 형 트랜지스터(32b)의 게이트에 입력된다.

p 형 트랜지스터(32a)에 접속되지 않은 p 형 트랜지스터(32b)의 소스/드레인은 VDD 에 접속된다.

제 9A - 9C 도를 참조하면, 제 8 도의 회로에서 발생된 신호 LINK 는 신호 LINKA 혹은 LINKB 이다.

제 9A 도를 참조하면, 신호 LINKA 와 신호 RDE(로우 디코더 이네이블)은 NAND 게이트(41a)에 입력된다.

NANDA 게이트(41a)의 출력은 인버터(42a)로 입력되고, 신호SRE0가 출력된다.

유사하게, 제 9C 도를 참조하면, 신호 LINKB 와 신호 RDE 가 NAND 게이트(41c)에 입력된다.

NAND 게이트(41c)로부터의 출력은 인버터(42c)로 입력되고, 신호 SRE1 가 출력된다.

제 9B 도를 참조하면, 신호 LINKA, LINKB 는 NOR 게이트(43)에 입력된다.

NOR 게이트(43)로부터의 출력은 신호 RDE 와 함께, 그 출력이 인버터(42b)로 입력되는 NAND 게이트 (41b)로 입력되고, 신호 NEE 가 출력된다.

제 10A, 10B 도를 참조하면, 제 10A 도에서와 같이, 로우 어드레스 신호의 프리디코드 신호의 하나인 신호 XL 와, 어드레스 신호 ZRA0 와, 신호 SRE0 가 NAND 게이트(51a)로 입력된다.

NAND 게이트(51a)로부터의 출력은 인버터(52a)로 입력되고, 신호 SWLOAT 가 출력된다. 로우 어드레스 신호 RA0, 신호 XL 신호 SRE0가 NAND 게이트(51b)로 입력된다.

제 10B 도에서와 같이, 로우 어드레스신호 ZRA0, 신호 XL, 신호 SRE1 는 NAND 게이트(51c)로 입력된다.

NAND 게이트(51c)로부터의 출력은 인버터(52c)로 입력되고, 신호 SWLOBT 가 출력된다.

로우 어드레스 신호 RA0, 프리디코드 신호 XL 신호 SRE1 가 NAND 게이트(51d)로 입력되고, NAND 게이트(51d)로부터의 출력은 인버터(52d)로 입력되며, 신호 SWLIBT 가 출력된다.

제 11 도를 참조하면, 제 10 도에 표시된 로우 어드레스 신호의 프리디코드 신호인 신호 XI, XL 뿐만 아니라, 신호 NEE 가, 그 출력이 인버터(62)로 입력되는 NAND 게이트(61a)로 입력된다.

인버터(62)의 출력은 n형 트랜지스터(64a)의 게이트에 입력된다.

유사하게, 로우 어드레스 신호의 프디리코드 신호인 신호 XK와 XJ가 NAND 게이트(61b)에 입력된다.

NAND 게이트(61b)로부터의 출력은 n 형 트랜지스터(64a)의 소스/드레인의 하나에 입력된다.

n형 트랜지스터 (64a)의 소스/드레인의 다른 하나는 p형 트랜지스터 (63b)의 소스/드레인의 하나 뿐만 아니라, 게이트에서 신호 ZWDP(워드 드라이브 프리차지, word driver precharge)를 입력하는 p형 트랜지스터 (63a)의 소스/드레인의 하나에 접속된다.

n형 트랜지스터 (64a)의 소스/드레인의 다른 하나는, 소스/드레인의 하나가 VPP 에 접속되어 있는 p형 트랜지스터 (63c)의 게이트와, 소스/드레인의 하나가 접지된 n형 트랜지스터 (64b)의 게이트에 접속된다.

p형 트랜지스터 63a와 63b의 소스/드레인의 다른 하나는 VPP에 접속된다.

p형 트랜지스터 (63c)와 n형 트랜지스터 (64b)의 나머지 소스/드레인은 p형 트랜지스터 (63b)의 게이트에 접속되고, 신호 WL 가 출력된다.

제 12A, 12B 도를 참조하면, 게이트에서 신호 SWLOAT를 받는 n형 트랜지스터 (72a)의 소스/드레인의 하나가 제 12A 도에서와 같이 접지된다.

n형 트랜지스터 (72a)의 소스/드레인의 다른 하나는 p형 트랜지스터 (71b)의 소스/드레인의 하나와, 게이트에서 신호 ZWIP를 받는 p형 트랜지스터 (71a)의 소스/드레인의 하나에 접속된다.

또한 n형 트랜지스터 (72a)의 소스/드레인의 하나는, 소스/드레인의 하나가 VPP 에 접속된 p형 트랜지스터 (71c)의 게이트와, 소스/드레인의 하나가 접지된 n형 트랜지스터 (72b)의 게이트에 접속된다.

p형 트랜지스터 71a와 71b의 소스/드레인의 다른 하나는 VPP로 접속된다.

p형 트랜지스터 (71c)와 n형 트랜지스터 (72b)의 소스/드레인의 나머지 하나는 p형 트랜지스터 (71b)의 게이트에 접속되고, 신호 SWLOA 가 출력된다.

제 12B 도에서와 같이, 게이트에서 신호 SWLIAT를 받는 n형 트랜지스터 (72c)의 소스/드레인의 하나는 접지된다.

n형 트랜지스터 (72c)의 소스/드레인의 다른 하나는, p형 트랜지스터 (71e)와, 게이트에서 신호 ZWDP를 받는 p형 트랜지스터 (71d)의 소스/드레인의 하나에 접속된다.

또한, n형 트랜지스터 (72c)의 소스/드레인의 다른 하나는, 소스/드레인의 하나가 VPP 접속된 p형 트랜지스터 (71f)의 게이트와, 소스/드레인의 하나가 접지된 n형 트랜지스터 (72d)의 게이트에 접속된다.

p형 트랜지스터 (71d)와 (71e)의 소스/드레인의 다른 하나는 VPP에 접속된다.

p형 트랜지스터 (71f)와 n형 트랜지스터 (72d)의 소스/드레인의 다른 하나는 p형 트랜지스터 (71e)의 게이트에 접속되고, 신호 SWLIA 가 출력된다.

제 8 - 12A, 12B 도에 표시된 회로의 동작을 제 13 도의 타임챠트를 참조하여 상세히 설명한다.

도면에서, 실선은 워드선이 사용되는 때의 타임챠트이며, 점선은 스페어워드선이 사용되는 때의 타임챠트를 나타낸다.

워드선이 사용되는 경우의 동작을 먼저 설명한다.

제 8 도를 참조하면, 신호 ZSRP 가 “L” 레벨인때, 신호 LINK를 “H”레벨로 설정하면서, p형 트랜지스터 (32a)가 턴온된다.

인버터(34)로부터의 출력이 “L” 레벨로 변함에 따라, p형 트랜지스터 (32b)가 턴온된다.

신호 ZSRP 가 “L” 레벨에서 “H” 레벨로 변할 때, p형 트랜지스터 (32a)가 턴오프된다.

이때, p형 트랜지스터 (32b)가 온상태이므로, 신호 LINK 가 “H” 레벨로 유지된다.

로우 어드레스 신호 RA1 - RA7 와 ZRA1 - ZRA7 의 하나가 “H” 레벨로 변화할 때, 게이트가 “H”레벨인 n형 트랜지스터 (31a - 31n)의 하나가 턴온되어, 신호 LINK 가 “L” 레벨로 된다.

신호 LINK 가 “L” 레벨로 될 때, 신호 LINKA 와 LINKB 는 모두 “L” 레벨로 된다.

그러므로, NAND 게이트(41a - 41c)로부터의 출력은 모두 제 9A - 9C 도에서와 같이“H” 레벨이 되며, 인버터(42a, 42c)에 의하여 반전되어, 신호 SRE0 와 SRE1 가 모두 “L” 로 설정된다.

따라서, 제 10A, 10B 도를 참조하면, 신호 SRE0 와 SRE1 가 “L” 레벨이므로, NAND 게이트(51a, 51b, 51c, 51d)로 부터의 출력은 모두 “H”레벨로 설정된다.

인버터(51a, 52b, 52c, 52d)에 의하여 반전된 신호 SWLOAT, SWLIAT, SWLOBT, SWLIBT 는 모두 “L” 레벨로 된다.

신호 LINKA 와 LINKB 가 “L” 레벨이므로, NOR 게이트(43)로부터의 출력은 제 9B 도에서와 같이 “H” 레벨이 된다.

그 뒤, 신호 RDE 가 “L” 레벨로부터 “H” 레벨이 될 때, NAND 게이트(41b)로부터의 출력이 “L” 레벨로 변한다.

인버터(42b)에 의하여 반전된 신호 NEE는 “H” 레벨이 된다.

그 뒤, 제 11 도를 참조하면, 신호 ZW에 가 “L” 레벨인 경우, p형 트랜지스터 (63a)가 턴온되고, NODE1 의 전위가 “H” 레벨인 VPP 가 된다.

n형 트랜지스터 (64b)가 턴온됨에 따라, 신호 WL 가 “L” 로 된다.

신호 WL 가 “L” 레벨이 됨에 따라, p형 트랜지스터 (63b)가 턴온되고, NODE1 에서의 전위가 “H” 레벨인 VPP 가 된다.

그 뒤, 신호 ZWDP가 “H” 레벨로 될 때, p형 트랜지스터 (63a)가 턴오프된다.

그러나, p형 트랜지스터 (63b)가 온상태이므로, NODE1 에서의 전위는 “H” 레벨인 VPP 레벨을 유지한다.

그뒤, 신호 XI, XL, XK, XJ 가 “H” 레벨이므로, NAND 게이트(61b)로부터의 출력은 “L” 레벨이 된다.

이때, 신호 NEE 가 “L” 레벨로부터 “H” 레벨이 될 때, NAND 게이트(61a)로부터의 출력은 “L” 레벨이 된다.

인버터(62)에 의하여 반전된 출력은 “H” 레벨이 되어, n형 트랜지스터 (64a)를 턴온되게 한다.

결과적으로, NODE1 에서의 전위는 “H” 레벨인 VPP 로부터 “L” 레벨로 변화한다

그 뒤, n형 트랜지스터 (64b)가 턴오프되고, p형 트랜지스터 (63c)가 턴온되며, 신호 WL 가 “H” 레벨인 VPP 로 된다.

결과적으로 p형 트랜지스터 (63b)가 턴오프된다.

상술한 바와 같이, 신호 WL 가 “H”레벨로 되는 반면, 신호 SWLOAT, SWLIAT, SWLOBT, SWLIBT 는 “L” 레벨로 되어, 워드선이 활성화되고, 스페어 워드선이 활성화되지 않는다.

스페어 워드선이 활성화되는 경우의 동작을 설명한다.

제 8 도에 표시된 신호 ZSRP 가 “L” 레벨이때, p형 트랜지스터 (32a)는 턴온된다.

신호 LINK 는 “H” 레벨이 된다.

인버터(34)로부터의 출력이 L레벨로 되므로, P형 트랜지스터(32b)는 텐온되고, 신호 LINK 는 H 레벨이 된다.

그 뒤, 신호 ZSRP 가 “L” 레벨로부터 “H” 레벨로 될 때, p형 트랜지스터 (32a)는 턴오프된다.

그러나, p형 트랜지스터 (32b)가 온되어 있으므로, 신호 LINK 는 “H” 레벨을 유지한다.

이제, 미리 알려진 불량 로우 어드레스가 선택될 때 신호 LINK 가 “H” 레벨을 유지하도록 퓨즈가 끊어진다고 가정한다.

예를 들어 불량 로우 어드레스가 RA1=1, RA2=0, RA3=1, RA4=0, RA5=1, RA6=1, RA7=0인 경우에는, 끊어지는 퓨즈는 33a 33i, 33c, 33k, 33e, 33f, 33n이다.

즉, 불량 로우 어드레스가 선택되는 경우에도, 신호 LINK 가 “H” 레벨을 유지한다.

불량 로우 어드레스가 선택되고 신호 LINKA 가 “H” 레벨을 유지할 때, 제 9B 도의 NOR 게이트(43)로부터의 출력은 “L” 레벨이 되고, NAND 게이트(41b)로부터의 출력은 “H” 레벨이 된다.

인버터(42b)에 의하여 반전된 신호 NEE 는 “L” 레벨이 된다.

불량 로우 어드레스가 선택되지 않으므로, 신호 LINKB 가 “L” 레벨이고, 신호 SRE1 가 “L” 레벨이다.

신호 RDE 가 “L” 레벨로부터 “H” 레벨로 변할 때, NAND 게이트(41a)로부터의 출력은 “L” 레벨로 변한다.

인버터(42a)에 의하여 반전된 신호 SRE0 는 “H” 레벨이 된다.

이제 제 10A, 10B 도를 참조하면, 로우 어드레스 RA0가 RA0=1 이고, 예를 들어 신호 SRE0 가 “L” 레벨에서 “H” 레벨로 변하면, 신호 XL 가 미리 “L” 레벨이 되어 있기 때문에, NAND 게이트(51b)로부터의 출력은 “L” 레벨이 된다.

인버터(52b)에 의하여 반전된 신호 SWLIAT 는 “H” 레벨이 된다.

또한, 로우 어드레스 신호 RA0=1 이므로, 로우 어드레스 신호는 ZRA0=0 이 되며, 따라서 NAND 게이트(51a)로부터의 출력은 “H” 레벨이고, 인버터(52a)에 의하여 반전되는 신호 SWLOAT 는 “L” 레벨이다.

제 12A, 12B 도를 참조하면, 신호 ZWDP 가 “L” 레벨일 때, p형 트랜지스터 (71a, 71d)는 턴온된다.

NODE2 및 NODE3 에서의 전위는 “H” 레벨인 VPP 가 된다.

결과적으로, n형 트랜지스터 (72b, 72d)는 턴온되고, 신호 SWLOA 와 SWLIA 는 “L” 레벨이 된다.

p형 트랜지스터 (71b, 71e)는 턴온되고, NODE2 와 NODE3 에서의 전위는 “H” 레벨인 VPP 가 된다.

그 뒤, 신호 SWLIAT 가 “L” 레벨에서 “H”레벨로 될 때, n형 트랜지스터 (72c)는 턴온되고, NODE3 에서의 전위는 “L” 레벨이 된다.

p형 트랜지스터 (71f)는 턴온되고, 신호 SWLIA 는 “H”레벨인 VPP 가 된다.

결과적으로 p형 트랜지스터 (71e)는 턴오프된다.

신호 SWLOAT 가 “L” 레벨을 유지하기 때문에, 신호 SWLOA 는 “L” 레벨을 유지한다.

따라서, 스페어 워드선의 하나가 동작한다.

제 14 도는 제 2 도에 표시된 칼럼 퓨즈회로, 제 2 칼럼 제어회로, 제 1 칼럼 제어회로, 판독/기록회로 및 칼럼 디코더에 대응하는 제 6 도의 부분의 상세한 블록도이다.

제 14 도를 참조하여 제 14 도에 표시된 부분을 간단히 설명한다.

퓨즈 블록(A81a)으로부터의 출력은 SCSL회로(도면에는 SCSL로 표시)를 제어하는 신호 SCS (스페어 칼럼 선택, spare column select) A 및 그 반전신호, 즉 ZSCS (스페어 칼럼 선택 바, spare column select bar) A 이고, 이들은 SCSL 회로 (82a)와 NCE 회로(도면에 NCE 로 표시)(84)에 신호 NCE(노말칼럼 이내이블, normal column enable)를 각각 제공한다.

유사하게, 퓨즈 블록(B81b)은 신호 SCSB 와 ZSCSB를 출력하는데, 이들은 SCSL 회로(82b)와 NCE 회로(84)로 각각 입력된다.

퓨즈 블록(C81c)은 신호 SCSC 와 ZSCSC를 출력하며, 이들은 각각 SCSL 회로(82c)와 NCE 회로(84)로 입력된다.

퓨즈 블록(D81d)은 신호 SCSD 와 ZSCSD를 출력하며, 이들은 SCS 회로(82)와 NCE 회로(84)로 각각 입력된다.

NCE 회로(84)로부터의 출력은 각각 CSL 회로(도면에 CSL 로 표시)(83a, 83b, 83c, 83d)에 신호 CBS(칼럼 블록 선택, column block select)를 출력하는 CBS 회로(도면에 CBS 로 표시)(85a, 85b, 85c, 85d, 85e, 85f, 85g, 85h)에 입력된다.

신호 SCSE(스페어 칼럼 이네이블)를 출력하여 SCSL 회로(82a, 82b, 82c, 82d)를 이네이블하는 SCSE 회로(도면에 SCSE 로 표시)(20)는 SCSL 회로(82a, 82b, 82c, 82d)에 출력을 제공한다.

CSL 회로(83a, 83b, 83c, 83d)는 칼럼 선택선에 신호 CSL를 출력하는 반면, SCSL 회로(82a, 82b, 82c, 82d)는 스페어 칼럼 선택선에 신호 SCSL를 출력한다.

판독/기록회로(18)와 제 1 제어회로(19)는 종래기술과 동일하므로 간단하게 하기 위하여 설명을 반복하지 않는다.

칼럼 선택선이 활성화되는 경우의 동작에 관하여 설명한다.

칼럼 선택선이 활성화되는 경우, 퓨즈는 사용되지 않는다.

그러므로, 퓨즈 블록(a81a, b81b, c81c, d81d)는 퓨즈가 사용되지 않는 것을 표시하는 신호 ZSCSA, ZSCSB, ZSCSC, ZSCSB를 NCE 회로(84)에 출력한다.

또한, 퓨즈 블록(A81a, B81b, C81c, D81d)는 스페어 칼럼 선택선이 비활성화되도록 퓨즈가 사용되지 않는다는 신호 SCSA, SCSB, SCSC, SDSD를 SCSL 회로(82a, 82b, 82c, 82d)에 출력한다.

NCE 회로(84)는 신호 NCE를 CBS 회로(85a, 85b, 85c, 85d, 85e, 85f, 85g, 85h)에 출력하여 활성화시킨다.

후술될, 활성화된 칼럼 어드레스 디코드 신호의 하나가 입력되기 때문에, CSL 회로(83a, 83b, 83c, 83d)의 하나가 동작하여, 하나의 칼럼 선택선이 활성화된다.

불량 칼럼 어드레스가 선택되고 스페어 칼럼 선택선이 사용되는 경우의 동작에 관하여 설명한다.

퓨즈 블록(A81a)의 퓨즈가 끊어졌다고 가정한다.

퓨즈가 사용된다는 것을 나타내는 신호 ZSCSA 가 퓨즈 블록(A81a)으로부터 NCE 회로(84)로 입력된다.

NCE 회로(84)는 CBS 회로(85a, 85b, 85c, 85d, 85e, 85f, 85g, 85h)를 비활성화하는 신호를 출력한다.

결과적으로, 비활성화 신호가 CSL 회로(83a, 83b, 83c, 83d)에 각각 입력되어, 칼럼 선택선이 활성화되지 않는다.

퓨즈가 사용된다는 것을 나타내는 신호 SCSA 가 퓨즈 블록(A81a)으로부터 SCSL 회로(82a)로 전달되어, SCSL 회로(82a)가 활성화된다.

결과적으로, 이네이블 신호인 SCSE 신호가 SCSE 회로(86)로부터 출력되고, SCSL 회로(82a)가 동작한다.

결국, 스페어 선택선이 활성화된다.

제 15, 16 도는 제 14 도에 표시된 칼럼 퓨즈회로의 개략적인 회로도이다.

구체적으로는, 제 15 도는 퓨즈 블록의 구체적인 회로도이고, 제 16 도는 NCE 회로의 구체적인 회로도이다.

제 17A, 17B 도는 제 14 도의 제 2 칼럼 제어회로의 구체적인 회로도로서,

제 17A 도는 CBS 회로를 구체적으로 나타내며, 제 17B 도는 SCSE 회로를 구체적으로 나타낸다.

제 18A, 18B 도는 제 14 도에 표시된 칼럼 디코더의 구체적인 회로도로서,

18A 도는 SCSL 회로를 구체적으로 나타내고, 제 18B 도는 CSL 회로를 구체적으로 나타낸다.

제 19 도는 제 15-18A, 18B 도에 표시된 회로에 필요한 신호의 타임챠트이다.

실선은 칼럼 선택선이 사용되는 경우의 타임챠트를 나타내며, 점선은 스페어 칼럼 선택선이 사용되는 경우의 타임챠트를 나타낸다.

제 15 - 19 도를 참조하여 상세히 설명한다.

우선, 제 15 도를 참조하면, 신호 ZSCP(스페어 칼럼 프리차지)는 n형 트랜지스터 (92)와 p형 트랜지스터 (91a)의 게이트에 입력되며, n형 트랜지스터 (92)는 소스/드레인의 하나가 퓨즈(93)의 일단에 접속되어 있다.

n형 트랜지스터 (92)의 소스/드레인의 다른 하나는 접지된다.

퓨즈(93)의 타단은 p형 트랜지스터 (91a)와 (91b)의 소스/드레인의 하나뿐만 아니라 인버터(94a)의 입력측에 접속된다.

인버터(94a)의 출력은 인버터(94b) 뿐만 아니라 p형 트랜지스터 (91b)의 게이트에 입력된다.

p형 트랜지스터 (91a)와 (91b)의 소스/드레인의 다른 하나는 전원에 모두 접속된다.

인버터(94b)의 출력은 n형 트랜지스터 (95a-95n, 95p, 95q)의 게이트에 입력된다.

n형 트랜지스터 (95a-95n, 95p, 95q)의 소스/드레인의 하나는, 다른 하나의 소스/드레인이 접지되어 있는 n형 트랜지스터 (97a-97n, 97p, 97q)의 소스/드레인의 하나에 각각 접속된다.

n형 트랜지스터 (95a-95n, 95p, 95q)의 소스/드레인의 나머지 하나는, 다른 하나의 소스/드레인이 전원에 접속되어 있는 p형 트랜지스터 (96a-96n, 96p, 96q)의 소스/드레인의 하나에 각각 접속된다.

칼럼 어드레스 신호 CA0-CA7 와 ZCA1-ZCA7 는 p형 트랜지스터 (96a-96n, 96p, 96q)의 게이트 뿐만 아니라 n형 트랜지스터 (97a-97n, 97p, 97q)의 게이트에 각각 입력된다.

퓨즈(98a-98n, 98p, 98q)는 그 일단이 각각 n형 트랜지스터 (95a-95n, 97p, 97q)와 p형 트랜지스터 (96a-96n, 96p, 96q)간의 접속의 중심점에 접속된다.

퓨즈(98a, 98b, 98c, 98d)의 각각의 타단은 NOR 게이트(99d)의 입력측에 접속된다.

퓨즈(98e, 98f, 98g, 98h)의 각각의 타단은 NOR 게이트(99c)의 입력측에 접속된다.

퓨즈(98i, 98j, 98k, 98l)의 각각의 타단은 NOR 게이트(99b)의 입력측에 접속된다.

퓨즈(98m, 98n, 98p, 98q)의 각각의 타단은 NOR 게이트(99a)의 입력측에 접속된다.

NOR 게이트(99a, 99b, 99c, 99d)로부터의 출력은 NAND 게이트(100)에 입력된다.

NAND 게이트(100)로부터의 출력은, 인버터(94c)에 의하여 반전되어 출력되는, 신호 SCS 의 반전신호 ZSCS이다.

제 16 도를 참조하면, 신호 ZSCS 인 신호 ZSCSA, ZSCSB, ZSCSC, ZSCSD 는 NAND 게이트(111)로 입력된다.

NAND 게이트(111)로부터의 출력은 인버터(112)로 입력되고, 신호 NCE 가 출력된다.

제 17A 도를 참조하면, 칼럼 어드레스 신호 CA5, CA6, CA7 가 NAND 게이트(121a)에 입력된다.

NAND 게이트로부터의 출력은 인버터(122a)로 입력된다.

인버터(122a)로부터의 출력 뿐만 아니라 신호 CDE, NCE 가 NAND 게이트(121c)에 입력된다.

NAND 게이트(121c)로부터의 출력이 인버터(122c)로 입력되고, 신호 CBS 가 출력된다.

제 17B 도에 표시된것과 같이, 신호 CDE 와 칼럼 어드레스 신호 CA8 가 NAND 게이트(121b)로 입력된다.

NAND 게이트(121b)로부터의 출력은 인버터(122b)로 입력되고, 신호 SCSE 가 출력된다.

제 18A 도를 참조하면, 신호 SCS 와 SCSE 는 NAND 게이트(131)로 입력된다.

NAND 게이트(131)로부터의 출력은 신호 SCSL 가 출력되는 인버터(132a)에 입력된다.

제 18B 도에서와 같이, 칼럼 프리디코드 신호 Y0는 p형 트랜지스터 (134a)와 n형 트랜지스터 (133a)의 게이트에 입력된다.

칼럼 프리디코드 신호 Y1 는 p형 트랜지스터 (134d)와 n형 트랜지스터 (133b)의 게이트에 입력된다.

칼럼 프리디코드 신호 Y2 는 p형 트랜지스터 (134g)와 n형 트랜지스터 (133c)의 게이트에 입력된다.

칼럼 프리디코드 신호 Y3 는 p형 트랜지스터 (134j)와 n형 트랜지스터 (133d)의 게이트에 입력된다.

신호 CBS 는 p형 트랜지스터 (134b, 134e, 134h, 134k)와 n형 트랜지스터 (133e)의 게이트에 입력된다.

칼럼 프리디코드 신호 YJ 는 p형 트랜지스터 (134c, 134f, 134i, 134l)와 n형 트랜지스터 (133f)의 게이트에 입력된다.

p형 트랜지스터 (134a-134l)의 각각의 소스/드레인의 하나는 전원에 접속된다.

n형 트랜지스터 (133a, 133b, 133c, 133d, 133e)의 각각의 소스/드레인의 하나는 서로 접속된다.

p형 트랜지스터 (134a, 134b, 134c)와 n형 트랜지스터 (133a)의 소스/드레인의 다른 하나와 인버터(132b)의 입력측이 접속된다.

p형 트랜지스터 (134d, 134e, 134f)와 n형 트랜지스터 (133b)의 소스/드레인의 다른 하나와 인버터(132c)의 입력측이 접속된다.

p형 트랜지스터 (134g, 134h, 134i)와 n형 트랜지스터 (133c)의 소스/드레인의 다른 하나와 인버터(132d)의 입력측이 접속된다.

p형 트랜지스터 (134j, 134k, 134l)와 n형 트랜지스터 (133d)의 소스/드레인의 다른 하나와 인버터(132e)의 입력측이 접속된다.

n형 트랜지스터 (133e)의 나머지 소스/드레인은, 접지되지 않은 n형 트랜지스터 (133f)의 소스/드레인에 접속된다.

제 15 - 18A, 18B 도에 표시된 회로의 동작을 제 19 도의 타임챠트를 참조하여 상세히 설명한다.

제 15 도의 신호 ZSCSP 가 “H” 레벨일 때, n형 트랜지스터 (92)는 턴온되고, NODE4 에서의 전위는 L” 이 된다.

인버터(94a, 94b)를 통과한 후, NODE5 에서의 전위는 “L” 이 된다.

인버터(94a)의 출력이 “H” 레벨이 되므로, p형 트랜지스터 (91b)가 오프된다.

인버터(94b)의 출력인 NODE5 가 “L”레벨이므로, n형 트랜지스터 (95a-95n, 95p, 95q)가 오프된다.

이때, 칼럼 어드레스 신호 CA, ZCA 가 “L” 레벨이므로, p형 트랜지스터 (96a-96n, 96p, 96q)가 온된다.

그러므로, NOR 게이트(99a, 99b, 99c, 99d)로부터의 출력이 “L” 레벨이 된다.

NAND 게이트(100)로부터의 출력인 ZSCS 신호가 “H”레벨이 되고, 인버터(94c)에 의한 반전에 의하여, 신호 SCS 는 “L” 레벨이 된다.

이제, 신호 ZSCP 가 “H” 레벨로부터 “L” 레벨이 될 때, p형 트랜지스터 (91a)는, NODE4 에서의 전위를 “H” 로 설정하면서 턴온된다.

결과적으로, 인버터(94a)로부터의 출력은 “L” 레벨이 되고, p형 트랜지스터 (91b)는 턴온된다.

인버터(94d)에 의하여 반전된 NODE5 에서의 전위는 “H” 레벨이 되고, 트랜지스터(95a-95n, 95p, 95q)가 턴온된다.

이때, 칼럼 어드레스 신호 CA, ZCA 가 “L” 레벨로 유지되므로, p형 트랜지스터 (96a-96n, 96p, 96q)가 턴온되고, “H” 레벨이 NOR 게이트(99a, 99b, 99c, 99d)로 출력된다.

NOR 게이트(99a, 99b, 99c, 99d)로부터의 출력은 “L” 레벨이 된다.

NAND 게이트(100)로부터의 출력인 신호 ZSCS 는 “H” 레벨이 되고, 인버터(94c)에 의하여 반전된 신호 SCS 는 “L” 레벨을 유지한다.

신호 ZCSCP 가 “L” 레벨에서 “H” 레벨이 될 때, n형 트랜지스터 (92)는 턴온되고, NODE4 에서의 전위는 “L” 레벨로 변한다.

인번터(94a)로부터의 출력이 “H” 레베이 되고, p형 트랜지스터 (91b)는 턴오프된다.

인버터(94b)에 의하여 반전된 NODE5 에서의 전위는 “L” 레벨이 되고, n형 트랜지스터 (95a-95n, 95p, 95q)는 턴오프된다.

이후, 칼럼 어드레스 신호 CA0- CA7, ZCA0 - ZCA7 는 변한다.

이때, 이것중의 최소한 하나는 반드시 “L” 레벨이 된다.

그러므로, p형 트랜지스터 (96a-96n, 96p, 96q)의 반은 반드시 턴온된다.

NOR 게이트(99a, 99b, 99c, 99d)에 입력되는 “H” 레벨이 있기 때문에, NOR 게이트(99a, 99b, 99c, 99d)로부터의 출력은 “L” 레벨이 된다.

NAND 게이트(100)의 출력인 신호 ZSCS 가 “H” 레벨로 유지되므로, 인버터(99c)로부터의 출력인 신호 SCS 가 “L” 레벨로 유지된다.

상술한 바와 같이, 퓨즈(93, 98a-98n, 98p, 98q)가 사용되지 않을 때, 신호 ZSCS 가 “H” 레벨로 유지되는 반면, 신호 SCS 는 “L” 레벨로 유지된다.

제 18A 도를 참조하면, 신호 SCS 가 “L” 레벨이므로, NAND 게이트(131)로부터의 출력은 “H” 레벨이 된다.

인버터(132a)에 의하여 반전되는 신호 SCSL 는 “L” 레벨이고, 따라서 스페어 칼럼 선택선이 활성화되지 않는다.

제 16 도를 참조하면, 신호 ZSCS 인 신호 ZSCSA, ZSCSB, ZSCSC, ZSCSD를 받는 NAND 게이트(111)로부터의 출력은 “L” 레벨이 된다.

인버터(112)에 의하여 반전되어, 신호 NCE는 H 레벨이 된다.

이때, 칼럼 어드레스와 칼럼 프리디코드신호가 예를 들면, CA5=1, CA6=1, CA7=1, CA8=1, Y0=1, Y1=0, Y2=0, Y3=0, YJ=1 로서 입력되고, 그 뒤 제 17A 도의 NAND 게이트(121a)의 출력이 “L” 레벨이 된다.

NAND 게이트(121c)에는, 인버터(122a)로부터 출력된 “H” 레벨이 입력된다.

제 17B 도를 참조하면, 신호 CDE 가 “L” 레벨로부터 “H” 레벨이 될 때, NAND 게이트(121b)로부터의 출력은 “L” 레벨이 된다.

인버터(122b)에 의하여 반전된 신호 SCSE 는 “H” 레벨이 된다.

이제 제 18A 도에서는, 신호 SCSE 가 “H” 레벨이 되고, NAND 게이트(131)에 입력되는 다른 신호 SCS 는 “L” 레벨을 유지한다.

따라서, NAND 게이트(131)로부터의 출력은 “H” 레벨이고, 인버터(132a)로부터의 출력인 신호 SCSL 는 “L” 레벨을 유지한다.

그 뒤, 제 17A 도를 참조하면, NAND 게이트(121a)에의 입력이 모두 “H” 레벨이므로, 출력은 “L” 레벨이 된다.

따라서, 인버터(122a)로부터의 출력은 “H” 레벨이 된다.

이때, 신호 NCE 또한 “H” 레벨이 되고, 그러므로, 신호 CDE 가 “L” 레벨에서 “H” 레벨이 될 때, NAND 게이트(121c)로부터의 출력은 “L” 레벨이 된다.

인버터(122c)에 의하여 반전된 신호 CBS 는 “H” 레벨이 된다.

제 18B 도에서, Y0=1, Y1=Y2=Y3=0 이고 YJ=1 이라고 가정하면, p형 트랜지스터 (134d, 134g, 134j)는 턴온되고, NODE 7, 8, 9 에서의 전위는 “H” 레벨이 된다.

인버터(132c, 132d, 132e)로부터의 출력인 신호 CSL1, CSL2, CSL3 는 “L” 레벨이 된다.

n형 트랜지스터 (133a, 133f)가 온상태를 유지하므로, 신호 CBS 가 “H” 로 되는 경우, n형 트랜지스터 (133e)는 턴온되고, NODE6 에서의 전위는 “L” 레벨이 된다.

인버터(132b)의 출력인 신호 SCL0 은 “H” 레벨이 된다.

따라서, 신호 CSL0 에 의하여, 칼럼 선택선이 활성화된다.

스페어 칼럼 선택선의 활성화에 대하여 설명한다.

제 15 도를 참조하면, 스페어 칼럼 선택선이 사용될때마다, 퓨즈(93)는 끊어진다.

이제, 어드레스 신호 CA0=0, CA1=0, CA2=0, CA3=0, CA4=0, CA5=1, CA6=1, CA7=1 이 불량 칼럼의 칼럼 어드레스를 나타낸다고 가정해 본다.

이때, 끊어지는 퓨즈는 98a, 98c, 98e, 98g, 98i, 98l, 98n, 98q 이다.

신호 ZSCP 가 “L” 레벨일 때, p형 트랜지스터 (91a)는 턴온되고, NODE4에서의 전위는 “H” 레벨이 된다.

인버터(94a)로부터의 출력이 “L” 레벨이 되므로, p형 트랜지스터 (91b)는 턴온된다.

인버터(94b)로부터의 출력에 있는 NODE5 에서의 전위가 “H” 레벨이 되므로, n형 트랜지스터 (95a-95n, 95p, 95q)는 턴온된다.

이때, 칼럼 어드레스 신호 CA0-CA7 와 ZCA0-ZCA(7 가 “L” 레벨이므로, p형 트랜지스터 (96a-96n, 96p, 96q)는 턴온되고, NOR 게이트(99a, 99b, 99c, 99d)에 “H” 레벨 입력을 제공한다.

출력이 “L” 레벨이 되므로, NAND 게이트(100)의 출력인 신호 ZSCS 는 “H” 가 되고, 인버터(94c)의 출력인 신호 SCS 는 “L” 레벨이 된다.

그 뒤, 신호 ZSCP 가 “H” 레벨이 될 때, n형 트랜지스터 (92)가 턴온된다.

그러나, 퓨즈(93)가 끊어진 상태이므로, NODE4 에서의 전위는 “H” 레벨이고, p형 트랜지스터 (91b)는 온상태를 유지하여, NODE4 에서의 전위는 “H” 레벨을 유지한다.

결과적으로, NODE5 에서의 전위는 “H” 레벨을 유지한다.

불량 칼럼 어드레스 CA0=0, CA1=0, CA2=0, CA3=0, CA4=0, CA5=1, CA6=1, CA7=1 이 선택될 때, p형 트랜지스터 (96a, 96c, 96e, 96g, 96i, 96l, 96n, 96q)가 턴온된다.

퓨즈(98a, 98c, 98e, 98g, 98i, 98l, 98n, 98q)는 끊어진 상태이고, 따라서 이 퓨즈는 각각에서의 “H” 레벨이 NOR 게이트(99a, 99b, 99c, 99d)로 입력되지 않는다.

n형 트랜지스터 (97b, 97d, 97f, 97h, 97j, 97k, 97m, 97p)가 턴온되고, “L” 레벨입력이 모든 NOR 게이트(99a, 99b, 99c, 99d)에 제공되어, 그로부터의 출력이 모드 “H” 레벨이 된다.

결과적으로, NAND 게이트(100)의 출력인 신호 ZSCS 가 “L” 레벨로 되고, 인버터(94c의 출력인 신호 SCS 가 “H” 레벨로 된다.

제 16 도를 참조하면, 일반적으로 신호 ZSCS 로 표시되고, 사용된 퓨즈에 대응하는 신호 ZSCSA, ZSCSB, ZSCSC, ZSCSD 의 하나가 “L” 레벨이므로, NAND 게이트(111)로부터의 출력은 “H” 레벨이 된다.

인버터(112)로부터의 출력인 신호 NCE 는 “L” 레벨이 된다.

결국, 제 17A 도에 표시된 신호 NCE 룰 받아들이는 NAND 게이트(121c)의 출력이 “H” 레벨이 되고, 인버터(121c)로부터의 출력인 신호 CBS 가 “L” 레벨이 된다.

이때, CA5=CA6=CA7=1 이므로, NAND 게이트(121a)로부터의 출력은 “L” 레벨이 되고, 인버터(122a)로부터의 출력은 “H” 레벨이 된다.

신호 CDE 가 “H” 로 변화하는 경우에도, 신호 NCE 가 “L”레벨을 유지하므로, NAND 게이트(121c)의 출력이 “H” 레벨을 유지한다.

인버터(122c)에 의하여 반전된 신호 CBS 는 “L” 레벨을 유지한다.

제 18 도를 참조하면, 신호 CBS 가 “L” 레벨이므로, p형 트랜지스터 (134b, 134e, 134h, 134k)는 턴온되고 NODE 6, 7, 8, 9 에서의 전위는 “H” 레벨이 된다.

인버터(132b, 132c, 132d, 132e)로부터의 출력인 신호 CSL0, CSL1, CSL2, CSL3 는 “L” 는 레벨을 유지한다.

결과적으로, 칼럼 선택선이 활성화되지 않는다.

제 17B 도를 참조하면, 신호 CA8가 CA8=1 이 됨에 따라 신호 CDE 는 “L”레벨로부터 “H” 레벨로 되고, NAND 게이트(121b)로부터의 출력은 “L”레벨로 된다.

인버터(122b)로부터의 출력인 신호 SCSE 가 “H” 레벨이 된다.

이때, 제 18A 도를 참조하면, 신호 SCS 가 “H” 레벨이 되므로, 신호 SCSE 가 “H”레벨이 될 때 NAND 게이트(131)로부터의 출력은 “L” 레벨이 된다.

인버터(132a)로부터의 출력인 신호 SCSL 는 “H” 레벨이 된다.

결과적으로 스페어 칼럼 선택선이 활성화된다.

상술한 동작에 있어서, 로우 어드레스가 불량 메모리셀이 아니라 스페어 메모리셀로 보내어지도록 프로그래밍하는 퓨즈는 로우 디코더 가까이 배치되고, 칼럼 어드레스가 불량 메모리셀이 아니라 스페어 메모리셀로 보내지도록 프로그래밍하는 퓨즈는 칼럼 디코더 가까이 배치되어, 워드선, 스페어 워드선, 칼럼 선택선과 스페어 칼럼 선택선이 고속으로 입상될 수 있다.

제 20 도는 제 1 도의 퓨즈 블록을 로우 블록과 칼럼 블록으로 분리하여 얻어진 효과를 설명한다.

이하, 제 26 도에 표시된 종래기술의 예와는 다른 부분을 더욱 상세히 설명한다.

이미 설명한대로, 메모리셀 어레이(12a, 12b, 12c, 12d)는 행과 열방향으로 분할된다.

그러므로, 예를 들면, 메모리셀 어레이(12a)의 행방향의 분할에 의하여 얻어진 메모리셀 어레이부에 대해서는, 2 세트의 퓨즈 블록(217a, 217b)이 배열된다.

유사하게, 퓨즈 블록(217c, 217d)이 다른 메모리셀 어레이부에 대하여 배치된다.

다른 메모리셀 어레이(12b)에서 퓨즈 블록(217i, 217j)는 쌍으로 배열되고, 217k 와 217l 는 쌍으로 배열된다.

메모리셀 어레이(12c)에 대하여 유사하게, 퓨즈 블록(217m, 217n) 뿐만 아니라 퓨즈 블록(217o, 217p)이 배열된다.

메모리셀 어레이(12d)에 대하여는 퓨즈 블록(217e, 217f) 뿐만 아니라 퓨즈 블록(217g, 217h)가 배열된다.

외부신호 입력패드(201a, 201x)가 칩(11) 외측에 2 열로 형성되어 있는 제 26 도에 표시된 종래기술의 예와는 대조적으로, 외부신호 입력패드(221a-221p)가 메모리셀 에레이12c 와 12d 사이와, 메모리셀 어레이 12a 와 12b 사이에 1 열로 형성되어 있는 다른 가능한 구성이 제 20 도의 예에 표시되어 있다.

외부신호 입력패드(221a-221o)는 접지전위 Vss를 받는다.

외부신호 입력패드(221b, 221p)는 전원 VDD를 받는다.

외부신호 입력패드(221c-221f)는 어드레스핀이고, 도면에 표시되어 있지 않은 것을 모두 합하여 13 개의 핀이 있다.

배열된 핀의 순서는 A6, A5, A7, A4, A8, A3, A9, A2, A10, A1, A11, A0, A12 이다.

이 핀들은 각각 어드레스 신호 A0-A12를 받는다.

외부신호 입력패드(221g)는 로우 어드레스 스트로브 신호 /RAS 를 받는다.

외부신호 입력패드(221h)는 출력 이네이블 신호 /OE 를 받는다.

외부신호 입력패드(221i)는 라이트 이네이블 신호 /WE 를 받는다.

외부신호 입력패드(221j)는 칼럼 어드레스 스트로브 신호 /CAS 를 받는다.

외부신호 입력패드(221k, 221l, 221m, 221n)는 입/출력 핀이고, 도면에 표시되지 않은 것을 합하여 모두 16 개이다.

배열순서는 DQ7, DQ8, DQ6, DQ9, DQ5, DQ10, DQ4, DQ11, DQ3, DQ12, DQ2, DQ1, DQ14, DQ0, DQ15 이다.

그러므로 입력과 출력이 하나의 칩당 16 개의 DQ 핀을 사용하여 행하여 질 수 있다.

예를 들면, 로우 어드레스와 칼럼 어드레스인 어드레스 A6, A5 는 외부신호 입력패드(221c, 221d)를 통하여 프리디코더(219)로 각각 입력된다.

프리디코더(219)에서 프리디코드된 로우 어드레스는 퓨즈 블록(217a - 217p)로 입력된다.

설정된 프로그램에 따라 메모리셀에 대응하는 로우 어드레스가 스페어 메모리셀에 대응하는 로우 어드레스로 변한다.

또한, 제 20 도에서와 같이, 프리디코더(219)로부터 각 메모리셀에까지의 신호전달 거리는 메모리셀 어레이(12c)인 경우로 최대의 길이 L₂이고, 이것은 제 26 도에 표시된 종래기술보다 길이 L₁만큼 더 짧다.

또한, 전달거리가 길이 L₁만큼 짧아진 것 뿐만 아니라, 제 26 도에 표시된 종래기술과 비교해볼 때, 퓨즈를 통한 프리디코더(219)로부터 제공되는 신호와 퓨즈를 통하지 않은 신호간의 사간차를 없앨 수 있다.

메모리셀 어레이(12c)에 대해서만 아니라, 전체적으로 전달 최장거리가 감소할 수 있다.

더욱 구체적으로는, 입력 프리디코더(219)로부터 메모리셀 어레이(12a, 12b, 12c, 12d)까지의 신호입력의 전달거리는 최대 4xL₂x2xL₃이다.

반대로 제 26 도에 표시된 종래기술에서는, 최대길이는 4xL+4L+2xL₃이다.

그러므로, 제 20도에서는 전체 전달 최대길이가 제 26 도의 것보다 4xL₁만큼 짧아질 수 있다.

이것은 워드선 혹은 스페어 워드선의 입상속도를 증가시킨다.

제 20 도에서와 같이, 외부신호 입력패드(221a - 221o)가 1 열로 배열되어 있으므로, 제 26 도의 종래기술에 비하여 칩면적이 보다 효과적으로 활용될 수 있다.

더욱 구체적으로는, 제 26 도의 종래기술에서는 외부신호 입력패드가 2 열로 배열되어 있어, 외부신호 입력패드가 칩영역에 2 열을 차지하게 된다.

그러나 제 20도의 실시예에서는, 외부신호 입력패드(221a, 221b)가 1 열로 배열되어 있어, 약 1 열의 칩면적이 보다 효과적으로 활용될 수 있다.

제 21 도는 제 20 도에 표시된 메모리셀 어레이의 어드레스 할당을 설명한다.

제 27 도에 표시된 종래의 어드레스 할당과의 차이점에 대하여 구체적으로 설명한다.

제 27 도에 표시된 종래 기술에서는, 메모리셀 어레이(12a, 12b)의 분할된 메모리셀 어레이부가 예를 들면, 로우 어드레스 RA에 따라 동시에 입상된다.

그러나, 제 21 도에 표시된 실시예에서는, 분할된 메모리셀 어레이부가 예를 들면 메모리셀 어레이(12a, 12d)와 동시에 입상된다.

더욱 구체적으로는, 로우 어드레스 RA11 가 1 일 때, 예를 들면 메모리셀(12a, 12d)이 선택된다.

로우 어드레스 RA12가 0일 때, 메모리셀 어레이(12a, 12b)의 상반이 선택된다.

로우 어드레스 RA10 가 0일 때, 로우 어드레스 RA9가 0 이고, 로우 어드레스 RA8가 0 인 경우, 분할된 메모리셀 어레이부(223a, 223b, 223c, 223d)가 선택된다.

4 개의 메모리셀 어레이부(223a, 223b, 223c, 223d) 중 하나를 선택하기 위해서는, 칼럼 어드레스 CA12 와 CA10 의 값이 0 혹은 1 로 결정할 필요가 있다.

더욱 구체적으로는, 칼럼 어드레스 CA12 가 0 이고, 칼럼 어드레스 CA10가 0 일 때, 메모리셀 어레이부(223a)가 선택된다.

메모리셀 어레이부(223a)의 열방향의 4 개의 분할된 부분 중 하나가 칼럼 어드레스 CA11 와 CA8 에 따라 선택된다.

제 5, 6 도에 표시된 퓨즈 블록, 비교회로등이, 설정된 어드레스 할당에 따라 행방향의 32 분할과 열방향의 4 분할에 의하여 형성된 메모리셀 어레이부에 형성되고, 스페어 워드선과 스페어 칼럼 선택선이 각 메모리셀 어레이부에 대하여 사용될 수 있다.

그러므로, 불량 메모리셀 어레이를 구제하는 정도가 증가한다.

제 22 도는 본 발명의 제 2 실시예에 따른 반도체 기억장치의 개략적인 블록도이다.

제 1 - 21 도에 표시된 제 1 실시예에서, 칼럼 퓨즈블록은 칼럼 디코더 근처에 배열되고, 로우 퓨즈플록은 로우 디코더 근처에 배열된다.

그러나, 본 실시예에서는, 칼럼 퓨즈블록(22c)의 퓨즈(141)와 로우 퓨즈블록(21c)의 퓨즈(142)가 같은 방향으로 형성된다.

이것은 마스크 레지스트레이션(mask registration)의 부정확성을 억제하며 퓨즈의 끊어짐을 용이하게 한다.

그러므로, 장치의 생산성이 향상된다.

제 23 도는 본 발명의 제 3 실시예에 따른 반도체 기억장치의 개략적인 볼록도이다.

제 23 도를 참조하면, 제 22 도에 표시된 제 2 실시예에는, 칼럼 퓨즈블록(22c)의 퓨즈(141)와 로우 퓨즈블록(21c)의 퓨즈(142)의 배열방향이 표시되어 있다.

이 실시예에서, 메모리셀 어레이(12c)에 관련된 장치(152)에 형성된 다른 퓨즈(151)의 방향이 또한 고려된다.

더욱 구체적으로는, 칼럼 퓨즈블록(22c)의 퓨즈(141)와 로우 퓨즈블록(21c)의 퓨즈(142)와 장치(152)의 퓨즈(151)가 같은 방향으로 배열되어 있다.

이것은 제 22 도에 표시된 제 2 실시예에서보다 생산성이 더욱 향상된 반도체 기억장치를 제공한다.

상술한 바와 같이, 본 발명에 의하면, 로우 디코더와 로우 어드레스 변경부간의 거리가 로우 디코더와 칼럼 어드레스 변경부간의 거리보다 짧게 형성되고, 칼럼 디코더와 칼럼 어드레스 변경부간의 거리가 칼럼 디코더와 로우 어드레스 변경부간의 거리보다 작게 형성되므로, 로우 어드레스와 칼럼 어드레스의 신호전달에 필요한 시간이 감소되어, 로우 디코더와 칼럼 디코더의 빠른 동작을 가능하게 한다.

본 발명의 다른 실시예에 의하면, 로우 어드레스 변경부로서의 제 1 퓨즈와, 칼럼 어드레스 변경부로서의 제 2 퓨즈가 같은 방향으로 형성되어 있으므로, 마스크 레지스트레이션의 부정확성이 억제되고, 퓨즈의 끊어짐이 용이하게 된다.

따라서, 생산성이 높은 반도체 기억장치를 제공할 수 있다.

본 발명의 또 다른 실시예에 의하면, 제 1, 2 퓨즈이외에도, 메모리셀 어레이에 관련된 제 3 퓨즈가 동일한 방향으로 배열될 수 있어, 생산성이 더욱 높은 반도체 기억장치를 제공할 수 있다.

또한 본 발명의 다른 실시예에 의하면, 복수의 외부신호 입력부가 기판상에 1 열로 배열되므로, 외부신호 입력부에 필요한 면적이 감소되어, 기판면적의 효율적인 사용을 가능하게 한다.

본 발명의 다른 실시예에 의하면, 로우 디코더와 칼럼 어드레스부가 복수의 메모리셀 어레이부의 행방향의 분할에 대응하여 형성되고, 칼럼 디코더와 칼럼 어드레스 변경부가 복수의 메모리셀 어레이부의 열방향의 분할에 대응하여 형성되므로, 메모리셀 혹은 스페어 메모리셀의 행과 열이 각 분할된 부분에서 지정될 수 있어, 치환의 자유정도가 확대된다.

비록 본 발명이 자세히 설명되었지만, 이것은 설명과 예시를 위한 것이고 제한적이지는 않으며, 본 발명의 정신과 영역은 오직 첨부한 특허청구범위에 의해서만 한정된다는 것은 명백하다.

Claims (10)

1. 행과 열로 배열된 복수의 메모리셀과 복수의 스페어 메모리셀을 각각 포함하는 메모리셀 어레이와, 상기 복수의 메모리셀 혹은 상기 복수의 스페어 메모리셀의 행을 지정하기위한 로우 어드레스를 디코드하는 로우 디코더수단과, 상기 복수의 메모리셀 혹은 상기 복수의 스페어 메모리셀의 열을 지정하기위한 칼럼 어드레스를 디코드하는 칼럼 디코더수단과, 상기 복수의 메모리셀의 어느것에 대응하는 로우 어드레스를 상기 복수의 스페어 메모리셀의 어느것에 대응하는 로우 어드레스로 변경하기위한 로우 어드레스 변경수단과, 상기 복수의 메모리셀의 어느것에 대응하는 칼럼 어드레스를 상기 복수의 스페어 메모리셀의 어느것에 대응하는 칼럼 어드레스로 변경하기위한 칼럼 어드레스 변경수단과를 포함하고, 상기 로우 디코더수단과 상기 로우 어드레스 변경수단간의 거리가 상기 로우 디코더수단과 상기 칼럼 어드레스 변경수단간의 거리보다 작고, 상기 칼럼 디코더수단과 상기 칼럼 어드레스 변경수단간의 거리가 상기 칼럼 디코더수단과 상기 로우 어드레스 변경수단간의 거리보다 작은 반도체 기억장치.
2. 제 1 항에 있어서, 상기 로우 어드레스 변경수단이, 끊어지는 경우 상기 복수의 메모리셀의 어느것에 대응하는 로우 어드레스를 상기 복수의 스페어 메모리셀의 어느것에 대응하는 로우 어드레스로 변경하도록, 상기 복수의 메모리셀의 각 행에 대응하여 형성된 복수의 제 1 퓨즈를 포함하고, 상기 칼럼 어드레스 변경수단이, 끊어지는 경우 상기 복수의 메모리셀의 어느것에 대응하는 칼럼 어드레스를 상기 복수의 스페어 메모리셀의 어느것에 대응하는 칼럼 어드레스로 변경하도록, 상기 복수의 메모리셀에 각각 대응하도록 형성된 복수의 제 2 퓨즈를 포함하는 반도체 기억장치.
3. 제 2 항에 있어서, 상기 복수의 제 1 퓨즈와 상기 복수의 제 2 퓨즈가 같은 방향으로 배열된 반도체 기억장치.
4. 제 3 항에 있어서, 상기 메모리셀 어레이에 관련된 제 3 퓨즈를 또한 포함하고, 상기 복수의 제 1 퓨즈, 상기 복수의 제 2 퓨즈 및 제 3 퓨즈가 같은 방향으로 배열된 반도체 기억장치.
5. 제 1 항에 있어서, 상기 복수의 메모리셀이 기판상에 형성되어 있되, 상기 장치가, 상기 메모리셀 어레이를 동작하기 위한 신호로서 외부신호를 상기 기판에 입력하는 복수의 외부신호 입력수단을 포함하고, 상기 외부신호 입력수단이 상기 기판에 1 열로 형성되어 있는 반도체 기억장치.
6. 제 5 항에 있어서, 상기 외부신호 입력수단이 외부신호 입력패드를 포함하는 반도체 기억장치.
7. 제 1 항에 있어서, 상기 메모리셀 어레이가 행과 열방향으로 분할된 복수의 메모리셀 어레이부를 포함하고, 상기 로우 디코더수단과 상기 로우 어드레스 변경수단이, 상기 복수의 메모리셀 어레이부의 행방향의 분할에 대응하여 형성된 복수의 로우 디코더수단과 복수의 로우 어드레스 변경수단을 포함하며, 상기 칼럼 디코더수단과 상기 칼럼 어드레스 변경수단이, 상기 복수의 메모리셀 어레이부의 열방향의 분할에 대응하여 형성된 복수의 칼럼 디코더수단과 복수의 칼럼 어드레스 변경수단을 포함하는 반도체 기억장치.
8. 제 7 항에 있어서, 상기 복수의 로우 어드레스 변경수단 각각이, 끊어지는 경우 상기 각 메모리셀 어레이부에 포함된 복수의 메모리셀의 어느것에 대응하는 로우 어드레스를 상기 각 메모리셀 어레이부에 포함한 복수의 스페어 메모리셀의 어느것에 대응하는 로우 어드레스로 변경하도록, 상기 각 메모리셀 어레이부에 포함된 복수의 메모리셀의 행에 대응하여 형성된 복수의 제 1 퓨즈를 포함하고, 상기 복수의 칼럼 어드레스 변경수단 각각이, 끊어지는 경우 상기 각 메모리셀 어레이부에 포함된 복수의 메모리셀의 어느것에 대응하는 칼럼 어드레스를 상기 각 메모리셀 어레이부에 포함된 복수의 스페어 메모리셀의 어느것에 대응하는 칼럼 어드레스로 변경하도록, 상기 각 메모리셀 어레이부에 포함된 복수의 메모리셀의 열에 대응하여 형성된 복수의 제 2 퓨즈를 포함하는 반도체 기억장치.
9. 제 8 항에 있어서, 상기 복수의 제 1 퓨즈와 상기 복수의 제 2 퓨즈가 같은 방향으로 배열되는 반도체 기억장치.
10. 제 8 항에 있어서, 상기 메모리셀 어레이에 관련된 제 3 퓨즈를 또한 포함하고, 상기 복수의 제 1 퓨즈, 상기 복수의 제 2 퓨즈와 제 3 퓨즈가 같은 방향으로 형성되어 있는 반도체 기억장치.