JPH07135300A

JPH07135300A - 半導体記憶装置

Info

Publication number: JPH07135300A
Application number: JP6134503A
Authority: JP
Inventors: Yasuhiko Okasaka; 康彦岡阪; Hiroshi Miyamoto; 博司宮本; Takeshi Hamamoto; 武史濱本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-09-16
Filing date: 1994-06-16
Publication date: 1995-05-23
Also published as: KR0135680B1; KR950009723A

Abstract

(57)【要約】【目的】列デコーダおよび行デコーダの動作の立ち上
げを高速化できるような半導体記憶装置を提供する。【構成】メモリセルアレイ１２ａの近くにそれぞれ行
デコーダ１３ａと列デコーダ１４ａが配置され、行デコ
ーダ１３ａを制御する行系制御回路１７がそれに近接し
て設けられ、列デコーダ１４ａの近くに、ＰｒｅＡｍ
ｐ（プリアンプ）やライトバッファ回路のような回路で
ある読出書込回路１９およびそれを制御する第１列系制
御回路１９が設けられる。列デコーダ１４ａに対して制
御を行なう第２列系制御回路２３が第１列系制御回路１
９の近くに設けられる。メモリセルアレイ１２ａにおけ
るスペアメモリセルに行または列アドレス信号を送るた
めの行系ヒューズ回路２４または列系ヒューズ回路２３
がそれぞれ行系制御回路１７、第２列系制御回路２０に
近接して設けられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にスペアワード線、スペアコラム選択線を使用す
る際にプログラムを行なうたとえばポリサイドでできた
ヒューズの配置および配列に特徴を有する半導体記憶装
置に関する。

【０００２】

【従来の技術】図２４は、従来の半導体記憶装置の概略
ブロック図であり、図２５は、図２４の要部拡大ブロッ
ク図である。

【０００３】図２４を参照して、半導体記憶装置１０に
は、まずメモリセルとたとえば不良メモリセルをスペア
ワード線およびスペアコラム選択線によって救済するス
ペアメモリセルとを備えたメモリセルアレイ１２ａ，１
２ｂ，１２ｃ，１２ｄがチップ１１上に４ヵ所設けられ
る。メモリセルアレイ１２ａとメモリセルアレイ１２ｂ
との間には、行デコーダ１３ａ，１３ｂがそれぞれメモ
リセルアレイ１２ａ，１２ｂに近接して設けられる。メ
モリセルアレイ１２ｃとメモリセルアレイ１２ｄとの間
には、行デコーダ１３ｃ，１３ｄがそれぞれメモリセル
アレイ１２ｃ，１２ｄに近接して設けられる。メモリセ
ルアレイ１２ａとメモリセルアレイ１２ｄとの間には、
列デコーダ１４ａ，１４ｄがそれぞれメモリセルアレイ
１２ａ，１２ｄに近接して設けられる。メモリセルアレ
イ１２ｂとメモリセルアレイ１２ｃとの間には、列デコ
ーダ１４ｂ，１４ｃがそれぞれメモリセルアレイ１２
ｂ，１２ｃに近接して設けられる。列デコーダ１４ａと
列デコーダ１４ｄとの間には、メモリセルアレイ１２
ａ，１２ｄのスペアワード線およびスペアコラム選択線
を使用するためにプログラムを行なうヒューズブロック
１５ａ，１５ｄが設けられる。同様に列デコーダ１４ｂ
と列デコーダ１４ｃとの間には、ヒューズブロック１５
ｂ，１５ｃが設けられる。

【０００４】次に、図２４において破線で示した範囲を
拡大した図２５を用いて、さらに構成を詳しく説明する
とともに動作について説明する。

【０００５】図２４では示していなかったが、ヒューズ
ブロック１５ａを内部に含む行および列系ヒューズ回路
１６からの入力を受けて、行デコーダ１３ａを制御する
行系制御回路１７が、行デコーダ１３ａの一方側に設け
られる。また、行および列系ヒューズ回路１６からの入
力を受けて、列デコーダ１４ａを制御する第２列系制御
回路２０が列デコーダ１４ａと行および列系ヒューズ回
路１６との間に設けられる。さらに、行デコーダ１４ａ
と第２の列系制御回路２０との間には、メモリセルアレ
イ１２ａに記憶された情報の読出しのために用いられる
ＰｒｅＡｍｐ（プリアンプ）と書込みのためのライト
バッファ回路である読出書込回路１８と、読出書込回路
１８を制御する第１列系制御回路１９とが設けられる。
読出書込回路１８は、列デコーダ１４ａを介してメモリ
セルアレイ１２ａに記憶された情報を読出したり、情報
を書き込んだりする。第１列系制御回路１９は読出書込
回路１８でアクセスした情報をセレクトして第２列系制
御回路２０に入力する。第２列系制御回路２０は、図示
していない出力バッファ回路などにセレクトした情報を
出力する。

【０００６】まず、行デコーダ１３ａが動作する場合に
ついて説明する。行および列系ヒューズ回路１６から、
メモリセルアレイ１２ａのスペアワード線を使用するた
めにプログラムを行なうヒューズが使用されていない場
合には、メモリセルアレイ１２ａのワード線を活性化す
る信号が行デコーダ１３ａに入力され、スペアワード線
を非活性化する信号が行系制御回路１７に入力される。
非活性化された行系制御回路１７から、スペアワード線
を非活性化する信号が行デコーダ１３ａに入力される。
これにより、ワード線は活性化され、スペアワード線は
活性化されないことになる。一方、行および列系ヒュー
ズ回路１６から、ヒューズが使用されている場合には、
メモリセルアレイ１２ａのワード線を非活性化する信号
が行デコーダ１３ａに入力され、行系制御回路１７を活
性化する信号が入力される。活性化された行系制御回路
１７から、行デコーダ１３ａにスペアワード線を活性化
する信号が入力される。これにより、ワード線は非活性
化され、スペアワード線は活性化されることになる。

【０００７】次に、列デコーダ１４ａが動作する場合に
ついて説明する。行および列系ヒューズ回路１６から、
メモリセルアレイ１２ａのコラム選択線を活性化する信
号が列デコーダ１４ａに入力され、第２列系制御回路２
０を非活性化する信号が入力される。非活性化された第
２列系制御回路２０から、メモリセルアレイ１２ａのス
ペアコラム選択線を非活性化する信号が列デコーダ１４
ａに入力される。これにより、コラム選択線は活性化さ
れ、スペアコラム選択線は活性化されないことになる。
一方、行および列系ヒューズ回路１６から、ヒューズが
使用されている場合には、メモリセルアレイ１２ａのコ
ラム選択線を非活性化する信号が列デコーダ１４ａに入
力され、第２列系制御回路２０を活性化する信号が入力
される。活性化された第２列系制御回路２０から、メモ
リセルアレイ１２ａのスペアコラム選択線を活性化する
信号が列デコーダ１４ａに入力される。これによりコラ
ム選択線は非活性化され、スペアコラム選択線は活性化
されることになる。

【０００８】図２６は、図２４のヒューズブロックがチ
ップの中央部に配置された理由について説明するための
図である。

【０００９】図２６を参照して、チップ１１には、メモ
リセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄのそれぞ
れの外側に外部からの信号を入力する外部信号入力パッ
ド２０１ａ〜２０１ｘが設けられている。これらの外部
信号入力パッド２０１ａ〜２０１ｘは、外部からの信号
をワイヤボンディングしてチップ１１内に伝える働きを
する。

【００１０】外部信号入力パッド２０１ａ，２０１ｌ
は、電源電位Ｖｃｃを入力する。外部信号入力パッド２
０１ｂ，２０１ｃ，２０１ｄ，２０１ｅ，２０１ｆ，２
０１ｇ，２０１ｎ，２０１ｏ，２０１ｐ，２０１ｑ，２
０１ｒ，２０１ｓは、アドレスピンであり、ロウアドレ
スおよびコラムアドレス信号Ａ０〜Ａ１１を入力する。
外部信号入力パッド２０１ｈは、ロウアドレスストロー
ブ信号／ＲＡＳを入力する。ロウアドレスストローブ信
号／ＲＡＳは、ロウアドレスの取込みの制御を行なうた
めの信号である。外部信号入力パッド２０１ｉは、ライ
トイネーブル信号／ＷＥを入力する。ライトイネーブル
信号／ＷＥは、書込みの制御を行なうための信号であ
る。外部信号入力パッド２０１ｊ，２０１ｋ，２０１
ｖ，２０１ｗは、データの入出力ピンであり、データの
入出力が行なわれる。外部信号入力パッド２０１ｍ，２
０１ｘは、接地電位Ｖｓｓを入力する。外部信号入力パ
ッド２０１ｔは、アウトプットイネーブル信号／ＯＥを
入力する。アウトプットイネーブル信号／ＯＥは、デー
タの出力を制御するための信号である。外部信号入力パ
ッド２０１ｕは、コラムアドレスストローブ信号／ＣＡ
Ｓを入力する。コラムアドレスストローブ信号／ＣＡＳ
は、コラムアドレスの取込みの制御を行なうための信号
である。

【００１１】たとえば、外部信号入力パッド２０１ｂの
出力信号であるアドレス信号Ａ３は図示していないアド
レスバッファに入力されて増幅され、プリデコーダ２０
３ａ，２０３ｂに入力される。同様に、外部信号入力パ
ッド２０１ｎの出力信号であるアドレス信号Ａ４は図示
しないアドレスバッファで増幅されてプリデコーダ２０
３ａ，２０３ｂに入力される。ただし、以下説明を簡単
にするために行系についてのみ説明する。

【００１２】プリデコーダ２０３ａでプリデコードされ
た信号は図２６では図示していない行デコーダ１３ａと
ヒューズブロック２０５ａに入力される。メモリセルア
レイ１２ａのメモリセルがスペアメモリセルに置き換え
られない場合には、行デコーダ１３ａが動作して、ワー
ド線が立上げられる。これに対して、いずれかのメモリ
セルがスペアメモリセルに置き換えられる場合には、ヒ
ューズブロック２０５ａによってプログラムされたアド
レスが選択され、スペアワード線を立上げる信号がヒュ
ーズブロック２０５ａから出力される。このようにし
て、メモリセルアレイ１２ａ内のメモリセルとスペアメ
モリセルとが置き換えられていた。

【００１３】同様に、ヒューズブロック２０５ｄでプロ
グラムされたアドレスによってメモリセルアレイ１２ｄ
内のメモリセルとスペアメモリセルとが置き換えられて
いた。メモリセルアレイ１２ｂ，１２ｃにおいても、ヒ
ューズブロック２０５ｂ，２０５ｃによってそれぞれメ
モリセルとスペアメモリセルとの置き換えが行なわれて
いた。

【００１４】外部信号入力パッド２０１ｂ〜２０１ｇ，
２０１ｎ〜２０１ｓの出力であるアドレスが集められる
ためには、チップ１１の中央に集められた場合に最短時
間で済む。そのため、ヒューズブロック２０５ａ，２０
５ｂ，２０５ｃ，２０５ｄなどがチップ１１の中央部分
にまとめられて配置されていた。

【００１５】図２７は、図２６に示したメモリセルアレ
イに対してのアドレス割付を説明するための図である。

【００１６】図２７を参照して、メモリアレイ１２ａ，
１２ｂ，１２ｃ，１２ｄは１６Ｍのメモリセルアレイで
ある。各メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１
２ｄは、行方向で１６分割されている。以下、ロウアド
レスＲＡおよびコラムアドレスＣＡがそれぞれ同時に入
力されるが、説明を簡単にするために時系列的に説明す
る。

【００１７】ロウアドレスＲＡ１０の値が０または１に
よって、メモリセルアレイ１２ａ，１２ｂまたはメモリ
セルアレイ１２ｃ，１２ｄが選択される。ロウアドレス
ＲＡ１０の値が０の場合であって、さらにロウアドレス
ＲＡ１１の値が０または１によってさらにメモリセルア
レイ１２ａ，１２ｂの上部または下部が選択される。以
下同様にして、ロウアドレスＲＡ１１の値が０であっ
て、ロウアドレスＲＡ８，９の値がともに０の場合に、
メモリセルアレイ１２ａの分割された１つのメモリセル
アレイ部２０７ａ，２０７ｂとメモリセルアレイ１２ｂ
のメモリセルアレイ部２０７ｃ，２０７ｄが選択され
る。このようにロウアドレスＲＡによって、４つのメモ
リセルアレイ部が選択される。

【００１８】これに対して、コラムアドレスＣＡ１１の
値が０または１によって、メモリセルアレイ１２ｂ，１
２ｃまたはメモリセルアレイ１２ａ，１２ｄが選択され
る。すなわち、ロウアドレスＲＡとコラムアドレスＣＡ
１１までで、メモリセルアレイ１２ａ，１２ｂ，１２
ｃ，１２ｄのいずれかにおけるメモリセルアレイ部が２
つ選択される。そして、たとえばメモリセルアレイ部２
０７ａ，２０７ｂが選択された場合に、コラムアドレス
ＣＡ１０の値が０または１によって、メモリセルアレイ
部２０７ａまたはメモリセルアレイ部２０７ｂが選択さ
れる。最終的に、ロウアドレスＲＡおよびコラムアドレ
スＣＡによって、１つのメモリセルが指定される。

【００１９】図２８は、図２７のメモリセルアレイの拡
大図であって、スペアワード線による置き換えを説明す
るための図であり、図２９は、図２６に示したヒューズ
ブロック内部の回路構成を示した図である。

【００２０】図２８および図２９を参照して、前述した
ようにロウアドレスＲＡによって、メモリセルアレイ１
２ａのメモリセルアレイ部２０７ａ，２０７ｂが同時に
選択される。このとき、メモリセルアレイ部２０７ａの
メモリセルＡをスペアメモリセルに置き換えるために
は、スペアワード線ＳＷＬが立上げられる必要がある。
スペアワード線ＳＷＬを立上げるか否かは、図２９に示
すヒューズボックス２０５ａに設けられたヒューズ２０
９ａ〜２０９ｐの接続状態によって生成されるスペアロ
ウ信号ＳＲ０〜ＳＲ３によって決定される。スペアロウ
信号ＳＲ０はヒューズ２０９ａ〜２０９ｄに接続された
ＯＲゲート２１１ａの出力である。スペアロウ信号ＳＲ
１は、ヒューズ２０９ｅ〜２０９ｈに接続されたＯＲゲ
ート２１１ｂの出力である。スペアロウ信号ＳＲ２は、
ヒューズ２０９ｉ〜２０９ｌに接続されたＯＲゲート２
１１ｃの出力である。スペアロウ信号ＳＲ３は、ヒュー
ズ２０９ｍ〜２０９ｐに接続されたＯＲゲート２１１ｄ
の出力である。このように１６個のヒューズ２０９ａ〜
２０９ｐによっていずれのスペアワード線ＳＷＬが立上
げられるかが決定されている。

【００２１】

【発明が解決しようとする課題】しかしながら、上述し
た図２５に示すように、行および列系ヒューズ回路が列
デコーダに対して近く、行デコーダに対して離れて設け
られているので、コラム選択線を活性化、または非活性
化するために列デコーダに入力される信号の伝搬距離に
比べて、ワード線を活性化または非活性化するために行
デコーダに入力される信号の伝搬距離は長くなってい
る。したがって、伝搬距離が長ければ信号の伝搬時間も
かかってしまうので、行デコーダの動作の立上げは、列
デコーダの動作の立上げに比べて遅くなってしまう。

【００２２】さらに、スペアワード線を活性化するかも
しくはしないか、またはスペアコラム線を活性化するか
もしくはしないかをそれぞれの制御回路が判定してお
り、行デコーダの動作の立上げおよび、列デコーダの立
上げを高速化するためには、行および列系ヒューズ回路
から行デコーダおよび列デコーダに入力される信号の伝
播時間が出来るだけかかわらないことが望まれる。

【００２３】しかしながら、図２６から明らかなよう
に、スペアワード線を活性化するかもしくはしないかの
信号は、かなり伝播距離が長い。すなわち、たとえばヒ
ューズブロック２０５ｃから出力された信号は、少なく
ともメモリセルアレイ１２ｃの端面の半分の長さＬ₁伝
播される。さらに、最長長さは、メモリセルアレイの他
の端面の長さＬ₂をも加えて、長さＬ₁＋Ｌ₂にも及
ぶ。これは、伝播時間をかなり必要としている。

【００２４】一方、伝播時間のみならず、置換効率の上
でも従来の半導体記憶装置では問題がある。図２８を参
照して以下説明する。たとえば、メモリセルアレイ部２
０７ａのメモリセルＡにたとえば不良が生じて置き換え
られる必要があるとする。そのとき、スペアロウ信号Ｓ
Ｒ３によってスペアワード線ＳＷＬａが立上げられて置
換が行なわれる。それと同時に、メモリセルアレイ部２
０７ａと同時に選択されるメモリセルアレイ部２０７ｂ
のスペアワード線ＳＷＬａ′も立上げられる。同様に、
メモリセルＢにたとえば不良が生じて置換される必要が
あるとする。スペースロウ信号ＳＲ２によってスペアワ
ード線ＳＷＬｂが立上げられて置換が行なわれる。それ
と同時に、メモリセルアレイ部２０７ａとともに選択さ
れたメモリセルアレイ部２０７ｂのスペアワード線ＳＷ
Ｌｂ′も立上げられてしまう。

【００２５】したがって、メモリセルＡ，Ｂがスペアワ
ード線ＳＷＬａ，ｂで救済された場合であって、メモリ
セルアレイ部２０７ｂのメモリセルＣに不良が生じる
と、メモリセルＣは救済されない。すなわち、メモリセ
ルＣを救済するためのスペアワード線ＳＷＬａ′，ｂ′
はメモリセルＡ，Ｂの救済のために立上げられるため、
メモリセルＣを救済することの可能なスペアワード線Ｓ
ＷＬが存在しない。したがって、置換の自由度が制限さ
れていた。

【００２６】ゆえに、この発明は、上記のような問題を
解決し、行デコーダの動作の立上げを高速化して、ワー
ド線またはスペアワード線を高速に活性化し、ひいては
装置全体を高速に動作させることができ、さらに、置き
換えの自由度を大きくでき、チップ面積を有効に利用で
きるような半導体記憶装置を提供することである。

【００２７】

【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、それぞれが行方向および列方向に配設
された複数のメモリセルおよび複数のスペアメモリセル
を有するメモリセルアレイ、行アドレスをデコードして
複数のメモリセルまたは複数のスペアメモリセルの各行
を指定する行デコーダ手段、列アドレスをデコードして
複数のメモリセルまたは複数のスペアメモリセルの各列
を指定する列デコーダ手段、複数のメモリセルのいずれ
かに対応した行アドレスを複数のスペアメモリセルのい
ずれかに対応した行アドレスに変更する行アドレス変更
手段、および複数のメモリセルのいずれかに対応した列
アドレスを複数のスペアメモリセルのいずれかに対応し
た列アドレスに変更する列アドレス変更手段を備え、行
デコーダ手段および行アドレス変更手段間の距離は、行
デコーダ手段および列アドレス変更手段間の距離に比べ
て小さく、列デコーダ手段および列アドレス変更手段間
の距離は、列デコーダ手段および行アドレス変更手段間
の距離に比べて小さくしていることを特徴としている。

【００２８】請求項２の発明に係る半導体記憶装置は、
行アドレス変更手段は、第１のヒューズを含み、列アド
レス変更手段は、第２のヒューズを含み、第１のヒュー
ズおよび第２のヒューズは同一方向で配列されることを
特徴としている。

【００２９】請求項３の発明に係る半導体記憶装置は、
さらに、メモリセルアレイを機能させるための第３のヒ
ューズを備え、第１、第２および第３のヒューズは同一
方向で配列されることを特徴としている。

【００３０】請求項４の発明に係る半導体記憶装置は、
メモリセルアレイは、基板上に設けられ、さらに、基板
の外部からの信号をメモリセルアレイを機能させるため
の信号として基板の内部に入力する複数の外部信号入力
手段を備え、各外部信号入力手段は、基板上に一列で設
けられることを特徴としている。

【００３１】請求項５の発明に係る半導体記憶装置は、
メモリセルアレイは、それぞれが行方向および列方向で
分割された複数のメモリセルアレイ部を含み、行デコー
ダ手段および列アドレス変更手段は、それぞれが複数の
メモリセルアレイ部の行方向の分割に対応して設けられ
る複数の行デコーダ手段および複数の行アドレス変更手
段を含み、列デコーダ手段および列アドレス変更手段
は、それぞれが複数のメモリセルアレイ部の列方向の分
割に対応して設けられる複数の列デコーダ手段および複
数の列アドレス変更手段を含むことを特徴としている。

【００３２】

【作用】請求項１の発明に係る半導体記憶装置は、行デ
コーダ手段および行アドレス変更手段間の距離が行デコ
ーダ手段および列アドレス変更手段間の距離に比べて小
さく、列デコーダ手段および列アドレス変更手段間の距
離が列デコーダ手段および行アドレス変更手段間の距離
に比べて小さいので、行アドレス変更手段で変更された
行アドレスを行デコーダ手段に高速に入力でき、列アド
レス変更手段で変更された列アドレスを列デコーダ手段
に高速に入力できる。

【００３３】請求項２の発明に係る半導体記憶装置は、
行アドレス変更手段としての第１のヒューズと列アドレ
ス変更手段としての第２のヒューズが同一方向で配列さ
れているので、たとえばマスクずれが起きにくく、第１
のヒューズまたは第２のヒューズを簡単にブローでき
る。

【００３４】請求項３の発明に係る半導体記憶装置は、
第１のヒューズおよび第２のヒューズに加えて、メモリ
セルアレイを機能させるための第３のヒューズをも同一
方向で配列されているので、たとえばよりマスクずれが
起きにくく、第１のヒューズ、第２のヒューズまたは第
３のヒューズを簡単にブローできる。

【００３５】請求項４の発明に係る半導体記憶装置は、
基板上で必要とされる複数の外部信号入力手段の設けら
れる面積を１列分だけで済ますことができる。

【００３６】請求項５の発明に係る半導体記憶装置は、
メモリセルアレイが複数のメモリセルアレイ部に分割さ
れ、行方向の分割に対応して複数の行デコーダ手段およ
び複数の行アドレス変更手段が設けられ、列方向の分割
に対応して複数の列デコーダ手段および複数の列アドレ
ス変更手段が設けられたので、メモリセルアレイ部ごと
に、複数のメモリセルのいずれかに対応した行アドレス
を複数のスペアメモリセルのいずれかに対応した行アド
レスに変更でき、かつ、複数のメモリセルのいずれかに
対応した列アドレスを複数のスペアメモリセルのいずれ
かに対応した列アドレスに変更できる。

【００３７】

【実施例】図１は、この発明の第１の実施例による半導
体記憶装置の概略ブロック図であり、図２は、図１の要
部拡大ブロック図である。

【００３８】まず、図１および図２を参照して、図２４
および図２５に示した従来例と異なる構成の概略につい
て説明する。

【００３９】行デコーダ１３ａと行デコーダ１３ｂとの
間には、メモリセルアレイ１２ａ，１２ｂのそれぞれの
スペアワード線を活性化するめたにプログラムを行なう
行系ヒューズブロック２１ａ，２１ｂが設けられる。行
デコーダ１３ｃと行デコーダ１３ｄとの間には、メモリ
セルアレイ１２ｃ，１２ｄのスペアワード線を活性化す
るためのプログラムを行なう行系ヒューズブロック２１
ｃ，２１ｄが設けられる。また、列デコーダ１４ａと列
デコーダ１４ｄとの間には、メモリセルアレイ１２ａ，
１２ｄのスペアコラム選択線を活性化するためにプログ
ラムを行なう列系ヒューズブロック２２ａ，２２ｄが設
けられる。列デコーダ１４ｂと列デコーダ１４ｃとの間
には、メモリセルアレイ１２ｂ，１２ｃのスペアコラム
選択線を活性化するためのプログラムを行なう列系ヒュ
ーズブロック２２ｂ，２２ｃがそれぞれ設けられる。こ
れにより、図１における破線で示した範囲を拡大した図
２では、図２４における行および列系ヒューズ回路１６
の代わりに列系ヒューズ回路２３が第２列系制御回路２
０の一方側に設けられ、行系ヒューズ回路２４が行系制
御回路１７の一方側に設けられる。

【００４０】図３は、図２のメモリセルアレイの分割状
態を示した第１の要部拡大図であり、図４は、図２のメ
モリセルアレイの分割状態を示した第２の要部拡大図で
あり、図５は、図３の行方向に分割されたメモリセルア
レイの１つの分割に対応する行デコーダおよびヒューズ
ブロックを示した図であり、図６は、図４の列方向に分
割されたメモリセルアレイの１つの分割に対応する列デ
コーダおよびヒューズブロックを示した図である。

【００４１】図３に示すように、１６Ｍのメモリアレイ
１２ａは、行方向に３２分割されている。また、図４に
示すように、メモリアレイ１２ａは、列方向に４分割さ
れている。

【００４２】図３の３２分割されたうちの１つであるメ
モリセルアレイ部２１３ａに対応して、行デコーダ１３
ａは、図５に示すように、比較回路２６と、比較回路２
６の上下にそれぞれ２本ずつのスペアワード線２７ａ，
２７ｂ，２７ｃ，２７ｄと、センスクロック回路２０３
ａ，２０３ｂとを含む。そして、これらの比較回路２６
などに対応してヒューズブロックＡ２５ａ，ヒューズブ
ロックＢ２５ｂが配置される。ヒューズブロックＡ２５
ａによってスペアワード線２７ａ，２７ｂが使用される
か否かのプログラム設定が行なわれる。同様に、ヒュー
ズブロックＢ２５ｂによってスペアワード線２７ｃ，２
７ｄが使用されるか否かのプログラム設定が行なわれ
る。比較回路２６は、ヒューズブロックＡ２５ａおよび
ヒューズブロックＢ２５ｂのプログラム設定に応じて、
スペアワード線２７ａ，２７ｂ，２７ｃ，２７ｄを使用
するか否かを判定する。

【００４３】また、図６に示すように、図４のメモリセ
ルアレイ１２ａが４つに分割されたうちの１つであるメ
モリセルアレイ部２１３ｂに対応して、列デコーダ１４
ａは、４つの比較回路８３ａ，８３ｂ，８３ｃ，８３ｄ
と、４つのスペアコラム線８２ａ，８２ｂ，８２ｃ，８
２ｄとを含む。比較回路８３ａおよびスペアコラム線８
２ａに対応してスペアコラム線８２ａを使用するか否か
のプログラム設定を行なうヒューズブロックＡ８１ａが
配置される。同様に、比較回路８３ｂおよびスペアコラ
ム線８２ｂに対応してヒューズブロックＢ８１ｂが配置
され、比較回路８３ｃおよびスペアコラム線８２ｃに対
応してヒューズブロックＣ８１ｃが配置され、比較回路
８３ｄおよびスペアコラム線８２ｄに対応してヒューズ
ブロックＤ８１ｄが配置される。そして、比較回路８３
ａは、ヒューズブロックＡ８１ａのプログラム設定に応
じて、スペアコラム線８２ａを使用するか否かの判定を
行なう。同様に、比較回路８３ｂは、ヒューズブロック
Ｂ８１ｂのプログラム設定に応じてスペアコラム線８２
ｂを使用するか否かの判定を行ない、比較回路８３ｃ
は、ヒューズブロックＣ８１ｃのプログラム設定に応じ
てスペアコラム線８２ｃを使用するか否かの判定を行な
い、比較回路８３ｄは、ヒューズブロックＤ８１ｄのプ
ログラム設定に応じてスペアコラム線８２ｄを使用する
か否かの判定を行なう。

【００４４】このように、行および列方向で分割される
メモリセルアレイ部に対応して、ヒューズブロックおよ
び比較回路が設けられている。

【００４５】図７は、図５に示した部分の詳細なブロッ
ク図であって、図２における行系ヒューズ回路、行系制
御回路および行デコーダに対応した図である。図７を参
照して、図７に示した部分の動作について簡単に説明す
る。

【００４６】ヒューズブロックＡ２５ａの出力は、信号
ＳＲＥ０（スペアローイネーブル）を出力するＳＲＥ０
回路（図ではＳＲＥ０で表わす）２８ａに入力されると
ともに、信号ＮＥＥ（ノーマルエレメントイネーブル）
を出力するＮＥＥ回路（図ではＮＥＥで表わす）３０に
入力される。ヒューズブロックＢ２５ｂの出力は、信号
ＳＲＥ１を出力するＳＲＥ１回路（図ではＳＲＥ１で表
わす）２８ｂに入力されるとともに、ＮＥＥ回路３０に
入力される。ＳＲＥ０回路２８ａの出力は、トリガ信号
ＳＷＬ０ＡＴ（スペアワード線トリガ）を出力するＳＷ
Ｌ０ＡＴ（図ではＳＷＬ０ＡＴで表わす）回路２９ａに
入力されるとともに、トリガ信号ＳＷＬ１ＡＴを出力す
るＳＷＬ１ＡＴ回路（図ではＳＷＬ１ＡＴで表わす）２
９ｂに入力される。ＳＲＥ１回路２８ｂの出力は、トリ
ガ信号ＳＷＬ０ＢＴを出力するＳＷＬ０ＢＴ回路（図で
はＳＷＬ０ＢＴで表わす）２９ｃに入力されるととも
に、トリガ信号ＳＷＬ１ＢＴを出力するＳＷＬ１ＢＴ回
路（図ではＳＷＬ１ＢＴで表わす）２９ｄに入力され
る。ＮＥＥ回路３０の出力は、ワード線に信号ＷＬを出
力するＷＬ回路（図ではＷＬで表わす）２６をイネーブ
ルする信号であり、ＷＬ回路２６に入力される。ＳＷＬ
０ＡＴ回路２９ａの出力は、スペアワード線に信号ＳＷ
Ｌ０Ａを出力するＳＷＬ０Ａ回路（図ではＳＷＬ０Ａで
表わす）２７ａをトリガする信号であり、ＳＷＬ０Ａ回
路２７ａに入力される。ＳＷＬ１ＡＴ回路２９ｂの出力
は、スペアワード線に信号ＳＷＬ１Ａを出力するＳＷＬ
１Ａ回路（図ではＳＷＬ１Ａで表わす）２７ｂをトリガ
する信号であり、ＳＷＬ１Ａ回路２７ｂに入力される。
ＳＷＬ０ＢＴ回路２９ｃの出力は、スペアワード線に信
号ＳＷＬ０Ｂを出力するＳＷＬ０Ｂ回路（図ではＳＷＬ
０Ｂで表わす）２７ｃをトリガする信号であり、ＳＷＬ
０Ｂ回路２７ｃに入力される。ＳＷＬ１ＢＴ回路２９ｄ
の出力は、スペアワード線に信号ＳＷＬ１Ｂを出力する
ＳＷＬ１Ｂ回路（図ではＳＷＬ１Ｂで表わす）２７ｄを
トリガする信号であり、ＳＷＬ１Ｂ回路２７ｄに入力さ
れる。

【００４７】まず、ワード線を活性化するためにＷＬ回
路２６が動作する場合について説明する。ヒューズブロ
ックＡ２５ａ，ヒューズブロックＢ２５ｂは、スペアワ
ード線を活性化しないためにヒューズが使用されていな
いという信号をＳＲＥ０回路２８ａ、ＳＲＥ１回路２８
ｂおよびＮＥＥ回路３０に入力する。ＳＲＥ０回路２８
ａ，ＳＲＥ１回路２８ｂは、スペアワード線を活性化し
ないためにヒューズが使用されていないという信号をＳ
ＷＬ０ＡＴ回路２９ａ，ＳＷＬ１ＡＴ回路２９ｂ，ＳＷ
Ｌ０ＢＴ回路２９ｃ，ＳＷＬ１ＢＴ回路２９ｄに入力す
る。また、ＮＥＥ回路３０は、ヒューズが使用されてい
ないという信号が入力されることにより、ワード線を活
性化する信号をＷＬ回路２６に入力する。これにより、
ＷＬ回路２６は動作して、ワード線が活性化され、スペ
アワード線は活性化されない。

【００４８】次に、スペアワード線のうち１つのスペア
ワード線が活性化される場合について説明する。たとえ
ば、ヒューズブロックＡ２５ａのヒューズが使用されて
いるときには、ヒューズブロックＡ２５ａは、ＳＲＥ０
回路２８ａおよびＮＥＥ回路３０にヒューズが使用され
ているという信号を入力する。これにより、ＳＲＥ０回
路２８ａは、ＳＷＬ０ＡＴ回路２９ａ，ＳＷＬ１ＡＴ回
路２９ｂを活性化させる信号をそれぞれに入力する。Ｓ
ＷＬ０ＡＴ回路２９ａとＳＷＬ１ＡＴ回路２９ｂは、後
で詳しく説明するが、行アドレス信号ＲＡ０，ＺＲＡ０
信号により制御されており、どちらか一方が活性化され
る。この制御は図５のセンスクロック回路２５ａによっ
て行なわれる。たとえば、行アドレス信号ＲＡ０が活性
化されたとするとＳＷＬ１ＡＴ回路２９ｂが活性化され
ることになる。したがって、信号ＳＷＬ０ＡＴまたは信
号ＳＷＬ１ＡＴのどちらか一方の活性化された信号の入
力を受けて、ＳＷＬ０Ａ回路２７ａまたはＳＷＬ１Ａ回
路２７ｂのどちらか一方が活性化されて動作する。これ
により、スペアワード線の一本が活性化されることにな
る。一方、ＮＥＥ回路３０は、ヒューズブロックＡ２５
ａのヒューズが使用されているという信号が入力される
ことにより、ワード線を非活性化する信号をＷＬ回路２
６に入力し、そのためワード線は活性化されない。ヒュ
ーズブロックＢ２５ｂのヒューズが使用されている場合
も、ヒューズブロックＡ２５ａのヒューズが使用された
場合と同様である。

【００４９】図８および図９は、図７における行系ヒュ
ーズ回路の具体的回路図であり、特に、図８は、ヒュー
ズブロックＡまたはヒューズブロックＢの具体的回路図
であり、図９（ａ）は、ＳＲＥ０回路の具体的回路図で
あり、図９（ｂ）は、ＮＥＥ回路の具体的回路図であ
り、図９（ｃ）は、ＳＲＥ１回路の具体的回路図であ
る。図１０は、図７における行系制御回路の具体的回路
図であり、特に、図１０（ａ）は、ＳＷＬ０ＡＴ回路お
よびＳＷＬ１ＡＴ回路の具体的回路図であり、図１０
（ｂ）は、ＳＷＬ０ＢＴ回路およびＳＷＬ１ＢＴ回路の
具体的回路図である。図１１および図１２は、図７にお
ける行デコーダの具体的回路図であり、特に、図１１
は、ＷＬ回路の具体的回路図であり、図１２（ａ）は、
ＳＷＬ０Ａ回路の具体的回路図であり、図１２（ｂ）
は、ＳＷＬ１Ａ回路の具体的回路図である。図１３は、
図８から図１２で必要とされる信号のタイミングチャー
トである。

【００５０】次に、図８から図１３を参照して、さらに
詳細に説明する。図８を参照して、ｐ型トランジスタ３
２ａのゲートには信号ＺＳＲＰ（スペアロープリチャー
ジ）が入力される。ｐ型トランジスタ３２ａのソース／
ドレインの一方はＶＤＤに接続される。ｐ型トランジス
タ３２ａのソース／ドレインの他方は、ヒューズ３３ａ
〜３３ｎのそれぞれの一端に接続され、ｐ型トランジス
タ３２ｂのソース／ドレインの一方に接続され、インバ
ータ３４の入力側に接続される。そして、ｐ型トランジ
スタ３２ａのソース／ドレインの他方からの出力は、ヒ
ューズを使用しているかどうかの信号ＬＩＮＫとして出
力される。また、ｎ型トランジスタ３１ａ〜３３ｎのゲ
ートには、行アドレス信号ＲＡ１〜ＲＡ７，ＺＲＡ１〜
ＡＲＡ７がそれぞれが入力される。ｎ型トランジスタ３
１ａ〜３３ｎのソース／ドレインの一方がそれぞれ接地
される。ｎ型トランジスタ３１ａ〜３３ｎのソース／ド
レインの他方がヒューズ３３ａ〜３３ｎの残りの一端に
それぞれ接続される。なお、行アドレス信号ＺＲＡ１は
アドレス信号ＲＡ１の反転信号であり、他も同様であ
る。ｐ型トランジスタ３２ｂのゲートには、インバータ
３４の出力が入力される。そして、ｐ型トランジスタ３
２ａに接続されてないｐ型トランジスタ３２ｂのソース
／ドレインがＶＤＤに接続される。

【００５１】図９を参照して、図８により生成された信
号ＬＩＮＫは、信号ＬＩＮＫＡまたはＬＩＮＫＢであ
る。図９（ａ）に示すように信号ＬＩＮＫＡと信号ＲＤ
Ｅ（ロウデコーダイネーブル）がＮＡＮＤゲート４１ａ
に入力される。そのＮＡＮＤゲート４１ａの出力がイン
バータ４２ａに入力されて、信号ＳＲＥ０が出力され
る。同様に、図９（ｃ）に示すように、信号ＬＩＮＫＢ
と信号ＲＤＥがＮＡＮＤゲート４１ｃに入力される。そ
のＮＡＮＤゲート４２ｃの出力がインバータ４２ｃに入
力されて、信号ＳＲＥ１が出力される。また、図９
（ｂ）に示すように信号ＬＩＮＫＡ，ＬＩＮＫＢがＮＯ
Ｒゲート４３に入力される。そのＮＯＲゲート４３の出
力は信号ＲＤＥとともにＮＡＮＤゲート４１ｂに入力さ
れ、その出力はインバータ４２ｂに入力されて信号ＮＥ
Ｅが出力される。

【００５２】図１０を参照して、図１０（ａ）に示すよ
うに、行アドレス信号のプリデコード信号の１つである
信号ＸＬ，アドレス信号ＺＲＡ０および信号ＳＲＥ０が
ＮＡＮＤゲート５１ａに入力される。そのＮＡＮＤゲー
ト５１ａの出力がインバータ５２ａに入力されて信号Ｓ
ＷＬ０ＡＴが出力される。行アドレス信号ＲＡ０，信号
ＸＬおよび信号ＳＲＥ０がＮＡＮＤゲート５１ｂに入力
される。そのＮＡＮＤゲート５１ｂの出力はインバータ
５２ｂに入力されて信号ＳＷＬ１ＡＴが出力される。ま
た、図１０（ｂ）に示すように、行アドレス信号ＺＲＡ
０，信号ＸＬおよび信号ＳＲＥ１がＮＡＮＤゲート５１
ｃに入力される。そのＮＡＮＤゲート５１ｃの出力がイ
ンバータ５２ｃに入力されて信号ＳＷＬ０ＢＴが出力さ
れる。行アドレス信号ＲＡ０，プリデコード信号ＸＬお
よび信号ＳＲＥ１がＮＡＮＤゲート５１ｄに入力され
る。そのＮＡＮＤゲート５１ｄの出力はインバータ５２
ｄに入力されて信号ＳＷＬ１ＢＴが出力される。

【００５３】図１１を参照して、図１０に示した行アド
レス信号のプリデコード信号である信号ＸＩ，ＸＬおよ
び信号ＮＥＥがＮＡＮＤゲート６１ａに入力される。そ
のＮＡＮＤゲート６１ａの出力はインバータ６２に入力
される。さらに、そのインバータ６２の出力はｎ型トラ
ンジスタ６４ａのゲートに入力される。同様に、行アド
レス信号のプリデコード信号である信号ＸＫ，ＸＪがＮ
ＡＮＤゲート６１ｂに入力される。そのＮＡＮＤゲート
６１ｂの出力はｎ型トランジスタ６４ａのソース／ドレ
インの一方に入力される。ｎ型トランジスタ６４ａの他
方のソース／ドレインは、ｐ型トランジスタ６３ｂおよ
びゲートに信号ＺＷＤＰ（ワードドライバプリチャー
ジ）が入力されるｐ型トランジスタ６３ａのソース／ド
レインの一方にそれぞれ接続される。さらに、ｎ型トラ
ンジスタ６４ａの他方のソース／ドレインは、ソース／
ドレインの一方がＶＰＰに接続されたｐ型トランジスタ
６３ｃおよびソース／ドレインの一方が接地されたｎ型
トランジスタ６４ｂのそれぞれのゲートに接続される。
ｐ型トランジスタ６３ａ，６３ｂの他方のソース／ドレ
インは、ＶＰＰに接続される。ｐ型トランジスタ６３ｃ
およびｎ型トランジスタ６４ｂの残りのソース／ドレイ
ンは、ｐ型トランジスタ６３ｂのゲートに接続され、信
号ＷＬが出力される。

【００５４】図１２を参照して、図１２（ａ）に示すよ
うに信号ＳＷＬ０ＡＴがゲートに入力されるｎ型トラン
ジスタ７２ａのソース／ドレインの一方は接地される。
ｎ型トランジスタ７２ａのソース／ドレインの他方はｐ
型トランジスタ７１ｂおよびゲートに信号ＺＷＤＰが入
力されるｐ型トランジスタ７１ａのソース／ドレインの
一方にそれぞれ接続される。さらに、ｎ型トランジスタ
７２ａのソース／ドレインの他方は、ソース／ドレイン
一方がＶＰＰに接続されたｐ型トランジスタ７１ｃおよ
びソース／ドレインの一方が接地されたｎ型トランジス
タ７２ｂのそれぞれのゲートに接続される。ｐ型トラン
ジスタ７１ａ，７１ｂの他方のソース／ドレインはＶＰ
Ｐに接続される。ｐ型トランジスタ７１ｃおよびｎ型ト
ランジスタ７２ｂの残りのソース／ドレインは、ｐ型ト
ランジスタ７１ｂのゲートにそれぞれ接続され、信号Ｓ
ＷＬ０Ａが出力される。図１２（ｂ）に示すように、ゲ
ートに信号ＳＷＬ１ＡＴが入力されるｎ型トランジスタ
７２ｃのソース／ドレインの一方は接地される。ｎ型ト
ランジスタ７２ｃのソース／ドレインの他方はｐ型トラ
ンジスタ７１ｅおよびゲートに信号ＺＷＤＰが入力され
るｐ型トランジスタ７１ｄのソース／ドレインの一方に
それぞれ接続される。さらに、ｎ型トランジスタ７２ｃ
のソース／ドレインの他方は、ソース／ドレインの一方
がＶＰＰに接続されたｐ型トランジスタ７１ｆおよびソ
ース／ドレインの一方が接地されたｎ型トランジスタ７
２ｄのそれぞれのゲートに接続される。ｐ型トランジス
タ７１ｄ，７１ｅの他方のソース／ドレインは、ＶＰＰ
に接続される。ｐ型トランジスタ７１ｆおよびｎ型トラ
ンジスタ７２ｄの残りのソース／ドレインは、ｐ型トラ
ンジスタ７１ｅのゲートに接続され、信号ＳＷＬ１Ａが
出力される。

【００５５】次に、図８から図１２の動作について図１
３に示すタイムチャートを参照して詳細に説明する。実
線はワード線使用時のタイムチャートを示し、点線はス
ペアワード線使用時のタイムチャートを示す。

【００５６】まず、ワード線使用時について説明する。
図８において信号ＺＳＲＰが“Ｌ”レベルのとき、ｐ型
トランジスタ３２ａがＯＮし、信号ＬＩＮＫを“Ｈ”レ
ベルにする。インバータ３４の出力が“Ｌ”レベルに変
化するのでｐ型トランジスタ３２ｂがＯＮする。次に、
信号ＺＳＲＰが“Ｌ”レベルから“Ｈ”レベルに変化す
ると、ｐ型トランジスタ３２ａがＯＦＦする。このと
き、ｐ型トランジスタ３２ｂがＯＮしているので、信号
ＬＩＮＫは“Ｈ”レベルのままとなる。

【００５７】次に、行アドレス信号ＲＡ１〜ＲＡ７，Ｚ
ＲＡ１〜ＺＲＡ７の１つが“Ｈ”レベルに変化すると、
ｎ型トランジスタ３１ａ〜３１ｎのうちゲートが“Ｈ”
レベルになっているものがＯＮして、信号ＬＩＮＫが
“Ｌ”レベルになる。信号ＬＩＮＫが“Ｌ”レベルにな
ると、信号ＬＩＮＫＡ，ＬＩＮＫＢが“Ｌ”レベルであ
る。したがって、図９に示すように、ＮＡＮＤゲート４
１ａ，４１ｃの出力はともに“Ｈ”レベルでインバータ
４２ａ，４２ｃにより反転され、信号ＳＲＥ０，ＳＲＥ
１は、“Ｌ”レベルとなる。したがって、図１０におい
て、信号ＳＲＥ０，ＳＲＥ１が“Ｌ”レベルになってい
るので、ＮＡＮＤゲート５１ａ，５１ｂ，５１ｃ，５１
ｄの出力はすべて“Ｈ”レベルになる。インバータ５２
ａ，５２ｂ，５２ｃ，５２ｄで反転された信号ＳＷＬ０
ＡＴ，ＳＷＬ１ＡＴ，ＳＷＬ０ＢＴ，ＳＷＬ１ＢＴは、
すべて“Ｌ”レベルになる。

【００５８】信号ＬＩＮＫＡ，ＬＩＮＫＢは“Ｌ”レベ
ルなので、図９（ｂ）に示すようにＮＯＲゲート４３の
出力は“Ｈ”レベルとなる。次に、信号ＲＤＥが“Ｌ”
レベルから“Ｈ”レベルに変化すると、ＮＡＮＤゲート
４１ｂの出力は“Ｌ”レベルとなる。インバータ４２ｂ
により反転された信号ＮＥＥは“Ｈ”レベルとなる。次
に、図１１において、信号ＺＷＤＰが“Ｌ”レベルのと
きｐ型トランジスタ６３ａがＯＮして、ＮＯＤＥ１が
“Ｈ”レベルであるＶＰＰとなる。ｎ型トランジスタ６
４ｂがＯＮして信号ＷＬは“Ｌ”レベルとなる。信号Ｗ
Ｌが“Ｌ”レベルになっていることにより、ｐ型トラン
ジスタ６３ｂがＯＮし、ＮＯＤＥ１は“Ｈ”レベルであ
るＶＰＰになる。次に、信号ＺＷＤＰが“Ｈ”レベルに
変化すると、ｐ型トランジスタ６３ａがＯＦＦする。し
かし、ｐ型トランジスタ６３ｂがＯＮしているので、Ｎ
ＯＤＥ１は“Ｈ”レベルであるＶＰＰのレベルに保たれ
る。

【００５９】次に、信号ＸＩ，ＸＬ，ＸＫ，ＸＪが
“Ｈ”レベルになっているので、ＮＡＮＤゲート６１ｂ
の出力は“Ｌ”レベルとなる。ここで、信号ＮＥＥが
“Ｌ”レベルから“Ｈ”レベルに変化するとＮＡＮＤゲ
ート６１ａの出力が“Ｌ”レベルとなる。インバータ６
２により反転されたその出力は“Ｈ”レベルとなり、ｎ
型トランジスタ６４ａがＯＮする。これにより、ＮＯＤ
Ｅ１は“Ｈ”レベルであるＶＰＰから“Ｌ”レベルへ変
化する。そして、ｎ型トランジスタ６４ｂがＯＦＦし、
ｐ型トランジスタ６３ｃがＯＮして、信号ＷＬが“Ｈ”
レベルであるＶＰＰとなる。また、これによりｐ型トラ
ンジスタ６３ｂはＯＦＦする。

【００６０】以上のように信号ＷＬは“Ｈ”レベルとな
り、信号ＳＷＬ０ＡＴ，ＳＷＬ１ＡＴ，ＳＷＬ０ＢＴ，
ＳＷＬ１ＢＴは“Ｌ”レベルとなるので、ワード線は活
性化され、スペアワード線は活性化されないこととな
る。

【００６１】次に、スペアワード線が活性化される場合
について説明する。図８で示した信号ＺＳＲＰが“Ｌ”
レベルのとき、ｐ型トランジスタ３２ａがＯＮする。信
号ＬＩＮＫは“Ｈ”レベルになる。インバータ３４の出
力は、“Ｌ”レベルになるので、ｐ型トランジスタ３２
ｂがＯＮして、信号ＬＩＮＫは“Ｈ”レベルになる。次
に、信号ＺＳＲＰが“Ｌ”レベルから“Ｈ”レベルに変
化すると、ｐ型トランジスタ３２ａがＯＦＦする。しか
し、ｐ型トランジスタ３２ｂがＯＮしているので、信号
ＬＩＮＫは“Ｈ”レベルのままである。ここで、予めわ
かっている不良行アドレスが選択されたときに信号ＬＩ
ＮＫが“Ｈ”レベルを保持するようにヒューズはブロー
されているとする。すなわちたとえば、不良行アドレス
がＲＡ１＝１，ＲＡ２＝０，ＲＡ３＝１，ＲＡ４＝０，
ＲＡ５＝１，ＲＡ６＝１，ＲＡ７＝０だとすると、ブロ
ーされるヒューズは、ヒューズ３３ａ，３３ｉ，３３
ｃ，３３ｋ，３３ｅ，３３ｆ，３３ｎである。つまり、
不良行アドレスが選択されたときでも、信号ＬＩＮＫは
“Ｈ”レベルのままとなる。

【００６２】不良行アドレスが選択されて信号ＬＩＮＫ
Ａが“Ｈ”レベルであるとすると、図９（ｂ）におい
て、ＮＯＲゲート４３の出力は“Ｌ”レベルとなり、Ｎ
ＡＮＤゲート４１ｂの出力は“Ｈ”レベルになる。イン
バータ４２ｂにより反転された信号ＮＥＥは“Ｌ”レベ
ルとなる。また、不良行アドレスが選択されてないこと
により信号ＬＩＮＫＢは、“Ｌ”レベルなので、信号Ｓ
ＲＥ１は、“Ｌ”レベルになっている。信号ＲＤＥが
“Ｌ”レベルから“Ｈ”レベルに変化すると、ＮＡＮＤ
ゲート４１ａの出力は“Ｌ”レベルになる。インバータ
４１ａにより反転され信号ＳＲＥ０は“Ｈ”レベルにな
る。

【００６３】次に、図１０に示すように、たとえば行ア
ドレス信号ＲＡ０＝１とすると、信号ＸＬは既に“Ｈ”
レベルになっているので、信号ＳＲＥ０が“Ｌ”レベル
から“Ｈ”レベルに変化すると、ＮＡＮＤゲート５１ｂ
の出力が“Ｌ”レベルになる。インバータ５２ｂにより
反転された信号ＳＷＬ１ＡＴが“Ｈ”レベルになる。ま
た、行アドレス信号ＲＡ０＝１としたので、行アドレス
信号ＺＲＡ０＝０となり、ＮＡＮＤゲート５１ａの出力
は、“Ｈ”レベルである。インバータ５２ａにより反転
された信号ＳＷＬ０ＡＴは“Ｌ”レベルとなっている。

【００６４】図１２に示すように、信号ＺＲＤＰが
“Ｌ”レベルのとき、ｐ型トランジスタ７１ａ，７１ｄ
がＯＮする。ＮＯＤＥ２，ＮＯＤＥ３は、“Ｈ”レベル
であるＶＰＰになる。これにより、ｎ型トランジスタ７
２ｂ，７２ｄがＯＮし、信号ＳＷＬ０Ａ，ＳＷＬ１Ａは
“Ｌ”レベルとなる。ｐ型トランジスタ７１ｂ，７１ｅ
がＯＮし、ＮＯＤＥ２，ＮＯＤＥ３は、“Ｈ”レベルで
あるＶＰＰになる。次に、信号ＳＷＬ１ＡＴが“Ｌ”レ
ベルから“Ｈ”レベルに変化すると、ｎ型トランジスタ
７２ｃがＯＮし、ＮＯＤＥ３は“Ｌ”レベルになる。ｐ
型トランジスタ７１ｆがＯＮして、信号ＳＷＬ１Ａが
“Ｈ”レベルであるＶＰＰになる。これにより、ｐ型ト
ランジスタ７１ｅはＯＦＦする。また、信号ＳＷ０ＡＴ
は“Ｌ”レベルのままであったので、信号ＳＷＬ０Ａ
は、“Ｌ”レベルのままである。このようにして、スペ
アワード線の一方が動作することになる。

【００６５】図１４は、図６に示した部分の詳細なブロ
ック図であって、図２における列系ヒューズ回路、第２
列系制御回路、第１列系制御回路、読出書込回路および
列デコーダに対応した図である。

【００６６】図１４を参照して、図１４に示した部分の
動作について簡単に説明する。ヒューズブロックＡ８１
ａの出力は、ＳＣＳＬ回路（図ではＳＣＳＬで表わす）
８２ａを制御する信号ＳＣＳ（スペアコラムセレクト）
Ａおよびその反転信号ＺＳＣＳ（スペアコラムセレクト
バー）Ａであり、それぞれＳＣＳＬ回路８２ａおよび信
号ＮＣＥ（ノーマルコラムイネーブル）を出力するＮＣ
Ｅ回路（図ではＮＣＥで表わす）８４に入力される。同
様に、ヒューズブロックＡ８１ｂの出力は、信号ＳＣＳ
Ｂおよび信号ＺＳＣＳＢであり、それぞれＳＣＳＬ回路
８２ｂおよびＮＣＥ回路８４に入力される。ヒューズブ
ロックＣ８１ｃの出力は、信号ＳＣＳＣおよび信号ＺＳ
ＣＳＣであり、それぞれＳＣＳＬ回路８２ｃおよびＮＣ
Ｅ回路８２に入力される。ヒューズブロックＤ８１ｄの
出力は、信号ＳＣＳＤおよび信号ＺＳＣＳＤであり、そ
れぞれＳＣＳＬ回路８２ｄおよびＮＣＥ回路８４に入力
される。ＮＣＥ回路８４の出力は、ＣＳＬ回路（図では
ＣＳＬで表わす）８３ａ，８３ｂ，８３ｃ，８３ｄにそ
れぞれ信号ＣＢＳ（コラムブロックセレクト）を出力す
るＣＢＳ回路（図ではＣＢＳで表わす）８５ａ，８５
ｂ，８５ｃ，８５ｄ，８５ｅ，８５ｆ，８５ｇ，８５ｈ
に入力される。また、ＳＣＳＬ回路８２ａ，８２ｂ，８
２ｃ，８２ｄをイネーブルする信号ＳＣＳＥ（スペアコ
ラムイネーブル）を出力するＳＣＳＥ回路（図ではＳＣ
ＳＥで表わす）２０の出力は、ＳＣＳＬ回路８２ａ，８
２ｂ，８２ｃ，８２ｄに入力される。ＣＳＬ回路８３
ａ，８３ｂ，８３ｃ，８３ｄは、コラム選択線に信号Ｃ
ＳＬを出力し、ＳＣＳＬ回路８２ａ，８２ｂ，８２ｃ，
８２ｄはスペアコラム選択線に信号ＳＣＳＬを出力す
る。なお、読出書込回路１８および第１列系制御回路１
９は、従来例で示したものと同じであり、説明を簡単に
するために省略する。

【００６７】まず、コラム選択線が活性化される場合に
ついて説明する。コラム選択線を活性化させる場合に
は、ヒューズは使用されていない。したがって、ヒュー
ズブロックＡ８１ａ，Ｂ８１ｂ，Ｃ８１ｃ，Ｄ８１ｄ
は、ヒューズが使用されてないという信号ＺＳＣＳＡ，
ＺＳＣＳＢ，ＺＳＣＳＣ，ＺＳＣＳＤをＮＣＥ回路８４
に入力する。さらに、ヒューズブロックＡ８１ａ，８１
ｂ，Ｃ８１ｃ，Ｄ８１ｄは、ヒューズが使用されていな
いという信号ＳＣＳＡ，ＳＣＳＢ，ＳＣＳＣ，ＳＣＳＤ
をＳＣＳＬ回路８２ａ，８２ｂ，８２ｃ，８２ｄに入力
し、スペアコラム選択線を非活性化する。ＮＣＥ回路８
４は、信号ＮＣＥをＣＢＳ回路８５ａ，８５ｂ，８５
ｃ，８５ｄ，８５ｅ，８５ｆ，８５ｇ，８５ｈに入力し
て活性化する。後で説明するコラムアドレスデコード信
号が活性化されたもののうちの１つが入力されること
で、ＣＳＬ回路８３ａ，８３ｂ，８３ｃ，８３ｄのうち
の１つが動作して、１本のコラム選択線が活性化され
る。

【００６８】次に、不良列アドレスが選択されて、スペ
アコラム選択線が使用される場合について説明する。た
とえば、ヒューズブロックＡ８１ａのヒューズがブロー
されていたとする。これにより、ヒューズブロックＡ８
１ａからヒューズが使用されているという信号ＺＳＣＳ
ＡがＮＣＥ回路８４に入力される。ＮＣＥ回路８４はＣ
ＢＳ回路８５ａ，８５ｂ，８５ｃ，８５ｄ，８５ｅ，８
５ｆ，８５ｇ，８５ｈを非活性にする信号を入力する。
これにより、ＣＳＬ回路８３ａ，８３ｂ，８３ｃ，８３
ｄを非活性にする信号がそれぞれに入力され、コラム選
択線は活性化されない。ヒューズブロックＡ８１ａから
ヒューズが使用されているという信号ＳＣＳＡがＳＣＳ
Ｌ回路８２ａに送られ、ＳＣＳＬ回路８２ａは活性化さ
れる。そこでＳＣＳＥ回路８６からイネーブル信号であ
るＳＣＳＥ信号が入力されてＳＣＳＬ回路８２ａが動作
する。これによって、スペア選択線が活性化される。

【００６９】図１５および図１６は、図１４における列
系ヒューズ回路の具体的回路図であり、特に、図１５
は、ヒューズブロックの具体的回路図であり、図１６
は、ＮＣＥ回路の具体的回路図である。図１７は、図１
４における第２列系制御回路の具体的回路図であり、特
に、図１７（ａ）は、ＣＢＳ回路の具体的回路図であ
り、図１７（ｂ）は、ＳＣＳＥ回路の具体的回路図であ
る。図１８は、図１４における列デコーダの具体的回路
図であり、特に、図１８（ａ）は、ＳＣＳＬ回路の具体
的回路図であり、図１８（ｂ）は、ＣＳＬ回路の具体的
回路図である。図１５は、図１５から図１８で必要とさ
れる信号のタイムチャートである。実際はコラム選択線
使用時のタイムチャートを示し、点線はスペアコラム選
択線使用時のタイムチャートを示す。

【００７０】図１５から図１９を参照してさらに詳細に
説明する。図１５を参照して、ｎ型トランジスタ９２と
ｐ型トランジスタ９１ａのゲートには、信号ＺＳＣＰ
（スペアコラムプリチャージ）が入力され、ｎ型トラン
ジスタ９２のソース／ドレインの一方は、ヒューズ９３
の一端に接続される。ｎ型トランジスタ９２のソース／
ドレインの他方は接地される。ヒューズ９３の残りの一
端は、ｐ型トランジスタ９１ａ，９１ｂのソース／ドレ
インの一方に接続されるとともに、インバータ９４ａの
入力側に接続される。インバータ９４ａの出力は、イン
バータ９４ｂに入力されるとともにｐ型トランジスタ９
１ｂのゲートに入力される。ｐ型トランジスタ９１ａ，
９１ｂの他方のソース／ドレインは、ともに電源に接続
される。インバータ９４ｂの出力は、ｎ型トランジスタ
９５ａ〜９５ｎ，９５ｐ，９５ｑのゲートに入力され
る。ｎ型トランジスタ９５ａ〜９５ｎ，９５ｐ，９５ｑ
のソース／ドレインの一方は、ソース／ドレインの一方
がそれぞれ接地されたｎ型トランジスタ９７ａ〜９７
ｎ，９７ｐ，９７ｑの残りのソース／ドレインにそれぞ
れ接続される。ｎ型トランジスタ９５ａ〜９５ｎ，９５
ｐ，９５ｑの他方のソース／ドレインは、ソース／ドレ
インの一方が電源にそれぞれ接続されたｐ型トランジス
タ９６ａ〜９６ｎ，９６ｐ，９６ｑの残りのソース／ド
レインにそれぞれ接続される。

【００７１】ｎ型トランジスタ９７ａ〜９７ｎ，９７
ｐ，９７ｑおよびｐ型トランジスタ９６ａ〜９６ｎ，９
６ｐ，９６ｑのゲートには、それぞれ列アドレス信号Ｃ
Ａ＜０＞〜ＣＡ＜７＞，ＺＣＡ＜１＞〜ＺＣＡ＜７＞が
入力される。また、ｎ型トランジスタ９５ａ〜９５ｎ，
９５ｐ，９５ｑとｐ型トランジスタ９６ａ〜９６ｎ，９
６ｐ，９６ｑとの接続におけるそれぞれ途中とヒューズ
９８ａ〜９８ｎ，９８ｐ，９８ｑの一端がそれぞれ接続
される。ヒューズ９８ａ，９８ｂとヒューズ９８ｃ，９
８ｄの他方は、ＮＯＲゲート９９ｄの入力側に接続され
る。ヒューズ９８ｅ，９８ｆと、ヒューズ９８ｇ，９８
ｈの他端は、ＮＯＲゲート９９ｃの入力側に接続され
る。ヒューズ９８ｉ，９８ｊとヒューズ９８ｋ，９８ｌ
の他端は、ＮＯＲゲート９９ｂの入力側に接続される。
ヒューズ９８ｍ，９８ｎとヒューズ９８ｐ，９８ｑの他
端は、ＮＯＲゲート９９ａの入力側に接続される。ＮＯ
Ｒゲート９９ａ，９９ｂ，９９ｃ，９９ｄの出力は、Ｎ
ＡＮＤゲート１００に入力される。ＮＡＮＤゲート１０
０の出力は、インバータ９４ｃで反転されて出力される
信号ＳＣＳの反転信号ＺＳＣＳである。

【００７２】図１６を参照して、信号ＺＳＣＳである信
号ＺＳＣＳＡ，ＺＳＣＳＢ，ＺＳＣＳＣ，ＺＳＣＳＤが
ＮＡＮＤゲート１１１に入力される。そのＮＡＮＤゲー
ト１１１の出力はインバータ１１２に入力されて、信号
ＮＣＥが出力される。図１７を参照して、図１７（ａ）
に示すように、列アドレス信号ＣＡ＜５＞，ＣＡ＜６
＞，ＣＡ＜７＞がＮＡＮＤゲート１２１ａに入力され
る。そのＮＡＮＤゲートの出力はインバータ１２２ａに
入力される。インバータ１２２ａの出力と信号ＣＤＥ，
ＮＣＥは、ＮＡＮＤゲート１２１ｃに入力される。その
ＮＡＮＤゲート１２１ｃの出力はインバータ１２２ｃに
入力されて信号ＣＢＳが出力される。図１７（ｂ）に示
すように信号ＣＤＥと列アドレス信号ＣＡ＜８＞は、Ｎ
ＡＮＤゲート１２１ｂに入力される。そのＮＡＮＤゲー
ト１２１ｂの出力はインバータ１２２ｂに入力されて信
号ＳＣＳＥが出力される。

【００７３】図１８を参照して、図１８（ａ）に示すよ
うに、信号ＳＣＳと信号ＳＣＳＥはＮＡＮＤゲート１３
１に入力される。そのＮＡＮＤゲート１３１の出力はイ
ンバータ１３２ａに入力されて、信号ＳＣＳＬが出力さ
れる。図１８（ｂ）に示すように、コラムプリデコード
信号Ｙ＜０＞は、ｐ型トランジスタ１３４ａおよびｎ型
トランジスタ１３３ａのゲートに入力される。コラムプ
リデコード信号Ｙ＜１＞は、ｐ型トランジスタ１３４
ｄ，ｎ型トランジスタ１３３ｂのゲートに入力される。
コラムプリデコード信号Ｙ＜２＞は、ｐ型トランジスタ
１３４ｇ，ｎ型トランジスタ１３３ｃのゲートに入力さ
れる。コラムプリデコード信号Ｙ＜３＞は、ｐ型トラン
ジスタ１３３ｊおよびｎ型トランジスタ１３３ｄのゲー
トに入力される。信号ＣＢＳは、ｐ型トランジスタ１３
４ｂ，１３４ｅ，１３４ｈ，１３４ｋおよびｎ型トラン
ジスタ１３３ｅのゲートに入力される。コラムプリデコ
ード信号ＹＪは、ｐ型トランジスタ１３４ｃ，１３４
ｆ，１３４ｉ，１３４ｌおよびｎ型トランジスタ１３３
ｆのゲートに入力される。

【００７４】ｐ型トランジスタ１３４ａ〜１３４ｌのソ
ース／ドレインの一方は、電源に接続される。ｎ型トラ
ンジスタ１３３ａ，１３３ｂ，１３３ｃ，１３３ｄ，１
３３ｅのソース／ドレインの一方はともに接続される。
ｐ型トランジスタ１３４ａ，１３４ｂ，１３４ｃとｎ型
トランジスタ１３３ａの他方のソース／ドレインおよび
インバータ１３２ｂの入力側は接続される。ｐ型トラン
ジスタ１３４ｄ，１３４ｅ，１３４ｆとｎ型トランジス
タ１３３ｂの他方のソース／ドレインおよびインバータ
１３２ｃの入力側は接続される。ｐ型トランジスタ１３
４ｇ，１３４ｈ，１３４ｉとｎ型トランジスタ１３３ｃ
の他方のソース／ドレインおよびインバータ１３２ｄの
入力側は接続される。ｐ型トランジスタ１３４ｊ，１３
４ｋ，１３４ｌとｎ型トランジスタ１３３ｄの他方のソ
ース／ドレインおよびインバータ１３２ｅの入力側が接
続される。ｎ型トランジスタ１３３ｅの残りのソース／
ドレインは、ｎ型トランジスタ１３３ｆの接地されてい
ないソース／ドレインに接続される。

【００７５】次に、図１５から図１８の動作について図
１９に示すタイムチャートを参照して詳細に説明する。

【００７６】図１５において、信号ＺＳＣＰが“Ｈ”レ
ベルのとき、ｎ型トランジスタ９２がＯＮして、ＮＯＤ
Ｅ４は“Ｌ”レベルになる。インバータ９４ａ，９４ｂ
を通過して、ＮＯＤＥ５は、“Ｌ”レベルになる。イン
バータ９４ａの出力は“Ｈ”レベルになっていることか
らｐ型トランジスタ９１ｂはＯＦＦしている。そして、
インバータ９４ｂの出力であるＮＯＤＥ５が“Ｌ”レベ
ルなので、ｎ型トランジスタ９５ａ〜９５ｎ，９５ｐ，
９５ｑはＯＦＦする。このとき、列アドレス信号ＣＡ，
ＺＣＡは、“Ｌ”レベルになっているので、ｐ型トラン
ジスタ９６ａ〜９６ｎ，９６ｐ，９６ｑは、ＯＮしてい
る。したがって、ＮＯＲゲート９９ａ，９９ｂ，９９
ｃ，９９ｄの出力は、“Ｌ”レベルとなる。ＮＡＮＤゲ
ート１００の出力であるＺＳＣＳ信号は“Ｈ”レベルと
なり、インバータ９４ｃにより反転され、信号ＳＣＳは
“Ｌ”レベルとなる。

【００７７】次に、信号ＺＳＣＰが“Ｈ”レベルから
“Ｌ”レベルに変化すると、ｐ型トランジスタ９１ａが
ＯＮし、ＮＯＤＥ４を“Ｈ”レベルにする。これによ
り、インバータ９４ａの出力は“Ｌ”レベルになり、ｐ
型トランジスタ９１ｂがＯＮする。また、インバータ９
４ｂにより反転されたＮＯＤＥ５は、“Ｈ”レベルとな
り、トランジスタ９５ａ〜９５ｎ，９５ｐ，９５ｑは、
ＯＮする。また、このとき列アドレス信号ＣＡ，ＺＣＡ
は、“Ｌ”レベルのままなので、ｐ型トランジスタ９６
ａ〜９６ｎ，９６ｐ，９６ｑはＯＮし、ＮＯＲゲート９
９ａ，９９ｂ，９９ｃ，９９ｄに“Ｈ”レベルが入力さ
れる。ＮＯＲゲート９９ａ，９９ｂ，９９ｃ，９９ｄの
出力は“Ｌ”レベルとなる。ＮＡＮＤゲート１００の出
力である信号ＺＳＣＳは“Ｈ”レベルとなり、インバー
タ９４ｃにより反転された信号ＳＣＳは“Ｌ”レベルの
ままとなる。

【００７８】次に、信号ＺＳＣＰが“Ｌ”レベルから
“Ｈ”レベルに変化すると、ｎ型トランジスタ９２がＯ
Ｎし、ＮＯＤＥ４は“Ｌ”レベルに変化する。インバー
タ９４ａの出力は“Ｈ”レベルとなり、ｐ型トランジス
タ９１ｂはＯＦＦする。インバータ９４ｂにより反転さ
れＮＯＤＥ５は“Ｌ”レベルに変化し、ｎ型トランジス
タ９５ａ〜９５ｎ，９５ｐ，９５ｑはＯＦＦする。次
に、列アドレス信号ＣＡ＜０＞〜ＣＡ＜７＞，ＺＣＡ＜
０＞〜ＺＣＡ＜７＞が変化するが、そのうち１つは必ず
“Ｌ”レベルになる。したがって、ｐ型トランジスタ９
６ａ〜９６ｎ，９６ｐ，９６ｑのうち半分は必ずＯＮす
る。ＮＯＲゲート９９ａ，９９ｂ，９９ｃ，９９ｄに
は、“Ｈ”レベルが入力されるので、ＮＯＲゲート９９
ａ，９９ｂ，９９ｃ，９９ｄの出力は“Ｌ”レベルとな
る。ＮＡＮＤゲート１００の出力である信号ＺＳＣＳは
“Ｈ”レベルのままで、インバータ９４ｃの出力である
信号ＳＣＳは“Ｌ”レベルのまま保持される。以上のよ
うに、ヒューズ９３，９８ａ〜９８ｎ，９８ｐ，９８ｑ
が使用されてない場合には、信号ＺＳＣＳは“Ｈ”レベ
ルのままで、信号ＳＣＳは“Ｌ”レベルのまま保持され
る。

【００７９】図１８（ａ）において、信号ＳＣＳは
“Ｌ”レベルであるので、ＮＡＮＤゲート１３１の出力
は“Ｈ”レベルとなる。インバータ１３２ａにより反転
された、信号ＳＣＳＬは“Ｌ”レベルになり、スペアコ
ラム選択線は活性化されない。また、図１６に示すよう
に、信号ＺＳＣＳのそれぞれである信号ＺＳＣＳＡ，Ｚ
ＳＣＳＢ，ＺＳＣＳＣ，ＺＳＣＳＤが入力されるＮＡＮ
Ｄゲート１１１の出力は“Ｌ”レベルとなる。インバー
タ１１２により反転された信号ＮＣＥは“Ｈ”レベルと
なる。ここで、たとえば列アドレスおよびコラムプリデ
コード信号が取込まれ、ＣＡ＜５＞＝１，ＣＡ＜６＞＝
１，ＣＡ＜７＞＝１，ＣＡ＜８＞＝１，Ｙ＜０＞＝１，
Ｙ＜１＞＝０，Ｙ＜２＞＝０，Ｙ＜３＞＝０，ＹＪ＝１
とすると、図１７（ａ）においてＮＡＮＤゲート１２１
ａの出力は“Ｌ”レベルとなる。ＮＡＮＤゲート１２１
ｃにインバータ１２２ａにより反転された“Ｈ”レベル
が入力される。

【００８０】次に、図１７（ｂ）において、信号ＣＤＥ
が“Ｌ”レベルから“Ｈ”レベルに変化すると、ＮＡＮ
Ｄゲート１２１ｂの出力は“Ｌ”レベルになる。インバ
ータ１２２ｂにより反転された信号ＳＣＳＥは“Ｈ”レ
ベルになる。なお、図１８（ａ）において、信号ＳＣＳ
Ｅが“Ｈ”レベルに変化するが、ＮＡＮＤゲート１３１
の他方の入力である信号ＳＣＳが“Ｌ”レベルのままで
ある。したがって、ＮＡＮＤゲート１３１の出力は
“Ｈ”レベルであり、インバータ１３２ａの出力である
信号ＳＣＳＬは“Ｌ”レベルのままである。次に、図１
７（ａ）において、ＮＡＮＤゲート１２１ａの入力は、
すべて“Ｈ”レベルであるので、出力は“Ｌ”レベルと
なる。したがって、インバータ１２２ａの出力は“Ｈ”
レベルとなる。ここで、信号ＮＣＥも“Ｈ”レベルなの
で、信号ＣＤＥが“Ｌ”レベルから“Ｈ”レベルに変化
すると、ＮＡＮＤゲート１２１ｃの出力は“Ｌ”レベル
になる。インバータ１２２ｃにより反転された信号ＣＢ
Ｓは“Ｈ”レベルになる。図１８（ｂ）において、Ｙ＜
０＞＝１，Ｙ＜１＞＝Ｙ＜２＞＝Ｙ＜３＞＝０，ＹＪ＝
１としていたので、ｐ型トランジスタ１３４ｄ，１３４
ｇ，１３４ｊがＯＮし、ＮＯＤＥ７，８，９は、“Ｈ”
レベルになる。インバータ１３２ｃ，１３２ｄ，１３２
ｅの出力である信号ＣＳＬ＜１＞，ＣＳＬ＜２＞，ＣＳ
Ｌ＜３＞は、“Ｌ”レベルになる。また、ｎ型トランジ
スタ１３３ａ，１３３ｆは、ＯＮしているので、信号Ｃ
ＢＳが“Ｈ”レベルになると、ｎ型トランジスタ１３３
ｅがＯＮしてＮＯＤＥ６は“Ｌ”レベルになる。インバ
ータ１３２ｂの出力である信号ＣＳＬ＜０＞は、“Ｈ”
レベルになる。このようにして、信号ＣＳＬ＜０＞によ
り、コラム選択線が活性化されることになる。

【００８１】次に、スペアコラム選択線が活性化される
ことについて説明する。図１５において、スペアコラム
選択線が使用される場合には、必ずヒューズ９３はブロ
ーされる。次に、たとえば列アドレス信号ＣＡ＜０＞＝
０，ＣＡ＜１＞＝０，ＣＡ＜２＞＝０，ＣＡ＜３＞＝
０，ＣＡ＜４＞＝０，ＣＡ＜５＞＝１，ＣＡ＜６＞＝
１，ＣＡ＜７＞＝１が不良列アドレスだとする。その場
合、ブローされるヒューズは、ヒューズ９８ａ，９８
ｃ，９８ｅ，９８ｇ，９８ｉ，９８ｌ，９８ｎ，９８ｑ
である。

【００８２】信号ＺＳＣＰが“Ｌ”レベルのとき、ｐ型
トランジスタ９１ａがＯＮし、ＮＯＤＥ４は“Ｈ”レベ
ルとなる。インバータ９４ａの出力は“Ｌ”レベルとな
るので、ｐ型トランジスタ９１ｂがＯＮする。インバー
タ９４ｂの出力であるＮＯＤＥ５は“Ｈ”レベルになる
ので、ｎ型トランジスタ９５ａ〜９５ｎ，９５ｐ，９５
ｑはＯＮする。このとき、列アドレス信号ＣＡ＜０＞〜
ＣＡ＜７＞，ＺＣＡ＜０＞〜ＺＣＡ＜７＞は“Ｌ”レベ
ルなので、ｐ型トランジスタ９６ａ〜９６ｎ，９６ｐ，
９６ｑがＯＮして、ＮＯＲゲート９９ａ，９９ｂ，９９
ｃ，９９ｄに“Ｈ”レベルが入力される。その出力は
“Ｌ”レベルとなるので、ＮＡＮＤゲート１００の出力
である信号ＺＳＣＳは“Ｈ”レベルになり、インバータ
９４ｃの出力である信号ＳＣＳは“Ｌ”レベルになる。

【００８３】次に、信号ＺＳＣＰが“Ｈ”レベルに変化
すると、ｎ型トランジスタ９２がＯＮするが、ヒューズ
９３がブローされているので、ＮＯＤＥ４は“Ｈ”レベ
ルであり、ｐ型トランジスタ９１ｂがＯＮしたままなの
で、ＮＯＤＥ４は“Ｈ”レベルに保たれる。このため、
ＮＯＤＥ５は、“Ｈ”レベルの状態を保持することにな
る。次に、不良列アドレスであるＣＡ＜０＞＝０，ＣＡ
＜１＞＝０，ＣＡ＜２＞＝０，ＣＡ＜３＞＝０，ＣＡ＜
４＞＝０，ＣＡ＜５＞＝１，ＣＡ＜６＞＝１，ＣＡ＜７
＞＝１が選択されると、ｐ型トランジスタ９６ａ，９６
ｃ，９６ｅ，９６ｇ，９６ｉ，９６ｌ，９６ｎ，９６ｑ
がＯＮする。ヒューズ９８ａ，９８ｃ，９８ｅ，９８
ｇ，９８ｉ，９８ｌ，９８ｎ，９６ｑはブローされてお
り、それぞれの“Ｈ”レベルは、ＮＯＲゲート９９ａ，
９９ｂ，９９ｃ，９９ｄには入力されない。また、ｎ型
トランジスタ９７ｂ，９７ｄ，９７ｆ，９７ｈ，９７
ｊ，９７ｋ，９７ｍ，９７ｐはＯＮし、ＮＯＲゲート９
９ａ，９９ｂ，９９ｃ，９９ｄにはすべて“Ｌ”レベル
が入力され、その出力はすべて“Ｈ”レベルになる。こ
れにより、ＮＡＮＤゲート１００の出力である信号ＺＳ
ＣＳは“Ｌ”レベルに変化し、インバータ９４ｃの出力
である信号ＳＣＳは“Ｈ”レベルとなる。

【００８４】図１６において、信号ＺＳＣＳである信号
ＺＳＣＳＡ，ＺＳＣＳＢ，ＺＳＣＳＣ，ＺＳＣＳＤのう
ちヒューズが使用されている信号は“Ｌ”レベルなの
で、ＮＡＮＤゲート１１１の出力は“Ｈ”レベルにな
る。インバータ１１２の出力である信号ＮＣＥは“Ｌ”
レベルになる。これにより、図１７（ａ）における信号
ＮＣＥが入力されるＮＡＮＤゲート１２１ｃの出力は
“Ｈ”レベルになり、インバータ１２２ｃの出力である
信号ＣＢＳは“Ｌ”レベルになる。ここで、ＣＡ＜５＞
＝ＣＡ＜６＞＝ＣＡ＜７＞＝１なので、ＮＡＮＤゲート
１２１ａの出力は“Ｌ”レベルでインバータ１２２ａの
出力は“Ｈ”レベルとなる。信号ＣＤＥが“Ｈ”レベル
に変化しても、信号ＮＣＥが“Ｌ”レベルのままなの
で、ＮＡＮＤゲート１２１ｃの出力は“Ｈ”レベルであ
る。インバータ１２２ｃで反転された信号ＣＢＳは
“Ｌ”レベルのままである。次に、図１８において、信
号ＣＢＳが“Ｌ”レベルなので、ｐ型トランジスタ１３
４ｂ，１３４ｅ，１３４ｈ，１３４ｋがＯＮし、ＮＯＤ
Ｅ６，７，８，９は“Ｈ”レベルとなる。インバータ１
３２ｂ，１３２ｃ，１３２ｄ，１３２ｅの出力である信
号ＣＳＬ＜０＞，ＣＳＬ＜１＞，ＣＳＬ＜２＞，ＣＳＬ
＜３＞は“Ｌ”レベルのままとなる。これにより、コラ
ム選択線は活性化されないことになる。

【００８５】次に、図１７（ｂ）において、ＣＡ＜８＞
＝１の状態で信号ＣＤＥが“Ｌ”レベルから“Ｈ”レベ
ルに変化すると、ＮＡＮＤゲート１２１ｂの出力は
“Ｌ”レベルになる。インバータ１２２ｂの出力である
信号ＳＣＳＥは“Ｈ”レベルになる。ここで、図１８
（ａ）において、信号ＳＣＳが“Ｈ”レベルなので、信
号ＳＣＳＥが“Ｈ”レベルになると、ＮＡＮＤゲート１
３１の出力は、“Ｌ”レベルになる。インバータ１３２
ａの出力である信号ＳＣＳＬは“Ｈ”レベルとなる。こ
れにより、スペアコラム選択線が活性化されることにな
る。

【００８６】以上のような動作で、不良メモリセルにで
はなく、スペアメモリセルに行アドレスが送られるよう
にプログラムするヒューズを行デコーダの近くに配置
し、不良メモリセルでなく、スペアメモリセルに列アド
レスが送られるようにプログラムするヒューズを列デコ
ーダの近くに配置したので、ワード線、スペアワード
線、コラム選択線およびスペアコラム選択線の立上げを
高速化できる。

【００８７】図２０は、図１のヒューズブロックが行系
および列系に分離されたことによる効果を説明するため
の図である。

【００８８】以下、図２６に示した従来例と異なる部分
について特に説明する。メモリセルアレイ１２ａ，１２
ｂ，１２ｃ，１２ｄは、前述したように行方向および列
方向に分割されている。そのため、たとえばメモリセル
アレイ１２ａの行方向の分割によるメモリセルアレイ部
に対して、２組のヒューズブロック２１７ａ，２１７ｂ
が配置される。同様に、他のメモリセルアレイ部に対し
ても、ヒューズブロック２１７ｃ，２１７ｄが配置され
る。他のメモリセルアレイ１２ｂにおいても、ヒューズ
ブロック２１７ｉ，２１７ｊが対になって配置され、２
１７ｋ，２１７ｌが対になって配置される。メモリセル
アレイ１２ｃに対しても、ヒューズブロック２１７ｍ，
２１７ｎが配置され、ヒューズブロック２１７ｏ，２１
７ｐが配置される。メモリセルアレイ１２ｄに対して
も、ヒューズブロック２１７ｅ，２１７ｆが配置され、
ヒューズブロック２１７ｇ，２１７ｈが配置される。他
の異なる構成としては、図２６に示した従来例では、外
部信号入力パッド２０１ａ〜２０１ｘがチップ１１の外
側に二列に分かれて設けられていたのに対し、図２０に
示した実施例では、外部信号入力パッド２２１ａ〜２２
１ｐがメモリセルアレイ１２ｃ，１２ｄの間およびメモ
リセルアレイ１２ａ，１２ｂの間に１列で設けられてい
る。．外部信号入力パッド２２１ａ，２２１ｏは、接地
電位Ｖｓｓを入力する。外部信号入力パッド２２１ｂ，
２２１ｐは、電源ＶＤＤを入力する。外部信号入力パッ
ド２２１ｃ〜２２１ｆは、アドレスピンであり、図では
省略したが、１３個並んでいる。その順は、Ａ６、Ａ
５、Ａ７、Ａ４、Ａ８、Ａ３、Ａ９、Ａ２、Ａ１０、Ａ
１、Ａ１１、Ａ０、Ａ１２である。そして、それぞれの
アドレスピンは、アドレス信号Ａ０〜Ａ１２を入力す
る。外部信号入力パッド２２１ｇは、ロウアドレススト
ローブ信号／ＲＡＳを入力する。外部信号入力パッド２
２１ｈは、アウトプットイネーブル信号／ＯＥを入力す
る。外部信号入力パッド２２１ｉは、ライトイネーブル
信号／ＷＥを入力する。外部信号入力パッド２２１ｊ
は、コラムアドレスストローブ信号／ＣＡＳを入力す
る。外部信号入力パッド２２１ｋ，２２１ｌ，２２１
ｍ，２２１ｎは、入出力ピンであり、図では省略したが
１６個並んでいる。その順は、ＤＱ７、ＤＱ８、ＤＱ
６、ＤＱ９、ＤＱ５、ＤＱ１０、ＤＱ４、ＤＱ１１、Ｄ
Ｑ３、ＤＱ１２、ＤＱ２、ＤＱ１、ＤＱ１４、ＤＱ０、
ＤＱ１５である。これにより、Ｉ／Ｏ構成が１６倍まで
１チップで作製可能となっている。

【００８９】たとえば外部信号入力パッド２２１ｃ，２
２１ｄのそれぞれからプリデコーダ２１９に行アドレス
および列アドレスであるアドレスＡ６，Ａ５がそれぞれ
入力される。そして、プリデコーダ２１９でプリデコー
ドされた行アドレスは、ヒューズブロック２１７ａ〜２
１７ｐにそれぞれ入力される。そして、設定されたプロ
グラムに応じて、メモリセルに対応した行アドレスがス
ペアメモリセルに対応した行アドレスに変更される。

【００９０】特に、この図２０から明らかなように、プ
リデコーダ２１９から各メモリセルに伝達する信号の伝
播距離は、たとえばメモリセルアレイ１２ｃであれば、
最長で長さＬ₂で済み、図２６に示した従来例に比べ
て、長さＬ₁だけ短くて済む。さらに、図２６に示した
従来例に比べて、伝播距離が長さＬ₁だけ短くてすむだ
けでなく、プリデコーダ２１９から出力されるヒューズ
を使用する場合の信号とヒューズを使用しない場合の信
号との時間差がなくなる。また、メモリセルアレイ１２
ｃに関してだけでなく、全体としても最長伝播距離は短
くなる。すなわち、プリデコーダ２１９からメモリセル
アレイ１２ａ，１２ｂ，１２ｃ，１２ｄのそれぞれに入
力されるまでの伝播距離は、最長で４×Ｌ₂＋２×Ｌ₃
である。これに対して、図２６に示した従来例では、最
長長さは、４×Ｌ₂＋４×Ｌ₁＋２×Ｌ₃である。した
がって、全体の最長伝播距離は、図２６に示した従来例
に比べて図２０に示した実施例では、４×Ｌ₁の分だけ
短くなる。このことは、特に、ワード線またはスペアワ
ード線を立上げることを高速化できる。

【００９１】さらに、図２０から明らかなように、外部
信号入力パッド２２１ａ〜２２１ｏが１列で配列されて
設けられているため、図２６に示した従来例に比べてチ
ップ面積が有効に利用される。すなわち、図２６に示し
た従来例では、外部信号入力パッド２０１ａ〜２０１ｘ
が２列にわたって配列されているため、外部信号入力パ
ッドとしてのチップ部分を２列必要としている。しかし
ながら、図２０に示した実施例では、１列で外部信号入
力パッド２２１ａ，２２１ｂが配列されているので、約
１列分だけチップ面積が有効に利用される。

【００９２】図２１は、図２０に示したメモリアレイに
対してのアドレス割付を説明するための図である。

【００９３】以下、図２７に示した従来のアドレス割付
と異なる部分について特に説明する。図２７に示した従
来例では、たとえばメモリセルアレイ１２ａ，１２ｂの
中で分割されたメモリセルアレイ部がロウアドレスＲＡ
によって同時に立上げられた。しかしながら、図２１に
示した実施例では、たとえばメモリセルアレイ１２ａ，
１２ｄの中で分割されたメモリセルアレイ部が同時に立
上げられる。すなわち、たとえばロウアドレスＲＡ１１
が１の場合には、メモリセルアレイ１２ａ，１２ｄが選
択される。そして、ロウアドレスＲＡ１２が０の場合
に、メモリセルアレイ１２ａ，１２ｄのそれぞれの上部
が選択される。ロウアドレスＲＡ１０が０、ロウアドレ
スＲＡ９が０、ロウアドレスＲＡ８が０の場合に、分割
されたメモリセルアレイ部２２３ａ，２２３ｂ，２２３
ｃ，２２３ｄが選択される。これらの４つのメモリセル
アレイ部２２３ａ，２２３ｂ，２２３ｃ，２２３ｄか
ら、１つが選択されるためには、コラムアドレスＣＡ１
２と、コラムアドレス１０の値が０または１に決定され
ればよい。すなわち、コラムアドレスＣＡ１２が０で、
コラムアドレスＣＡ１０が０の場合には、メモリセルア
レイ部２２３ａが選択される。さらに、メモリセルアレ
イ部２２３ａは、コラムアドレスＣＡ１１と、コラムア
ドレスＣＡ８によって列方向の４分割のうちのいずれか
１つが選択される。

【００９４】このようなアドレス割付によって選択され
る行方向の３２分割および列方向の４分割によるメモリ
セルアレイ部に対して、図５および図６に示したヒュー
ズブロックおよび比較回路などが設けられたので、メモ
リセルアレイ部ごとにスペアワード線およびスペアコラ
ム選択線を使用できる。したがって、その分だけ不良の
生じたメモリセルアレイを救済する自由度は大きくな
る。

【００９５】図２２は、この発明の第２の実施例による
半導体記憶装置の概略ブロック図である。

【００９６】図１から図２１に示した第１の実施例で
は、列系デコーダの近くに列系ヒューズブロックを配置
し、行デコーダの近くに行系ヒューズブロックを配置す
ることにとどまった。しかしながら、さらに、この実施
例では、列系ヒューズブロック内のヒューズ１４１と行
系ヒューズブロック内のヒューズ１４２のすべてのヒュ
ーズが同一方向で配列される。これにより、マスクずれ
が起きにくいだけでなく、ヒューズをブローすることも
簡単になるので、装置の生産性を上げることができる。

【００９７】図２３は、この発明の第３の実施例による
半導体記憶装置の概略ブロック図である。

【００９８】図２３を参照して、図２２に示した第２の
実施例では、列系ヒューズブロック２２ｃ内のヒューズ
１４１と行系ヒューズブロック２１ｃ内のヒューズ１４
２の配列の向きに着目したが、この実施例では、メモリ
セルアレイ１２ｃを機能させる装置内１５２に設けられ
た他のヒューズ１５１の向きも考慮する。すなわち、列
系ヒューズブロック２２ｃ内のヒューズ１４１と行系ヒ
ューズブロック２１ｃ内のヒューズ１４２および装置内
１５２のヒューズ１５１がすべて同一方向で配列され
る。これにより、図１６に示した第２の実施例よりもさ
らに生産性の高い半導体記憶装置を提供することができ
る。

【００９９】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、行デコーダ手段および行アドレス変更手段間の
距離が行デコーダ手段および列アドレス変更手段間の距
離に比べて小さく、列デコーダ手段および列アドレス変
更手段間の距離が列デコーダ手段および行アドレス変更
手段間の距離に比べて小さくしたので、行アドレスおよ
び列アドレスの信号伝播時間を小さくでき、行デコーダ
手段および列デコーダ手段の動作を高速化できる。

【０１００】さらに、請求項２に記載の発明によれば、
行アドレス変更手段としての第１のヒューズと列アドレ
ス変更手段としての第２のヒューズが同一方向で配列さ
れたので、たとえばマスクずれが起きにくいだけでな
く、ヒーズがブローされることも簡単になるため、生産
性の高い半導体記憶装置が提供される。

【０１０１】さらに、請求項３に記載の本発明によれ
ば、第１のヒューズおよび第２のヒューズに加えて、メ
モリセルアレイを機能させるための第３のヒューズをも
同一方向で配列されたので、より生産正の高い半導体記
憶装置が提供される。

【０１０２】さらに、請求項４に記載の発明によれば、
複数の外部信号入力手段が基板の上に１列に配列された
ので、外部信号入力手段として必要とされる面積を少な
くでき、基板の面積を有効に利用できる。

【０１０３】請求項５に記載の発明によれば、行デコー
ダ手段および行アドレス手段が複数のメモリセルアレイ
部の行方向の分割に対応して設けられ、列デコーダ手段
および列アドレス変更手段が複数のメモリセルアレイ部
の列方向の分割に対応して設けられたので、その分割ご
とにメモリセルまたはスペアメモリセルの行および列を
指定でき、置換の自由度を大きくできる。

【図面の簡単な説明】

【図１】この発明の第１の実施例による半導体記憶装
置の概略ブロック図である。

【図２】図１の要部拡大ブロック図である。

【図３】図２のメモリセルアレイの分割状態を示した
第１の要部拡大図である。

【図４】図２のメモリセルアレイの分割状態を示した
第２の要部拡大図である。

【図５】図３の行方向に分割されたメモリセルアレイ
の１つの分割に対応する行デコーダおよびヒューズブロ
ックを示した図である。

【図６】図４の列方向に分割されたメモリセルアレイ
の１つの分割に対応する列デコーダおよびヒューズブロ
ックを示した図である。

【図７】図５に示した部分の詳細なブロック図であっ
て、図２における行系ヒューズ回路、行系制御回路およ
び行デコーダに対応した図である。

【図８】図７における行系ヒューズ回路の一部の第１
の具体的回路図である。

【図９】図７における行系ヒューズ回路の一部の第２
の具体的回路図である。

【図１０】図７の行系制御回路の具体的回路図であ
る。

【図１１】図７の行デコーダにおける一部の第１の具
体的回路図である。

【図１２】図７における行デコーダの一部の第２の具
体的回路図である。

【図１３】この発明の第１の実施例による半導体記憶
装置の動作を説明するための第１のタイムチャートであ
る。

【図１４】図６に示した部分の詳細なブロック図であ
って、図２における列系ヒューズ回路、第２列系制御回
路、第１列系制御回路、読出書込回路および列デコーダ
に対応した図である。

【図１５】図１４における列系ヒューズ回路の一部の
第１の具体的回路図である。

【図１６】図１４における列系ヒューズ回路の一部の
第２の具体的回路図である。

【図１７】図１４の第２列系制御回路の具体的回路図
である。

【図１８】図１４の列デコーダの具体的回路図であ
る。

【図１９】この発明の第１の実施例による半導体記憶
装置の動作を説明するための第２のタイムチャートであ
る。

【図２０】図１のヒューズブロックが行系および列系
に分離されたことによる効果を説明するための図であ
る。

【図２１】図２０に示したメモリセルアレイに対して
のアドレス割付を説明するための図である。

【図２２】この発明の第２の実施例による半導体記憶
装置の概略ブロック図である。

【図２３】この発明の第３の実施例による半導体記憶
装置の概略ブロック図である。

【図２４】従来の半導体記憶装置の概略ブロック図で
ある。

【図２５】図２２の要部拡大ブロック図である。

【図２６】図２４のヒューズブロックがチップの中央
部に配置された理由について説明するための図である。

【図２７】図２６に示したメモリセルアレイに対して
のアドレス割付を説明するための図である。

【図２８】図２７のメモリセルアレイの拡大図であっ
て、スペアワード線による置換を説明するための図であ
る。

【図２９】図２６に示したヒューズブロック内部の回
路構成を示した図である。

【符号の説明】

１０半導体記憶装置、１２ａ，１２ｂ，１２ｃ，１２
ｄメモリセルアレイ、１３ａ，１３ｂ，１３ｃ，１３
ｄ行デコーダ、１４ａ，１４ｂ，１４ｃ，１４ｄ列
デコーダ、１５ａ，１５ｂ，１５ｃ，１５ｄヒューズ
ブロック、２１ａ，２１ｂ，２１ｃ，２１ｄ行系ヒュ
ーズブロック、２２ａ，２２ｂ，２２ｃ，２２ｄ列系
ヒューズブロック、２３列系ヒューズ回路、２４行
系ヒューズ回路、２５ａ，８１ａヒューズブロック
Ａ、２５ｂ，８１ｂヒューズブロックＢ、３３ａ，３
３ｂ，３３ｃ，３３ｄ，３３ｅ，３３ｆ，３３ｇ，３３
ｈ，３３ｉ，３３ｊ，３３ｋ，３３ｌ，３３ｍ，３３
ｎ，９８ａ，９８ｂ，９８ｃ，９８ｄ，９８ｅ，９８
ｆ，９８ｇ，９８ｈ，９８ｉ，９８ｊ，９８ｋ，９８
ｌ，９８ｍ，９８ｎ，９８ｐ，９８ｑ，１４１，１４
２，１５１ヒューズ、３１ａ，３１ｂ，３１ｃ，３１
ｄ，３１ｅ，３１ｆ，３１ｇ，３１ｈ，３１ｉ，３１
ｊ，３１ｋ，３１ｌ，３１ｍ，３１ｎ，９２，９５ａ，
９５ｂ，９５ｃ，９５ｄ，９５ｅ，９５ｆ，９５ｇ，９
５ｈ，９５ｉ，９５ｊ，９５ｋ，９５ｌ，９５ｍ，９５
ｎ，９５ｐ，９５ｑ，９７ａ，９７ｂ，９７ｃ，９７
ｄ，９７ｅ，９７ｆ，９７ｇ，９７ｈ，９７ｉ，９７
ｊ，９７ｋ，９７ｌ，９７ｍ，９７ｎ，９７ｐ，９７ｑ
ｎ型トランジスタ、３２ａ，３２ｂ，９１ａ，９１
ｂ，９６ａ，９６ｂ，９６ｃ，９６ｄ，９６ｅ，９６
ｆ，９６ｇ，９６ｈ，９６ｉ，９６ｊ，９６ｋ，９６
ｌ，９６ｍ，９６ｎ，９６ｐ，９６ｑｐ型トランジス
タ、３４，９４ａ，９４ｂ，９４ｃインバータ、８１
ｃヒューズブロックＣ、８１ｄヒューズブロック
Ｄ、９９ａ，９９ｂ，９９ｃ，９９ｄＮＯＲゲート、
１００ＮＡＮＤゲート、１５２装置内、２０１ａ，
２０１ｂ，２２１ａ，２２１ｂ外部信号入力パッド、
２０５ａ，２０５ｂ，２０５ｃ，２０５ｄ，２１７ａ〜
２１７ｐヒューズブロック、２０７ａ，２０７ｂ，２
０７ｃ，２０７ｄ，２１３ａ，２１３ｂ，２２３ａ，２
２３ｂ，２２３ｃ，２２３ｄメモリセルアレイ部

───────────────────────────────────────────────────── フロントページの続き (72)発明者濱本武史兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社ユー・エル・エス・アイ開発研究所内

Claims

【特許請求の範囲】

【請求項１】それぞれが行方向および列方向に配設さ
れた複数のメモリセルおよび複数のスペアメモリセルを
有するメモリセルアレイ、行アドレスをデコードして前記複数のメモリセルまたは
前記複数のスペアメモリセルの各行を指定する行デコー
ダ手段、列アドレスをデコードして前記複数のメモリセルまたは
前記複数のスペアメモリセルの各列を指定する列デコー
ダ手段、前記複数のメモリセルのいずれかに対応した行アドレス
を前記複数のスペアメモリセルのいずれかに対応した行
アドレスに変更する行アドレス変更手段、および前記複
数のメモリセルのいずれかに対応した列アドレスを前記
複数のスペアメモリセルのいずれかに対応した列アドレ
スに変更する列アドレス変更手段を備え、前記行デコーダ手段および前記行アドレス変更手段間の
距離は、前記行デコーダ手段および前記列アドレス変更
手段間の距離に比べて小さく、前記列デコーダ手段および前記列アドレス変更手段間の
距離は、前記列デコーダ手段および前記行アドレス変更
手段間の距離に比べて小さい、半導体記憶装置。
【請求項２】前記行アドレス変更手段は、第１のヒュ
ーズを含み、前記列アドレス変更手段は、第２のヒューズを含み、前記第１のヒューズおよび前記第２のヒューズは同一方
向で配列される、請求項１記載の半導体記憶装置。
【請求項３】さらに、前記メモリセルアレイを機能さ
せるための第３のヒューズを備え、前記第１、第２および第３のヒューズは同一方向で配列
される、請求項２記載の半導体記憶装置。
【請求項４】前記メモリセルアレイは、基板上に設け
られ、さらに、前記基板の外部からの信号を前記メモリセルア
レイを機能させるための信号として前記基板の内部に入
力する複数の外部信号入力手段を備え、前記各外部信号入力手段は、前記基板上に一列で設けら
れる、請求項１記載の半導体記憶装置。
【請求項５】前記メモリセルアレイは、それぞれが行
方向および列方向で分割された複数のメモリセルアレイ
部を含み、前記行デコーダ手段および前記行アドレス変更手段は、
それぞれが前記複数のメモリセルアレイ部の行方向の分
割に対応して設けられる複数の行デコーダ手段および複
数の行アドレス変更手段を含み、前記列デコーダ手段および前記列アドレス変更手段は、
それぞれが前記複数のメモリセルアレイ部の列方向の分
割に対応して設けられる複数の列デコーダ手段および複
数の列アドレス変更手段を含む、請求項１記載の半導体
記憶装置。