JPH0529582A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0529582A JPH0529582A JP3206389A JP20638991A JPH0529582A JP H0529582 A JPH0529582 A JP H0529582A JP 3206389 A JP3206389 A JP 3206389A JP 20638991 A JP20638991 A JP 20638991A JP H0529582 A JPH0529582 A JP H0529582A
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- 238000000034 method Methods 0.000 description 7
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- 102100035606 Beta-casein Human genes 0.000 description 5
- 101000947120 Homo sapiens Beta-casein Proteins 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 欠陥救済方式を採るダイナミック型ＲＡＭ等
のアドレス選択動作に要する時間を短縮し、特にページ
モードやスタティックカラムモード等の高速モードにお
けるダイナミック型ＲＡＭ等のサイクルタイムを高速化
する。 【構成】 冗長ワード線及び冗長ビット線を備えかつメ
モリアレイＭＡＲＹの実質的なアドレス選択情報を内部
制御信号ＹＬ２に従って取り込み保持する選択情報保持
手段すなわちＹアドレスラッチＹＬ等を備えるダイナミ
ック型ＲＡＭ（ＤＲＡＭ）等において、指定されたアド
レスと冗長ワード線又は冗長ビット線に割り当てられた
救済アドレスとのＹ系冗長アドレス比較回路ＹＲによる
アドレス比較照合動作を、上記ＹアドレスラッチＹＬに
よるアドレス選択情報の取り込み動作に先立って行わせ
る。
のアドレス選択動作に要する時間を短縮し、特にページ
モードやスタティックカラムモード等の高速モードにお
けるダイナミック型ＲＡＭ等のサイクルタイムを高速化
する。 【構成】 冗長ワード線及び冗長ビット線を備えかつメ
モリアレイＭＡＲＹの実質的なアドレス選択情報を内部
制御信号ＹＬ２に従って取り込み保持する選択情報保持
手段すなわちＹアドレスラッチＹＬ等を備えるダイナミ
ック型ＲＡＭ（ＤＲＡＭ）等において、指定されたアド
レスと冗長ワード線又は冗長ビット線に割り当てられた
救済アドレスとのＹ系冗長アドレス比較回路ＹＲによる
アドレス比較照合動作を、上記ＹアドレスラッチＹＬに
よるアドレス選択情報の取り込み動作に先立って行わせ
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、例えば、冗長ワード線及び冗長ビット線を
備えるダイナミック型ＲＡＭ（ランダムアクセスメモ
リ）等に利用して特に有効な技術に関するものである。
するもので、例えば、冗長ワード線及び冗長ビット線を
備えるダイナミック型ＲＡＭ（ランダムアクセスメモ
リ）等に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】ダイナミック型ＲＡＭ等のメモリアレイ
に冗長ワード線及び冗長ビット線を設け、これらの冗長
ワード線又は冗長ビット線を障害が発生したワード線又
はビット線と置き換えることによって、ダイナミック型
ＲＡＭ等の製品歩留まりを高めるいわゆる欠陥救済方式
が一般化されている。欠陥救済方式を採るダイナミック
型ＲＡＭは、指定されたアドレスと冗長ワード線又は冗
長ビット線に割り当てられた救済アドレスとを比較照合
して、冗長ワード線又は冗長ビット線を選択的に選択状
態とするための冗長アドレス比較回路を備える。
に冗長ワード線及び冗長ビット線を設け、これらの冗長
ワード線又は冗長ビット線を障害が発生したワード線又
はビット線と置き換えることによって、ダイナミック型
ＲＡＭ等の製品歩留まりを高めるいわゆる欠陥救済方式
が一般化されている。欠陥救済方式を採るダイナミック
型ＲＡＭは、指定されたアドレスと冗長ワード線又は冗
長ビット線に割り当てられた救済アドレスとを比較照合
して、冗長ワード線又は冗長ビット線を選択的に選択状
態とするための冗長アドレス比較回路を備える。
【０００３】ダイナミック型ＲＡＭ等の欠陥救済方式に
ついては、例えば、日経マグロウヒル社発行、１９８５
年６月３日付『日経エレクトロニクス』の第２０９頁〜
第２３１頁に記載されている。
ついては、例えば、日経マグロウヒル社発行、１９８５
年６月３日付『日経エレクトロニクス』の第２０９頁〜
第２３１頁に記載されている。
【０００４】
【発明が解決しようとする課題】欠陥救済方式を採る従
来のダイナミック型ＲＡＭ等において、冗長ワード線及
び冗長ビット線に対応して設けられるＸ系冗長アドレス
比較回路ＸＲ及びＹ系冗長アドレス比較回路ＹＲは、図
５に例示されるように、ＸアドレスバッファＸＢ又はＹ
アドレスバッファＹＢの後段に設けられる。Ｘアドレス
バッファＸＢ及びＹアドレスバッファＹＢによって保持
されるアドレス信号は、Ｘ系冗長アドレス比較回路ＸＲ
又はＹ系冗長アドレス比較回路ＹＲに供給されるととも
に、メモリアレイＭＡＲＹの実質的なアドレス選択情報
として、対応するＸアドレスデコーダＸＤ又はＹアドレ
スデコーダＹＤに供給される。
来のダイナミック型ＲＡＭ等において、冗長ワード線及
び冗長ビット線に対応して設けられるＸ系冗長アドレス
比較回路ＸＲ及びＹ系冗長アドレス比較回路ＹＲは、図
５に例示されるように、ＸアドレスバッファＸＢ又はＹ
アドレスバッファＹＢの後段に設けられる。Ｘアドレス
バッファＸＢ及びＹアドレスバッファＹＢによって保持
されるアドレス信号は、Ｘ系冗長アドレス比較回路ＸＲ
又はＹ系冗長アドレス比較回路ＹＲに供給されるととも
に、メモリアレイＭＡＲＹの実質的なアドレス選択情報
として、対応するＸアドレスデコーダＸＤ又はＹアドレ
スデコーダＹＤに供給される。
【０００５】つまり、上記のような従来のダイナミック
型ＲＡＭ等において、Ｘ系冗長アドレス比較回路ＸＲ及
びＹ系冗長アドレス比較回路ＹＲによるアドレス比較照
合動作は、ＸアドレスデコーダＸＤ又はＹアドレスデコ
ーダＹＤによるメモリアレイＭＡＲＹのアドレス選択動
作と同時に開始され、これらの冗長アドレス比較回路に
よるアドレス比較照合動作の結果を待って各アドレスデ
コーダによるワード線又はビット線の実質的な選択動作
が実行される。その結果、メモリアレイＭＡＲＹのアド
レス選択動作に要する時間が長くなり、特にページモー
ドやスタティックカラムモード等の高速モードにおいて
ダイナミック型ＲＡＭ等のサイクルタイムが制限される
という問題が生じる。
型ＲＡＭ等において、Ｘ系冗長アドレス比較回路ＸＲ及
びＹ系冗長アドレス比較回路ＹＲによるアドレス比較照
合動作は、ＸアドレスデコーダＸＤ又はＹアドレスデコ
ーダＹＤによるメモリアレイＭＡＲＹのアドレス選択動
作と同時に開始され、これらの冗長アドレス比較回路に
よるアドレス比較照合動作の結果を待って各アドレスデ
コーダによるワード線又はビット線の実質的な選択動作
が実行される。その結果、メモリアレイＭＡＲＹのアド
レス選択動作に要する時間が長くなり、特にページモー
ドやスタティックカラムモード等の高速モードにおいて
ダイナミック型ＲＡＭ等のサイクルタイムが制限される
という問題が生じる。
【０００６】この発明の目的は、欠陥救済方式を採るダ
イナミック型ＲＡＭ等のアドレス選択動作に要する時間
を短縮し、そのページモードやスタティックカラムモー
ド等の高速モードにおけるサイクルタイムを高速化する
ことにある。
イナミック型ＲＡＭ等のアドレス選択動作に要する時間
を短縮し、そのページモードやスタティックカラムモー
ド等の高速モードにおけるサイクルタイムを高速化する
ことにある。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。すなわち、冗長ワード線及び冗長ビット
線を備えかつメモリアレイの実質的なアドレス選択情報
を所定の内部制御信号に従って取り込み保持する選択情
報保持手段を備えるダイナミック型ＲＡＭ等において、
指定されたアドレスと冗長ワード線又は冗長ビット線に
割り当てられた救済アドレスとの比較照合動作を、上記
選択情報保持手段によるアドレス選択情報の取り込み動
作に先立って行わせるものである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。すなわち、冗長ワード線及び冗長ビット
線を備えかつメモリアレイの実質的なアドレス選択情報
を所定の内部制御信号に従って取り込み保持する選択情
報保持手段を備えるダイナミック型ＲＡＭ等において、
指定されたアドレスと冗長ワード線又は冗長ビット線に
割り当てられた救済アドレスとの比較照合動作を、上記
選択情報保持手段によるアドレス選択情報の取り込み動
作に先立って行わせるものである。
【０００８】
【作用】上記手段によれば、指定されたアドレスと冗長
ワード線又は冗長ビット線に割り当てられた救済アドレ
スとの比較照合動作を、メモリアレイの実質的なアドレ
ス選択動作に影響を与えることなく行うことができる。
その結果、欠陥救済方式を採るダイナミック型ＲＡＭ等
の実質的なアドレス選択動作に要する時間を短縮し、特
にページモードやスタティックカラムモード等の高速モ
ードにおけるダイナミック型ＲＡＭ等のサイクルタイム
を高速化することができる。
ワード線又は冗長ビット線に割り当てられた救済アドレ
スとの比較照合動作を、メモリアレイの実質的なアドレ
ス選択動作に影響を与えることなく行うことができる。
その結果、欠陥救済方式を採るダイナミック型ＲＡＭ等
の実質的なアドレス選択動作に要する時間を短縮し、特
にページモードやスタティックカラムモード等の高速モ
ードにおけるダイナミック型ＲＡＭ等のサイクルタイム
を高速化することができる。
【０００９】
【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭ（ＤＲＡＭ）の一実施例のブロック図が示さ
れている。また、図２には、図１のダイナミック型ＲＡ
Ｍの一実施例の信号波形図が示されている。これらの図
をもとに、この実施例のダイナミック型ＲＡＭの構成と
動作の概要ならびにその特徴について説明する。なお、
図１の各ブロックを構成する回路素子は、特に制限され
ないが、単結晶シリコンのような１個の半導体基板上に
形成される。
ク型ＲＡＭ（ＤＲＡＭ）の一実施例のブロック図が示さ
れている。また、図２には、図１のダイナミック型ＲＡ
Ｍの一実施例の信号波形図が示されている。これらの図
をもとに、この実施例のダイナミック型ＲＡＭの構成と
動作の概要ならびにその特徴について説明する。なお、
図１の各ブロックを構成する回路素子は、特に制限され
ないが、単結晶シリコンのような１個の半導体基板上に
形成される。
【００１０】図１において、ダイナミック型ＲＡＭは、
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹをその基本構成とする。メモリアレイＭＡＲＹ
は、特に制限されないが、同図の垂直方向に平行して配
置される複数のワード線ならびに１本の冗長ワード線
と、水平方向に平行して配置される複数組の相補ビット
線ならびに１組の冗長ビット線とを含む。これらのワー
ド線及びビット線の交点には、多数のダイナミック型メ
モリセルが格子状に配置される。
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹをその基本構成とする。メモリアレイＭＡＲＹ
は、特に制限されないが、同図の垂直方向に平行して配
置される複数のワード線ならびに１本の冗長ワード線
と、水平方向に平行して配置される複数組の相補ビット
線ならびに１組の冗長ビット線とを含む。これらのワー
ド線及びビット線の交点には、多数のダイナミック型メ
モリセルが格子状に配置される。
【００１１】メモリアレイＭＡＲＹを構成するワード線
及び冗長ワード線は、ＸアドレスデコーダＸＤに結合さ
れ、択一的に選択状態とされる。ＸアドレスデコーダＸ
Ｄには、特に制限されないが、ＸアドレスバッファＸＢ
からｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給
され、Ｘ系冗長アドレス比較回路ＸＲから内部信号ＸＲ
Ｓが供給される。また、ＸアドレスバッファＸＢには、
アドレス入力端子Ａ０〜Ａｉを介してｉ＋１ビットのＸ
アドレス信号ＡＸ０〜ＡＸｉが供給され、タイミング発
生回路ＴＧから内部制御信号ＸＬが供給される。内部ア
ドレス信号Ｘ０〜Ｘｉは、Ｘ系冗長アドレス比較回路Ｘ
Ｒにも供給される。なお、内部信号ＸＲＳは、後述する
ように、外部から供給されるＸアドレス信号ＡＸ０〜Ａ
ＸｉとメモリアレイＭＡＲＹの冗長ワード線に割り当て
られた救済アドレスとが全ビット一致したとき、選択的
にハイレベルとされる。
及び冗長ワード線は、ＸアドレスデコーダＸＤに結合さ
れ、択一的に選択状態とされる。ＸアドレスデコーダＸ
Ｄには、特に制限されないが、ＸアドレスバッファＸＢ
からｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給
され、Ｘ系冗長アドレス比較回路ＸＲから内部信号ＸＲ
Ｓが供給される。また、ＸアドレスバッファＸＢには、
アドレス入力端子Ａ０〜Ａｉを介してｉ＋１ビットのＸ
アドレス信号ＡＸ０〜ＡＸｉが供給され、タイミング発
生回路ＴＧから内部制御信号ＸＬが供給される。内部ア
ドレス信号Ｘ０〜Ｘｉは、Ｘ系冗長アドレス比較回路Ｘ
Ｒにも供給される。なお、内部信号ＸＲＳは、後述する
ように、外部から供給されるＸアドレス信号ＡＸ０〜Ａ
ＸｉとメモリアレイＭＡＲＹの冗長ワード線に割り当て
られた救済アドレスとが全ビット一致したとき、選択的
にハイレベルとされる。
【００１２】ＸアドレスデコーダＸＤは、タイミング発
生回路ＴＧから供給される図示されない内部制御信号に
従って選択的に動作状態とされる。この動作状態におい
て、ＸアドレスデコーダＸＤは、上記内部信号ＸＲＳが
ロウレベルとされることを条件に、内部アドレス信号Ｘ
０〜Ｘｉをデコードし、メモリアレイＭＡＲＹの対応す
るワード線を択一的にハイレベルの選択状態とする。内
部信号ＸＲＳがハイレベルとされるとき、Ｘアドレスデ
コーダＸＤは、内部アドレス信号Ｘ０〜Ｘｉによるワー
ド線の選択動作を停止し、メモリアレイＭＡＲＹの冗長
ワード線をハイレベルの選択状態とする。つまり、この
実施例のダイナミック型ＲＡＭのＸ系アドレス選択回路
では、Ｘ系冗長アドレス比較回路ＸＲがＸアドレスバッ
ファＸＢの後段に設けられ、指定されたＸアドレスと冗
長ワード線に割り当てられた救済アドレスとの比較照合
動作は、従来のダイナミック型ＲＡＭと同様に、メモリ
アレイＭＡＲＹの実質的なアドレス選択動作と同時に開
始される。
生回路ＴＧから供給される図示されない内部制御信号に
従って選択的に動作状態とされる。この動作状態におい
て、ＸアドレスデコーダＸＤは、上記内部信号ＸＲＳが
ロウレベルとされることを条件に、内部アドレス信号Ｘ
０〜Ｘｉをデコードし、メモリアレイＭＡＲＹの対応す
るワード線を択一的にハイレベルの選択状態とする。内
部信号ＸＲＳがハイレベルとされるとき、Ｘアドレスデ
コーダＸＤは、内部アドレス信号Ｘ０〜Ｘｉによるワー
ド線の選択動作を停止し、メモリアレイＭＡＲＹの冗長
ワード線をハイレベルの選択状態とする。つまり、この
実施例のダイナミック型ＲＡＭのＸ系アドレス選択回路
では、Ｘ系冗長アドレス比較回路ＸＲがＸアドレスバッ
ファＸＢの後段に設けられ、指定されたＸアドレスと冗
長ワード線に割り当てられた救済アドレスとの比較照合
動作は、従来のダイナミック型ＲＡＭと同様に、メモリ
アレイＭＡＲＹの実質的なアドレス選択動作と同時に開
始される。
【００１３】Ｘ系冗長アドレス比較回路ＸＲは、特に制
限されないが、ヒューズ手段を含む読み出し専用メモリ
を備え、メモリアレイＭＡＲＹの冗長ワード線に割り当
てられた救済アドレスを保持するとともに、この救済ア
ドレスと外部から供給されるＸアドレス信号ＡＸ０〜Ａ
Ｘｉすなわち内部アドレス信号Ｘ０〜Ｘｉとをビットご
とに比較照合する。その結果、これらのアドレスが全ビ
ット一致すると内部信号ＸＲＳをハイレベルとし、１ビ
ットでも異なるとロウレベルとする。
限されないが、ヒューズ手段を含む読み出し専用メモリ
を備え、メモリアレイＭＡＲＹの冗長ワード線に割り当
てられた救済アドレスを保持するとともに、この救済ア
ドレスと外部から供給されるＸアドレス信号ＡＸ０〜Ａ
Ｘｉすなわち内部アドレス信号Ｘ０〜Ｘｉとをビットご
とに比較照合する。その結果、これらのアドレスが全ビ
ット一致すると内部信号ＸＲＳをハイレベルとし、１ビ
ットでも異なるとロウレベルとする。
【００１４】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み保持す
るとともに、これらのＸアドレス信号をもとに内部アド
レス信号Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸ
Ｄ及びＸ系冗長アドレス比較回路ＸＲに供給する。
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み保持す
るとともに、これらのＸアドレス信号をもとに内部アド
レス信号Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸ
Ｄ及びＸ系冗長アドレス比較回路ＸＲに供給する。
【００１５】次に、メモリアレイＭＡＲＹを構成する相
補ビット線及び冗長ビット線は、センスアンプＳＡの対
応する単位回路に結合される。センスアンプＳＡの単位
回路のそれぞれは、特に制限されないが、メモリアレイ
ＭＡＲＹの各相補ビット線又は冗長ビット線に対応して
設けられる単位増幅回路ならびにスイッチＭＯＳＦＥＴ
対を含む。このうち、単位増幅回路は、タイミング発生
回路ＴＧから供給される図示されない内部制御信号に従
って選択的にかつ一斉に動作状態とされ、メモリアレイ
ＭＡＲＹの選択されたワード線又は冗長ワード線に結合
される複数のメモリセルから対応する相補ビット線又は
冗長ビット線を介して出力される微小読み出し信号を増
幅して、ハイレベル又はロウレベルの２値読み出し信号
とする。一方、センスアンプＳＡの各対のスイッチＭＯ
ＳＦＥＴは、ＹアドレスデコーダＹＤから供給されるビ
ット線選択信号が択一的にハイレベルとされることで選
択的にオン状態とされ、メモリアレイＭＡＲＹの対応す
る相補ビット線又は冗長ビット線と共通データ線ＣＤと
を選択的に接続状態とする。
補ビット線及び冗長ビット線は、センスアンプＳＡの対
応する単位回路に結合される。センスアンプＳＡの単位
回路のそれぞれは、特に制限されないが、メモリアレイ
ＭＡＲＹの各相補ビット線又は冗長ビット線に対応して
設けられる単位増幅回路ならびにスイッチＭＯＳＦＥＴ
対を含む。このうち、単位増幅回路は、タイミング発生
回路ＴＧから供給される図示されない内部制御信号に従
って選択的にかつ一斉に動作状態とされ、メモリアレイ
ＭＡＲＹの選択されたワード線又は冗長ワード線に結合
される複数のメモリセルから対応する相補ビット線又は
冗長ビット線を介して出力される微小読み出し信号を増
幅して、ハイレベル又はロウレベルの２値読み出し信号
とする。一方、センスアンプＳＡの各対のスイッチＭＯ
ＳＦＥＴは、ＹアドレスデコーダＹＤから供給されるビ
ット線選択信号が択一的にハイレベルとされることで選
択的にオン状態とされ、メモリアレイＭＡＲＹの対応す
る相補ビット線又は冗長ビット線と共通データ線ＣＤと
を選択的に接続状態とする。
【００１６】ＹアドレスデコーダＹＤには、特に制限さ
れないが、選択情報保持手段となるＹアドレスラッチＹ
Ｌからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが供
給され、Ｙ系冗長切り換え回路ＹＲから内部信号ＹＲＳ
が供給される。ＹアドレスラッチＹＬ及びＹ系冗長切り
換え回路ＹＲには、ＹアドレスバッファＹＢから内部ア
ドレス信号ＹＰ０〜ＹＰｉが供給され、タイミング発生
回路ＴＧから内部制御信号ＹＬ２が供給される。また、
ＹアドレスバッファＹＢには、アドレス入力端子Ａ０〜
Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的
に供給され、タイミング発生回路ＴＧから内部制御信号
ＹＬ１が供給される。なお、内部制御信号ＹＬ１及びＹ
Ｌ２は、特に制限されないが、ダイナミック型ＲＡＭが
通常の動作モードとされるとき、カラムアドレスストロ
ーブ信号ＣＡＳＢ（ここで、それが有効とされるとき選
択的にロウレベルとされるいわゆる反転信号については
その名称の末尾にＢを付して表す。以下同様）に従って
ほぼ同時にかつ一時的にハイレベルとされる。ダイナミ
ック型ＲＡＭがパイプラインページモードとされると
き、内部制御信号ＹＬ２は、内部制御信号ＹＬ１よりカ
ラムアドレスストローブ信号ＣＡＳＢの１サイクル分だ
け遅れて形成されるが、パイプラインページモードの途
中で見た場合、図２に示されるように、内部制御信号Ｙ
Ｌ１とほぼ同相に見える。内部信号ＹＲＳは、後述する
ように、外部から供給されるＹアドレス信号ＡＹ０〜Ａ
ＹｉとメモリアレイＭＡＲＹの冗長ビット線に割り当て
られた救済アドレスとが全ビット一致したとき、選択的
にハイレベルとされる。
れないが、選択情報保持手段となるＹアドレスラッチＹ
Ｌからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが供
給され、Ｙ系冗長切り換え回路ＹＲから内部信号ＹＲＳ
が供給される。ＹアドレスラッチＹＬ及びＹ系冗長切り
換え回路ＹＲには、ＹアドレスバッファＹＢから内部ア
ドレス信号ＹＰ０〜ＹＰｉが供給され、タイミング発生
回路ＴＧから内部制御信号ＹＬ２が供給される。また、
ＹアドレスバッファＹＢには、アドレス入力端子Ａ０〜
Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的
に供給され、タイミング発生回路ＴＧから内部制御信号
ＹＬ１が供給される。なお、内部制御信号ＹＬ１及びＹ
Ｌ２は、特に制限されないが、ダイナミック型ＲＡＭが
通常の動作モードとされるとき、カラムアドレスストロ
ーブ信号ＣＡＳＢ（ここで、それが有効とされるとき選
択的にロウレベルとされるいわゆる反転信号については
その名称の末尾にＢを付して表す。以下同様）に従って
ほぼ同時にかつ一時的にハイレベルとされる。ダイナミ
ック型ＲＡＭがパイプラインページモードとされると
き、内部制御信号ＹＬ２は、内部制御信号ＹＬ１よりカ
ラムアドレスストローブ信号ＣＡＳＢの１サイクル分だ
け遅れて形成されるが、パイプラインページモードの途
中で見た場合、図２に示されるように、内部制御信号Ｙ
Ｌ１とほぼ同相に見える。内部信号ＹＲＳは、後述する
ように、外部から供給されるＹアドレス信号ＡＹ０〜Ａ
ＹｉとメモリアレイＭＡＲＹの冗長ビット線に割り当て
られた救済アドレスとが全ビット一致したとき、選択的
にハイレベルとされる。
【００１７】ＹアドレスデコーダＹＤは、タイミング発
生回路ＴＧから供給される図示されない内部制御信号に
従って選択的に動作状態とされる。この動作状態におい
て、ＹアドレスデコーダＹＤは、上記内部信号ＹＲＳが
ロウレベルとされることを条件に、内部アドレス信号Ｙ
０〜Ｙｉをデコードして、メモリアレイＭＡＲＹの対応
する相補ビット線に対応した上記ビット線選択信号を択
一的にハイレベルとする。内部信号ＹＲＳがハイレベル
とされるとき、ＹアドレスデコーダＹＤは、内部アドレ
ス信号Ｙ０〜Ｙｉによる相補ビット線の選択動作を停止
し、メモリアレイＭＡＲＹの冗長ビット線に対応したビ
ット線選択信号をハイレベルとする。なお、ダイナミッ
ク型ＲＡＭがパイプラインページモードとされる間、Ｙ
アドレスデコーダＹＤを動作状態するための上記内部制
御信号は継続してハイレベルとされる。この間、Ｙアド
レスデコーダＹＤによるビット線の選択動作は、Ｙアド
レスラッチＹＬに新しいＹアドレス信号が取り込まれる
たびに更新され、これによって複数のカラムアドレスに
対するアクセスが実現される。
生回路ＴＧから供給される図示されない内部制御信号に
従って選択的に動作状態とされる。この動作状態におい
て、ＹアドレスデコーダＹＤは、上記内部信号ＹＲＳが
ロウレベルとされることを条件に、内部アドレス信号Ｙ
０〜Ｙｉをデコードして、メモリアレイＭＡＲＹの対応
する相補ビット線に対応した上記ビット線選択信号を択
一的にハイレベルとする。内部信号ＹＲＳがハイレベル
とされるとき、ＹアドレスデコーダＹＤは、内部アドレ
ス信号Ｙ０〜Ｙｉによる相補ビット線の選択動作を停止
し、メモリアレイＭＡＲＹの冗長ビット線に対応したビ
ット線選択信号をハイレベルとする。なお、ダイナミッ
ク型ＲＡＭがパイプラインページモードとされる間、Ｙ
アドレスデコーダＹＤを動作状態するための上記内部制
御信号は継続してハイレベルとされる。この間、Ｙアド
レスデコーダＹＤによるビット線の選択動作は、Ｙアド
レスラッチＹＬに新しいＹアドレス信号が取り込まれる
たびに更新され、これによって複数のカラムアドレスに
対するアクセスが実現される。
【００１８】ＹアドレスラッチＹＬは、いわゆる選択情
報保持手段として機能し、ＹアドレスバッファＹＢから
供給される内部アドレス信号ＹＰ０〜ＹＰｉを上記内部
制御信号ＹＬ２に従って取り込み保持するとともに、こ
れらの内部アドレス信号ＹＰ０〜ＹＰｉをもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。内部アドレス信号Ｙ０〜Ｙｉがメモリ
アレイＭＡＲＹの実質的なアドレス選択情報であること
は言うまでもない。
報保持手段として機能し、ＹアドレスバッファＹＢから
供給される内部アドレス信号ＹＰ０〜ＹＰｉを上記内部
制御信号ＹＬ２に従って取り込み保持するとともに、こ
れらの内部アドレス信号ＹＰ０〜ＹＰｉをもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。内部アドレス信号Ｙ０〜Ｙｉがメモリ
アレイＭＡＲＹの実質的なアドレス選択情報であること
は言うまでもない。
【００１９】Ｙ系冗長アドレス比較回路ＹＲは、上記Ｘ
系冗長アドレス比較回路ＸＲと同様に、ヒューズ手段を
含む読み出し専用メモリを備え、メモリアレイＭＡＲＹ
の冗長ビット線に割り当てられた救済アドレスを保持す
るとともに、この救済アドレスと外部から供給されるＹ
アドレス信号ＡＹ０〜ＡＹｉすなわち内部アドレス信号
Ｙ０〜Ｙｉとをビットごとに比較照合する。その結果、
これらのアドレスが全ビット一致すると内部信号ＹＲＳ
をハイレベルとし、１ビットでも異なるとロウレベルと
する。なお、Ｙ系冗長切り換え回路ＹＲの出力信号すな
わち内部信号ＹＲＳは、特に制限されないが、図２に点
線で示されるように、内部制御信号ＹＬ２の立ち上がり
エッジを受けてその論理レベルが確定される。
系冗長アドレス比較回路ＸＲと同様に、ヒューズ手段を
含む読み出し専用メモリを備え、メモリアレイＭＡＲＹ
の冗長ビット線に割り当てられた救済アドレスを保持す
るとともに、この救済アドレスと外部から供給されるＹ
アドレス信号ＡＹ０〜ＡＹｉすなわち内部アドレス信号
Ｙ０〜Ｙｉとをビットごとに比較照合する。その結果、
これらのアドレスが全ビット一致すると内部信号ＹＲＳ
をハイレベルとし、１ビットでも異なるとロウレベルと
する。なお、Ｙ系冗長切り換え回路ＹＲの出力信号すな
わち内部信号ＹＲＳは、特に制限されないが、図２に点
線で示されるように、内部制御信号ＹＬ２の立ち上がり
エッジを受けてその論理レベルが確定される。
【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬ１に従って取り込み保持
するとともに、これらのＹアドレス信号ＡＹ０〜ＡＹｉ
をもとに内部アドレス信号ＹＰ０〜ＹＰｉを形成して、
ＹアドレスラッチＹＬ及びＹ系冗長アドレス比較回路Ｙ
Ｒに供給する。
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬ１に従って取り込み保持
するとともに、これらのＹアドレス信号ＡＹ０〜ＡＹｉ
をもとに内部アドレス信号ＹＰ０〜ＹＰｉを形成して、
ＹアドレスラッチＹＬ及びＹ系冗長アドレス比較回路Ｙ
Ｒに供給する。
【００２１】ところで、ダイナミック型ＲＡＭがパイプ
ラインページモードとされるとき、内部制御信号ＹＬ２
は、前述のように、内部制御信号ＹＬ１よりカラムアド
レスストローブ信号ＣＡＳＢの１サイクル分ずつ遅れて
形成される。このため、例えばアドレス入力端子Ａ０〜
Ａｉを介して供給される第ｎ番目のＹアドレス信号ＹＡ
ｎは、図２に示されるように、対応するサイクルでＹア
ドレスバッファＹＢに取り込まれ内部アドレス信号ＹＰ
０〜ＹＰｉとなるが、ＹアドレスラッチＹＬには次のサ
イクルで取り込まれ内部アドレス信号Ｙ０〜Ｙｉとな
る。さらに、この実施例のダイナミック型ＲＡＭにおい
て、メモリアレイＭＡＲＹの実質的なアドレス選択動作
は、ＹアドレスラッチＹＬの出力信号すなわち内部アド
レス信号Ｙ０〜Ｙｉによって行われるが、Ｙ系冗長切り
換え回路ＹＲによる指定されたＹアドレスとメモリアレ
イＭＡＲＹの冗長ビット線に割り当てられた救済アドレ
スとの比較照合動作は、前述のように、Ｙアドレスバッ
ファＹＢの出力信号すなわち内部アドレス信号ＹＰ０〜
ＹＰｉにより、言わば選択情報保持手段となるＹアドレ
スラッチＹＬのアドレス選択情報の取り込み動作に先立
って行われる。
ラインページモードとされるとき、内部制御信号ＹＬ２
は、前述のように、内部制御信号ＹＬ１よりカラムアド
レスストローブ信号ＣＡＳＢの１サイクル分ずつ遅れて
形成される。このため、例えばアドレス入力端子Ａ０〜
Ａｉを介して供給される第ｎ番目のＹアドレス信号ＹＡ
ｎは、図２に示されるように、対応するサイクルでＹア
ドレスバッファＹＢに取り込まれ内部アドレス信号ＹＰ
０〜ＹＰｉとなるが、ＹアドレスラッチＹＬには次のサ
イクルで取り込まれ内部アドレス信号Ｙ０〜Ｙｉとな
る。さらに、この実施例のダイナミック型ＲＡＭにおい
て、メモリアレイＭＡＲＹの実質的なアドレス選択動作
は、ＹアドレスラッチＹＬの出力信号すなわち内部アド
レス信号Ｙ０〜Ｙｉによって行われるが、Ｙ系冗長切り
換え回路ＹＲによる指定されたＹアドレスとメモリアレ
イＭＡＲＹの冗長ビット線に割り当てられた救済アドレ
スとの比較照合動作は、前述のように、Ｙアドレスバッ
ファＹＢの出力信号すなわち内部アドレス信号ＹＰ０〜
ＹＰｉにより、言わば選択情報保持手段となるＹアドレ
スラッチＹＬのアドレス選択情報の取り込み動作に先立
って行われる。
【００２２】これらのことから、この実施例のダイナミ
ック型ＲＡＭにおける指定されたＹアドレスと冗長ビッ
ト線に割り当てられた救済アドレスとの比較照合動作
は、メモリアレイＭＡＲＹの実質的なアドレス選択動作
の合間をぬって、言い換えるならばメモリアレイＭＡＲ
Ｙの実質的なアドレス選択動作に影響を与えることなく
行われる結果となり、これによってダイナミック型ＲＡ
Ｍのパイプラインページモードにおけるサイクルタイム
が高速化されるものとなる。
ック型ＲＡＭにおける指定されたＹアドレスと冗長ビッ
ト線に割り当てられた救済アドレスとの比較照合動作
は、メモリアレイＭＡＲＹの実質的なアドレス選択動作
の合間をぬって、言い換えるならばメモリアレイＭＡＲ
Ｙの実質的なアドレス選択動作に影響を与えることなく
行われる結果となり、これによってダイナミック型ＲＡ
Ｍのパイプラインページモードにおけるサイクルタイム
が高速化されるものとなる。
【００２３】図１の説明に戻ろう。メモリアレイＭＡＲ
Ｙの指定された相補ビット線又は冗長ビット線が選択的
に接続される共通データ線ＣＤは、ライトアンプＷＡの
出力端子に結合され、メインアンプＭＡの入力端子に結
合される。ライトアンプＷＡの入力端子はデータ入力バ
ッファＩＢの出力端子に結合され、データ入力バッファ
ＩＢの入力端子はデータ入力端子Ｄｉｎに結合される。
また、メインアンプＭＡの出力端子はデータ出力バッフ
ァＯＢの入力端子に結合され、データ出力バッファＯＢ
の出力端子はデータ出力端子Ｄｏｕｔに結合される。
Ｙの指定された相補ビット線又は冗長ビット線が選択的
に接続される共通データ線ＣＤは、ライトアンプＷＡの
出力端子に結合され、メインアンプＭＡの入力端子に結
合される。ライトアンプＷＡの入力端子はデータ入力バ
ッファＩＢの出力端子に結合され、データ入力バッファ
ＩＢの入力端子はデータ入力端子Ｄｉｎに結合される。
また、メインアンプＭＡの出力端子はデータ出力バッフ
ァＯＢの入力端子に結合され、データ出力バッファＯＢ
の出力端子はデータ出力端子Ｄｏｕｔに結合される。
【００２４】データ入力バッファＩＢは、ダイナミック
型ＲＡＭが書き込みモードで選択状態とされるとき、デ
ータ入力端子Ｄｉｎを介して供給される書き込みデータ
を取り込み、ライトアンプＷＡに伝達する。ライトアン
プＷＡは、データ入力バッファＩＢを介して供給される
書き込みデータをもとに所定の相補書き込み信号を形成
し、共通データ線ＣＤを介してメモリアレイＭＡＲＹの
選択されたメモリセルに書き込む。一方、メインアンプ
ＭＡは、ダイナミック型ＲＡＭが読み出しモードで選択
状態とされるとき、メモリアレイＭＡＲＹの選択された
メモリセルから共通データ線ＣＤを介して出力される読
み出し信号をさらに増幅して、データ出力バッファＯＢ
に伝達する。データ出力バッファＯＢは、メインアンプ
ＭＡを介して出力される読み出し信号を、データ出力端
子Ｄｏｕｔから送出する。
型ＲＡＭが書き込みモードで選択状態とされるとき、デ
ータ入力端子Ｄｉｎを介して供給される書き込みデータ
を取り込み、ライトアンプＷＡに伝達する。ライトアン
プＷＡは、データ入力バッファＩＢを介して供給される
書き込みデータをもとに所定の相補書き込み信号を形成
し、共通データ線ＣＤを介してメモリアレイＭＡＲＹの
選択されたメモリセルに書き込む。一方、メインアンプ
ＭＡは、ダイナミック型ＲＡＭが読み出しモードで選択
状態とされるとき、メモリアレイＭＡＲＹの選択された
メモリセルから共通データ線ＣＤを介して出力される読
み出し信号をさらに増幅して、データ出力バッファＯＢ
に伝達する。データ出力バッファＯＢは、メインアンプ
ＭＡを介して出力される読み出し信号を、データ出力端
子Ｄｏｕｔから送出する。
【００２５】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢをもとに、上記各種
の内部制御信号を形成し、ダイナミック型ＲＡＭの各部
に供給する。
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢをもとに、上記各種
の内部制御信号を形成し、ダイナミック型ＲＡＭの各部
に供給する。
【００２６】以上の本実施例に示されるように、この発
明を冗長ワード線及び冗長ビット線を備えるダイナミッ
ク型ＲＡＭ等の半導体記憶装置に適用することで、次の
ような作用効果が得られる。すなわち、 （１）冗長ワード線及び冗長ビット線を備えかつメモリ
アレイの実質的なアドレス選択情報を所定の内部制御信
号に従って取り込み保持する選択情報保持手段を備える
ダイナミック型ＲＡＭ等において、指定されたアドレス
と冗長ワード線又は冗長ビット線に割り当てられた救済
アドレスとの比較照合動作を、上記選択情報保持手段に
よるアドレス選択情報の取り込み動作に先立って行わせ
ることで、指定されたアドレスと冗長ワード線又は冗長
ビット線に割り当てられた救済アドレスとの比較照合動
作を、メモリアレイの実質的なアドレス選択動作に影響
を与えることなく行うことができるという効果が得られ
る。 （２）上記（１）項により、欠陥救済方式を採るダイナ
ミック型ＲＡＭ等のアドレス選択動作に要する時間を短
縮できるという効果が得られる。 （３）上記（１）項及び（２）項により、特にページモ
ードやスタティックカラムモード等の高速モードにおけ
るダイナミック型ＲＡＭ等のサイクルタイムを高速化す
ることができるという効果が得られる。
明を冗長ワード線及び冗長ビット線を備えるダイナミッ
ク型ＲＡＭ等の半導体記憶装置に適用することで、次の
ような作用効果が得られる。すなわち、 （１）冗長ワード線及び冗長ビット線を備えかつメモリ
アレイの実質的なアドレス選択情報を所定の内部制御信
号に従って取り込み保持する選択情報保持手段を備える
ダイナミック型ＲＡＭ等において、指定されたアドレス
と冗長ワード線又は冗長ビット線に割り当てられた救済
アドレスとの比較照合動作を、上記選択情報保持手段に
よるアドレス選択情報の取り込み動作に先立って行わせ
ることで、指定されたアドレスと冗長ワード線又は冗長
ビット線に割り当てられた救済アドレスとの比較照合動
作を、メモリアレイの実質的なアドレス選択動作に影響
を与えることなく行うことができるという効果が得られ
る。 （２）上記（１）項により、欠陥救済方式を採るダイナ
ミック型ＲＡＭ等のアドレス選択動作に要する時間を短
縮できるという効果が得られる。 （３）上記（１）項及び（２）項により、特にページモ
ードやスタティックカラムモード等の高速モードにおけ
るダイナミック型ＲＡＭ等のサイクルタイムを高速化す
ることができるという効果が得られる。
【００２７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、複数のメモリマットあるいはサブメモリ
アレイに分割することができるし、それぞれ複数の冗長
ワード線及び冗長ビット線を備えることもできる。ま
た、ダイナミック型ＲＡＭは、複数ビットの記憶データ
を同時に入出力するいわゆる多ビット構成を採ることが
できるし、アドレスマルチプレクス方式を採ることを必
要条件ともしない。この実施例において、Ｘ系冗長切り
換え回路ＸＲは、従来のダイナミック型ＲＡＭと同様
に、Ｘ系アドレス選択回路の選択情報保持手段となるＸ
アドレスバッファＸＢの後段に設けているが、Ｙ系アド
レス選択回路と同様なＸアドレスラッチＸＬを設け、パ
イプライン処理してもよい。Ｘ系冗長アドレス比較回路
ＸＲ及びＹ系冗長アドレス比較回路ＹＲは、図３に例示
されるように、選択情報保持手段となるＸアドレスバッ
ファＸＢ及びＹアドレスバッファＹＢと実質的に並列形
態となるように設けてもよい。この場合、図４に示され
るように、Ｘアドレス信号ＸＡとロウアドレスストロー
ブ信号ＲＡＳＢの立ち下がりエッジとの間ならびにＹア
ドレス信号とカラムアドレスストローブ信号ＣＡＳＢの
立ち下がりエッジとの間に所定のセットアップ時間ｔRS
又はｔCSをとり、Ｘ系冗長切り換え回路ＸＲ及びＹ系冗
長アドレス比較回路ＹＲによるアドレス比較照合動作を
ＸアドレスバッファＸＢ及びＹアドレスバッファＹＢの
アドレス取り込み動作に先立って行うことによって、ダ
イナミック型ＲＡＭの通常の動作モードにおけるアドレ
ス選択動作を高速化することもできる。図１及び図３に
示されるダイナミック型ＲＡＭのブロック構成や図２及
び図４に示される起動制御信号及び各内部制御信号等の
論理レベルならびにその組み合わせ等は、種々の実施形
態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、複数のメモリマットあるいはサブメモリ
アレイに分割することができるし、それぞれ複数の冗長
ワード線及び冗長ビット線を備えることもできる。ま
た、ダイナミック型ＲＡＭは、複数ビットの記憶データ
を同時に入出力するいわゆる多ビット構成を採ることが
できるし、アドレスマルチプレクス方式を採ることを必
要条件ともしない。この実施例において、Ｘ系冗長切り
換え回路ＸＲは、従来のダイナミック型ＲＡＭと同様
に、Ｘ系アドレス選択回路の選択情報保持手段となるＸ
アドレスバッファＸＢの後段に設けているが、Ｙ系アド
レス選択回路と同様なＸアドレスラッチＸＬを設け、パ
イプライン処理してもよい。Ｘ系冗長アドレス比較回路
ＸＲ及びＹ系冗長アドレス比較回路ＹＲは、図３に例示
されるように、選択情報保持手段となるＸアドレスバッ
ファＸＢ及びＹアドレスバッファＹＢと実質的に並列形
態となるように設けてもよい。この場合、図４に示され
るように、Ｘアドレス信号ＸＡとロウアドレスストロー
ブ信号ＲＡＳＢの立ち下がりエッジとの間ならびにＹア
ドレス信号とカラムアドレスストローブ信号ＣＡＳＢの
立ち下がりエッジとの間に所定のセットアップ時間ｔRS
又はｔCSをとり、Ｘ系冗長切り換え回路ＸＲ及びＹ系冗
長アドレス比較回路ＹＲによるアドレス比較照合動作を
ＸアドレスバッファＸＢ及びＹアドレスバッファＹＢの
アドレス取り込み動作に先立って行うことによって、ダ
イナミック型ＲＡＭの通常の動作モードにおけるアドレ
ス選択動作を高速化することもできる。図１及び図３に
示されるダイナミック型ＲＡＭのブロック構成や図２及
び図４に示される起動制御信号及び各内部制御信号等の
論理レベルならびにその組み合わせ等は、種々の実施形
態を採りうる。
【００２８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型ＲＡＭ及びバイポーラＣＭＯＳダイナミック型ＲＡＭ
等の各種メモリ集積回路装置やこのようなメモリ集積回
路を含むゲートアレイ集積回路装置等にも適用できる。
この発明は、少なくとも欠陥救済方式を採る半導体記憶
装置ならびにこのような半導体記憶装置を含むディジタ
ル集積回路装置に広く適用できる。
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型ＲＡＭ及びバイポーラＣＭＯＳダイナミック型ＲＡＭ
等の各種メモリ集積回路装置やこのようなメモリ集積回
路を含むゲートアレイ集積回路装置等にも適用できる。
この発明は、少なくとも欠陥救済方式を採る半導体記憶
装置ならびにこのような半導体記憶装置を含むディジタ
ル集積回路装置に広く適用できる。
【００２９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。すなわち、冗長ワード線及び冗長ビット
線を備えかつメモリアレイの実質的なアドレス選択情報
を所定の内部制御信号に従って取り込み保持する選択情
報保持手段を備えるダイナミック型ＲＡＭ等において、
指定されたアドレスと冗長ワード線又は冗長ビット線に
割り当てられた救済アドレスとの比較照合動作を、選択
情報保持手段によるアドレス選択情報の取り込み動作に
先立って行わせることで、指定されたアドレスと冗長ワ
ード線又は冗長ビット線に割り当てられた救済アドレス
との比較照合動作を、メモリアレイの実質的なアドレス
選択動作に影響を与えることなく行うことができる。そ
の結果、欠陥救済方式を採るダイナミック型ＲＡＭ等の
アドレス選択動作に要する時間を短縮し、特にページモ
ードやスタティックカラムモード等の高速モードにおけ
るダイナミック型ＲＡＭ等のサイクルタイムを高速化す
ることができる。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。すなわち、冗長ワード線及び冗長ビット
線を備えかつメモリアレイの実質的なアドレス選択情報
を所定の内部制御信号に従って取り込み保持する選択情
報保持手段を備えるダイナミック型ＲＡＭ等において、
指定されたアドレスと冗長ワード線又は冗長ビット線に
割り当てられた救済アドレスとの比較照合動作を、選択
情報保持手段によるアドレス選択情報の取り込み動作に
先立って行わせることで、指定されたアドレスと冗長ワ
ード線又は冗長ビット線に割り当てられた救済アドレス
との比較照合動作を、メモリアレイの実質的なアドレス
選択動作に影響を与えることなく行うことができる。そ
の結果、欠陥救済方式を採るダイナミック型ＲＡＭ等の
アドレス選択動作に要する時間を短縮し、特にページモ
ードやスタティックカラムモード等の高速モードにおけ
るダイナミック型ＲＡＭ等のサイクルタイムを高速化す
ることができる。
【図１】この発明が適用されたダイナミック型ＲＡＭの
第１の実施例を示すブロック図である。
第１の実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭの一実施例を示す
信号波形図である。
信号波形図である。
【図３】この発明が適用されたダイナミック型ＲＡＭの
第２の実施例を示すブロック図である。
第２の実施例を示すブロック図である。
【図４】図３のダイナミック型ＲＡＭの一実施例を示す
信号波形図である。
信号波形図である。
【図５】従来のダイナミック型ＲＡＭの一例を示すブロ
ック図である。
ック図である。
ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＸＤ・・・Ｘアドレスデコーダ、ＹＤ・・・Ｙアド
レスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＢ・
・・Ｙアドレスバッファ、ＹＬ・・・Ｙアドレスラッ
チ、ＸＲ・・・Ｘ系冗長アドレス比較回路、ＹＲ・・・
Ｙ系冗長アドレス比較回路、ＷＡ・・・ライトアンプ、
ＭＡ・・・メインアンプ、ＩＢ・・・データ入力バッフ
ァ、ＯＢ・・・データ出力バッファ、ＴＧ・・・タイミ
ング発生回路。
プ、ＸＤ・・・Ｘアドレスデコーダ、ＹＤ・・・Ｙアド
レスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＢ・
・・Ｙアドレスバッファ、ＹＬ・・・Ｙアドレスラッ
チ、ＸＲ・・・Ｘ系冗長アドレス比較回路、ＹＲ・・・
Ｙ系冗長アドレス比較回路、ＷＡ・・・ライトアンプ、
ＭＡ・・・メインアンプ、ＩＢ・・・データ入力バッフ
ァ、ＯＢ・・・データ出力バッファ、ＴＧ・・・タイミ
ング発生回路。
Claims (3)
- 【請求項１】 冗長ワード線及び／又は冗長ビット線を
含むメモリアレイと、上記メモリアレイの実質的なアド
レス選択情報を所定の内部制御信号に従って取り込み保
持する選択情報保持手段とを具備し、かつ指定されたア
ドレスと上記冗長ワード線又は冗長ビット線に割り当て
られた救済アドレスとの比較照合動作が上記選択情報保
持手段による上記アドレス選択情報の取り込み動作に先
立って行われることを特徴とする半導体記憶装置。 - 【請求項２】 上記半導体記憶装置は、複数のアドレス
に対して連続アクセスしうる高速モードを備えるもので
あり、かつ外部から供給されるアドレス信号を他の所定
の内部制御信号に従って取り込み保持するアドレスバッ
ファと、上記アドレスバッファによって保持される上記
アドレス信号を受け上記救済アドレスと比較照合する冗
長アドレス比較回路とを具備するものであって、上記高
速モードにおいて、上記アドレスバッファに取り込まれ
た上記アドレス信号は、次のサイクルで上記アドレス選
択情報として上記選択情報保持手段に伝達されるもので
あることを特徴とする請求項１の半導体記憶装置。 - 【請求項３】 上記半導体記憶装置は、ダイナミック型
ＲＡＭであって、上記高速モードは、パイプラインペー
ジモードであることを特徴とする請求項１又は請求項２
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206389A JPH0529582A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206389A JPH0529582A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529582A true JPH0529582A (ja) | 1993-02-05 |
Family
ID=16522539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206389A Pending JPH0529582A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529582A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6212118B1 (en) | 1997-12-12 | 2001-04-03 | Nec Corporation | Semiconductor memory |
-
1991
- 1991-07-23 JP JP3206389A patent/JPH0529582A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6212118B1 (en) | 1997-12-12 | 2001-04-03 | Nec Corporation | Semiconductor memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20090403 |
|
| EXPY | Cancellation because of completion of term |