TW407279B - Semiconductor storage and its driving method - Google Patents

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Masamori Fujita
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五、發明說明（1) 407279------ 發明所屬技術領域 本發明係關於半導體記憶裝置，尤其係關於在半導體 記憶裝置之記憶體單元之再寫入處理操作及記憶體單元之 不良救濟處理操作。 習知技術 關於在半導體記憶裝置，在偵測到有缺陷之記憶體單 元^情況i高效率地選擇適當的記憶體單元，替代該記憶 體單兀，藉著令備用記憶體單元記憶應令該記憶體單元圮 憶之資料，迴避該缺陷，以提高半導體記憶裝置之良率^ 技術’到目前為止有很多提案。 例如’在特開平3-1 04096號公報，為了迴避複數 出位元同時失敗，提高備用時之位元救濟效果，令半導體 記憶裝置之可靠性提高，在由複數個單元陣列群、複數個 感測放大器群、和複數個感測放大器群對應設置之列選擇 電路以及在複數個感測放大器群共用之行選擇電路構成之 m位元輸出入構造之半導體記憶裝置’表示將該感測放大 為群及早元陣列群各自分割成m個組後，在各组配置備用 用之感測放大器及備用用之單元陣列，同時將該行選擇電 路分割成m個組後，在各組設置備用用之行選擇部之半導 體記憶裝置。 又’在特開平5-2 58591號公報，公開了在各記憶體陣 列方塊配備備用字元線、位址比較電路/備用解碼電路， 在配備於包含缺陷記憶體單元之記憶體陣列方塊以外之任 意之記憶體陣列方塊之位址比較電路將缺陷記憶體單元連
五、發明說明（2) 接之字元線之 之位址比較電 缺陷之方法。 可是，在 多在該領域之 況及在令執行 裝置之操作之 高效率地選擇 大，和行選擇 戴電容變大， 問題。 ^ 因而，希 變換處理之半 在其一具 步dram之半導 即’如由 置由複數個記 記憶體單元陣 線構成，而且 在該副字元線 接，又在鄰接 器之别的位元 以下邊參 細之構造。 40T2T9 望出現可在 導體記憶裝 體實例上， 體記憶裝置 圖4及圖5所 憶體單元陣 列線連接由 和各副字元 之組内和同 之其他副字 線連接。 照圖4至圖7 位址程式化’利用包含將缺陷字元線程式化 路之記憶體陣列方塊之備用字元線置換救濟 包含上述之習知技術之到目前為止開發之很 技術’在令執行讀/寫等A c t i v e之操作之情 在需要稱為再新之再寫入操作之半導體記情 情況’因基本上都是選擇一條字元線，無法 備用電路’還因隨著記憶體單元陣列之增 線連接之字元線數也增大，該行選擇線之負 ‘致耗電流增加，而且發生處理速度降低之 短時間高效率地進行備用電路之 置。 提議具有圖4及圖5所示構造之同 〇 示構造理解般，該半導體記憶裝 列群（例如MARO〜MAR3)構成，各 主字元線和所附屬之2條副字元 線連接之複數個記憶體單元各自 —感測放大器之同一位元線連 元線組間交互地和同一感測放大 邊說明該半導體記憶裝置之更詳
五、發明 sit明（3) 407279 即’圖4係表千μ、+、π 1 圖，圖5係表示圖4,中，己4^體知Λ同/DRAM之一例之方塊 之方塊圖β τ °己憶體早疋陣列MAR0〜MAR3之構造例 又圖6係表千c 之方塊圖，圖7^矣_中之副字元線驅動電路SWD之構造例 構造例之方塊圖，'。不圖4中之置換列位址比較電路RED之 導體=裝說明，權宜上在該同卿半 入再新命令時活;體：元陣列由4個構成，又以在輸 化之圮_體單i t M D己憶體早疋數為輸入有效命令時活 亿之圯隐骽早兀數之4倍說明。 maro μμ/φ在輸入再新命令時全部之記憶體單元陣列 字元線M〇〇~M17每一條個別活化說明。 圖中6己憶體皁元陣列MAR0〜MAR3係各自包含複數個 記憶體單元之記憶體單元陣列，記憶體單
MAR0〜MAR3各自獨立動作。在圖5表示記 MAR0-MAR3之構造。 粒早π丨早夕J 以下更具體說明各記憶體單元陣列之構造。 即，圖4中，XD00〜XD17係主字元線解碼器，依據 列位址信號XI之一部分選擇後，各自驅動主 M00〜M17 。 卞。冰 又，RAD00-RAD11係電源線驅動電路依據内部列位 址信號XI之-部分選擇後’供應電源供應親⑽〜ra⑴ 電源。 而，SWD係副字元線驅動電路，在選擇連接之主字元
五、發明說明（4) 407279 線Μ 0 0〜Μ1 7及電源供應線r a I 〇 〇 ~ R AI 11雙方之情況，各自驅 動s’j字元線S000~S117，而在至少未選擇其中一方之情況 非活化。 此外’ RXD0 0〜RXD7係備用主字元線驅動器，依據自置 換列位址比較電路輸出之置換判定信號REBL選擇後，各自 驅動備用主字元線RM0~RM7。 RSWD係備用副字元線驅動電路，在選擇連接之備用主 字元線RM0〜RM7及電源供應線RAI〇〇〜RAin雙方之情況，各 自驅動備用副字元線RS00〜RS17，而在至少未選擇其中一 方之情況非活化。 圖6表示副字元線驅動電路SWD之一例。主字元線 Μ 0 0〜Μ1 7和複數個電晶體之源極連接，又在這些電晶體之 閘極各自連接各自不同之電源供應線RAI 〇〇〜RAI丨1。 各副字元線驅動電路SW{)共用同一電源供應線。因 而’主字元線和個數為副字元線驅動電路SWD列數之SWj)連 接，而RA I配線和副字元線驅動電路SWD列内之全部之副字 元線驅動電路SWD連接。 此外’ R AIB配線係電源供應線RAI配線之互補信號， 利用RAD電路產生’但是在圖5上省略。 備用副字元線驅動電路“叩係除了替代主字元線 M00〜M17之備用主字元線RM〇〜RM7和替代副字元線 S00 0〜S117之備用副字元線RS〇〇〜RS17連接以外，和副字元 線驅動電路SWD —樣之電路，電源供應線RA I和副字元線驅 動電路SWD共用。
五、發明說明（5? 4❶V 3 V 9 ' --------- 副字元=備用副字元線各自和記 這些活化之情況，記憶體單元和位元 兀運接在 大器SA輸出入資料。 ^連接’可和感測放 圖4中，帑兮解碼 在此’只圖示和本發明相關之 新命令信號RFSH。 有效命令信號ACT和 再 有效命令係為了向晶片外部輸出入記憔體 而用以選擇並活化副字元線之命令，而再新命人=^資料 記憶體單元之資料之命令。 7 *冉寫入 外部位址信號閂鎖電路ALAT輸入有效命令後， 部輸入之位址信號A0~ An抓入内部。 ：自外 再新位址計數器RCNT係保持下一應進行再新動 位址之計數器，輸入再新命令時，更新保持值。 之列 内部列位址產生電路XAD係，在輸入了有效命令 況，依據外部位址信號閂鎖電路之輸出，而在輪入7之情 命令RFSH之情況，依據再新位址計數器產生再新 號XI。 |幻位址信 x 1由複數個二進位位元構成’可分割成各任意 數。在圖4中分離成各個二進位位元時，各自以XI 〇位 XI1、Xin等表示。 、 況 如本具體實例所 依據有效命令和 不在使用4個5己憶體單元陣列之十主 再新命令之活化單元數之比變成*
五、發明說明（6) 407279 在此情況’在輸入再新命令時變成有效之内部列位址之位 元數比在輸入有效命令時變成有效之内部列位址之位元數 少2個位元。 該2個位元用於在輸入有效命令時區別記憶體單元陣 列MAR0至MAR3之中活化之記憶體單元陣列。 置換列位址比較電路REDO〜RED3係保持應置換為備用 副字元線之副字元線之列位址後比較該列位址和内部列位 址信號之電路。 圖7表示置換列位址比較電路R E D之 險絲，可利用雷射光等熔斷 要圯憶置換列位址，將例如F 〇和F丨之其中之一熔斷。 之情況’内部列位址信號之一部分之χι〇係高位 :，接點N?D:之電位也不變，但是反之在χι〇係高位準之 月况’错者利用XIG之互補信號 後，降低接點NODE之電位〜 竹I曰曰筱1。又為V通 位。廷對於輸入之X I之全部位數進 打0 利用這樣的步驟，在& 判定信號REBL變成非活化， 號XI之一部分進行主字元線 内部列位址信號X I之—部分 而，在比較之結果—致 成有效’藉著將備用主字元 號依據置換判定信號進彳于， 部列位址之選擇一致。 較之結果不一致之情況，置換 結果M A R 0 ~ 3依照内部列位址信 之活化。又，RA I信號也依照 選擇。 之情況，置換判定信號REBL變 線活化進行置換。又，RAI信 未必和依據未置換之情況之内
第9頁 五、發明說明（7) 這些對於各MARO〜MAR3獨立動作。lL 列地動作。 目此，也可各自並 以下說明動作。 在輸入了有效命令之情況，產生 ACT，依照自外部指定之任意之位址 址信號X卜 ⑽An，產生内部列位 接著，選擇MARO〜MAR3之中由内部列位址信號。之一 部分指疋之憶體單元陣列，例如Μ A ^ 〇 ^ λ ,, j 1 j々Μ Α R 0。内部列位址信號 輸入REDO #後，和記憶之置換列位址比較。 而，在任何置換列位址比較電路之比較結果都不一致 之情況’選擇由内部列位址信號X丨之一部分指定之主字元 線解碼器例如XD00後，驅動主字元線(^〇〇。 又，同時選擇由内部列位址信號又丨之一部分指定之電 源供應線驅動電路例如RAD00及RAD01後，驅動電源供應線 RAI00 及RAI01。 ...... 結果’選擇副字元線驅動電路SWDO〇〇及SWD〇1〇後，副 -字元線S000及S010活化。 但’和上述一樣’因該電源供應線驅動電路RAI) 1 〇 〇和 RAD1 1 〇彼此係互補信號，就只選擇上述之其中一方之副字 元線。 又’在某一置換列位址比較電路RED之比較結果一致 之‘1"胃況，選擇由一致之置換列位址比較電路RED指定之備 用主字元線解碼器例如RXD0後，驅動備用主字元線RM0。 又，同時選擇由一致之置換列位址比較電路RED指定
第10頁 五、發明說明（8) 之電源供應線驅動電路例如RAD1 0或RADI 1後，驅動電源供 應線RAI10 或RAI11 。 結果，選擇備用副字元線驅動電 後’備用副字元線RS000或RS100活化。 而，在輸入再新命令RFSH時，選擇全部之記憶體單元 陣列’在各記憶體單元陣列内利用實質上和輸入有效命令 一樣之步驟將副字元線或備用副字元線活化。 各記憶體單元陣列MAR0〜MAR3藉著具有獨立動作之置 換電路REDO〜RED3，獨立地進行不良置換。因而，具有和 輸入有效命令時一樣之置換效率。 陣列動作’在輸入再新命令日寺，因各記憶體單元 % t i f '列動作，副字兀線之充放電電流、電源供庫 放電電流以及主字元線之充放電電流 ： 輸入有效命令時之4倍。 义珉各自 二::::之::效 m:: 驅動ί:::::: Γ:應線，電源供應線連接之副字心 因。 成為令輸入再新命令時之耗電流增加之大原 —陣列MAR0〜MAR3之中只有 -個記憶體單元陣月’但疋為了更提高置換致率，在 在此情況：：，'也可將複數條主字元線活化。
五、發明說明（9) 應線本身之充放電電流增加。此 線係包含在同一記憶體單元陣列内活化之全部主字元 本身之充放電電流無增加，係較佳之^ ^，因電源供應線 了疋在此情況，和一條電源供廊、^ 中之複數條副字元線活化。因此，:.連接之副字元線之 成不可能用和其他電源供應線連接之^ ^ ^良之情況，變 活化之複數條副字元線之中之一 脅用副字元線只置換 低，良率降低。 〇刀。因而，置換效率降 即，在上述之習知之具體實例， 憶體單元陣列之情況，而且在一次p f f慮使用4個記 該副字元線之—條之情況，在 ^ ^捋只選擇性活化 陷之情況，可任音選定8虛I ^ w子兀線之一條係缺 J仕思選疋8處備用電路之苴申 一 令一 $將該副字元線之2條選擇性活化後讀出之且在 :劍斷。亥剎子兀線之一條係缺陷之情況，如 不，因只可任意選定為3處備用電路之其中之一， 有效命令時和在輸入再新命令時活化之副字元線之對入 電源供應線之指定數成為耗電流和良率之折衝= ； 發明要解決之課題 一般在同步DRAM，為了利用有效命令資料輸出入而活 化之感測放大器數和為了用再新命令進行再新動作而活化 之感測放大器數不同。 例如’在8K再新循環、記憶區塊（Bank)數4之256Mb同 步DRAM，在有效命令ACT將4 κ台之感測放大器活化，而在 再新命令將1 6 K台之感測放大器活化。
第12頁 五'發明說明（10) 407279 因此’在輸入有效命令ACT和輪入再新命令時， 活化之副字元線（記憶體單元電晶體之閘極）之條數不同， 在上述256Mb同步DRAM之例子，在輪入再新命令時，將。 入有效命令時之4倍之副字元線活化。 力 而’對副字元線S0 0 0〜S1 17之電源供應，因利用電 =，線驅動電路RAI配線進行，若利用1條以j配線活化= 田J予7L線之條數相同，RA丨配線之充放電電流也變大， 為令晶片整體之耗電流增加之原因。 成 尤其在DRAM，因一般使用將副字元線5〇〇〇〜8117之 電位设為外部電源電位以上之内部升壓方式影響火 =，因需要配合最大耗電流配置内部升壓電路，。 片面積增大。 也等致晶 因此▲，想出改變和同一RAI配線連接之副字元線之中 ]入有效命令時和輸入再新命令時活 :可藉著改變和…配線交又之主字元線之活^^ 憶體2陣：=種方式之情況’議包含在同^己 全部同一之ρτ在輸入再新命令時同時活化之副字元線和 J之RAI配線連接。 在記：ϊ陣i ί些副字元線之中有-條包含不良而將其和 需要和盥同—R Α τ預先準備之備用副字元線置換之情況，也 因而▲ ra配線連接之副字元線置換。 條數，這成===可置換備用副字元線之不良副字元線之 α马々晶片之良率降低之原因。
第13頁 五、發明說明（11) 407279 本發明之目的在提供一種半導 壯 記憶裝置之驅動方法，改良上述習技二衣置及該半導體 高。 ^捋不良置換效率高、良率 解決課題之手段 ^ 為了達成上述之目的，操用ΐ # 即’-種半導體記憶裝置，係關於術構造。 之記憶體單元陣列構成，而各』，设數個記憶體單 包含複數個記憶體單元之一對二70陣列由各自具有 線、驅動該主字元線之驅動裳置以:=複數條主字凡 源線驅動裝置構成之半導體記 5X副字元線連接之電 為了置換包含不良感測放大器：:定之„在於在執行 備用字元線之活化時，如該 ’ _田彳字疋線而使用之 輸出入時和再新動作時不同沪^副字元線之個數在資料 時’依照自外部輸入之位址“：二在資料輸出入 較執行副字元線之置換操作 。隱之置換列位址之比 再新位址計數器之輸出如和j 1再新動作時，依照内部 副字元線之置換操作般構二。—般之再新動作同時執行該 發明之實施例 本發明之丰導體記憶裝 述之技術構造，基本上該半方法，因採用和上 出入資料時’依照自體圮讫衣置在構造上，在輸 之置換列位址信號;^之外部位址信號和内部記憶 凡線，又在再新動乂 j判定信號，據此驅動備用字 動作時，依照内部之再新列位址計數器信
第14頁 五 發明說明（12) 4mT9 號之輸出驅動備用字元線，。 實施例 以下邊參照圖面邊詳細說明本發明之半導體記憶裝置 及其驅動方法之一具體實例之構造。 即’圖1 (A)係表示本發明之半導體記憶裝置之一具體 貫例之方塊圖，係關於由圖中包含圖5所示之複數個記憶 體單元之記憶體單元陣列MAR0〜MAR3構成，而各記憶體單 元陣列MAR0〜MAR3由各自具有包含複數個記憶體單元之一 對副字元線S00 〇〇 及S1 〇〇〇 (SO 010 及S1 010、SO 001 及 S1001、S0011 及S1011 ....)之複數條主字元線M〇〇、M1〇、 'Mil、M02、M12、’...M〇7、M17、驅動該主字元線之 驅動裝置XDn以及該副字元線連接之電源線驅動裝置mdq〇 及RAD 1 0構成之半導體記憶裝置1〇〇，表示在執行為了 換包含不良感測放大器之特定之副字元線而使用之備 元線之活化時，如該活化之副字元線之個數在資子 時和再新動作時不同般構成，而且在資料輸出入時：入 ^外部輸入之位址和内部記憶之置換列位址之比較^照 子π線之置換操作，在該再新動作時，依照 ^副 計=之輪出’如和-般之再新動作同時執行該Π址 之置換操作般構成之半導體記憶裝置1 00。 70線 本發明之半導體記憶裝置丨00，為了實現可 良習知技術之缺點、再新私从士 、 上述改 <缺點丹新動作時之耗電流少、面菸, 時不良置換效率高、良率古+丄阳積小’同 ^ ^ ^ ^ 手 良丰N之半導體記憶裝置，尤甘 如如在和該電源供應線連接之該複數條 例 Ά又中在資 五、發明說明（13) 407279 料輸出入時活化之副字元線之個數和在再新動作時活化之 副字元線之個數不同般構成，而且該半導體記憶裝置，如 在輸出入資料時，依照自外部輸入之外部位址信號和内部 記憶之置換列位址信號之比較輸出判定信號，據此驅動備 用字7L線，又在再新動作時，依照内部之再新列位址計數 器信號之輸出驅動備用字元線般構成。 更具體而言，在圖1及圖5所示本發明之半導體記情舻 置100，例吹如並列4個記憶體單元陣列，這種具體實例=構 造上，在貧料輸出入時活化之副字元線總是丨條而在再 新動作時活化之副字元線可設為2條或2條以上。 因 dram， 新動作 裝置之 該副字 即 用，當 只稱為 信號和 之情況 之資料 而 置換列 到了， 又，在 不使用 設計者 元線之 ，在本 然在包 不良副 預設之 ，每次 之讀操 ，在再 位址之 執行再 I %灸平導體記憶装置i 〇，希望係同步 該半導體記憶裝置1〇〇 ’希望在構造上^再 外部列位址信號，而按照利用該半導體記憶 定之内部位址信號設定之再新操作順序執 再新動作。 發明，外部列位址信號只在資料輸出入時使 t不良感測放大器之特定之副字元線（以下 字元線）之置換上，利用比較該外部列位址 不良副字元線之不良位址比較裝置，在一致 對指定之置換用副字元線執該不良副字元線 作及/或寫操作。 、 新動作時，不執行該不良副字元線之位址和 比較操作，和上述一樣若預定之指 新操作。 心序
五、發明說明（14) 因此，在本發明’希望和該半導體記憶裝置1 〇 〇之在 各記憶體單元陣列MARO〜MAR3之各主字元線MOO、M10、 Μ 0 1、Μ11 ' Μ 0 2、Μ1 2、··_ Μ 0 7、Μ 1 7連接之置換列位址比 較裝置REDn在構造上，依照在該資料輸出入時輸出之内部 有效命令ACT信號和内部再新命令RFSH信號以及内部列位 址信號XI輸出置換判定信號REBL。 此外’本發明之該置換列位址比較裝置希望包含 :己憶關於副字元線之不良位址之不良位址記憶裝置及比較 s亥所έ己憶之不良位址和内部列位址之比較裝置。 $外，在本發明，該置換列位址比較 包：不良感測放大器之特定之副字元線之情況，
Stir:再新動作也可，又輸出令中止該再新動 1卞（丹新動作中止信號也可。 即’在本發明，該置換列位 造上’在該再新動作時，U菩“ 如取好在構 作。 丹新動作時不執置換列位址之比較判定操 而’在本發明之置換列位址比較雷炚& 在該再新動竹眭^ „ 奴玉路1^〇11，希望設置 疋之置換位址，即在第幾個斗奴# ^铢作之曰彳子兀線之預 :Ϊ之"’和該内部位址之比較f f : t 副字 再新動作。 私再新動作，或令不執行該 之規之半導體記憶裝置1。〇，關於再新勤 再新時之再新週期和再新次數 五、發明說明（15) 407279 定之再新週期之間，輸入只有規定之再新次數之再新命令 即可。 因而，關於用於不良副字元線之置換之備用副字元 線，也只要在輸入規定次數内之任意之再新命令時進行再 新動作即可，不必依照在内部發生之列位址信號進行再 新。 而，在輸入有效命令時，即在資料輸出入時，也包含 置換不良副字元線後之備用副字元線，需要依照自外部輸 入之列位址任意地選擇。 因此，在本發明，藉著在輸入再新命令時不經由置換 電路進備用副字元線之活化，保證活化之全部之副字元線 和既定之RA I配線連接。又，藉著在輸入有效命令時經由 置換電路，將包含備用副字元線之所要之副字元線活化。 以下邊參照圖面邊詳細說明本發明之半導體記憶裝置 1 0 0及其動作。 此外，在以下說明之具體實例，說明關於4個記憶體 單元陣列並列配置之例子，但是本發明未限定為該具體實 例，係包含複數個記憶體單元陣列之半導體記憶裝置當然 也可使用。 即，圖1 (A)係表示本發明之該半導體記憶裝置1 0 0之 第1具體實例之方塊圖，圖1 (B)係表示圖1 (A)中之置換列 位址比較電路REDn之一例之方塊圖。 此外，在此，和習知例一樣，將在輸入再新命令時活 化之記憶體單元數設為在輸入有效命令時活化之記憶體單
第18頁 4072Ygr 五、發明說明（16) 元數之4倍’說明之。但’,員然&，只要利用雙方之命令 活化之5己憶體單70數之比超過丨都包含在本發明。 又’在本具體貫例使用之記憶體單元陣列mar〇 mar;3 係各自包含複數個記憶體單元之記憶體單元陣列，和圖5 一樣。 在本具體貫例，在有坆命令ACT和再新命令RFSH所引 起之活化單元數之比為4之情況，和習知例一樣，在輸入 再新命♦時變成有狀内冑列践之位元數比在輸入有效 命令時變成有效之内部列位址之位元數少2個位元。 該2個位元用於在輸入有效命令時選擇性地將在記憶 體早兀陣列内在再新命令時活化之複數條主字元線之中 1 / 4活化。 圖1(A)中，命令解碼器CDEC藉著自外部輪入之 =，、肫、以之組合，產生決定内部動作之内_ 。在此’只圖示有效命令信號ACT和再新命令信號 j 信號KT係為了向晶片外部輸出入記憶體單 s:fi i ;:八以選擇亚活化副字元線50 0 0、S0 0 2、S004、 資料’再新命令信號RFSH係再寫入記憶體單元之 έί部位址信號問鎖電路ALAT輸入有效命令ACT後，將 自外邛輸入之位址信號紉〜^抓入内部。 寻 而，再新位址計數器RCNT係保持下一應進行再新 之列位址之計數器，輸入再新命令_，更新=作
五、發明說明（17) 407279 此外’在本具體實例，内部列位址產生電路XAD係， 在輸入了有效命令act之情況，依據外部位址信號問鎖電 路之輸出產生内部列位址信號，而在輸入了再新命令“別 之情況，依據再新位址計數器RCNT產生内部列位址信號。 在有效命令ACT和再新命令RFSH所引起之活化單元^ 之比為4之情況，和習知例一樣，在輸入再新命令時變成 有效之内部列位址之位元數比在輸入有效命令時變成有效 之内部列位址之位元數少2個位元。 圖1 (B)表示在本具體實例使用之置換列位址比較 R E D 0〜R E D 3之構造例。 圖1 (B)中之不良位址記憶/比較裝置2 〇 〇實質上和在 知例所說明之圖6 —樣。 " 又，在本發明’只在輸入有效命令ACT時進行置換操 作。在此情況之動作和習知例一樣。 ” 即’本發明之置換列位址比較電路REDn係在構造上， 預先令備用副字元線RS0 0 0、RS100、RS001、RS101、 RS002、RS1〇2.....RS0 0 7、RS107之至少一部分記憶應置 換之列位址後，比較該列位址和内部列位址。 然後’在該比較結果不一致之情況，置換判定信說 REBL變成非活化，結果MAR〇〜3依照内部列位址信號進彳_ 字元線之活化。 丁 又’選擇電源線驅動電路之RA I信號依照内部列位 说X I選擇。 在本發明’選擇該電源線驅動電路之以1信號例如可
第20頁 五、發明說明（18) 用《•亥内部列位址信號乂丨之最下階位元構成。 而，利用上述之操作比較之結果，在兩者一致之情 J ’置換信號變成有& ’藉著將備用主字元線_、腿、 RM2.....RM7之其中之一活化，進行置換。 —又，電源線驅動信號RA I依據置換判定信號REBL進 仃，未必和依據未置換之情況之内部列位址之選擇一致。 因此，在輸入有效命令ACT時，也包含不良記憶體單元之 置換’和習知例一樣正常地動作。 、 而，在本具體實例，在輸入再新命令RFSH時，未進上 述之置換列位址之比較判定。 替代地’和圖1 ( B)所示一樣’在構造上用AND閘電路 3 〇〇^比較將令執行該再新動作之序號作為計數值記憶之來 自s己憶裝置之資料和内部列位址，在一致之情況，輸出令 執再新動作之置換判定信號REBL。 此時’將輸入有效命令ACT時之4倍之主字元線，例如 MOO、M02、M04、M06活化。但，在圖4中未圖示M04、 M06 ° 又和上述所說明的一樣，按照依據再新位址計數器 RCNT之内部列位址驅動電源供應線例如RAI〇〇、RAI〇1。 藉著這些操作，同時選擇SWD000、SWD002、SWD004、 SWD006後’各自自RAI00接受電源供應，將副字元線 S00 0、S00 2、S0 0 4、S0 0 6活化。然後，和活化後之副字元 線連接之各記憶體單元利用感測放大器SA再寫入。 此外，在圖1中未表示SWD0 04、SWD0 0 6。 Η
第21頁 五、發明說明（19) ¥07279--~----- 在輪入下一再新命令RFSH時，因產生不同之内部 址，例如S100、S102、S104、S106 活化。 藉著經由這種步驟，輸入只有既定之再新次數之 命令RFSH後，和全部之副字元線連接之記憶體單元再寫， 入。此外，將此時之次數稱為再新循環。 而’各備用主字元線RM0、RM1、RM2……RM7和固右 之内部列位址仏號X I對應，再新位址計數器RCNT在 列位址XAD時活化。 β 例如’在圖5中，備用主字元線籠1和上述之別〇、 Μ〇2、Μ04、Μ06同時活化。結果，例如備用副字元線rs〇〇i 和副字元線S0000、S0002、S0004、S0006同時活化，和這 些連接之記憶體單元同時再寫入。 此時，電源線驅動電路RAD〇〇之負載增加，但是與電 源供應線RAI00和副字元線soooo、s〇〇〇2、s〇〇〇4、S0006 之電容值之合計相比’因RS〇〇n之電容負載小，不成問 題。 ^ 又般j因獨立動作之備用副字元線之個數比再新循 %小’ ^是對於全部之再新命令RF SH進行備用副字元線之 活化丄若以再麟動作時之平均看，耗電流更降低。 艇私若利用本發明，在輸入再新命令RFSH時驅動之電源線 j電路之RA I配線數和輸入有效命令ACT時相同。因此， RAI配又線本身之充放電電流無增加。 詈拖，’在輸入再新命令RFSH時，不比較置換列位址’因 、>文率只由輸入有效命令ACT時之副字元線置換決定，
第22頁 五、發明說明（20) WT27t '-- 不比習知例降低。 如上述所示’在輸入有效命令信號ACT時，進行和習 知例一樣之動作，也不會導致耗電流、不良之置換效率龟 化，而在輸入再新命令信號RFSH時，藉著將該電源線驅^ 電路RA I配線之動作設為和輸入有效命令信號一 可削減耗電流。 以上’在本具體實例，在輸入有效命令信號act時， 以活化,全部之副字元線包含於單元之記憶體單元陣列說 明，但是其橫跨複數個記憶體單元’和習知例相比，若在 構造上增加平均一個記憶體單元陣列之活化之副字元線 數’利用本發明也有效。 其次，邊參照圖2(A)及圖2(B)邊詳細說明本發明之丰 導體記憶裝置丨〇 〇之其他具體實例。 圖2 (A_)係表示本發明之第2具體實例之方塊圖，圖 & 係表不圖2(A)中之置換列位址比較装置RED之例之方 圖3係表示圖2(A)中之記憶體單元陣列mar〇 mar3之 化例之方塊圖。 之雷ί要未特別告知，以和上述具體實例相同之記號表示 电略、信號和上述具體實例之作用一樣。 再新ϋϊί體實例，$良記憶體單71所含副字元線也在 在之情、、:化。因而’在字元線間之短路引起之不良存 :况’因活化而流過不必要之電》，有可能發生電流
第23頁 、發明說明（21) 因而，在本具體實例，在輪入再新命令rfsh時之 彡字το線Μη之選擇按照和上述具體實例一樣之步驟 行。 可疋，该置換列位址比較電路REDn，在輸入再新 rfsh時，也比較内部所記憶之置換列位址和内部列位二 琥XI。 15 ，該比較結果一致之情況，將使得不執行再新動作之 NDBL信號活化。係令不執行再新動作之NDBL信號輪入各圮 憶體單元陣列MAR0〜MAR3。 ° 即’在本具體實例之該置換列位址比較裝置r E D n之構 造和圖1 (B)之置換列位址比較裝置近似，不良位址記憶/ 比权裝置2 0 0之構造係大略相同，又將再新動作之計數值 和内部列位址比較之構造也大略相同，在本具體實例在構 邊上’在該再新動作時’在内部列位址信號和決定再新動 作順序之計數值一致之情況，輸出置換判定信號REBL ’同 時輸出使得不執行再新動作之NDBL信號。 本具體實例之記憶體單元陣之構造如圖3 所示。 係令不執行該再新動作之NDBL信號和主字元線解碼器 XD0 0〜XD17連接’由内部列位址信號χι所選擇之主字元線 也利用N D B L k號強方地變成非活化。 因此’和這些主字元線連接之副字元線也非活化。 若利用本具體實例’和上述具體實例一樣，可迴避電 源線驅動電路ra丨所引起之耗電流之增加、置換效率之降
第24頁 __4〇r且 五、發明說明（22) 低所引起之良率降低，而且因於電流不良減小 良率。 可更提高 若說明本發明之半導體記憶裝置1 〇 〇之甘α <再他形離，丄 上述說明得知，本發明之半導體記憶裝置〗η η # 心 由 π -々德i > τ υ〇係具有如下 所不之構造也可。 卜 即，包括複數條主字元線，依照自該车道 之外部輸入之第1外部列位址信號，例如主I Η ϋ 1〜凌置 主字元線之ALAT信號，或者由該半導體記怜 ' 7乐動 *心衣置内立β全 之第1内部列位址信號例如XAD選擇後活化；选 σ|產生 雷、j^ 應線，依照自該半導體記憶裝置之外部輪入夕士； 愿供 平别八之主要用於令 選擇驅動電源線驅動電路之第2外部列位址信號r a q、r a 1 信號’或者在裝置内部產生之第2内部列位址信號選擇後 活化；複數條副字元線’和複數個記憶體單元°之閑電極連 接並由該主字元線及電源供應線選擇後活化.、、舌化拿置， 依據來自該第1之外部之指示例如内部有效命令信號'\預 先準備記憶體單元資料之讀出或寫入，將該副字°元;線活' 化；以及活化裝置’依據來自該第2之外部之指示例如再 新動作信號’預先準備資料之再寫入，將該副字元線活 化，在構造上，使得和該電源供應線連接之該複數條副字 元線之中依照來自該第1之外部列位址信號之指示活化之 個數與依照來自該第2之外部列位址信號之指示活化之個 數不同。 在本形態、，該第2外部列位址信號係為了選擇該副字 元線而用於選擇該電源線驅動電路rad之位址，例如令在
' — 407279------- 五、發明說明（23) 該内部列位址之最下階位元和其對應也可。 因此’上述之第1外部列位址信號係在該内部列位址 之除了該最下階位元以外之位址。 又’在本發明之具有上述構造之半導體記憶裝置 1 〇 0 ’最好具有備用主字元線和與該備用主字元線連接之 備用副字元線，最好還具有圖7所示之記憶不良記憶體單 元之列位址之骏置、及比較該不良記憶體單元之列位址和 該内部列位址信號後判定，輸出第1判定信號例如置換判 定信號REBL之第1判定裝置RXDn。 此外’在本發明之半導體記憶裝置〗0〇，最好具有依 照該第1判定信號將該備用主字元線活化之裝置RXDn，最 好還具有依照該第i判定信號REBL選擇該電源供應線RA後 活化之裝置RAD。 此外’在本發明之半導體記憶裝置i 〇 〇，最好具有比 較各自固有之列位址和該内部列位址信號後判定，輪出第 2判定信號之第2判定裝置3 〇 〇。 該第2判定裝置3 0 0之構造和上述一樣，係將決定在再 新動作時之再新動作之順序之計數值和内部列位址比較 後，在一致之情況，輸出置換判定信號REBL之電路，在那 時就將該備用副字元線進行再新操作。 而，最好還在構造上，在输入了來自該第1之外部之 指示之情況，&照該内都列位；：號及該第1判定信號選 擇該主字元線或該備用多Ί後活化，而且依據該内部 列位址信號及第1判定信據選擇5玄電源供應線後活化，而
第26頁 五、發明說明（24) 在輸入了來自該第2之外部之指示之情況，依照士 位址信號選擇該主字元線及該電源供應線後活”化" 2判定信號選擇該備用主字元線後活化。 這種構造’係具有在輸入了表示該再新動作 2之外部之指示之情況，依照該内部列位址信號』 定信號將該主字元線非活化之裝置，在構造上u不一 之再新操作’只再新置後後之副字元線。 發明之效果 曰如上述所示，本發明之半導體記憶裝置及盆 I提供一種半導體記憶裝置，實現再新動作時ς 少、面積小，而且不良之置換效率高 '良率t 圖式之簡單說明 阿° 圖1係表示本發明之半導體記憶裝 ，圖i(a)係表示本發明之該V導體 圖，_)係表示在本發2 权裝置之一構造例之方塊圖。 圖2係表示本發明之半導體記憶裝 構造之方塊圖，圖2(A)係表示本發明之 了 之整體構造之方塊圖，圖2(B)係表示在本導體 列位址比較梦署夕 城& 牧承發明使 竿乂衣置之一構造例之方塊圖。 圖3係表示在本發明之其他具體實 凡陣列之構造例之方塊圖。 吏用之言1 圖4係表示在習知之半導體記憶裝置 圖。 碼造合 〔内部列 ，依據第 之來自第 L該第1判 執行無用 驅動方法 耗電力 I實例之 記憶裝置 用之置換 !實例之 記憶裝置 用之置換 L憶體單 j之方塊
__40-7279 ___ 五、發明說明（25) 圖5係表示在習知之半導體記憶裝置使用之記憶體單 元陣列之構造例之方塊圖。 圖6係表示在習知之半導體記憶裝置使用之置換列位 址比較裝置之構造例之方塊圖。 圖7係表示在習知之半導體記憶裝置使用之不良位址 記憶/比較電路之構造例之方塊圖。 符號說明 10 0 半導體記憶裝置；2 0 0 不良位址記憶/比較電 路；30 0AND閘電路；CDEC命令解碼器；ALAT外部位址信號 閂鎖電路；RCNT再新位址計數器；XAD内部列位址產生電 路；REDO〜RED3置換列位址比較電路；S 0 0 0〜S1 17副字元 線；RS00~RS17備用副字元線；M00〜M17主字元線； RM0〜RM7備用主字元線；SA感測放大器；SWD副字元線驅動 電路；RSWD備用副字元線驅動電路；xd〇〇〜xdi 7主字元線 解碼器；RXD00〜RXD7備用主字元線解碼器；raI00~RAI 11 電源供應線；RAD00〜RADI 1電源供應線驅動電路；Mg、 CAS、WE、CS外部命令信號；A0〜An外部位址信號； 部再新命令RFSH信號；ACT内部有效命令ACT信號；χι内 列位址信號；REBL、NDBL置換判定信號；F〇〜Fn保 T0〜Τη電晶體。 各'

Claims (1)

  1. 六、申請專利範圍 了ΐ半導體記憶裝置，由包含複數個記情體單之& ”早-陣列構成，而各記憶體單元陣己 ^亥主字元線之驅動裝置以及該副字元=子-線、驅 動裝置構成， 』子几線連接之電源線驅 其特徵在於： 線而ΐ換t含不良感測放大器之特定之副字元 個數在資料鈐屮子：線之活化時’如該活化之副字元線之 位址依照自外部輪入之位址和内部記憶之置換列 依照内：ίϊ :元Ϊ之置換操作，在該再新動作時， 時執行，一立址计數咨之輸出’如和-般之再新動作 轨订遠副字元線之置換操作般構成。 功作同 半導^如I請專利範圍第1項之半導體記憶裝置，复中 千導體圮憶裝置係同步DRAM。 、中讀 該半範圍第2項之半導體記憶裝置，其中在 冗隐裝置，再新動作係只依據在 ，如申請專利範圍第丨、2或3項之半導=執仃。 其中在該記憶體單元陣列m夕署;广體。己隐裝薏， 在構造上依昭Μ:列各自置換列位址比棱f罢 和再新人八二 貝料輪出入時輸出之内部有效命令^置 5 : : Ϊ ΐ以及内部列位址信號輸出置換判定传卜 置換W /申Μ專利範圍第4項之半導體記憶裝置，Α 。 一 4珂伋
    第29頁 不良位址二含記憶關於副字元線之不良位‘ 隐裂置及比較該所記憶之不良 止史 六、申請專利範圍 址之比較裝置 6 ·如申請專利範 置換列位址比鲈驴恶 項之半導體記憶裴置 :之特定之副字元線 ^中二含不良感 之再新動作之再新動作中止信號輸出中止对於讀副字元線 其中該 不執行 其中該 ^如申請專利範圍第4項之半導體$ 置換列位址比較裝置在牛¥體。己隐裝置 置換列位址之比較判定操;;t 再新動作時 8‘如申請專利範圍第4項 置換列位址比較裝置設置比較丰導體:二 内部位址。 ^凡線之預定之置換位址和i 9 ·—種半導體記憶裝置之 數個記憶體單之記憶體單元陣 ’：關於由包含複 列由各自具有包含複數個記情體之：J記憶體單元陣 數條主字元線、驅動該主字元線之 +釗予元線之複 線連=電源線驅動裝置構成之半導體；=該副字元 其特徵在於： 绩而ί執行為了置換包含不良感測放大器之特定之副字-線而使用之備用字元線之活化時，如該 一 >子兀 資1輸出入時和再新動作時不同般操作： 出入時，依照自外部輸入之位址和内部記憶之置換二 It之比較執行副字元線之置換操作，在該再新動作時， 依…、内部再新位址計數||之輪出，如和—般之再新動作同
    第30頁 407279 六、申請專利範圍 時執行該副字元線之置換操作般構成。 1 〇.如申請專利範圍第9項之半導體記憶裝置之驅動方 法，其中該半導體記憶裝置係同步DRAM。 11.如申請專利範圍第1 0項之半導體記憶裝置之驅動 方法，其中在該半導體記憶裝置，再新動作係只依據内部 位址執行。 1 2.如申請專利範圍第9、1 0或11項之半導體記憶裝置 之驅動方法，其中在該記憶體單元陣列各自設置之置換列 位址比較裝置在構造上依照在該資料輸出入時輸出之内部 有效命令信號和再新命令信號以及内部列位址信號輸出置 換判定信號。 1 3.如申請專利範圍第1 2項之半導體記憶裝置之驅動 方法，其中該置換列位址比較裝置包含記憶關於副字元線 之不良位址之不良位址記憶作業及比較該所記憶之不良位 址和内部列位址之比較作業。 1 4.如申請專利範圍第1 3項之半導體記憶裝置之驅動 方法，其中該置換列位址比較裝置在構造上，還在選到包 含不良感測放大器之特定之副字元線之情況，輸出中止對 於該副字元線之再新動作之再新動作中止信號。 1 5.如申請專利範圍第1 2項之半導體記憶裝置之驅動 方法，其中該置換列位址比較裝置在構造上，在該再新動 作時，不執行置換列位址之比較判定操作。 1 6.如申請專利範圍第1 2項之半導體記憶裝置之驅動 方法，其中該置換列位址比較裝置，在該再新動作時，執
    第31頁 六、申請專利範圍 行比較關於進行該置換操作之副字元線之預定之置換位址 和該内部位址之作業。 1 7. —種半導體記憶裝置，包括： 複數條主字元線，依照自該半導體記憶裝置之外部輸 入之第1外部列位址信號，或者由該半導體記憶裝置内部 產生之第1内部列位址信號選擇後活化； 複數條電源供應線，依照自該半導體記憶裝置之外部 輸入之第2外部列位址信號，或者在裝置内部產生之第2内 部列位址信號選擇後活化； 複數條副字元線，和複數個記憶體單元之閘電極連接 並由該主字元線及電源供應線選擇後活化； 活化裝置，依據來自該第1之外部列位址信號之指 示，預先準備記憶體單元資料之讀出或寫入，將該副字元 線活化；以及 活化裝置，依據來自該第2之外部列位址信號之指 示，預先準備資料之再寫入，將該副字元線活化， 其特徵在於： 在構造上，使得和該電源供應線連接之該複數條副字 元線之中依照來自該第1之外部列位址信號之指示活化之 個數與依照來自該第2之外部列位址信號之指示活化之個 數不同。 1 8.如申請專利範圍第1 7項之半導體記憶裝置，其中 具有備用主字元線和與該備用主字元線連接之備用副字元 線。
    第32頁 _407279_ 六、申請專利範圍 1 9.如申請專利範圍第1 7或1 8項之半導體記憶裝置， 其中還具有記憶不良記憶體單元之列位址之裝置、及比較 該不良記憶體單元之列位址和該内部列位址信號後判定， 輸出第1判定信號之第1判定裝置。 2 0.如申請專利範圍第1 9項之半導體記憶裝置，其中 具有依照該第1判定信號將該備用主字元線活化之裝置。 2 1.如申請專利範圍第1 9項之半導體記憶裝置，其中 具有依照該第1判定信號選擇該電源供應線後活化之裝 置。 2 2.如申請專利範圍第1 7或1 8項之半導體記憶裝置， 其中具有比較各自固有之列位址和該内部列位址信號後判 定，輸出第2判定信號之第2判定裝置。 2 3.如申請專利範圍第22項之半導體記憶裝置，其中 具有依照第2判定信號將該備用主字元線活化之裝置。 2 4.如申請專利範圍第1 7或1 8項之半導體記憶裝置， 其中在輸入了來自該第1之外部之指示之情況，依照該内 部列位址信號及該第1判定信號選擇該主字元線或該備用 主字元線後活化，而且依據該内部列位址信號及第1判定 信號選擇該電源供應線後活化，而在輸入了來自該第2之 外部之指示之情況，依照該内部列位址信號選擇該主字元 線及該電源供應線後活化，依照第2判定信號選擇該備用 主字元線後活化。 2 5.如申請專利範圍第24項之半導體記憶裝置，其中 具有在輸入了來自第2之外部之指示之情況，依照該内部
    第33頁
    第34頁
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