KR20120059991A - 메모리 장치, 이의 테스트 동작 방법, 및 이를 포함하는 시스템 - Google Patents

메모리 장치, 이의 테스트 동작 방법, 및 이를 포함하는 시스템 Download PDF

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KR20120059991A
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삼성전자주식회사
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Abstract

메모리 장치의 테스트 동작 방법이 개시된다. 상기 메모리 장치의 테스트 동작 방법은 기준 전류 생성기가 기준 전류를 생성하여 상기 기준 전류에 의해 생성된 기준 전압을 센스 엠프의 입력 단자들 중 어느 하나에 공급하는 단계; 메모리 셀의 리드 전류에 의해 생성되는 리드 전압을 상기 센스 엠프의 입력 단자들 중 다른 하나에 공급하는 단계; 및 상기 센스 엠프는 상기 기준 전압과 상기 리드 전압를 비교하는 단계를 포함한다.

Description

메모리 장치, 이의 테스트 동작 방법, 및 이를 포함하는 시스템{Memory device, test operation method thereof, and system having the same}
본 발명의 개념에 따른 실시 예는 메모리 장치에 관한 것으로 특히, 메모리 셀의 리드 전류 측정을 위한 회로를 포함하는 메모리 장치, 이의 테스트 동작 방법, 및 이를 포함하는 시스템에 관한 것이다.
공정(process) 미세화가 빠르게 진행됨에 따라, 기본 공정 파라미터들의 변화(variation)가 증가한다. 결국, 상기 기본 공정 파라미터들의 변화는 트랜지스터 파라미터들의 변화 증가와 리드 전류, 라이트 마진, 및 스태틱 노이즈 마진(static noise margin)과 같은 메모리 특징들의 변화 증가를 초래한다.
최근에 메모리의 셀 안정성을 향상시키기 위해 리드/라이트 어시스트와 같은 다양한 회로 기술들이 소개되어 왔다. 하지만, 낮은 리드 전류를 가지는 약한 셀 페일(weak cell fail)에 의해 파라미터 수율 손실(parametric yield loss)이 증가하고 있다. 상기 약한 셀의 리드 전류의 실리콘 프로브 측정 결과는 메모리 TEG(test element group) 측정으로부터 도출된 분포 범위와 상당히 큰 편차를 보여준다.
이는 웨이퍼 스크라이브(scribe) 라인들에서 측정되는 상기 메모리 TEG 측정은 상기 수백만개의 메모리 셀들을 정확하게 예측하기에 충분히 통계적으로 의미있지 않다는 것을 의미한다.
또한 상기 실리콘 프로브 측정은 많은 시간이 소모되며, 정확성이 낮다.
본 발명이 이루고자 하는 기술적 과제는 빠르고 정확한 약한 셀 페일 분석(weak cell fail analysis) 뿐만 아니라 공정 초기에 빠른 수율 램핑(early yield ramping)과 대량 생산 중에 공정 모니터링 향상을 위한 메모리 장치, 이의 테스트 동작 방법, 및 이를 포함하는 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 메모리 장치의 테스트 동작 방법은 기준 전류 생성기가 기준 전류를 생성하고 상기 기준 전류에 의해 생성된 기준 전압을 센스 엠프의 입력 단자들 중 어느 하나에 공급하는 단계; 메모리 셀의 리드 전류에 의해 생성된 리드 전압을 상기 센스 엠프의 입력 단자들 중 다른 하나에 공급하는 단계; 및 상기 센스 엠프는 상기 기준 전압과 상기 리드 전압을 비교하는 단계를 포함한다.
상기 리드 전류의 레벨이 상기 기준 전류의 레벨보다 낮을 때, 상기 센스 엠프는 상기 메모리 셀을 카운트한다.
상기 메모리 장치의 테스트 동작 방법은 상기 기준 전류의 레벨을 변화시켜 상기 기준 전류의 레벨에 대한 복수의 메모리 셀들의 분포 그래프를 생성하는 단계; 및 상기 기준 전류의 레벨에 대한 복수의 메모리 셀들의 분포 그래프를 TEG를 이용한 복수의 메모리 셀들의 분포 그래프와 대비하여 상기 기준 전류의 레벨에 대한 복수의 메모리 셀들의 분포 그래프의 오프셋을 보정하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 워드 라인과 복수의 비트 라인들에 접속되는 메모리 셀; 기준 전류를 생성하는 기준 전류 생성기; 및 상기 메모리 셀의 리드 전류에 의해 생성된 리드 전압과 상기 기준 전류에 의해 생성된 기준 전압을 비교하는 테스트 동작을 수행하기 위한 센스 엠프를 포함한다.
상기 메모리 장치는 상기 리드 전압 생성을 위해 액티브 저항으로써 역할하는 비트 라인 로드 회로를 더 포함한다.
상기 메모리 장치는 각각이 상기 복수의 비트 라인들 각각과 직렬로 접속되는 복수의 컬럼 스위치들; 및 각각의 일단이 상기 기준 전류 생성기의 출력 단자와 접속되며, 각각의 타단이 상기 센스 엠프의 입력 단자들 각각과 접속되는 복수의 센스 엠프 스위치들을 더 포함한다.
상기 테스트 동작시, 상기 복수의 컬럼 스위치들 중 어느 하나가 턴 온될 때, 상기 컬럼 스위치들 중 다른 하나는 턴 오프되며, 상기 복수의 센스 엠프 스위치들 중 어느 하나가 턴 온될 때, 상기 복수의 센스 엠프 스위치들 중 다른 하나는 턴 오프된다.
상기 메모리 장치는, 비트 라인 선택 신호, 칩 선택 신호, 및 테스트 동작 인에이블 신호를 논리조합하여 상기 복수의 센스 엠프 스위치들 각각을 제어하기 위한 복수의 센스 엠프 스위치 제어 신호들, 상기 복수의 컬럼 스위치들 각각을 제어하기 위한 복수의 컬럼 제어 신호들, 및 상기 기준 전류 생성기를 제어하기 위한 기준 전류 제어 신호를 생성하는 기준 전류 제어 회로를 더 포함한다.
상기 리드 전류의 레벨이 상기 기준 전류의 레벨보다 낮을 때, 상기 센스 엠프는 상기 메모리 셀을 카운트한다.
상기 기준 전류 생성기는 기준 핀 전압을 공급받아 상기 기준 전류의 레벨을 변화시키기 위한 기준 전압 핀; 및 테스트 프로브(probe)와 접속하여 상기 기준 전류의 레벨을 모니터링하기 위한 기준 전류 핀을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 상기 메모리 장치; 및 상기 메모리 장치를 제어하는 프로세서를 포함한다.
본 발명의 실시 예에 따른 메모리 셀의 리드 전류 측정을 위한 회로를 포함하는 메모리 장치는 빠르고 정확한 약한 셀 페일 분석(weak cell fail analysis) 뿐만 아니라 공정 초기에 빠른 수율 램핑(early yield ramping)과 대량 생산 중에 공정 모니터링 향상시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 기준 전류 생성기의 구체적인 회로도를 나타낸다.
도 3은 본 발명의 실시 예에 따른 누적 비트 카운트 그래프를 나타낸다.
도 4는 도 3에 도시된 그래프의 리드 전류의 정규 분포 그래프를 나타낸다.
도 5a는 온도가 85도일 때 리드 전류 분포의 측정 그래프를 나타낸다.
도 5b는 온도가 -40도일 때 리드 전류 분포의 측정 그래프를 나타낸다.
도 6은 온도가 85도와 -40도일 때 공급 전압에 따른 리드 전류의 평균값 변화를 나타내는 측정 그래프이다.
도 7은 리드 전류에 따른 리드 로우 전압 분포의 측정 그래프를 나타낸다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 테스트 동작 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 12는 본 발명의 또 다른 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 13은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 14는 본 발명의 또 다른 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 15는 도 14에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 블록도를 나타내며, 도 2는 도 1에 도시된 기준 전류 생성기의 구체적인 회로도를 나타낸다.
도 1과 도 2를 참조하면, 메모리 시스템(10)은 메모리 장치(20)와 메모리 컨트롤러(90)를 포함한다.
메모리 시스템(10)은 빠르고 정확하게 리드 전류를 측정한다.
메모리 장치(20)는 메모리 셀 어레이(30), 컨트롤 회로(40), 로우 디코더(50), 컬럼 MUX(60), 센스 엠프(70), 및 입출력 버퍼(80)를 포함한다.
본 발명의 실시 예에 따른 메모리 장치(20)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치일 수 있다. 설명의 편의를 위해, 메모리 장치(20)는 SRAM라 가정한다.
메모리 셀 어레이(30)는 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들 각각은 복수의 워드 라인들 각각과 복수의 비트라인들 각각과 접속된다.
로우 디코더(50)는 로우 어드레스들(XADD)을 디코딩하고 디코딩 결과에 따라 다수의 워드 라인들 중 어느 하나의 워드 라인들 선택한다.
도 2에서 설명의 편의상 하나의 메모리 셀(31), 하나의 워드 라인(WL), 및 한 쌍의 비트라인들(BL0과 BLB0)이 도시되어 있다.
도 2를 참조하면, 메모리 장치(20)가 SRAM일 때, 상기 복수의 메모리 셀들 중 어느 하나(31)는 6개의 트랜지스터들(MP1, MP2, MN1, MN2, MN3, 및 MN4)을 포함한다. 실시 예에 따라 셀당 사용되는 트랜지스터들의 숫자는 달라질 수 있다.
메모리 장치(20)는 리드 전류 측정을 위한 테스트 동작에서 메모리 셀(31)의 리드 전류(Iread)에 의해 복수의 비트 라인들(BL0, BLB0) 각각에 리드 전압(Vrd)을 생성하기 위해 액티브 저항 역할을 하는 비트 라인 로드 회로(bit line load circuit, 33)를 더 포함한다.
비트 라인 로드 회로(33)는 복수의 PMOS 트랜지스터들(MP3과 MP4)을 포함한다. 복수의 PMOS 트랜지스터들(MP3과 MP4) 각각의 드레인은 한 쌍의 비트 라인들(BL0과 BLBB0) 각각과 접속되며, 복수의 PMOS 트랜지스터들(MP3과 MP4) 각각의 소스는 공급 전압 노드(VCC)와 접속된다.
복수의 PMOS 트랜지스터들(MP3과 MP4) 각각은 로드 인에이블 신호(/LOAD EN)에 의해 제어된다. 복수의 메모리 셀들 각각의 리드 전류를 측정하기 위한 테스트 동작시, 로드 인에이블 신호(/LOAD EN)는 로우이다.
로드 인에이블 신호(/LOAD EN)는 기준 전류 제어 회로(43)에 의해 생성된다.
기준 전류 제어 회로(43)는 비트 라인 선택 신호(DA), 테스트 동작 인에이블 신호(IRM), 및 칩 선택 신호(CS, chip select signal)를 논리조합하여 로드 인에이블 신호(/LOAD EN)를 생성한다. 상기 논리조합을 위해 복수의 논리 게이트들이 사용될 수 있다.
테스트 동작 인에이블 신호(IRM), 및 칩 선택 신호(CS, chip select signal)가 하이일 때, 로우 레벨을 가지는 로드 인에이블 신호(/LOAD EN)가 생성된다.
메모리 셀(31)에 저장된 데이터가 1일 때, 복수의 비트 라인들 중 어느 하나(BL0)에 리드 전류(Iread)가 흐르고, 메모리 셀(31)에 저장된 데이터가 0일 때, 복수의 비트 라인들(BL0과 BLB0) 중 다른 하나(BLB0)에 리드 전류(Iread)가 흐른다. 비트 라인 로드 회로(bit line load circuit, 33)에 리드 전류(Iread)가 흐를 때, 비트 라인 로드 회로(33)에 의해 리드 전압(Vrd)이 생성된다.
메모리 장치(20)는 노멀 리드 동작(normal read operation) 수행을 위해 프리 차지 전압을 복수의 비트 라인들(BLO과 BLB0) 각각에 공급하는 프리 차지 회로(35)를 더 포함한다. 상기 노멀 리드 동작은 복수의 비트 라인들(BL0과 BLB0) 각각에 프리 차지 전압을 공급하여 메모리 셀(31)에 저장된 데이터를 리드하는 동작을 나타낸다.
컬럼 MUX(column MUX, 60)는 리드 동작 수행시 제어 회로(40)로부터 출력되는 제어 신호들(예컨대, 복수의 컬럼 제어 신호들(MUX0과 /MUX0))에 응답하여 복수의 컬럼들(col0, col1, col2, 및 col3) 중 어느 하나를 선택한다.
상기 리드 동작은 노멀 리드 동작(normal read operation) 또는 테스트 동작(test operation)을 나타낸다.
컬럼 MUX(column MUX, 60)는 복수의 컬럼 스위치들(예컨대, MP5와 MP6)을 포함할 수 있다. 복수의 컬럼 스위치들(예컨대, MP5와 MP6) 각각은 PMOS 트랜지스터로 구현될 수 있다.
제1 컬럼 스위치(MP5)와 제2컬럼 스위치(MP6) 각각은 제1컬럼(col0)을 선택하기 위해 제1컬럼 제어 신호(MUX0)와 제1컬럼 제어 바 신호(/MUX0)에 의해 제어된다.
제1컬럼 제어 신호(MUX0)와 제1컬럼 제어 바 신호(/MUX0)는 기준 전류 제어 회로(43)에 의해 생성된다.
기준 전류 제어 회로(43)는 비트 라인 선택 신호(DA), 칩 선택 신호(CS), 테스트 동작 인에이블 신호(IRM), 및 리드 먹스 신호(/RMUX)를 논리조합하여 복수의 컬럼 제어 신호들(MUX0과 /MUX0)을 생성한다.
리드 먹스 신호(/RMUX)는 노멀 리드 동작을 수행하기 위한 신호이다.
메모리 장치(20)가 노멀 리드 동작(normal read operation) 일 때, 제1컬럼(col0)을 선택하기 위해 복수의 컬럼 제어 신호들(MUX0과 /MUX0)은 로우 레벨이다. 이 때, 리드 먹스 신호(/RMUX)의 레벨은 로우이다.
메모리 장치(20)가 테스트 동작일 때, 복수의 비트 라인들(BL0과 BLB0) 중 어느 하나를 선택하기 위해, 복수의 컬럼 제어 신호들(MUX0과 /MUX0) 중 어느 하나가 하이이면, 다른 하나는 로우이다. 이 때, 리드 먹스 신호(/RMUX)의 레벨은 로우다.
제어 회로(40)는 외부로부터 제공되는 제어신호(칩 선택 신호(CS, chip select signal)), 라이트 인에이블 신호(WE, write enable signal), 테스트 동작 인에이블 신호(IRM), 또는 비트 라인 선택 신호(DA))에 응답하여 로우 디코더(50), 선택기(60), 센스 엠프(70), 또는 컬럼 디코더(80)를 제어할 수 있다.
제어 회로(40)는 기준 전류 생성기(41)와 기준 전류 제어 회로(43)를 포함한다.
기준 전류 생성기(41)는 테스트 동작을 위해 기준 전류(Iref)를 생성한다.
상기 테스트 동작은 복수의 메모리 셀들 각각의 리드 전류를 측정하기 위한 동작을 나타낸다.
기준 전류 생성기(41)는 기준 전류 핀(IREFP)과 접지 사이에 직렬로 연결된 복수의 트랜지스터들(MP7, MN5, 및 MN6)을 포함한다.
기준 전류 핀(IREFP)은 기준 전류(Iref)의 레벨을 모니터링하기 위한 핀이다. 테스트 프로브(미도시)가 기준 전류 핀에 접속하여 기준 전류(Iref)의 레벨을 모니터링한다.
제7 PMOS 트랜지스터(MP7)는 기준 전류 제어 회로(43)에 의해 생성되는 기준 전류 제어 신호(RCS)에 의해 제어된다.
기준 전류 제어 회로(43)는 테스트 동작 인에이블 신호(IRM)와 칩 선택 신호(CS, chip select signal)를 논리 조합하여 기준 전류 제어 신호(RCS)를 생성한다.
제5 NMOS 트랜지스터(MN5)는 기준 전압 핀(VREFP)에 의해 공급되는 신호에 의해 제어된다. 상기 공급 신호는 기준 핀 전압(미도시)이다.
기준 전압 핀(VREFP)은 기준 전류(Iref)의 레벨을 변화시키기 위한 핀이며, 기준 전압 핀(VREFP)으로부터 출력되는 신호에 의해 기준 전류(Iref)의 레벨이 변화할 수 있다.
기준 전류 생성기(41)는 제8PMOS 트랜지스터(MP8)를 더 포함한다. 제8PMOS 트랜지스터(MP8)의 소스는 공급 전압 노드(VCC)와 접속되며, 드레인은 제5 NMOS 트랜지스터(MN5)의 소스와 접속된다.
기준 전류 생성기(41)에서 제5NMOS 트랜지스터(MN5), 제6NMOS 트랜지스터(MN6), 및 제7PMOS 트랜지스터(MP7)의 전기적 특성은 메모리 셀(31)에서의 복수의 트랜지스터들(예컨대, MN3, MN1, 및 MP3)의 전기적 특성과 같다.
따라서 기준 전류(Iref)와 리드 전류(Iread)가 같다면, 센스 엠프(70)의 복수의 입력 단자들(DB과 nDB) 각각에서의 전압의 레벨은 서로 같다.
센스 엠프(70)는 복수의 메모리 셀들 각각의 리드 전류를 검출하기 위한 테스트 동작시 리드 전류(Iread)에 의해 생성된 리드 전압(Vrd)과 기준 전류(Iref)에 의해 생성된 기준 전압(Vrf)을 비교한다.
메모리 장치(20)는 복수의 센스 엠프 스위치들(39-1과 39-2)을 더 포함한다.
복수의 센스 엠프 스위치들(39-1과 39-2) 각각은 일단이 기준 전류 생성기(41)의 출력 단자(OUT1)와 접속되며, 타단이 센스 엠프(70)의 복수의 입력 단자들(DB와 nDB) 각각과 접속된다.
복수의 센스 엠프 스위치들(39-1과 39-2) 각각은 PMOS 트랜지스터로 구현될 수 있고, 복수의 센스 엠프 스위치들(39-1과 39-2) 각각은 센스 엠프 스위치 제어 신호들(/SDB와 /SnDB) 각각에 의해 제어될 수 있다.
센스 엠프 스위치 제어 신호들(/SDB와 /SnDB) 각각은 기준 전류 제어 회로(43)에 의해 생성된다.
기준 전류 제어 회로(43)는 비트 라인 선택 신호(DATA), 테스트 동작 인에이블 신호(IRM), 및 칩 선택 신호(CS, chip select signal)를 논리조합하여 센스 엠프 스위치 제어 신호들(/SDB와 /SnDB) 각각을 생성한다.
센스 엠프 스위치 제어 신호들(/SDB와 /SnDB) 각각은 서로 상보적이다.
예컨대, 제1센스 엠프 스위치 제어 신호(/SDB)가 하이일 때, 제2센스 엠프 스위치 제어 신호(/SnDB)는 로우이다.
또한, 테스트 동작을 위해 제1컬럼 제어 신호(MUX0)가 하이이고, 제2컬럼 제어 신호(/MUX0)가 로우일 때, 제1센스 엠프 스위치 제어 신호(/SDB)는 로우이고,제2센스 엠프 스위치 제어 신호(/SnDB)는 하이이다.
따라서 기준 전류 생성기(41)에서 기준 전류(Iref)에 의해 생성되는 기준 전압(Vrf)이 센스 엠프(70)의 입력 단자들(DB과 nDB) 중 어느 하나에 공급될 때, 리드 전류(Iread)에 의해 생성되는 리드 전압(Vrd)이 센스 엠프(70)의 입력 단자들(DB과 nDB) 중 다른 하나에 공급된다. 그러므로 센스 엠프(70)는 공급된 기준 전압(Vrf)과 리드 전압(Vrd)을 비교한다.
센스 엠프(70)는 리드 전압(Vrd)의 레벨이 기준 전압(Vrf)의 레벨보다 낮을 때, 센스 엠프(70)는 메모리 셀(31)을 카운트한다.
테스트 동작 결과에 따른 데이터(DATA)는 입출력 버퍼(80)틀 통해 메모리 컨트롤러(90)로 전송된다.
도 3은 본 발명의 실시 예에 따른 누적 비트 카운트 그래프를 나타내며, 도 4는 도 3에 도시된 그래프의 리드 전류의 정규 분포 그래프를 나타낸다.
도 1 내지 도 4를 참조하면, 메모리 컨트롤러(90)는 기준 전류(Iref)의 레벨을 변화시켜 기준 전류(Iref)의 레벨에 대한 복수의 메모리 셀들의 누적 분포 그래프(도 3)를 생성한다.
상기 복수의 메모리 셀들의 누적 분포 그래프의 x축은 기준 전류(Iref)의 레벨을 나타내며, y축은 누적 비트 카운트(Cumulative Bit Count)를 나타낸다.
상기 복수의 메모리 셀들의 누적 분포 그래프(도 3)에 대한 정규 분포 그래프는 도 4에 도시되어 있다.
기준 전류 측정에 따른 평균 값(A1)은 TEG 측정에 따른 평균 값(A2)과 다르다.
이는 상기 TEG 측정은 AC 동작을 이용하는 반면, 상기 기준 전류 측정은 DC동작을 이용하기 때문이다. 또한, 이는 센스 엠프(70)의 오프셋 때문이다.
메모리 컨트롤러(90)는 기준 전류(Iref) 측정에 따른 평균 값(A1)과 TEG 측정에 다른 평균 값(A2)을 대비하여 측정된 전류 분포(Measured Iread)를 보정된 전류 분포(Final Iread)로 이동하여, 오프셋을 보정 또는 보상한다.
도 5a는 온도가 85도일 때 리드 전류 분포의 측정 그래프를 나타내며, 도 5b는 온도가 -40도일 때 리드 전류 분포의 측정 그래프를 나타내며, 도 6은 온도가 85도와 -40도일 때 공급 전압에 따른 리드 전류의 평균값 변화를 나타내는 측정 그래프이다.
도 5a와 도 5b는 각각 85도와 -40도 상태에서 실리콘에서 측정된 128Kbit SRAM 비트셀 리드 전류 분포이다. 도 5 내지 도 6을 참조할 때, 온도 역전 포인트(temperature inversion point)는 0.9V임을 알 수 있다.
도 7은 리드 전류에 따른 리드 로우 전압 분포의 그래프를 나타낸다.
도 7은 9개의 다이(die)에 대해 각각 0.9V, 1.0V, 및 1.1V가 공급 전압(VCC)으로서 공급될 때, 리드 전류(Iread)를 측정한 후, 상기 측정값으로부터 리드 전류(Iread)의 로우 테일 포인트(low tail point) 값을 도시한 그래프이다.
리드 전류(Iread)가 작을수록, 공급 전압(VCC)은 높아진다. 따라서, 이로부터 리드 전류(Iread)가 약한 비트 셀일수록, 리드 로우 전압 마진(Read LVCC margin)이 나쁘다는 것을 알 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 테스트 동작 방법을 설명하기 위한 흐름도이다.
도 1 내지 도 8을 참조하면, 기준 전류 생성기(41)가 기준 전류(Iref)를 생성하고 상기 기준 전류(Iref)에 의해 생성된 기준 전압(Vrf)을 센스 엠프(70)의 입력 단자들(DB와 nDB) 중 어느 하나에 공급한다(S10).
메모리 장치(20)는 메모리 셀(31)의 리드 전류(Iread)에 의해 생성된 리드 전압(Vrd)을 센스 엠프(70)의 입력 단자들DB와 nDB) 중 다른 하나에 공급한다(S20).
센스 엠프(70)는 기준 전압(Vrf)과 리드 전압(Vrd)을 비교한다(S30).
센스 엠프(70)는 리드 전류(Iread)의 레벨이 기준 전류(Iref)의 레벨보다 낮을 때, 센스 엠프(70)는 메모리 셀(31)을 카운트한다.
도 9는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(100)는 메모리 장치로 구현될 수 있는 메모리 장치(20)와, 메모리 장치(20)의 동작을 제어할 수 있는 메모리 컨트롤러(150)를 포함할 수 있다.
메모리 장치(20)는 리드 전류를 측정하는 테스트 동작을 수행할 수 있다. 또한, 메모리 컨트롤러(150)는 도 1에 도시된 메모리 컨트롤러(90)를 의미할 수 있다.
메모리 컨트롤러(150)는 전자 장치(190)의 전반적인 동작을 제어하는 프로세서(110)에 의하여 제어된다.
메모리 장치(20)에 저장된 데이터는 프로세서(110)의 제어에 따라 동작하는 메모리 컨트롤러(150)의 제어에 따라 디스플레이(130)를 통하여 디스플레이될 수 있다.
무선 송수신기(120)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(120)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(110)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(110)는 무선 송수신기(120)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러 (150)를 통하여 메모리 장치(20)에 저장하거나 또는 디스플레이(130)를 통하여 디스플레이할 수 있다.
무선 송수신기(120)는 프로세서(110)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(140)는 프로세서(110)의 동작을 제어하기 위한 제어 신호 또는 프로세서(110)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(110)는 메모리 장치(20)로부터 출력된 데이터, 무선 송수신기(120)로부터 출력된 무선 신호, 또는 입력 장치(140)로부터 출력된 데이터가 디스플레이(130)를 통하여 디스플레이될 수 있도록 디스플레이(130)를 제어할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 10을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(200)는 메모리 장치(20)와, 메모리 장치(20)의 동작을 제어할 수 있는 메모리 컨트롤러(250)를 포함한다.
메모리 장치(20)는 도 1에 도시된 메모리 장치(20)를 의미하며, 메모리 컨트롤러(250)는 도 1에 도시된 메모리 컨트롤러(90)를 의미한다.
전자 장치(200)는 전자 장치(200)의 전반적인 동작을 제어하기 위한 프로세서(210)를 포함할 수 있다. 메모리 컨트롤러(250)는 프로세서(210)에 의하여 제어된다.
프로세서(210)는 입력 장치(220)에 의하여 발생한 입력 신호에 따라 메모리 장치(20)에 저장된 데이터를 디스플레이(230)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(220)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 11을 참조하면, 전자 장치(300)는 카드 인터페이스(310), 메모리 컨트롤러(320), 및 메모리 장치(20)를 포함한다.
메모리 장치(20)는 리드 전류를 측정할 수 있는 테스트 동작을 수행할 수 있다. 메모리 장치(20)는 휘발성 메모리 또는 비휘발성 메모리로 구현될 수 있다.
전자 장치(300)는 카드 인터페이스(310)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 실시 예에 따라, 카드 인터페이스(310)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(310)는 전자 장치(300)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(320) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(320)는 전자 장치(300)의 전반적인 동작을 제어하며, 카드 인터페이스(310)와 메모리 장치(20) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(320)의 버퍼 메모리(325)는 카드 인터페이스(310)와 메모리 장치(330) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(320)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(310)와 메모리(60)와 접속된다. 실시 예에 따라 메모리 컨트롤러(320)는 카드 인터페이스(310)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 메모리 장치(20)로 전송한다.
또한, 메모리 컨트롤러(320)는 카드 인터페이스(310) 또는 메모리 장치(20) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송한다. 실시 예에 따라 도 11에 도시된 메모리 컨트롤러 (320)는 도 1에 도시된 메모리 컨트롤러(90)와 동일 또는 유사한 기능을 수행할 수 있다.
메모리 장치(20)에는 각종 데이터가 저장된다.
도 11의 전자 장치(300)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(310)와 메모리 컨트롤러(320)를 통하여 메모리 장치(20)에 저장된 데이터를 주거나 받을 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 12를 참조하면, 전자 장치(500)는 플래시 메모리 장치와 같은 메모리 장치(20), 메모리 장치(20)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(540), 및 전자 장치(500)의 전반적인 동작을 제어할 수 있는 프로세서(510)를 포함한다.
전자 장치(500)의 이미지 센서(520)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 프로세서(510)의 제어하에 메모리 장치(20)에 저장되거나 또는 디스플레이(530)를 통하여 디스플레이된다. 또한, 메모리 장치(20)에 저장된 디지털 신호는 프로세서(510)의 제어하에 디스플레이(530)를 통하여 디스플레이된다.
메모리 장치(20)는 리드 전류를 측정할 수 있다. 메모리 장치(20)는 휘발성 메모리 또는 비휘발성 메모리로 구현될 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 13을 참조하면, 전자 장치(600)는 메모리 장치(20), 메모리 장치(20)의 동작을 제어하기 위한 메모리 컨트롤러(650), 및 전자 장치(600)의 전반적인 동작을 제어할 수 있는 CPU(610)를 포함한다.
전자 장치(600)는 CPU(610)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리(650)를 포함한다. 메모리(650)는 ROM과 같은 메모리 또는 DRAM같은 휘발성 메모리로 구현될 수 있다.
전자 장치(600)에 접속된 호스트(HOST)는 메모리 컨트롤러(650)와 호스트 인터페이스(640)를 통하여 메모리 장치(20)와 데이터를 주거나 받을 수 있다. 이때 메모리 컨트롤러(650)는 메모리 인터페이스, 예컨대 메모리 인터페이스의 기능을 수행할 수 있다.
실시 예에 따라 전자 장치(600)는 ECC(error correction code) 블록(630)을 더 포함할 수 있다. CPU(610)의 제어에 따라 동작하는 ECC 블록(630)은 메모리 컨트롤러(650)를 통하여 메모리 장치(20)로부터 리드된 데이터에 포함된 에러를 검출하고 정정할 수 있다. 메모리 장치(20)는 리드 전류를 측정하는 테스트 동작을 수행할 수 있다.
CPU(610)는 버스(601)를 통하여 메모리 컨트롤러(650), ECC 블록(630), 호스트 인터페이스(640), 및 메모리(650) 사이에서 데이터의 교환을 제어할 수 있다.
전자 장치(600)는 USB(Universal Serial Bus) 메모리 드라이브 또는 메모리 스틱(memory stick) 등으로 구현될 수 있다.
도 14는 본 발명의 또 다른 실시 예에 따른 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 14를 참조하면, 전자 장치(700)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(700)는 다수개의 메모리 장치들(20-1~20-j)과, 다수개의 메모리 장치들(20-1~20-j) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(710)를 포함할 수 있다.
다수개의 메모리 장치들(20-1~20-j) 각각은 리드 전류를 측정하는 테스트 동작을 수행할 수 있다.
전자 장치(700)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다. 실시 예에 따라 메모리 컨트롤러(710)는 전자 장치(700)의 내부 또는 외부에 구현될 수 있다.
도 15는 도 14에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.
도 14와 도 15를 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 저장 장치(800)는 RAID 컨트롤러(810)와, 다수개의 메모리 시스템들(700-1~700-n; n는 자연수)을 포함할 수 있다.
다수개의 메모리 시스템들(700-1~700-n) 각각은 도 15에 도시된 전자 장치 (700)일 수 있다. 다수개의 메모리 시스템들(700-1~700-n)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(800)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 ; 메모리 시스템
20 ; 메모리 장치
30 ; 메모리 셀 어레이
40 ; 컨트롤 회로
50 ; 로우 디코더
60 ; 컬럼 MUX
70 ; 센스 엠프
80 ; 입출력 버퍼
90 ; 메모리 컨트롤러
41 ; 기준 전류 생성기
43 ; 기준 전류 제어 회로

Claims (10)

  1. 기준 전류 생성기가 기준 전류를 생성하고 상기 기준 전류에 의해 생성된 기준 전압을 센스 엠프의 입력 단자들 중 어느 하나에 공급하는 단계;
    메모리 셀의 리드 전류에 의해 생성된 리드 전압을 상기 센스 엠프의 입력 단자들 중 다른 하나에 공급하는 단계; 및
    상기 센스 엠프는 상기 기준 전압과 상기 리드 전압을 비교하는 단계를 포함하는 메모리 장치의 테스트 동작 방법.
  2. 제1항에 있어서, 상기 리드 전류의 레벨이 상기 기준 전류의 레벨보다 낮을 때,
    상기 센스 엠프는 상기 메모리 셀을 카운트하는 메모리 장치의 테스트 동작 방법.
  3. 제1항에 있어서, 상기 메모리 장치의 테스트 동작 방법은,
    상기 기준 전류의 레벨을 변화시켜 상기 기준 전류의 레벨에 대한 복수의 메모리 셀들의 분포 그래프를 생성하는 단계; 및
    상기 기준 전류의 레벨에 대한 복수의 메모리 셀들의 분포 그래프를 TEG(test element group)를 이용한 복수의 메모리 셀들의 분포 그래프와 대비하여 상기 기준 전류의 레벨에 대한 복수의 메모리 셀들의 분포 그래프의 오프셋을 보정하는 단계를 더 포함하는 메모리 장치의 테스트 동작 방법.
  4. 워드 라인과 복수의 비트 라인들에 접속되는 메모리 셀;
    기준 전류를 생성하는 기준 전류 생성기; 및
    상기 메모리 셀의 리드 전류에 의해 생성된 리드 전압과 상기 기준 전류에 의해 생성된 기준 전압을 비교하는 테스트 동작을 수행하기 위한 센스 엠프를 포함하는 메모리 장치.
  5. 제4항에 있어서, 상기 메모리 장치는,
    상기 리드 전압 생성을 위해 액티브 저항으로써 역할하는 비트 라인 로드 회로를 더 포함하는 메모리 장치.
  6. 제4항에 있어서, 상기 메모리 장치는,
    각각이 상기 복수의 비트 라인들 각각과 직렬로 접속되는 복수의 컬럼 스위치들; 및
    각각의 일단이 상기 기준 전류 생성기의 출력 단자와 접속되며, 각각의 타단이 상기 센스 엠프의 입력 단자들 각각과 접속되는 복수의 센스 엠프 스위치들을 더 포함하는 메모리 장치.
  7. 제6항에 있어서, 상기 테스트 동작시, 상기 복수의 컬럼 스위치들 중 어느 하나가 턴 온될 때, 상기 컬럼 스위치들 중 다른 하나는 턴 오프되며,
    상기 복수의 센스 엠프 스위치들 중 어느 하나가 턴 온될 때, 상기 복수의 센스 엠프 스위치들 중 다른 하나는 턴 오프되는 메모리 장치.
  8. 제6항에 있어서, 상기 메모리 장치는,
    비트 라인 선택 신호, 칩 선택 신호, 및 테스트 동작 인에이블 신호를 논리조합하여 상기 복수의 센스 엠프 스위치들 각각을 제어하기 위한 복수의 센스 엠프 스위치 제어 신호들,
    상기 복수의 컬럼 스위치들 각각을 제어하기 위한 복수의 컬럼 제어 신호들, 및
    상기 기준 전류 생성기를 제어하기 위한 기준 전류 제어 신호를 생성하는 기준 전류 제어 회로를 더 포함하는 메모리 장치.
  9. 제4항에 있어서, 상기 리드 전류의 레벨이 상기 기준 전류의 레벨보다 낮을 때,
    상기 센스 엠프는 상기 메모리 셀을 카운트하는 메모리 장치.
  10. 제4항에 있어서, 상기 기준 전류 생성기는,
    기준 핀 전압을 공급받아 상기 기준 전류의 레벨을 변화시키기 위한 기준 전압 핀; 및
    테스트 프로브와 접속하여 상기 기준 전류의 레벨을 모니터링하기 위한 기준 전류 핀을 포함하는 메모리 장치.
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