CN113555042A - 灵敏放大器电路、存储器 - Google Patents

Abstract

本申请涉及电路集成技术领域，公开一种灵敏放大器电路，包括：参考单元电流生成电路，用于生成参考单元电流和参考电压；电流比较电路，与参考单元电流生成电路电连接，电流比较电路用于将参考单元电流转换成参考电流，在读取存储阵列的情况下生成单元电流，并根据参考电流和单元电流形成读取电压；锁存电路，通过连接电路分别与电流比较电路和参考单元电流生成电路电连接，锁存电路用于获取参考电压和读取电压的电压差并对电压差进行正反馈得到逻辑信号；连接电路，用于在读取存储阵列的情况下将参考单元电流生成电路和锁存电路导通。由于锁存电路进行正反馈的响应时间较短，从而提高了存储器的读取速度。本申请还公开一种存储器。

Description

灵敏放大器电路、存储器

技术领域

本申请涉及电路集成技术领域，例如涉及一种灵敏放大器电路、存储器。

背景技术

在进行读取存储器内容的任务时，灵敏放大器会将位线电压调整至固定值，以使位线电压尽快稳定，进而可在读取时感应到稳定的位线电流，灵敏放大器感应位线上的信号变化并通过放大该信号变化来得到逻辑信号从而实现读取存储单元上储存的数据。灵敏放大器电路作为存储器的一个重要组成部分，直接影响存储器的读取速度。

在实现本公开实施例的过程中，发现相关技术中至少存在如下问题：

现有技术中，灵敏放大器电路通过比较器来进行电压比较信号变化以得到存储单元上储存的数据，由于比较器需要一定的反应时间，因此该结构的灵敏放大器电路读速度偏慢，从而影响到存储器的读取速度。

发明内容

为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键／重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。

本公开实施例提供一种灵敏放大器电路、存储器，以提高存储器的读取速度。

在一些实施例中，所述灵敏放大器电路包括：参考单元电流生成电路，用于生成参考单元电流和参考电压；电流比较电路，与参考单元电流生成电路电连接，电流比较电路用于将参考单元电流转换成参考电流，在读取存储阵列的情况下生成单元电流，并根据参考电流和单元电流形成读取电压；锁存电路，通过连接电路分别与电流比较电路和参考单元电流生成电路电连接，锁存电路用于获取参考电压和读取电压的电压差并对电压差进行正反馈得到逻辑信号；连接电路，用于在读取存储阵列的情况下将参考单元电流生成电路和锁存电路导通，且将电流比较电路和锁存电路导通。

在一些实施例中，所述存储器包括上述的灵敏放大器电路。

本公开实施例提供的灵敏放大器电路和存储器，可以实现以下技术效果：通过参考单元电流生成电路生成的参考单元电流和参考电压；电流比较电路将参考单元电流转换成参考电流，在读取存储阵列的情况下生成单元电流，并根据参考电流和单元电流形成读取电压，锁存电路获取参考电压和读取电压的电压差并对电压差进行正反馈得到逻辑信号。相比于现有的灵敏放大器电路中比较器需要更长的反应时间，由于锁存电路对电压差进行正反馈的响应速度较快，即锁存电路进行正反馈的响应时间较短，从而提高了存储器的读取速度。

以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。

附图说明

一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：

图1是本公开实施例提供的一个灵敏放大器电路的结构示意图；

图2是本公开实施例提供的一个读操作时灵敏放大器电路的时序图。

附图标记：

1：第一NMOS (N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体) 管；2：第二NMOS管；3：第三NMOS管；4：第三PMOS(positive channel Metal OxideSemiconductor, P沟道金属氧化物半导体)管；5：第四PMOS管；6：第四NMOS管；7：第五NMOS管；8：第一非门；9：第二非门；10：第一PMOS管；11：第二PMOS管；12：第五PMOS管；13：第六PMOS管；14：第七PMOS管；15：第八PMOS管；16：第九PMOS管；17：第十PMOS管；18：第十一PMOS管；19：第十二PMOS管；20：第十三PMOS管；21：第十四PMOS管；22：第十五PMOS管；23：第一电容；24：参考闪存单元；25：第八NMOS管；26：第七NMOS管；27：第六NMOS管；28：第二电容；29：闪存单元；30：第十一NMOS管；31：第十NMOS管；32：第九NMOS管；33：第十二NMOS管；34：第十六PMOS管；35：第十七PMOS管；36：第十三NMOS管；37：第十四NMOS管；38：第十五NMOS管；39：第二十三NMOS管；40：第十八PMOS管；41：第十九PMOS管；42：第十六NMOS管；43：第十七NMOS管；44：第十八NMOS管；45：第二十PMOS管；46：第十九NMOS管；47：第二十一PMOS管；48：第二十NMOS管；49：第二十二NMOS管；50：第二十一NMOS管；51：锁存电路；52：连接电路；53：第三均衡电路；54：修调电路；55：单元电流生成电路；56：第一预充电路；57：第二预充电路；58：第一均衡电路；59：第二均衡电路；60：第一初始化电路；61：第二初始化电路；62：存储单元电流生成电路。

具体实施方式

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。

本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。

本公开实施例中，术语“上”、“下”、“内”、“中”、“外”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本公开实施例及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本公开实施例中的具体含义。

另外，术语“设置”、“连接”、“固定”应做广义理解。例如，“连接”可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本公开实施例中的具体含义。

除非另有说明，术语“多个”表示两个或两个以上。

本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。

术语“和/或”是一种描述对象的关联关系，表示可以存在三种关系。例如，A和/或B，表示：A或B，或，A和B这三种关系。

需要说明的是，在不冲突的情况下，本公开实施例中的实施例及实施例中的特征可以相互组合。

结合图1所示，本公开实施例提供一种灵敏放大器电路，包括：参考单元电流生成电路、电流比较电路、锁存电路51、连接电路52。参考单元电流生成电路，用于生成参考单元电流和参考电压；电流比较电路，与参考单元电流生成电路电连接，电流比较电路用于将参考单元电流转换成参考电流，在读取存储阵列的情况下生成单元电流，并根据参考电流和单元电流形成读取电压；锁存电路51，通过连接电路52分别与电流比较电路和参考单元电流生成电路62电连接，锁存电路51用于获取参考电压和读取电压的电压差并对电压差进行正反馈得到逻辑信号；连接电路52，用于在读取存储阵列的情况下将参考单元电流生成电路和锁存电路导通，且将电流比较电路和锁存电路导通。

采用本公开实施例提供的灵敏放大器电路，通过参考单元电流生成电路生成的参考单元电流和参考电压；电流比较电路将参考单元电流转换成参考电流，在读取存储阵列的情况下生成单元电流，并根据参考电流和单元电流形成读取电压，锁存电路获取参考电压和读取电压的电压差并对电压差进行正反馈得到逻辑信号。相比于现有的灵敏放大器电路中比较器需要更长的反应时间，由于锁存电路对电压差进行正反馈的响应速度较快，即锁存电路进行正反馈的响应时间较短，从而提高了存储器的读取速度。

可选地，连接电路52包括：第一NMOS管1、第二NMOS管2、第三NMOS管3。第一NMOS管1的漏极分别连接第二NMOS管2的源极和第三NMOS管3的源极，第一NMOS管1的源极接地；第二NMOS管2的栅极与电流比较电路电连接，第二NMOS管2的漏极连接锁存电路51；第三NMOS管3的栅极与参考单元电流生成电路电连接，第三NMOS管3的漏极连接锁存电路51。

在读取存储阵列的情况下，第二NMOS管与电流比较电路处于导通状态，第二NMOS管与锁存电路处于导通状态，使得电流比较电路和锁存电路导通。在读取存储阵列的情况下，第三NMOS管与参考单元电流生成电路处于导通状态，第三NMOS管与锁存电路处于导通状态；使得参考单元电流生成电路和锁存电路导通。

可选地，锁存电路51包括：第三PMOS管4、第四PMOS管5、第四NMOS管6、第五NMOS管7、缓冲模块。第三PMOS管4的栅极分别连接第四NMOS管6的栅极和第五NMOS管7的漏极，第三PMOS管4的源极连接第四PMOS管5的源极，第三PMOS管4的漏极分别连接第四PMOS管5的栅极、第四NMOS管6的漏极、第五NMOS管7的栅极；第四PMOS管5的漏极连接第三PMOS管4的栅极；第四NMOS管6的源极连接第二NMOS管2的漏极；第五NMOS管7的源极连接第三NMOS管3的漏极。缓冲模块分别与第三PMOS管的漏极、第四PMOS管的栅极、第四NMOS管的漏极和第五NMOS管的栅极电连接，缓冲模块用于接收并输出逻辑信号。可选地，缓冲模块增强接收到的逻辑信号的驱动能力并输出逻辑信号。

可选地，缓冲模块包括：第一非门8、第二非门9。第一非门8的输入端分别与第三PMOS管4的漏极、第四PMOS管5的栅极、第四NMOS管6的漏极和第五NMOS管7的栅极电连接，第一非门8的输出端与第二非门9的输入端电连接。

通过锁存电路将获得的参考电压和读取电压的电压差进行放大，实现正反馈得到逻辑信号，由于锁存电路进行正反馈的响应速度较快，进而提升了存储器的读取速度。同时，通过缓冲模块将逻辑信号进行缓冲并输出，避免了因接收逻辑信号的装置的负载过大，而降低存储器的读取速度。

可选地，灵敏放大器电路还包括第三均衡电路53，第三均衡电路53包括：第一PMOS管10、第二PMOS管11。第一PMOS管10的栅极连接第二PMOS管11的栅极，第一PMOS管10的源极分别连接第二PMOS管11的源极、第三PMOS管4的源极和第四PMOS管5的源极，第一PMOS管10的漏极分别连接第三PMOS管4的栅极、第四PMOS管5的漏极、第四NMOS管6的栅极和第五NMOS管7的漏极；第二PMOS管11的漏极分别连接第四NMOS管6的栅极、第五NMOS管7的栅极、第三PMOS管4的漏极、第四PMOS管5的栅极和缓冲模块。可选地，第二PMOS管11的漏极连接第一非门8的输入端。

第三均衡电路将锁存电路内部节点初始至相同电位，使得锁存电路处于电压比较的灵敏态，在读取电压和参考电压存在差异的情况下，能够快速得到电压差，并对电压差进行正反馈得到逻辑信号。通过第三均衡电路将锁存电路内部节点初始至相同电位，使得锁存电路在获取读取电压和参考电压的电压差的时候速度提高，从而提高了存储器的读取速度。

可选地，参考单元电流生成电路包括：存储单元电流生成电路62、第一预充电路56和第五PMOS管12。第一预充电路56的一端连接存储单元电流生成电路62，第一预充电路56的另一端分别连接第五PMOS管12和连接电路52，第五PMOS管12的栅极分别连接第一预充电路56、电流比较电路和连接电路52，第五PMOS管12的栅极还与第五PMOS管12的漏极电连接，第五PMOS管12的源极连接电源；存储单元电流生成电路用于生成存储单元电流，第一预充电路用于给存储单元电流生成电路提供预充电压，并给第五PMOS管和连接电路的连接节点提供预充电压，第五PMOS管用于给第一预充电路和连接电路的连接节点提供电压，并对存储单元电流进行反向，以生成参考单元电流并输送给电流比较电路。在第五PMOS管和连接电路的连接节点形成参考电压，并通过连接电路输送给锁存电路。

可选地，第一预充电路56包括：第一钳位电路和第十二NMOS管33。第一钳位电路包括：第十六PMOS管34、第十七PMOS管35、第十三NMOS管36、第十四NMOS管37和第十五NMOS管38。第十六PMOS管34的源极连接电源，第十六PMOS管34的漏极连接第十七PMOS管35的源极；第十七PMOS管35的栅极分别连接第十三NMOS管36的栅极、第十五NMOS管38的源极和存储单元电流生成电路62，第十七PMOS管35的漏极分别连接第十四NMOS管37的漏极和第十五NMOS管38的栅极；第十三NMOS管36的源极接地；第十四NMOS管37的源极接地；第十五NMOS管38的漏极分别连接第十二NMOS管33的源极、第五PMOS管12的栅极、第五PMOS管12的漏极和第三NMOS管3的栅极；第十二NMOS管33的漏极接地。

可选地，存储单元电流生成电路62包括：第一电容23、参考闪存单元24和第一列译码电路。第一列译码电路包括：第六NMOS管27、第七NMOS管26、第八NMOS管25。第六NMOS管27的漏极分别连接第十七PMOS管35的栅极、第十三NMOS管36的栅极和第十五NMOS管38的源极，第六NMOS管27的源极连接第七NMOS管26的漏极；第七NMOS管26的源极连接第八NMOS管25的漏极；第八NMOS管25的源极分别连接第一电容23的一端和参考闪存单元24的第一端；第一电容23的另一端接地；参考闪存单元24的第二端接地。可选地，第六NMOS管27的栅极、第七NMOS管26的栅极、第八NMOS管25的栅极分别连接第三译码器，参考闪存单元24的第三端连接第三译码器，第三译码器用于选择要读取的参考闪存单元的内容。

可选地，电流比较电路包括：修调电路54、第二预充电路57和单元电流生成电路55。修调电路54的输入端分别连接第一预充电路56、连接电路52、第五PMOS管12的栅极和第五PMOS管12的漏极，修调电路54的输出端分别连接第二预充电路57和连接电路52，第二预充电路57的一端连接单元电流生成电路55，第二预充电路57的另一端分别连接修调电路54和连接电路52，单元电流生成电路55通过第二预充电路与57连接电路52连接，单元电流生成电路用于生成单元电流；修调电路用于对参考单元电流进行修调，以生成参考电流，第二预充电路用于给单元电流生成电路提供预充电压，并给修调电路和连接电路的连接节点提供预充电压，在第二预充电路与修调电路连接连接电路的节点根据参考电流和单元电流形成读取电压。

在读取存储阵列的情况下，修调电路对参考单元电流进行修调后生成参考电流。在参考电流大于单元电流的情况下，读取电压被充至高电位，在参考电流小于单元电流的情况下，读取电压被充至低电位。通过电流比较电路对参考电流和单元电流进行比较得到读取电压。可选地，高电位的电压大于低电位的电压。

可选地，修调电路54包括：第六PMOS管13、第七PMOS管14、第八PMOS管15、第九PMOS管16、第十PMOS管17、第十一PMOS管18、第十二PMOS管19、第十三PMOS管20、第十四PMOS管21、第十五PMOS管22。第六PMOS管13的栅极分别连接第三NMOS管3的栅极、第十五NMOS管38的漏极、第十二NMOS管33的源极、第五PMOS管12的栅极、第五PMOS管12的漏极、第七PMOS管14的栅极、第八PMOS管15的栅极、第九PMOS管16的栅极、第十PMOS管17的栅极；第六PMOS管13的源极、第七PMOS管14的源极、第八PMOS管15的源极、第九PMOS管16的源极、第十PMOS管17的源极分别连接电源，第六PMOS管13的漏极连接第十一PMOS管18的源极，第七PMOS管14的漏极连接第十二PMOS管19的源极，第八PMOS管15的漏极连接第十三PMOS管20的源极，第九PMOS管16的漏极连接第十四PMOS管21的源极，第十PMOS管17的漏极连接第十五PMOS管22的源极；第十一PMOS管18的漏极分别连接第十二PMOS管19的漏极、第十三PMOS管20的漏极、第十四PMOS管21的漏极和第十五PMOS管22的漏极、第二NMOS管2和第二预充电路57。可选地，第十一PMOS管18的栅极、第十二PMOS管19的栅极、第十三PMOS管20的栅极、第十四PMOS管21的栅极和第十五PMOS管22的栅极分别连接第一译码器，第一译码器用于控制第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管和第十五PMOS管的导通。

可选地，第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管用于对参考单元电流按比例进行放大；第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管用于控制电路的导通和截止。

通过修调电路产生与参考单元电流成比例的参考电流，且参考电流比例可调，参考电流均匀地分布在存储阵列中间且在读过程中与选中的存储单元具有相同的偏压条件，因此参考电流能够跟随工艺、温度和电源电压的变化而变化，进而减小工艺、温度和电源电压偏差对参考电流的影响，增大参考电流和单元电流比较的窗口，进一步提高存储器的读取速度。

在一些实施例中，通过预先设置第五PMOS管和第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管的尺寸的比例，使得修调电路对参考单元电流放大的比例分别为：2.5%、5%、10%、20%、40%，通过对第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管和第十五PMOS管的开启状态进行组合，使参考电流可在2.5%* ~77.5%*的范围内修调。

可选地，第二预充电路57包括：第二钳位电路和第二十三NMOS管39。可选地，第二钳位电路包括：第十八PMOS管40、第十九PMOS管41、第十六NMOS管42、第十七NMOS管43和第十八NMOS管44。第十八PMOS管40的源极连接电源，第十八PMOS管40的漏极连接第十九PMOS管41的源极；第十九PMOS管41的栅极分别连接第十六NMOS管42的栅极、第十八NMOS管44的源极和单元电流生成电路55，第十九PMOS管41的漏极分别连接第十六NMOS管42的漏极、第十七NMOS管43的漏极和第十八NMOS管44的栅极；第十七NMOS管43的源极接地；第十六NMOS管42的源极接地；第十八NMOS管44的漏极分别连接第二十三NMOS管39的源极、第十一PMOS管18的漏极、第十二PMOS管19的漏极、第十三PMOS管20的漏极、第十四PMOS管21的漏极、第十五PMOS管22的漏极和第三NMOS管2的栅极；第二十三NMOS管39的漏极接地。

可选地，单元电流生成电路55包括：第二电容28、闪存单元29和第二列译码电路，第二列译码电路包括第九NMOS管32、第十NMOS管31和第十一NMOS管30。第九NMOS管32的漏极分别连接第十九PMOS管41的栅极、第十六NMOS管42的栅极和第十八NMOS管44的源极，第九NMOS管32的源极连接第十NMOS管31的漏极；第十NMOS管31的源极连接第十一NMOS管30的漏极；第十一NMOS管30的源极分别连接第二电容28的一端和闪存单元29的第一端；第二电容28的另一端接地；闪存单元29的第二端接地。可选地，第九NMOS管32的栅极、第十NMOS管31的栅极和第十一NMOS管30栅极分别连接第二译码器，闪存单元29的第三端连接第二译码器，第二译码器用于选择要读取的闪存单元的内容。

可选地，该灵敏放大器电路还包括：第一均衡电路58。第一均衡电路58的一端分别连接第一预充电路56、第五PMOS管12的栅极、第五PMOS管12的漏极和连接电路52，第一均衡电路58的另一端分别连接修调电路54、第二预充电路57和连接电路52，第一均衡电路用于将第一预充电路连接连接电路的节点和第二预充电路连接连接电路的节点平衡至相同电压。

可选地，第一均衡电路58包括：第二十PMOS管45和第十九NMOS管46。第二十PMOS管45的源极分别连接第十九NMOS管46的漏极、第十一PMOS管18的漏极、第十二PMOS管19的漏极、第十三PMOS管20的漏极、第十四PMOS管21的漏极、第十五PMOS管22的漏极、第二十三NMOS管39的源极、第十八NMOS管44的漏极、第三NMOS管2的栅极，第十九NMOS管46的源极分别连接第二十PMOS管45的漏极、第五PMOS管12的栅极、第五PMOS管12的漏极、第十二NMOS管33的源极、第三NMOS管3的栅极、第十五NMOS管38的漏极。

可选地，该灵敏放大器电路还包括：第二均衡电路59。第二均衡电路59的一端分别连接存储单元电流生成电路62和第一预充电路56，第二均衡电路59的另一端分别连接单元电流生成电路55和第二预充电路57，第二均衡电路用于将存储单元电流生成电路连接第一预充电路的节点和单元电流生成电路连接第二预充电路的节点平衡至相同电压。

可选地，第二均衡电路59包括：第二十一PMOS管47、第二十NMOS管48。第二十一PMOS管47的源极连接第二十NMOS管48的漏极、第二初始化电路、第十九PMOS管41的栅极、第十六NMOS管42的栅极、第十八NMOS管44的源极、第九NMOS管32的漏极；第二十一PMOS管47的漏极连接第二十NMOS管48的源极、第十七PMOS管35的栅极、第十三NMOS管36的栅极、第十五NMOS管38的源极、第六NMOS管27的漏极。

在预充阶段，存储器通过第一均衡电路将第一预充电路连接连接电路的节点和第二预充电路连接连接电路的节点平衡至相同电压，第二均衡电路将存储单元电流生成电路连接第一预充电路的节点和单元电流生成电路连接第二预充电路的节点平衡至相同电压，能减小电压失配带来的误差，提高了存储器读取的准确度。

可选地，该灵敏放大器电路还包括：第一初始化电路和第二初始化电路。第一初始化电路的一端分别连接存储单元电流生成电路、第一预充电路和第二均衡电路，第一初始化电路的另一端接地，第一初始化电路用于在结束读取存储阵列的情况下将存储单元电流生成电路和第二预充电路的连接节点的电压初始化至预设电压；第二初始化电路的一端分别连接单元电流生成电路、第二预充电路和第二均衡电路，第二初始化电路的另一端接地，第二初始化电路用于在结束读取存储阵列的情况下将单元电流生成电路和第二预充电路的连接节点的电压初始化至预设电压。

在结束读取存储阵列的情况下，锁存电路继续工作，将读取到的存储器内容锁存起来。第一初始化电路将存储单元电流生成电路和第二预充电路的连接节点的电压初始化至预设电压，例如0。第二初始化电路将单元电流生成电路和第二预充电路的连接节点的电压初始化至预设电压，例如0。这样，能够为下一次读取存储阵列做好准备，提高了读取的速度。

可选地，第一初始化电路60包括：第二十二NMOS管49。第二十二NMOS管49的漏极分别连接第二十一PMOS管47的漏极、第二十NMOS管48的源极、第十七PMOS管35的栅极、第十三NMOS管36的栅极、第十五NMOS管38的源极、第六NMOS管27的漏极，第二十二NMOS管49的源极接地。

可选地，第二初始化电路61包括：第二十一NMOS管50。第二十一NMOS管50的漏极分别连接第二十一PMOS管47的源极、第二十NMOS管48的漏极、第十九PMOS管41的栅极、第十六NMOS管42的栅极、第十八NMOS管44的源极、第九NMOS管32的漏极，第二十一NMOS管50的源极接地。

在读取存储阵列的情况下，将读时序产生电路分别连接第二十PMOS管45的栅极、第十九NMOS管46的栅极、第二十三NMOS管39的栅极、第十二NMOS管33的栅极、第一NMOS管1的栅极、第一PMOS管10的栅极、第二PMOS管11的栅极、第十八PMOS管40的栅极、第十七NMOS管43的栅极、第二十NMOS管48的栅极、第二十一NMOS管50的栅极、第二十二NMOS管49的栅极、第二十一PMOS管47的栅极、第十六PMOS管34的栅极、第十四NMOS管37的栅极。读时序产生电路产生RE脉冲信号，RE脉冲信号产生检测信号ATD，然后产生多个读控制信号，例如PRE、PREb、SENb、SEN和LAT。读时序产生电路将产生的PRE控制信号发送给第十九NMOS管46、第二十三NMOS管39、第十二NMOS管33和第二十NMOS管48；将PREb控制信号发送给第二十PMOS管45、第十八PMOS管40和第二十一PMOS管47；将与SEN的电平完全相反的SENb控制信号发送给第十八PMOS管40、第十七NMOS管43、第二十一NMOS管50、第二十二NMOS管49、第十六PMOS管42和第十四NMOS管37；将LAT控制信号发送给第一NMOS管1、第一PMOS管10和第二PMOS管11。

在一些实施例中，图2为存储器在进行读操作的情况下，灵敏放大器电路的时序图，在接收到地址信号ADDRESS的情况下，第二译码器开始选择要读取闪存单元的内容，第三译码器开始选择要读取参考闪存单元的内容。在接收到RE脉冲信号的情况下，读时序产生电路产生检测信号ATD，然后产生多个读控制信号，例如PRE、PREb、SENb、SEN和LAT。在预充阶段，即在PRE为正脉冲，PREb为负脉冲的情况下，在第二箝位电路控制下，单元电流生成电路被预充到目标电压，例如0.4V~0.8V，该目标电压近似等于第十NMOS管的阈值电压，存储单元电流生成电路也被第一钳位电路箝位在目标电压并形成参考单元电流Irefcell，同时连接电路和第五PMOS管的连接节点会被第十二NMOS管充高至高电压。在第一均衡电路开启的情况下，第一预充电路连接连接电路的节点和第二预充电路连接连接电路的节点的电压相等，在第二均衡电路开启的情况下，存储单元电流生成电路连接第一预充电路的节点和单元电流生成电路连接第二预充电路的节点平衡至相同电压的电压相等，保证了电流比较阶段稳定可靠，减小电压失配带来的误差。

在预充阶段结束，即PRE为低电平，PREb为高电平，即在读取存储阵列的情况下，第二十三NMOS管和第十二NMOS管关断，流过第十八NMOS管的电流为单元电流Isense，流过第十五NMOS管和第五PMOS管的电流为参考单元电流Irefcell，参考单元电路通过第五PMOS管进行反向并将反向的参考电压电流输入给修调电路，经过修调电路修调产生参考电流Iref。第二预充电路和连接电路的连接节点Node E点的读取电压完全由存储单元电流Isense和参考电流Iref决定。当Iref>Isense时，Node E点电压

被充至高电位E(0)；当Iref<Isense时，Node E点电压

会被拉至低电位E(1)。

在锁存控制信号LAT为低电平的情况下，第三均衡电路将锁存电路内部节点初始至相同电位，在锁存控制信号LAT为高电平的情况下，由于锁存电路的内部节点电压一致，锁存电路处于电压比较的灵敏态，在读取电压和参考电压存在差异的情况下，能够快速得到电压差，并对电压差进行正反馈得到逻辑信号。通过第三均衡电路将锁存电路内部节点初始至相同电位，使得锁存电路在获取读取电压和参考电压的电压差的时候速度提高，从而提高了存储器的读取速度。

通过电流比较电路对参考电流和单元电流进行比较，生成读取电压REFE，读取电压与参考电压产生较大电压差后，LAT信号被拉高，此时第一PMOS管和第一PMOS管处于关闭状态，第一NMOS管处于开启状态。由于读取和参考电压不同，流过第二NMOS管和第三NMOS管的电流有差别，最终锁存电路会放大该电流差别，在锁存电路输出端即DOUT端输出正确的逻辑信号。

可选地，通过计算Taa=Tpre+T1+T2获得存储器的读取时间Taa。其中，Taa为读取时间，Tpre是预充时间，T2是锁存电路输出的延迟时间，T1是读取电压的建立时间。由于锁存电路进行正反馈具有较快的响应时间，与现有的灵敏放大器电路相比，大大减小了T2的值，进而减少了读取时间。并且不需要额外的输出锁存电路，提高了存储器的读速度。

以上描述和附图充分地示出了本公开的实施例，以使本领域的技术人员能够实践它们。其他实施例可以包括结构的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施例的部分和特征可以被包括在或替换其他实施例的部分和特征。本公开的实施例并不局限于上面已经描述并在附图中示出的结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (10)

1.一种灵敏放大器电路，其特征在于，包括：

参考单元电流生成电路，用于生成参考单元电流和参考电压；

电流比较电路，与所述参考单元电流生成电路电连接，所述电流比较电路用于将所述参考单元电流转换成参考电流，在读取存储阵列的情况下生成单元电流，并根据参考电流和单元电流形成读取电压；

锁存电路，通过连接电路分别与所述电流比较电路和所述参考单元电流生成电路电连接，所述锁存电路用于获取所述参考电压和所述读取电压的电压差并对所述电压差进行正反馈得到逻辑信号；

所述连接电路，用于在读取存储阵列的情况下将参考单元电流生成电路和锁存电路导通，且将电流比较电路和锁存电路导通。

2.根据权利要求1所述的灵敏放大器电路，其特征在于，所述连接电路包括：

第一NMOS管，漏极分别连接第二NMOS管的源极和第三NMOS管的源极，所述第一NMOS管的源极接地；

所述第二NMOS管，栅极与所述电流比较电路电连接，所述第二NMOS管的漏极连接所述锁存电路；

所述第三NMOS管，栅极与所述参考单元电流生成电路电连接，所述第三NMOS管的漏极连接所述锁存电路。

3.根据权利要求2所述的灵敏放大器电路，其特征在于，锁存电路包括：

第三PMOS管，栅极分别连接第四NMOS管的栅极和第五NMOS管的漏极，所述第三PMOS管的源极连接第四PMOS管的源极，所述第三PMOS管的漏极分别连接所述第四PMOS管的栅极、所述第四NMOS管的漏极、所述第五NMOS管的栅极；

所述第四PMOS管，漏极连接所述第三PMOS管的栅极；

所述第四NMOS管，源极连接所述第二NMOS管的漏极；

所述第五NMOS管，源极连接所述第三NMOS管的漏极；

缓冲模块，分别与所述第三PMOS管的漏极、所述第四PMOS管的栅极、所述第四NMOS管的漏极和所述第五NMOS管的栅极电连接，所述缓冲模块用于接收并输出逻辑信号。

4.根据权利要求3所述的灵敏放大器电路，其特征在于，所述灵敏放大器电路还包括第三均衡电路，所述第三均衡电路包括：

第一PMOS管，栅极连接第二PMOS管的栅极，所述第一PMOS管的源极分别连接所述第二PMOS管的源极、所述第三PMOS管的源极和所述第四PMOS管的源极，所述第一PMOS管的漏极分别连接所述第三PMOS管的栅极、所述第四PMOS管的漏极、所述第四NMOS管的栅极、所述第五NMOS管的漏极；

第二PMOS管，漏极分别连接所述第四NMOS管的栅极、所述第五NMOS管的栅极、所述第三PMOS管的漏极和所述第四PMOS管的栅极和所述缓冲模块。

5.根据权利要求1所述的灵敏放大器电路，其特征在于，参考单元电流生成电路包括：

存储单元电流生成电路，用于生成存储单元电流；

第一预充电路，一端连接所述存储单元电流生成电路，所述第一预充电路的另一端分别连接第五PMOS管和所述连接电路，所述第一预充电路用于给所述存储单元电流生成电路提供预充电压，并给所述第五PMOS管和所述连接电路的连接节点提供预充电压；

所述第五PMOS管，栅极分别连接所述第一预充电路、所述电流比较电路和所述连接电路，所述第五PMOS管的栅极还与所述第五PMOS管的漏极电连接，所述第五PMOS管的源极连接电源，所述第五PMOS管用于给所述第一预充电路和所述连接电路的连接节点提供电压，并对存储单元电流进行反向，以生成参考单元电流并输送给所述电流比较电路。

6.根据权利要求5所述的灵敏放大器电路，其特征在于，电流比较电路包括：

修调电路，输入端分别连接所述第一预充电路、所述连接电路、所述第五PMOS管的栅极和所述第五PMOS管的漏极，所述修调电路的输出端分别连接第二预充电路和所述连接电路，所述修调电路用于对参考单元电流进行修调，以生成参考电流；

所述第二预充电路，一端连接所述单元电流生成电路，所述第二预充电路的另一端分别连接所述修调电路和所述连接电路，所述第二预充电路用于给所述单元电流生成电路提供预充电压，并给所述修调电路和所述连接电路的连接节点提供预充电压；

所述单元电流生成电路，通过所述第二预充电路与所述连接电路连接，所述单元电流生成电路用于生成单元电流；在所述第二预充电路与所述修调电路连接所述连接电路的节点根据所述参考电流和所述单元电流形成读取电压。

7.根据权利要求6所述的灵敏放大器电路，其特征在于，所述灵敏放大器电路还包括：

第一均衡电路，一端分别连接所述第一预充电路、第五PMOS管的栅极、第五PMOS管的漏极和所述连接电路，所述第一均衡电路的另一端分别连接所述修调电路、所述第二预充电路和所述连接电路，所述第一均衡电路用于将所述第一预充电路连接所述连接电路的节点和所述第二预充电路连接所述连接电路的节点平衡至相同电压。

8.根据权利要求7所述的灵敏放大器电路，其特征在于，所述灵敏放大器电路还包括：

第二均衡电路，一端分别连接所述存储单元电流生成电路和所述第一预充电路，所述第二均衡电路的另一端分别连接所述单元电流生成电路和所述第二预充电路，所述第二均衡电路用于将所述存储单元电流生成电路连接所述第一预充电路的节点和所述单元电流生成电路连接所述第二预充电路的节点平衡至相同电压。

9.根据权利要求8所述的灵敏放大器电路，其特征在于，所述灵敏放大器电路还包括：

第一初始化电路，一端分别连接所述存储单元电流生成电路、所述第一预充电路和所述第二均衡电路，另一端接地，所述第一初始化电路用于在结束读取存储阵列的情况下将所述存储单元电流生成电路和所述第一预充电路的连接节点的电压初始化至预设电压；

第二初始化电路，一端分别连接所述单元电流生成电路、所述第二预充电路和所述第二均衡电路，另一端接地，所述第二初始化电路用于在结束读取存储阵列的情况下将所述单元电流生成电路和所述第二预充电路的连接节点的电压初始化至预设电压。

10.一种存储器，其特征在于，包括如权利要求1至9任一项所述的灵敏放大器电路。

Images