CN1139812A - 非易失性半导体存储器件的多块擦去与验证装置及其方法 - Google Patents

非易失性半导体存储器件的多块擦去与验证装置及其方法 Download PDF

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Abstract

提供一种同时擦去应变更的已写入多个存储块的数据的电可擦可编程的非易失性半导体存储器件。该非易失性半导体存储器件具有多个与存储块相接的块选择电路，该多个块选择电路寄存着块选择标志，以便在擦去工作中选择至少一个所选定的存储块内的多个存储晶体管的控制栅，由于分别具有寄存着使其余的非选择的存储块内的多个存储晶体管的控制栅浮动的复位标志的寄存装置，在该擦去工作中只同时擦去该所选定的存储块内的存储晶体管。

Description

非易失性半导体存储器件的多 块擦去与验证装置及其方法
本发明涉及非易失性半导体的存储器件的存储块擦去与验证装置及其方法。
为完成高密度的电可擦可编程序的非易失性半导体存储器件(以下称EEPROM)，已开发了能减少每单元平均选择晶体管的个数及与位线相接的接触窗口的个数的具有NAND结构的单元的EEPROM。
此NAND结构的单元(以下称NAND单元)由第1选择晶体管、源极接地的与公用源线相接的第2选择晶体管及在第1选择晶体管源极与第2选择晶体管漏极间串联连接通道的多个浮动栅型存储晶体管构成。
多个NAND单元排列成行与列的矩阵形式，第1选择晶体管的漏极各自与处于列方向的对应的位线相接。排列在同一行的第1选择晶体管的栅极、该存储晶体管的控制栅极及该第2选择晶体管的栅极各自与对应的第1选择线、对应的字线及对应的第2选择线相接，形成存储单元阵列。该存储单元阵列被形成在在N型半导体基片上所形成的P型阱区内。排列在同一行的NAND单元表示各个存储块。
为了变更编程序的EEPROM的数据，要求把EEPROM内全部存储晶体管的数据擦去后进行编程。但是，随着EEPROM的存储容量的增加，在只要求变更一部分数据的场合，从全部存储晶体管擦去后再进行编程是不便的，且要花费长时间。为了解决此类问题，就要开发一种只把待变更的已写入数据的存储块有选择地擦去后进行编程的技术。
这种技术已被本申请的同一申请人申请的美国专利申请第08/171,300所揭示。文中所揭示的块擦去技术是在该P型阱区施加高电压的擦去电压，同时在所选定的存储块的字线上施加检测电压0V，使非选择的存储块的字线浮动的技术。这样一来，所选择的存储块内的存储晶体管由于F-N(Fowler-Nordheim)效应使电子从这些浮动栅放出，并具有负的阈电压-3V。在这样的擦去状态下，可能是参照数据“1”的擦去状态。一方面，由于非选择的存储块内的字线处于浮动状态，施加在P型阱区的擦去电压，借助电容耦合，通过向这些字线充电，可以防止擦去。即，不使用附加的电路可做到防止非选择的存储块自擦去。
然而，这些块的擦去方式，存在应擦去的存储块只能逐个选择擦去的问题。依次选择并擦去应擦去的存储块是不方便的，且费很多时间。结果，使EEPROM的性能下降。因此，为改善EEPROM的性能，需要一种同时擦去所选定的存储块的技术。
在所选定的存储块内的存储晶体管的擦去工作时，由于存储晶体管的遂道氧化膜厚度变化等工艺变化、电源电压及使用温度变化等工作条件的变化及存储晶体管的擦去次数的增加，在存储单元的阈电压电平不能达到预定电平的情况下，使EEPROM的可靠性下降。因而，为了改善EEPROM的可靠性，需要进行擦去验证，以使所擦去的存储晶体管即存储单元的阈电压达到一定的电平。
因此，本发明之目的在于提供一种能提高性能的电可擦可编程序的非易失性半导体存储器件。
本发明的另一目的在于提供一种能同时擦去应变更的已写入数据的多个存储块的电可擦可编程序的非易失性半导体存储器件。
本发明的又一目的在于提供一种能提高可靠性的电可擦可编程序的非易失性半导体存储器件。
为达此目的，本发明是在具有形成于半导体基片上的由多个存储单元所构成的多个存储块、该各存储单元由具有浮动栅与控制栅的至少一个存储晶体管构成、选择在擦去动作中所选定的存储块内的存储晶体管的控制栅、具有为擦去该存储单元而与该多个存储块相接的块选择电路的非易失性半导体存储器件中，该多个块选择电路寄存着块选择标志，以便在擦去工作中选择至少一个所选定的存储块内的多个存储晶体管的控制栅，由于分别具有寄存着使其余的非选择的存储块内的多个存储晶体管的控制栅浮动的复位标志的寄存装置，在该擦去工作中只同时擦去所选定的存储块内的存储晶体管。另外，与擦去验证工作中所选定的存储块对应的寄存装置，在寄存块选择标志时，备置产生擦去验证读出信号的判别装置，只对与产生擦去验证读出信号的块选择电路对应的存储块进行擦去验证工作。如果成功地擦去所选定的存储块的存储晶体管时，寄存在对应的寄存装置的块选择标志则变为复位标志。具有在此擦去验证工作后，反复进行块擦工作及擦去证工作，直至成功地擦去所选定的存储块内的全部存储晶体管为止的控制装置。
图1是根据本发明的概略方框图。
图2是表示本发明的第i个存储块共有字线配置及第k列块的存储单元的配置的概略电路图。
图3是表示本发明的NAND单元的布局图。
图4是图3所示的IV-IV线的剖面图。
图5是表示与图2所示的第k列块的位线相接的读出放大器及页面缓冲器与列选择电路的概略电路图。
图6是表示本发明的与第i个存储块相连接的块选择电路的概略电路图。
图7A和图7B是表示本发明的行地址计数器的概略电路图。
图8是表示本发明的控制电路的概略电路图。
图9是表示本发明的擦去验证控制电路的概略电路图。
图10A和图10B是表示本发明的有效/无效检测电路的概略电路图。
图11A～图11C是表示本发明的环形计数器的概略电路图。
图12是表示本发明的多块选择模式、多块擦去模式及擦去验证模式的工作程序的流程图。
图13A～图13E是本发明的时序图。
以下，参照附图，详细说明本发明的优选实施例。对图面中同一部分，尽可能用同一标号标出。
其中，图面标号i表示第i个存储块，图面标号k表示第k列块。
为提供对本发明的更全面的理解，表示出存储单元和NAND单元数、位线数、电压值、电路结构及部件的许多特定的细节、本领域普通技术员应该理解没有这些特定细节也能实施本发明。
本发明的EEPROM使用的是在同一芯片上采用CMOS制造技术制作的、阈电压为-2V～-3V的耗尽型N沟道MOS晶体管(以下称D型晶体管)、阈电压为0.7V的增强型N沟道MOS晶体管(以下称N沟道晶体管)及阈电压为约-0.9V的P沟道MOS晶体管(以下称P沟道晶体管)。
图1是表示本发明的优选实施例的概略方框图，图面中，存储单元阵列10具有32M位的存储容量。此存储单元阵列10由排列成1024个行与2048个列的矩阵形式的NAND单元构成，又分成被在行方向上分割的1024个存储块BK1～BK1024。另外，该存储单元阵列的2048个列被分割成8个列块CBk(k＝1，2…8)，各列块具有256个列。8个列块CBk各自与外部数据输入输出端子I/O0、I/O1、…I/O7对应连接。该存储块BKi(i＝1，2，…1024)的每一个由排列成相互邻接的2个行的NAND单元构成。
图2表示第i个存储块BKi中第k列块CBk的存储单元阵列。在同图中，各NAND单元NC由漏·源通路串联连接在下部(上部)第1选择晶体管LST1(UST1)的源极与下部(上部)第2选择晶体管LST2(UST2)的漏极之间的下部(上部)存储晶体管LM1～LM8(UM1～UM8)构成。
该下部第1选择晶体管LST1及上部第1选择晶体管UST1的漏极各自与对应的位线BKk-1～BKk-256相接，该第2选择晶体管的源极，通过公用源线CSL，与基准电位即地电位连接。与下部存储晶体管LM1～LM8控制栅相接的下部字线LWL1～LWL8分别跟与上部存储晶体管UM1～UM8控制栅相接的上部字线UML1～UWL8相互连接。下部第2选择晶体管LST2及上部第2选择晶体管UST2的栅极分别与下部第2选择线LSL及上部第2选择线USL相接。该公用的字线C1～C8、该下部第2选择线LSL及上部第2选择线USL，分别通过块选择传送门BSTi的通道与控制栅线CGL1～CGL8、下部接地选择线LGSL及上部接地选择线UGSL相接。下部第1选择晶体管LST1及上部第1选择晶体管UST1的栅极各自与下部选择栅线LSGi及上部选择栅线USGLi相接。该块选择传送门BSTi的栅极与块选择控制线BSCi相接。
该存储单元阵列10形成在位于半导体基片上的P型阱区。图3及图4分别表示构成该存储单元阵列10的下部NAND单元中的一个平面图及剖面图。
在图3及图4中，半导体基片72是定向面为<100>并含有7×1014/cm3杂质浓度的P型硅半导体基片。在距该半导体基片72的主表面78约4μm深度处形成具有约2×1016/cm3的杂质浓度的P型阱区76。该P型阱区76被深度为10μm的杂质浓度约5×1015/cm3的N型阱区74所包围。在该P型阱区76内，在该主表面78通过沟道区94隔离，以形成掺入高浓度的N型杂质的N+区81～92。N+区81是通过接触窗口96与以铝等金属制作的位线BL相接的接触区，同时作为下部第1选择晶体管LST1的漏区。N+区82～89用作晶体管LST1、LM1～LM8、LST2中相邻的2个晶体管的公用源、漏区。N+区92是下部第2选择晶体管LST2的源区，同时用作隐埋的公用源线SCL。公用源线CSL，通过接触窗口与该N+区92欧姆接触，也可以是绝缘地隐埋在绝缘层112内的导体层。在该下部第1选择晶体管LST1及第2选择晶体管LST2的沟道区的上部，通过约300的栅绝缘膜102，分别形成具有约1500厚的硅化钨等高熔点金属硅化物的栅膜98、99。
在存储晶体管LM1～LM8的沟道区94的上部，通过厚约100的栅绝缘膜106分别形成厚约1500的多晶硅的浮栅104。在该浮栅104上，通过厚约250的中间绝缘膜111例如SiO2-Si3N4-SiO2的ONO绝膜，分别形成厚约1500的高熔点金属硅化物的控制栅108。该下部第1选择晶体管LST1及第2选择晶体管LST2的栅极98、99及该存储晶体管LM1～LM8的控制栅108分别与用和这些材料相同的材料形成的下部选择栅线LSGLi、下部第2选择线LSL及下部字线LWL1～LWL8连接。该栅极98及99、控制栅108、浮栅104、该第1选择线SL1及第2选择线SL2、字线WL1～WL8与BPSG、PSG等氧化硅等绝缘材料的绝缘层112相互绝缘。
通过接触窗口96，与该接触区81相连接的位线BL在该绝缘层112上沿列的方向伸展。P形阱区76及N型阱区74通过未图示的接触窗口共同与阱电极114连接。本发明的存储单元阵列10也可以形成在设置N型半导体基片上的P型阱区内。
回到图1，存储单元阵列10的位线与读出放大器及页面缓冲电路30相连接。为了图示方便，图5是表示与该存储单元阵列10内的第i列块CBk相关的读出放大器及页面缓冲电路30、列选择电路40及数据输入/输出缓冲电路50的概略电路图。图面中，由基准部分33及P型晶体管54构成的部分表示电流密勒型读出放大器，页面缓冲器PBk-1～PBk-256与位线相接。该读出放大器及页面缓冲电路30、列选择电路40及数据输入/输出缓冲电路50的结构与电路运作与韩国专利申请第93-390号相同，该专利申请的内容归并于此。
图1所示的行译码器20将与各种工作模式对应的字线驱动信号提供给由图2所示的控制栅线CGL1～CGL8，已揭示于韩国专利申请第93-390。以与本发明相关的块擦去及擦去验证模式向该控制栅线CGL1～CGL8施加基准电压即0V。图2所示的下部地选择线LGSL及上部接地选择线UGSL与未图示的接地线驱动电路相接，按多块擦去及擦去验证模式，将约5V施加给该下部接地选择线LGSL及上部接地选择线UGSL。
图1所示的块选择电路60，根据本发明的特征，按多块模式，响应块地址信号，寄存表示是所选定的存储块的块选择标志，按多块擦去模式，响应该块选择标志，向块选择控制线BSCi提供将同时擦去所选定的存储块的块选择信号BSL。按块擦去验证模式，该块选择电路60，响应块选择控制信号φBSC，产生表示可否选择块的块选择读出信号VRYrd。
图6表示块选择电路60的概略电路图。在该图中，NAND门的主译码器68，把行地址信号作为预解码信号Pm、Qm及Rm输入。该主译码器68的输出，通过反相器21与N型晶体管22的栅极连接。N型晶体管22、23的通路串联连接在结点11与接地基准电位之间，块选择信号BSL也连接在晶体管23的栅极。NOR门25的两个输入端子分别输入主译码器68的输出与复位信号 RST。N型晶体管27的栅极与该NOR门25的输出连接，该晶体管28的通路连接在结点12与接地基准电位之间。在结点11及12之间连接锁存器24，在此寄存该块选择标志。NOR门26的2个输入端子分别与该锁存器24的输出及多块选择信号 MBE连接，NOR门28的2个输入端子分别与NOR门26的输出及该主译码器68的输出连接。由该锁存器24、N型晶体管22及23、反相器构成的部分是用于寄存该块选择标志的寄存装置29。另外，由N型晶体管27与NOR门25构成的部分，是在成功地擦去所选定的存储块内的存储晶体管时，将寄存于该寄存装置29的块选择标志变换为复位标志的变换装置。该NOR门28的输出与线61连接，N型晶体管62的栅极与该线61连接。在N型晶体管63的栅极上连接块选择控制信号φBSC。在电源电压VCC与该线64之间连接P型晶体管65的通路，该晶体管65的栅极与该块选择控制信号φBSC连接。该线64通过反相器66提供块选择读出信号VRYrd。线61通过D型晶体管12的通路，连接到块选择控制线BSC。
图中标号67，作为按编程模式向块选择，控制线BSCi上提供高电压的编程电压的电路，它是按本发明的多块选择模式、块擦去模式及块擦去验证模式禁止的电路。在线61及下部选择栅线LSGLi与上部选择栅线USGLi之间，并联连接与传输门123串联连接的D型晶体管124及与传输门126串联连接的D型晶体管127，在传输门123、126与D型晶体管124、127间的接触点与基准电位之间分别连接N型晶体管125及128。如韩国专利申请第93-390号所揭示的，按块擦去模式传输门123及126处于导通状态，信号 WEm处于逻辑“低”状态。与此相反，晶体管125及128处于非导通状态。按块擦去验证模式，传输门123及126为导通状态，由于信号 WEm为逻辑“高”状态，晶体管124及127为导通状态，晶体管125及128为非导通状态。
在多块选择模式初期，NOR门25的输出，根据复位信号 RST与全为逻辑“高”状态的预译码信号Pm、Qm及Rm使晶体管27导通，锁存器24维持复位状态，即逻辑“低”状态。此后，响应选择存储块的预译码信号Pm、Qm及Rm与块选择信号BSL，该锁存器24寄存从逻辑“低”状态变换为逻辑“高”状态的块选择标志。因此，按多块选择模式由外部地址指定的并与所选择的存储块对应的寄存装置29寄存块选择标志，与非选择的存储块对应的寄存装置29维持复位状态。此后，通过块擦去工作，响应于处于逻辑“低”状态的多块选择信号 MBE及处于逻辑“高”状态的预译码信号Pm、Qm及Rm，与寄存着块选择标志的锁存器24对应的线61处于逻辑“高”状态，上复位状态的锁存器24对应的线61处于逻辑“低”状态。其结果，与所选定的存储块对应的块选择控制线BSCi处于逻辑“高”状态，与非选择的存储块对应的块选择控制线BSCi处于逻辑“低”状态。
在块擦去模式后，按块擦去验证模式，根据按顺序的预译码信号Pm、Qm及Rm指定存储块。因而，在根据该预译码信号Pm、Qm及Rm，选择非选择的存储块即与寄存着复位状态的锁存器24相关的存储块的情况下，由于线61为逻辑“低”状态，使N型晶体管62处于截止状态，块选择读出信号VRYrd产生逻辑“低”状态。
然而，在根据预译码信号Pm、Qm及Rm选择所选定的存储块即与寄存着块选择标志的锁存器24相关的存储块的情况下，由于线61与块选择控制信号为逻辑“高”状态，使N型晶体管62及63导通，产生逻辑“高”状态的块选择读出信号VRYrd。因而，由N型晶体管62及63、P型晶体管65及反相器66构成的电路13就成为判断此寄存装置29是否寄存着块选择标志，即此块选择电路60是否对应于所选定的存储块的判别装置。
图1所示的行地址计数器100，在多块选择模式初期，响应逻辑“高”状态的控制信号φalo，将行地址信号A12～A21及其互补信号
Figure A9511715500151
全部变成逻辑“高”状态。此后，行地址计数器100，响应选择存储块的外部行地址信号A12～A21，产生块选择地址信号A12、
Figure A9511715500153
在块擦去验证模式下，该行地址计数器100，产生按次序选择存储块BK1～BK1024的块选择地址信号A12、 ～A21、
Figure A9511715500155
图7A表示该行地址计数器100的概略电路图，图7B表示构成图7A的计数器中的一级的概略电路图。
在同图中，计数器各级132～134的前级输出端子Xi+1及其互补端子
Figure A9511715500156
与后级的时标输入端子Xi及其互补输入端子
Figure A9511715500157
相连接。各级132～134的地址输入端子D，分别输入各个块地址信号PA12～PA20，地址负载端子L输入由控制电路80送来的地址负载信号ADload。复位端子R输入由控制电路80送来的地址复位信号RSTxadd。NOR门135～137的第1输入端子通过反相器分别与各级132～134的输出端子Xi+1连接，该NOR门135～137的第2输入端子及NOR门138～141的第1输入端子输入从控制电路80送来的计数保持信号φalo。该NOR门138～141的第2输入端子分别与NOR门135～137的输出端子连接。该NOR门138～141的输出端子及该NOR门135～137的输出端子通过各自的反相器，输出块选择地址信号A12～A21及其互补信号
Figure A9511715500161
第一级132的时标输入端子X1及其互补输入端子 分别输入从擦去验证控制电路90送来的块地址时标φBAC及通过反相器131的与该地址时标φBAC反相的时标。
图7B中，各级由N型晶体管142～145与NAND门146～151构成。当时标输入端子Xi为逻辑“低”状态(其互补输入端
Figure A9511715500163
为逻辑“高”状态)，复位端子 R为逻辑“低”状态，地址负载端子L为逻辑“高”状态时，输出端子Xi+1输出地址输入端子D的逻辑状态，输出端子Xi+1通常处于逻辑“高”状态。因而，在此情况下，图7A所示的各级132～134，按多块选择模式，向地址输入端子D输入块地址信号PA12～PA21，则产生与此对应的块选择地址信号A12～PA21及其互补信号
图7B中，地址负载端子L及时标输入端子Xi为逻辑“低”状态，复位端子 R由逻辑“高”变成逻辑“低”状态时，使输出端子Xi+1复位到逻辑“低”状态(
Figure A9511715500165
为逻辑“高”状态)。复位端子 R从逻辑“低”状态变成逻辑“高”状态后，向时标输入端子Xi输入时标时，每当该时标从逻辑“高”状态变为逻辑“低”状态时，输出端子Xi+1就变换其逻辑状态。因而，图7A所示的行地址计数器100，按擦去验证模式，具有逻辑“低”状态的地址负载信号ADload及地址复位信号 RSTxadd，每当块地址时标φBAC从逻辑“高”状态变为逻辑“低”状态时，进行顺序向上计数工作。在图7A中，计数保持信号φalo处于多块选择模式的初期及块擦去模式中的逻辑“”高状态，因此，将块选择地址信号A12～A21及其互补信号 全部维持在逻辑“高”状态。
图1所示的行预译码器70，输入由行地址计数器100送来的块选择地址信号A12～A21及其互补信号
Figure A9511715500172
产生预译码信号Pm、Qm及Rm。预译码信号Pm、是利用块选择地址信号A12及
Figure A9511715500173
A13及A14及 来译码的信号，预译码信号Qm是利用块选择地址信号A15及 A16及 A17及 来译码的信号，而预译码信号Rm是利用块选择地址信号A18及 ……、A21及 来译码的信号。预译码电路是由NAND门与反相器构成的常规电路。
图1所示的控制电路80，根据本发明的各工作模式，向行地址计数器100提供控制信号φalo、 RSTxadd及ADload，向块选择电路60提供控制信号RST、MBE及BSL，向擦去验证控制电路90提供控制信号φeravf。
图8表示该控制电路的概略电路图。该控制电路80，以多块选择模式，输入由指令寄存器130送来的多块选择指令标志Sbs。此时，由指令寄存器130送来的多块擦去指令标志Sera处于逻辑“低”状态。这样一来，NAND门164的输出线184上的信号 ERA处于逻辑“高”状态。用多块选择模式，该多块选择指令标志Sbs从逻辑“低”状态变为逻辑“高”状态，因此，短脉冲发生电路153向NAND门165提供逻辑“低”状态的短脉冲。因而，从反相器175向复位信号 RST提供逻辑“低”状态的短脉冲。另外，NAND门166向NAND门167输出逻辑“低”状态的短脉冲，因此，计数保持信号φalo产生逻辑“高”状态的短脉冲。因而，在多块选择命令信号Sbs从逻辑“低”状态变为逻辑“高”状态的多块选择模式的初期，该复位信号 RST变为逻辑“低”状态的短脉冲，计数保持信号φalo变为逻辑“高”状态的短脉冲。此后，根据外部写入启动信号 WE的写入，输入块选择地址信号，输入得知已输入此地址信号的地址循环信号Acyc。此地址循环信号Acyc是逻辑“高”状态的时标脉冲，此地址循环信号从逻辑“高”状态变为逻辑“低”状态后，通过反相器177、短脉冲发生电路156及反相器178，在线185上产生逻辑“高”状态的短脉冲。
因而，NAND门168通过反相器179，输入逻辑“低”状态的短脉冲，通过反相器181在地址复位信号 RST输出逻辑“低”状态的短脉冲。地址负载信号ADload，响应于该线185上的逻辑“低”状态的短脉冲，通过脉冲扩展电路159及反相器182，变成扩展的逻辑“高”状态的时标脉冲。当在该线185上的逻辑“高”状态的短脉冲从逻辑“高”状态变为逻辑“低”状态时，NAND门169输入产生短脉冲的短脉冲发生电路158的输出及该多块选择命令标志Sbs，通过反相器183，使块选择信号BSL变为逻辑“高”状态的时标脉冲。按如此方式，每当从外部指定块选择地址信号时，根据地址循环信号Acyc，使地址复位信号 RST xadd、地址负载信号Aload及块选择信号BSL变为逻辑“低”状态的短脉冲、逻辑“高”状态的扩展的脉冲及逻辑“高”状态的短脉冲。
多块选择模式在多块擦去指令输入时结束。由于输入多块擦去指令，该多块选择指令标志Sbs变为逻辑“低”状态，另外，使多块擦去指令标Sera变成逻辑“高”状态。响应逻辑“高”状态的多块擦去指令标志Sera，环形计数器复位信号 RST pcnt通过短脉冲发生电路152产生逻辑“低”状态的短脉冲，多块选择信号 MBE变为逻辑“低”状态。同时，NAND门164，响应该多块擦去指令标志Sera及锁存于逻辑“高”状态的触发器163的输出信号，向线184上提供逻辑“低”状态。因此，通过NAND门167，使计数保持信号φalo变为逻辑“高”状态。
在约5ms期间进行过多块擦去工作后，由图中未示出的定时电路产生擦去结束信号φeras。借助逻辑“低”状态短脉冲的这种初期擦去结束信号φeras，在多块擦去模式结束后连续地进行擦去验证模式。通过反相器172输入此擦去结束信号φeras的触发器163从逻辑“高”状态锁存在逻辑“低”状态，NAND门164在线184上产生从逻辑“低”状态变成逻辑“高”状态的信号 ERA。因此，计数器保持信号φalo成为逻辑“低”状态，擦去验证起始信号φalo通过短脉冲发生电路154产生逻辑“低”状态的短脉冲。由此，要使地址复位信号 RST xadd的逻辑“高”状态成为逻辑“低”状态的短脉冲。此擦去验证模式结束时，擦去验证信号ERAvf从逻辑“高”状态变到逻辑“低”状态，这时短脉冲发生电路157产生逻辑“高”状态的短脉冲。
这种情况下，如通过存储块的依次的验证工作未擦任何一个存储块，有效/无效信号PFreg就变成逻辑“低”状态。因而，NAND门161的输出线186上的擦验证结束信号φeran成为逻辑“低”状态的短脉冲。当擦去验证循环次数达不到规定值时，由于环形计数器120的输出信号PCout维持在逻辑“低”状态，NOR门162的输出产生逻辑“高”状态的短脉冲，触发器163从逻辑“低”状态锁存在逻辑“高”状态。因此，线184上的信号 ERA成为逻辑“低”状态，这就使计数器保持信号φalo成为逻辑“高”状态。结果，在多块擦去验证模式结束的同时，再次进行多块擦去工作。
图1所示的擦去验证控制电路90以多块擦去验证模式将块选择控制信号φBSC提供给块选择电路60，并输入用以表示被验证的存储块是否是以多块选择模式选择的存储块的块选择读出信号VRYYd。此擦去验证控制电路90从控制电路80输入擦验证起始信号 φ eravf，将块地址时标φBAC提供给此行地址计数器100，将擦去验证信号ERAvf提供给控制电路80。
图9示出该擦去验证控制电路90的简略电路图。在多块选择模式和多块擦去模式中，触发器207锁存在逻辑“高”状态。因此，擦去验证信号ERAvf通过反相器208，在此多块选择和擦去模式工作中维持逻辑“低”状态。由于NOR门193通过反相器194输入逻辑“高”状态，所以从该NOR门输出逻辑“低”状态。因此，时标发生电路195输出逻辑“低”状态，该块选择控制信号φBSC在该多块选择模式和多块擦去模式工作中处于逻辑“低”状态。块地址时标φBAC借助逻辑“低”状态的擦去验证信号ERAvf，通过反相器201和202、NAND门204、NOR门205，处于逻辑“低”状态，使触发器200锁存在逻辑“低”状态。触发器191在该多块选择和擦去模式工作中锁存在逻辑“高”状态。因此，在多块选择和擦去模式工作中此擦去验证控制电路90将擦去验证信号ERAvf，块选择控制信号φBSC和块地址时标φBAC禁止在逻辑“低”状态。
多块擦去工作后，在擦去验证模式的初期逻辑“低”状态的短脉冲 φ eravf从控制电路80输入到该擦去验证控制电路90，因此，触发器207从逻辑“高”状态锁存在逻辑“低”状态。这样一来，擦去验证信号ERAvf从逻辑“低”状态变成逻辑“高”状态，NOR门193输出逻辑“高”状态。时标发生电路195响应NOR门193的输出开始产生时标信号。当来自此时标发生电路195的时标从逻辑“低”状态迁移到逻辑“高”状态时，由此块选择控制信号φBSC产生逻辑“高”状态的短脉冲。来自时标信号发生电路195的时标从逻辑“高”状态迁移到逻辑“低”状态时，NOR门198产生逻辑“高”状态的短脉冲，因此，触发器200锁存在逻辑“高”状态。所以，NAND门204成为逻辑“低”状态，NOR门205将由时标发生电路195产生的时标输出到块地址时标φBAC。
每当此块地址时标φBAC从逻辑“高”状态迁移到逻辑“低”状态，图7A中所示的行地址计数器100产生用以按顺序指定存储块的地址信号。假若与用行地址计数器100指定的存储块对应的块选择电路60的寄存装置29在多块选择模式中未被选择，对此存储块就不进行擦去验证工作。然而，与由行地址计数器100指定的存储块对应的块选择电路60的寄存装置29寄存块选择标志后，图6所示的线61成为逻辑“高”状态，利用此逻辑“高”状态的短脉冲的块选择控制信号φBSC产生块选择读出信号VRYrd。图9所示的触发器响应逻辑“高”状态的脉冲的块选择读出信号VRYrd锁存在逻辑“低”状态，这就使反相器192的输出线216上的信号ROP成为逻辑“低”状态。所以，时标发生电路195中断产生时标并输出逻辑“高”状态，因此，块地址时标φBAC维持逻辑“高”状态。
这时，对所指定的存储块进行擦验证读出工作，在此擦去验证读出工作后，产生验证读出结束信号φsfin。解发器191通过逻辑“高”状态脉冲的这种验证读出结束信号φsfin，从逻辑“低”状态锁存到逻辑“高”状态，因此使反相器192的输出线216上的信号ROP逻辑“低”状态，时标发生电路195再次产生时标并产生块地址时标φBAC。由NAND门210、212、213和214、反相器209、211以及从逻辑“高”状态变成逻辑“低”状态时产生逻辑“高”状态的短脉冲的电路215构成的电路装置，在擦去验证周期结束时使触发器207从逻辑“低”状态锁存在逻辑“高”状态，擦去验证信号ERAvf通过反相器208从逻辑“高”状态变成逻辑“低”状态。所以NAND门204的输出通过反相器201和202变成逻辑“高”状态，同时触发器200被锁存在逻辑“低”状态。因此，块地址时标φBAC成为逻辑“低”状态。此外，时标发生电路195通过反相器194和NOR门193，响应逻辑“低”状态中断产生时标。
图1所示的有效/无效检测电路110在被块选择地址信号选定的存储块擦去后，在擦去验证工作中用读出放大器读出由存储块读出的数据，此所选择的存储块内的全部存储单元提供用以表示在规定的阈值电压值以下时是否擦去的信号。
图10A和图10B示出此有效/无效检测电路的简略电路图。图10A示出与图2所示的第k列块相关连的擦去验证检测电路220。N型晶体管221～223的通路并联连接在线228与基准电位例如地之间，这些晶体管221～223的棚极分别与线71连结。P型晶体管224与D型晶体管225的通路并联连结在电源电压VCC与线228间，在擦去验证工作中，成为逻辑高状态的验证控制信号SUP加到该P型晶体管224的棚极，该D型晶体管225的棚极与线228连结。NOR门226的二个输入端子分别与线228和与该验证控制信号SUP成互补关系的信号 SFP连结，第k列块的擦去验证检测信号FPk通过反相器227输出。如果在擦去验证读出工作中与第k列块相关连的存储块内的存储单元全部成功地擦去，则线71都成为逻辑“低”状态，线28成为逻辑“高”状态，擦去验证检测信号FPk成为逻辑“高”状态。如果与第k列块有关的存储块内的存储单元中至少有一个未成功地擦去，则该线71中至少有一条成为逻辑“高”状态，该擦去验证检测信号FPk成为逻辑“低”状态。
图10B示出用以判断响应来自擦去验证检测电路220的擦去验证检测信号FPk(k＝1，2……8)所选择的存储块内的存储单元是否成功地擦去地装置。
加法电路239由输入该擦去验证检测信号FP1～FP8的NAND门229、230和输入这些输出的NOR门231以反相器232构成。加法电路239，如所选择的存储块内的存储单元全部成功地擦去则输出逻辑“低”状态，通过反相器233有有效/无效锁存信号φfplch，NOR门234输出逻辑“高”状态的有效信号φpass。但是，如果所选择的存储块内的存储单元中的任何一个都不能成功地擦去，则该加法电路239输出逻辑“高”状态，由此，利用该有效/无效锁存信号φfplch，通过NAND门235产生逻辑“低”状态的无效信号。解发器238在擦去验证工作初期响应逻辑“低”状态的短脉冲 φeravf，锁存在逻辑“高”状态。
触发器238由于通过反相器236输入逻辑“低”状态的无效信号 φfail，所以锁存在逻辑“低”状态。因此，逻辑“低”状态的有效/无效信号Pfreg产生后，在擦去验证工作结束后进行多次擦去工作。
图11所示的环形计数器电路120是决定多块擦去和验证模式的反复次数的电路。图11A～图11C示出环形计数器电路120的简电路图。
图11A所示的二进制计数器在最初的块擦去工作的初期借助环形计数器复位信号 RSTpcnt复位。此二进制计数器利用在各擦去验证工作初期产生的擦去验证开始信号 φeravf进行向下计数。
图11B示出该计数器的各级241～244中的一级的简略电路图。来自该计数器级的输出信号 φPC1～ φPC7分别连到图11C所示的NAND门245～251的第一输入端子，此NAND门的第二输入端子N0～N6是决定多块擦去和验证模式的最大反复次数的端子。例如最大反复次数为16时，端子N0～N3连结在电源电压Vcc，其余端子N4～N6接地。所以，一旦达到予先设定的最大反复次数，该环形计数器电路120从NOR门255输出逻辑“高”状态。
回到图1，为了减少外部插脚数，外部地址信号输入到数据输入输出端子I/O0～I/O7。控制缓冲器160输出外部控制信号例如芯片启动信号 CE、输出启动信号 OE、写入启动信号 WE、地址锁存启动信号ALE和命令锁存启动信号CLE，控制命令寄存器130、行地址缓冲器140、列地址缓冲器和译码器150。按照此控制信号行地址缓冲器140和列地址缓冲器地码器150响应来自该控制缓冲160的控制信号锁存输入到数据输入输出端子I/O0～I/O7的地址。指令寄存器130响应来自该控制缓冲器160的控制信号，输出多个指令信号。应理解到这样的结构已公知，非本发明的特征部分。
图12示出本发明的多块选择模式，多块擦去模式和擦去验证模式的流程图，图13A～图13E示出本发明的多数信号的定时图。
下面将说明本发明的工作。
多块选择模式
在图13所示的t1时间像图12所示的过程260那样输入块选择指令。在芯片启动信号 CE成为逻辑“低”状态后，指令锁存启动信号CLE成为逻辑“高”状态，写入启动信号 WE成为逻辑“低”状态时，通过数据输入输出端子输入存储块选择指令例如6OH(hexa代码)，执行该块选择指令。当该写入启动信号 WE从逻辑“低”状态变成逻辑“高”状态时，在该指令寄存器输入该块选择指令代码后，块选择指令标志Sbs从逻辑“低”状态迁移到逻辑“高”状态。这样以来，控制电路80响应该块选择指令标志Sbs产生逻辑“低”状态的短脉冲 RST，产生逻辑“高”状态的计数保持信号φalo。
图7A所示的行地址计数器100响应该计数保持信号φalo，使块选择地址信号A12、
Figure A9511715500251
全都保持在逻辑“高”状态，通过行预译码器70使预译码信号Pm、Qm、Rm全部保持在逻辑“高”状态。这就使图6中所示的NOR门25输出逻辑“高”状态，使N型晶体管27导通。因此，锁存器24成为第一逻辑状态，即“低”状态。也就是说，与存储块相关的寄存装置29寄存第一逻辑状态的寄存标志。然后，地址锁存启动信号ALE成为逻辑“高”状态，当写入启动信号 WE从逻辑“低”状态变成逻辑“高”状态时，为了选择一个存储块，将输入数据输入输出端子I/O0～I/O7的外部地址信号寄存到行地址缓冲器140。此外部行地址信号全都输入行地址缓冲器140后，产生地址周期信号Acyc。响应从逻辑“高”状态变成逻辑“低”状态的地址周期信号Acyc，如图13A所示在控制电路80产生地址负载信号ADload、地址复位信号 RSTxadd和块选择信号BSL。该地址复位信号 RSTxadd和地址负载信号ADload输入图7A所示的行地址计数器100，响应与寄存在该行地址缓冲器140中的用以选择存储块的块地址信号PA12～PA21对应的块选择地址信号A12、 产生予译码信号Pm、Qm和Rm。
图6所示的与被该外部地址信号指定的存储块有关的主译码器68响应逻辑“低”状态的予译码信号Pm、Qm和Rm，输出逻辑“低”状态，因而使N型晶体管22导通。同时，N型晶体管23响应该逻辑“高”状态的块选择信号BSL而导通。所以与被该外部地址信号指定的存储块有关的锁存器24如图12中的过程261那样从该复位标志(逻辑“低”状态)锁存在逻辑“高”状态的块选择标志即第二逻辑状态。
作为与此类似的方法，一边将存储块选择指令和指定存储块的外部地址信号从输入输出端子I/O0～I/O7输入，一边使按顺序对应的锁存器24从第一逻辑状态变成第二逻辑状态。在用以选择希望擦去的存储块的这种多块选择工作结束时，连续进行多块擦去工作。
多块擦去模式
在图13A所示的时间t2，当指令锁存启动信号CLE处于逻辑“高”状态，写入启动信号 WE处于逻辑“低”状态时，通过将多块擦去指令，例入DO(hexa代码)输入到数据输入输出端子I/O0～I/O7，开始多块擦去工作。如图12中所示的过程262那样，输入多块擦指令后，来自该指令寄存器130的多块选择指令标志Sbs和多块擦去指令标志Sera分别成为逻辑“低”状态和逻辑“高”状态。图8所示的短脉冲发生电路152响应该逻辑“高”状态的多块擦去指令标志Sera产生成为逻辑“低”状态的短脉冲的环形计数还原信号 RSTpcnc，因此，图11A所示的环形计数器120如图12所示的过程263那样使循环次数LP复位到0。同时多块选择信号 MBE从逻辑“高”状态变成逻辑“低”状态，图8中所示的线184上的信号 ERA从逻辑“高”状态变成逻辑“低”状态。因此，计数器保持信号φalo成为逻辑“高”状态。
图7A所示的行地址计数器100在多块擦去工作中响应维持逻辑“高”状态的该计数保持信号φalo，使块选择地址信号A12、 ～A21、
Figure A9511715500272
变成逻辑“高”状态。因此，行予译码器70在该多块擦去工作中产生逻辑“高”状态的予译码信号Pm、Qm、和Rm。图6所示的主译码器68响应此逻辑“高”状态的予译码信号Pm、Qm和Rm，产生逻辑“低”状态。然而，与用多块选择模式选择的存储块对应的锁存器24因寄存逻辑“高”状态的块选择标志，NOR门26输出逻辑“低”状态，从而使NOR门28输出逻辑“高”状态。因此，与所选择的存储块有关的块选择控制线BSCi成为逻辑“高”状态，图2所示的与此块选择控制线BSCi连结的块选择传输门BST1导通。因而如在韩国专利申请93-390号中揭示，因在多块擦去工作中，在控制栅线CGL1～CGL8上加有0V基准电压，所以与所选择的存储块有关的字线UWL1～UWL8和LWL1～LWL8都维持在此基准电压。
与此不同，图6中所示的与非选择的存储块有关的锁存器24寄存逻辑“低”状态的第一逻辑状态，因此NOR门26产生逻辑“高”状态。所以NOR门28响应逻辑“高”状态的NOR门26的输出产生逻辑“低”状态。结果，与非选择的存储块有关的块选择控制线BSCi成为逻辑“低”状态。因而，与此非选择的存储块有关的块选择传输门BSTi成为非导通状态，与其有关的字线UWL1～UWL8和LWL1～LWL8成为浮动状态。
在这样的状态下如图4所示，存储块的存储单元通过与所形成的阱区76和74连结的电极114施加擦去电压，例如18V。这样一来，因所选择的存储块内的存储晶体管的控制栅处于0V，所以电子从它们浮动栅向该阱区放出，因而成为有约-3V阈值电压的擦去状态，例如数据“1”。但是因与非选择的存储块有关的字线处于浮动状态，由于施加此擦去电压，此字线与擦去防止电压电容耦合，因而防止擦去。所以如图12所示的过程264所示，对所选择的存储块同时进行多块擦去工作。
进行了5ms的多块擦去工作结束时，如图13B所示，由图中未示出的定时器产生擦去结束信号 φeras，连续地进行多块擦去验证工作。
多块擦去验证模式
在图13B所示的时间t3，擦去结束信号 φeras例如逻辑“低”状态的短脉冲输入到图8所示的控制电路80。通过多块擦去验证工作，多块擦去指令标志Sera和多块选择指令标志Sbs，与多块擦去工作一样，分别维持在逻辑“高”状态和逻辑“低”状态。借助这种逻辑“低”状态的短脉冲信号 φeravf，触发器163锁存在逻辑“低”状态，与此相伴，NAND门164的输出线184上的信号 ERA从逻辑“低”状态变成逻辑“高”状态，计数器保持信号 φalo从逻辑“高”状态变成逻辑“低”状态。同时，短脉冲发生电路154响应逻辑“高”状态的这个信号 ERA产生逻辑“低”状态的短脉冲擦去验证起始信号 φeravf，因此，地址复位信号 RSTxadd产生逻辑“低”状态的短脉冲。
在此多块擦去验证工作中，图7A所示的行地址计数器100借助“低”状态的地址负载信号ADload和该逻辑“低”状态的短脉冲的地址复位信号 RSTxadd而复位，因此，块选择地址信号A12～A21成为逻辑“低”状态(互补信号
Figure A9511715500291
都处于逻辑“高”状态)。结果，指定第一存储块BK1的予译码信号Pm、Qm、Rm通过行予译码器70，输入图6所示的块选择电路60内的主译码器60。响应此逻辑“低”状态的短脉冲的擦去验证起始信号 φeravf，将图11A所示的二进制计数器的输出 φPC1、 φPC2… φPC7作为0，1…1并输出，如图12所示的过程265所示将循环次数LP设定为“1”。
图10所示的有效/无效检测电路110响应此逻辑“低”状态的短脉冲信号 φeravf，将触发器235锁存在逻辑“高”状态，从而使有效/无效信号PFreg锁存在逻辑“高”状态。
图9所示的擦去验证电路90输入该逻辑“低”状态的短脉冲信号信号 φeravf后，触发器207锁存在逻辑“低”状态，因此擦去验证信号ERAvf成为逻辑“高”状态。通过反相器194，响应逻辑“高”状态的擦去验证信号ERAvf，NOR门193输出逻辑“高”状态，因此，时标发生电路195产生时标脉冲。所以如图13B所示，产生逻辑“高”状态的短脉冲的块选择控制信号φBSC和逻辑“高”状态的扩展的脉冲信号的块地址时标φBAC。
但是，图6所示的与该第一存储块BK1有关的锁存器24由于保持复位状态即逻辑“低”状态，在多块擦去验证工作中，借助用以维持逻辑“低”状态的多块选择信号 MBE，NOR门26输出逻辑“高”状态，因此，NOR门28在线61上输出逻辑“低”状态。所以与第一块有关的块选择线BSC1成为逻辑“低”状态，其结果，不选择第一块。即进行图12所示的过程267下面的过程268。同时，由于该线61上的逻辑“低”状态，N型晶体管62成为非导通状态，块选择读出信号VRYrd维持逻辑“低”“状态。响应该块地址时标φBAC从逻辑“高”状态向逻辑“低”状态的迁移，进行图7A所示的行地址计数器100上计数。即进行过程272。结果，予译码信号Pm、Qm和Rm提供指定第二存储块BK2的信号。
然后产生下一个块选择控制信号φBSC和块地址时标φBAC。图6所示的与第二存储块BK2有关的锁存器24由于保持块选择标志即逻辑“高”状态，成为在过程267中选择的存储块，对在过程269中选择的存储块进行擦去验证工作。因此，NOR门28在线61上提供逻辑“高”状态，这就使晶体管62和63都导通。块选择读出信号VRYrd产生逻辑“高”状态的脉冲信号，这就使图9所示的触发器191锁存在逻辑“低”状态。因而，反相器192的输出ROP成为逻辑“高”状态，然后NOR门193输出逻辑“低”状态。这就使时标发生电路195成为逻辑“高”状态。所以块地址时标φBAC保持逻辑“高”状态，从而使选择该第二存储块的予译码信号Pm、Qm和Rm维持在逻辑“高”状态。由于该线61上为逻辑“高”状态使块选择控制线BSC2成为逻辑“高”状态，块选择传输门BST2导通。以多块控去验证模式，验证电压例如0V加到图2所示的控制栅线CGL1～CGL8上，5V加到上部接地选择线UGSL和下部接地选择线LGSL上。
如在韩国第93-390号专利申请中揭示，地址信号A11是逻辑“高”状态时，上部选择栅线USGLi成为5V，地址信号A11为逻辑“低”状态时，下部选择栅线LSGLi成为5V。图5所示的读出放大器和负面缓冲器30在多块擦去验证工作中，控制信号φ1、φ3、SBL和φ5成为逻辑“高”状态，控制信号DCB、φ2和φ4处于逻辑“低”状态。所以线68处于逻辑“低”状态，使P型晶体管54导通。因而约4μA的验证电流供给位线BLk-1～BLk-256。
如果选择第二存储块BK2的上部存储块，该上部存储块内的存储单元都成功地擦去时，该位线BLk-1～BLk-256因该存储单元处于导通状态而全都接地，由此，因晶体管39，44和49处于导通状态使线71成为接地即0V。所以图10A所示的晶体管221～223成为非导通状态，而擦去验证检测信号FP1～FP8通过图13B所示的验证控制信号SUP和 SFP成为逻辑“高”状态。与此同时，借助有效/无效锁存信号φfplch，从图10B所示的NOR门234输出逻辑“高”状态的有效信号φpass。因此，在过程270中检查第二存储块是有效还是无效，如有效，进行过程271。图8所示的反相器174借助该有效信号φpass，输出逻辑“低”状态，这就使NAND门165和反相器175产生逻辑“低”状态的复位信号 RST。因此，由于与第二存储块BK2有关的图6所示的NOR门25输出逻辑“高”状态，使晶体管27导通。这就使保持块选择标志即保持逻辑“高”状态的锁存器24保持在复位标志逻辑“低”状态。
然后，借助验证读出结束信号φsfin，图9所示的触发器191锁存在逻辑“高”状态，反相器192的输出ROP成为逻辑“低”状态。这样一来，NOR门193输出逻辑“高”状态，从而使时标发生电路195导通。因此，该块地址时标φBAC从逻辑“高”状态变成逻辑“低”状态，从而使行地址计数器100上计数，在过程272中产生指定第三存储块BK3的予译码信号Pm、Qm和Rm。此后，与用此同样方法指定的存储块相关的锁存器24成为复位标志即逻辑“低”状态后，不进行擦去验证工作。即进行图12所示的过程267后面的过程268。
对存储块的擦去验证工作按顺序用这样的方式进行。假若如图13B所示，所选择的存储块BK1,002内的上部存储单元中任何一个都未成功地擦去时，对应位线充电到逻辑“高”状态，这就使图10A所示的对应擦去验证检测信号FPk成为逻辑“低”状态。因此响应有效/无效信号φfplch，无效信号φfail成为逻辑“低”状态，这就使有效/无效信号PFfeg从逻辑“高”状态锁存到逻辑“低”状态。因而，图12所示的过程270推进到过程268。产生了该逻辑“低”状态的短脉冲信号的无效信号φfail产生的后验证读出结束信号φsfin。借助该验证读出结束信号φsfin，图9所示的反相器192的输出信号ROP成为逻辑“低”状态，这就使块地址时标OBAC也成为逻辑“低”状态。
因此，一边进行图12所示的过程272，该行地址计数器100一边进行仅为1的上计数工作，并指定下面的存储块BK1,023。由于与存储块BK1,023相关的块选择电路60的锁存器24不寄存块选择标志，所以图12所示的过程267前进到过程268。由于该存储块BK1,023不是最终存储块，所以响应该块地址时标φBAC成为逻辑“低”状态，该行地址计数器100在过程272中进行该上计数工作。即指定最终存储块BK1,024。这样以来，由于选择最终存储块的予译码信号P7、Q7和R17处于逻辑“高”状态，所以图9所示的反相器211输出逻辑“高”状态。当该块选择控制信号φBSC从逻辑“高”状态迁移到逻辑“低”状态时，NAND门212从逻辑“低”状态变成逻辑“高”状态，这就使NAND门214从逻辑“高”状态变成逻辑“低”状态。因此，短脉冲发生电路215产生逻辑“高”状态的短脉冲信号，这就使擦去验证信号ERAvf从逻辑“高”状态变成逻辑“低”状态。因而，响应逻辑“低”状态的擦去验证信号ERAvf，该块地址时标φBAC成为逻辑“低”状态，图8所示的电路部分187从图13B所示的时刻t4产生逻辑“低”状态的短脉冲信号的擦去验证结束信号φeran。因此，行地址计数器的行地址信号XADD指定最终存储块，由于不能到达设定失效的存储块存在的最大反复次数LPmax，所以图12所示的过程268通过过程273和274前进到过程264，在此过程中重新开始第二多块擦去工作。
响应该擦去验证结束信号φeran从逻辑“高”状态进行到逻辑“低”状态，图8所示的该NOR门162输出逻辑“高”状态，触发器163锁存在逻辑“高”状态。因此，NAND门164的输出线184上的信号 ERA成为逻辑“低”状态，响应它，计数器保持信号φalo成为逻辑“高”状态。用与该第一多块擦去工作相同的方式在图13B和图13C所示的t4和t5时间进行第二多块擦去工作。第二多块擦去工作对与寄存该块选择标志的存储块BK1,022有关的存储单元进行，而不对与寄存复位标志的其余存储块BK1～BK1,021，BK1,023和BK1,024相关的存储单元进行。
在图13C所示的t5时刻，由于擦去结束信号 φerac迁移到逻辑“低”状态，而进行第二多块擦去验证工作。就这样，响应逻辑“低”状态的擦去结束信号 φeras，图8所示的NAND门164的输出线184上的信号 ERA成为逻辑“高”状态，这就使NAND门167输出的计数器保持信号φalo成为逻辑“低”状态。而且擦去验证起始信号φeravf通过短脉冲发生电路154变成逻辑“低”状态的短脉冲信号，这就使地址复位信号 RSTxadd也变成逻辑“低”状态的短脉冲信号。响应该擦去验证起始信号 φeravf，图11所示的环形计数器120进行第二循环次数计算，产生逻辑“低”状态的环形计数器输出信号PCout。响应该逻辑“低”状态的擦去验证起始信号φeravf，擦去验证控制电路90产生逻辑“高”状态的擦去验证信号ERAvf。有效/无效检测电路110响应该擦去验证起始信号φeravf，产生逻辑“高”状态的有效/无效信号PFreg。响应该逻辑“低”状态的地址复位信号 RSTxadd，地址计数器100复位，使其产生指定第一存储块BK1的块选择地址信号。而且响应逻辑“高”状态的擦去验证信号ERAvf，擦去验证控制电路90使块选择信号φBSC成为逻辑“低”状态时，该行地址计数器100产生指定下一个存储块的块选择地址信号。但是，与存储块BK1～BK1,021相关的锁存器24由于寄存复位标志而不进行擦去验证工作，对与寄存块选择标志的锁存器24相关的存储块的存储单元进行擦去验证工作。如假定在第二多块擦去工作中该存储块BK1,022内的存储单元都被成功地擦去，则图10所示的有效/无效检测电路110响应有效/无效信号φfplch产生有效信号φpass，这就使图8所示的控制电路80产生复位信号 RST。响应该复位信号 RST，与该存储块BK1,022相关的锁存器24寄存复位标志。然后，响应该验证读出结束信号从逻辑“低”状态向逻辑“高”状态的迁移，图9所示的反相器192的输出信号ROP成为逻辑“低”状态，NOR门193输出逻辑“高”状态。因此使时标发生电路195导通。
然后，与存储块BK1,023和最后的存储块BK1,024相关的锁存器24由于寄存复位标志，所以在最后的块选择控制信号φBSC成为逻辑“低”状态时，通过图9所示的NADA门212与214、短脉冲发生电路215、触发器207和反相器208的工作，擦去验证信号ERAvf成为逻辑“低”状态，这就使块地址时标也成为逻辑“低”状态。因此，在图12所示的过程273中，由于没有产生无效的存储块，在过程275中结束。因而当所选择的存储块内的存储单元都被成功地擦去时，通过块擦去验证工作使有效无效信号PFreg维持在逻辑“高”状态。
图13D是图13A所示的多块选择模式和第一多块擦去模式以后的第一擦去验证模式的定时图。它示出通过第二存储块的擦去验证工作被擦去的情况，也示出最后存储块的存储单元未被成功地擦去的情况。
在最后的存储块BK1,024内的存储单元的擦去验证的情况下，响应逻辑“低”状态的短脉冲的无效信号 φfail，有效/无效检测电路110产生逻辑“低”状态的有效/无效和信号PFreg。然后，响应逻辑“高”状态的验证读出结束信号φsfin，图9所示的触发器191锁存在逻辑“高”状态，通过反相器192，信号ROP成为逻辑“低”状态。指定最后的存储块的予译码信号P7、Q7和R15成为逻辑“高”状态，由于该验证读出结束信号φsfin从逻辑“高”状态变成逻辑“低”状态，所以NAND门213的输出从逻辑“低”状态变成逻辑“高”状态，这就使NAND门214的输出从逻辑“高”状态变成逻辑“低”状态。
因此，短脉冲发生器电路215产生逻辑“高”状态的短脉冲，触发器207锁存在逻辑“高”状态。由此，擦去验证信号ERAvf成为逻辑“低”状态，块地址时标φBAC成为逻辑“低”状态。而且响应逻辑“低”状态的擦去验证信号ERAvf，图8所示的电路部分187在线186产生逻辑“低”状态的短脉冲信号的擦去验证结束信号φeran。因此，计数器保持信号φalo变成逻辑“高”状态，同时在t4时刻后进行下一个多块擦去工作。
图13E是表示环形计数器到达最大循环次数LPmax时的块擦去验证工作的定时图。响应逻辑“低”状态的短脉冲信号 φeravf，环形计数器120产生逻辑“高”状态的环形计数器输出信号PCout。对存储块BK1,022进行块擦去验证工作，产生逻辑“低”状态的短脉冲信号的无效信号 φfail，由此使有效/无效信号PFreg成为逻辑“低”状态。对最后的存储块BK1,024不进行块擦去验证工作，借助逻辑“低”状态的块选择控制信号 φBSC，使擦去验证信号ERAvf成为逻辑“低”状态，从而使地址时标φBAC成为逻辑“低”状态。因此，在图12的过程274中，由于循环次数LP达到最大循环次数，所以在过程276结束。
如上所述，本发明对有NAND单元结构的非易失性半导体存储装置进行了说明，当然也能适用于有其它结构的非易失性半导体存储装置。
本发明与有公用字线的存储块相关地进行了说明，但不限于此，在每个存储块都未使用公用字线时，图1所示的存储板由2,408个存储块构成。各存储块内的字线和与第二选择晶体管栅极连接的第二选择线通过块选择传输栅分别与控制栅线CGL1～CGL8和接地选择线连接。而且图6所示的块选择电路60代替与线61连接的上部选择栅线USGLi和下部选择栅线LSGLi，变形成通过与该线61连接的D型晶体管(信号 WEm连接在该D型晶体管的栅极上)的选择栅线SGLi。该选择栅线SGLi和与各存储块的第一选择晶体管的栅极连接的第一选择线连接。
按照本发明的优选实施例，只对在擦去工作中将擦去电压加到半导体基片例如阱区114上的情况进行了说明，但擦去电压也能加到所选择的存储块的字线上，基准电压也能加到所选择的存储块内的存储晶体管的源极或漏极上。
就这样，本发明在块选择工作中，将块选择标志寄存在与所选择的存储块相关的块选择电路内的寄存装置中，将复位标志寄存在与其余的非选择的存储块相关的块选择电路的寄存装置中，在该块选择工作后，由于通过块擦去工作将与寄存该块选择标志的寄存装置相关的该存储块内的存储晶体管同时擦去，所以能在更短时间内进行擦去工作。特别是在擦去验证工作中，由于只对与寄存着块选择标志的寄存装置对应的存储块进行擦去验证工作，能缩短擦去验证时间。还在擦去验证工作时，当所选择的存储块内全部存储晶体管都被成功地擦去时，与该所选择的存储块对应的寄存装置其块选择标志变更为复位标志。因此，通过随后连续进行的块擦去工作和擦去验证工作能缩短擦去验证时间，而且有能提高芯片可靠性的优点。

Claims (13)

1.一种非易失性半导体存储器件，具有形成于半导体基片上的由多个存储单元构成的多个存储块、该各存储单元由具有浮栅与控制栅的至少一个存储晶体管构成、选择在擦去工作中所选定的存储块内的存储晶体管的控制栅，具有为擦去该存储晶体管而与该多个存储块相接的块选择电路，
其特征在于，该多个块选择电路寄存着块选择标志以便在该擦去工作中选择至少一个所选定的存储块内的多个存储晶体管的控制栅，由于分别具有寄存着使其余的非选择的存储块内的多个存储晶体管的控制栅浮动的复位标志的寄存装置，在擦去工作中只同时擦去所选定的存储块内的存储晶体管。
2.权利要求1所记载的非易失性半导体存储器件，其特征在于各存储单元是多个存储晶体管串联连接的NAND单元。
3.权利要求1所记载的非易失性半导体存储器件，其特征在于在该擦去工作中，给半导体基片施加擦去电压，给所选定的与具有寄存着块选择标志的寄存装置的块选择电路相关的存储块内的控制栅施加基准电压。
4.权利要求1所记载的非易失性半导体存储器件，其特征在于在该擦去动作中，给所选定的存储块内的控制栅施加擦去电压，给半导体基片施加基准电压。
5.一种用以擦去多块的非易失性半导体存储器件，
其特征在于分别具有：
半导体基片；
在该半导体基片上所形成的、具有排列成行与列的矩阵形式的多个NAND单元的阵列，该阵列分成由至少一个排列在同一行的NAND单元构成的多个存储块，该各NAND单元具有从该列方向串联连接的预定的多个存储晶体管，具有在该半导体基片内形成的被沟道区分离的源区及漏区、在该沟道区上形成的浮栅及在该浮栅上形成的控制栅的该各存储晶体管；
在该半导体基片上形成的与行方向大致平行排列的与位于对应的行方向的存储晶体管的控制栅相接的多个字线；
具有与该多个存储块相接的块选择电路、在给该半导体基片施加擦去电压的擦去工作中，该多个块选择电路同至少一个被选定的存储块内的该多个字线提供基准电压，使其余的非选择的存储块内的多个字线浮动的寄存装置。
6.一种擦去验证用的非易失性半导体存储器件，该器件具有
排列成行与列的矩阵形式，具有带浮栅与控制栅的分别具有至少一个存储晶体管的多个存储单元的存储单元阵列、使该存储单元阵列沿列方向分割的多个存储块、与沿该列方向排列的存储单元的一端相接的多个位线、为选择该存储块与该各存储块的存储单元的控制栅相连的块选择电路、与该各个位线连接的检验是否成功地擦去该存储块内的存储单元的擦去验证电路，
其特征在于，配备有各块选择电路响应复位信号寄存复位标志、响应块选择地址信号寄存块选择标志的寄存装置；及在擦去验证工作与被该块选择地址信号指定的存储块对应的寄存装置寄存块选择标志时，产生擦去验证读出信号的判别装置，只对与产生该擦去验证读出信号的块选择电路对应的存储块进行擦去验证工作。
7.权利要求6所记载的擦去验证用的非易失性半导体存储器件，其特征在于具有在该擦去验证工作中依次产生该块选择地址信号的地址计数器。
8.权利要求7所记载的擦去验证用的非易失性半导体存储器件，其特征在于，具有在该擦去验证工作中，在根据该块选择地址信号选定的存储块内的存储晶体管被成功地擦去时，将寄存于对应的寄存装置的块选择标志变换为复位标志的变换装置。
9.权利要求8所记载的擦去验证用的非易失性半导体存储器件，其特征在于具有在该擦去验证工作后，反复进行块擦去工作及擦去验证工作，直至被选定的存储块内的全部存储晶体管被成功地擦去的控制装置。
10.权利要求9所记载的擦去验证用的非易失性半导体存储器件，其特征在于，具有指定最大循环反复次数的环形计数器。
11.一种非易失性半导体存储器件的多块擦去方法，该器件具有形成于半导体基片上的由多个存储单元构成的多个存储块、各存储单元由具有浮栅与控制栅的至少一个存储晶体管构成，该各存储块内的存储晶体管的控制栅与至少一条字线相接，分别具有用以选择存储块的字线的寄存装置、并具有与该多个存储块相接的多个块选择电路，
其特征在于该方法由以下各过程构成：
将复位标志寄存在该寄存装置的过程；
将块选择标志寄存在与至少一个被选定的存储块相对应的寄存装置的过程；以及
在多块擦去工作中给该半导体基片施加擦去电压，响应该被选定的存储块内所寄存的块选择标志，给与该被选定的存储块相关的字线提供基准电压，响应在其余的非选择的存储块内所寄存的复位标志，使与该非选择的存储块相关的字线浮动的擦去过程。
12.一种非易失性半导体存储器件的块擦去及验证方法，该器件具有在半导体基片上形成的由多个存储单元构成的多个存储块、该各存储单元由具有浮栅与控制栅的至少一个存储晶体管构成，该各存储块内的存储晶体管的控制栅与至少一条字线相接，分别具有用以选择存储块的字线的寄存装置，并具有与该多个存储块相接的多个块选择电路，
其特征在于该方法由以下各过程构成：
将复位标志寄存在该寄存装置的过程；
将块选择标志寄存在与至少一个被选定的存储块相对应的寄存装置的过程；
在多块擦去动作中给该半导体基片施加擦去电压，响应该被选定的存储块内所寄存的块选择标志，给与该被选定的存储块相关的字线提供基准电压，响应在其余的非选择的存储块内所寄存的复位标志，使与该非选择的存储块相关的字线浮动的擦去过程；以及
在该多块擦去工作后，在块擦去验证工作中成功地擦去该被选定的存储块内的存储晶体管时，将寄存在与该被选定的存储块相关的寄存装置的块选择标志变换为复位标志的过程。
13.权利要求12所记载的非易失性半导体存储器件的块擦去及验证方法，其特征在于在块擦去验证工作后，反复进行该擦去过程及该块擦去验证工作。
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