KR19990078267A

KR19990078267A - 비휘발성 반도체 메모리 장치

Info

Publication number: KR19990078267A
Application number: KR1019990010378A
Authority: KR
Inventors: 라이도시끼; 요시가와사다오
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 1998-03-26
Filing date: 1999-03-25
Publication date: 1999-10-25
Also published as: US6038172A; KR100382331B1; TW411468B; JPH11273388A

Abstract

메모리 셀 트랜지스터에 대해서 안정된 기록을 행한다.

비트선(3) 및 기록 전위 Vp 간에 메모리 셀 트랜지스터(1)와 병렬로 더미 셀 트랜지스터(11)를 접속하고, 각 메모리 셀 트랜지스터(1)가 선택되기 전에 더미 셀 트랜지스터(11)를 통해서 비트선(3)에 기록 전위 Vp를 공급한다. 비트선(3)을 접지 전위와 기록 전위 Vp 사이의 중간 전위까지 프리차지시켜서 기록 동작의 개시 시점에서 비트선(3)의 전위 V_BL을 단시간에 안정시킬 수 있다.

Description

비휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 안정된 기록 동작을 행할 수 있도록 한 비휘발성 반도체 메모리 장치에 관한 것이다.

전기적으로 소거 가능한 프로그래머블 ROM(EEPROM : Electrically Erasable Programmable ROM)에서는 플로팅 게이트와 컨트롤 게이트를 갖는 2중 게이트 구조의 트랜지스터에 의해서 메모리 셀이 형성된다. 이러한 2중 게이트 구조의 메모리 셀 트랜지스터의 경우, 플로팅 게이트의 드레인 영역측에 발생하는 열 전자(hot electron)를 소스측으로 가속하고, 그 가속 전자의 일부를 플로팅 게이트로 주입하므로써 데이타의 기록이 행해진다. 그리고, 플로팅 게이트에 전하가 주입되었는지의 여부에 따른 메모리 셀 트랜지스터의 동작 특성의 차를 검출하는 것, 즉 임계치의 변화를 검출하므로써 데이타의 판독이 행해진다.

도 3은 2중 게이트 구조의 메모리 셀 트랜지스터를 갖는 반도체 메모리 장치의 구성을 도시한 회로도이다. 이 도면에서는 메모리 셀을 4행×1열로 배치한 경우를 도시하고 열 선택의 회로는 생략한다.

메모리 셀 트랜지스터(1)는 전기적으로 독립된 플로팅 게이트 및 플로팅 게이트에 일부가 겹쳐지는 컨트롤 게이트를 갖는다. 이 메모리 셀 트랜지스터(1)는 컨트롤 게이트에 인가되는 전위에 응답하여 온/오프하는 것이며, 플로팅 게이트에 축적되는 전하량에 따라서 그 임계치를 변동시킨다. 워드선(2)은 메모리 셀 트랜지스터(1)의 각 행에 대응하여 배치되며, 각 메모리 셀 트랜지스터(1)의 컨트롤 게이트에 각각 접속된다. 비트선(3)은 메모리 셀 트랜지스터(1)의 열에 대응하여 배치되며, 각 메모리 셀 트랜지스터(1)의 드레인이 공통으로 접속됨과 동시에, 전류 제어 소자인 트랜지스터(5)에 접속된다. 소스선(4)은 각 메모리 셀 트랜지스터(1) 간에 배치되며, 각 메모리 셀 트랜지스터(1)의 소스가 공통으로 접속된다. 이 소스선(4)은 기록 동작시, 각 메모리 셀 트랜지스터(1)에 대해서 기록 전위 Vp를 공급한다. 전류 제어 트랜지스터(5)는 비트선(3)과 접지점 간에 접속되며, 게이트에 인가되는 전위 Vci에 따라서 비트선(3)으로부터 접지점으로 유출되는 기록 전류 ip를 제어한다. 즉, 기록 동작에서 소스선(4)에 기록 전위 Vp가 인가되며 비트선(3)이 전류 제어 트랜지스터(5)를 통해 접지되면, 선택 상태에 있는 메모리 셀 트랜지스터(1)를 통해서 기록 전류 ip가 흐른다. 전류 제어 트랜지스터(5)는 이 때의 기록 전류 ip의 량을 일정하게 유지하도록 제어한다.

행 선택 회로(6)는 각 워드선(2)에 접속되며, 로우 어드레스 정보에 기초하여 생성한 행 선택 신호 LS1 ∼ LS4를 각 워드선(2)에 공급한다. 이 행 선택 신호 LS1 ∼ LS4는 선택 클럭 φc에 응답하고, 4행의 워드선(2) 중 어느 하나를 선택적으로 활성화하는 것이며, 활성화된 워드선(2)에 접속되는 메모리 셀 트랜지스터(1)의 컨트롤 게이트를 온시킨다. 또한, 메모리 셀 트랜지스터(1)를 복수열 배치하는 경우에는 컬럼 어드레스 정보에 기초하여 원하는 열을 선택하도록 구성한다. 이에 따라, 복수의 메모리 셀 트랜지스터(1) 중 1개가 로우 어드레스 정보에 따라서 선택되어 비트선(3)에 접속된다.

선택 클럭 φc는 어드레스 정보의 전환 타이밍에 동기하여 생성되며, 도 4에 도시한 바와 같이 어드레스 정보가 전환되는 제1 기간(P1) 및 메모리 셀 트랜지스터(1)에 대해서 기록을 행하는 제2 기간(P2)을 설정한다. 제1 기간(P1)에서는 어드레스 정보의 전환이 완료하기까지의 기간, 행 선택 신호 LS1 ∼ LS4가 모든 메모리 셀 트랜지스터(1)의 컨트롤 게이트를 비선택으로 한다. 이 동안, 비트선(3)은 전기적으로 플로팅 상태가 되며, 지금까지의 전위가 유지된다. 제2 기간(P2)에서는 전환이 완료한 어드레스 정보에 따라서, 행 선택 신호 LS1 ∼ LS4 중 어느 하나가 상승되어 메모리 셀 트랜지스터(1) 중 하나가 선택된다. 특정한 메모리 셀 트랜지스터(1)가 선택되면, 그 메모리 셀 트랜지스터(1)를 통해서 소스선(4)으로부터 비트선(3)측으로 기록 전류 ip가 흐른다. 이 때, 비트선(3)의 전위 V_BL은 기록 전류 ip가 흐르므로 서서히 상승하고, 소정의 시간을 경과한 후, 메모리 셀 트랜지스터(1)와 전류 제어 트랜지스터(5)와의 구동 능력의 비에 의해서 결정되는 소정의 전위가 되어 안정된다.

메모리 셀 트랜지스터(1)에서는 기록 전위 Vp 및 기록 전류 ip의 값이나 기록 전류 ip가 흐르는 시간 등에 의해서 기록량 즉, 플로팅 게이트로의 전하의 주입량이 결정된다. 이 때문에, 안정된 기록 동작을 행하기 위해서는 기록 동작의 기간을 정확하게 제어함과 동시에, 그 기간 중 기록 전위 Vp 및 기록 전류 ip를 일정하게 유지하는 것이 바람직하다.

그러나, 도 4에 도시한 바와 같이, 비트선(3)의 전위 V_BL이 접지 전위 가까이까지 내려가 있는 상태에서 기록 동작을 개시하면, 개시 시점에서는 소스선(4)과 비트선(3) 간의 전위차가 커지기 때문에, 일시적으로 메모리 셀 트랜지스터(1)에 흐르는 기록 전류 ip가 증가한다. 이러한 기록 전류 ip의 일시적인 증가는 메모리 셀 트랜지스터(1)에 대한 기록 동작을 불안정하게 하고 기록량을 변동시킨다. 특히, 장치를 저전압 구동하는 경우나 메모리 셀 트랜지스터(1)에 다중값 데이터를 기억시키도록 하는 경우에는 기록량의 변동이 기록 에러를 초래하기가 쉽다.

따라서, 본 발명은 메모리 셀 트랜지스터에 대해 안정된 기록을 행하도록 하는 것을 목적으로 한다.

본 발명은, 전술한 과제를 해결하기 위해서 이루어진 것으로, 그 특징으로 하는 바는 전기적으로 독립한 플로팅 게이트를 가지며, 이 플로팅 게이트에 축적되는 전하량에 따라서 온저항값을 변화시키는 메모리 셀 트랜지스터와, 상기 메모리 셀 트랜지스터와 동일한 구조를 갖는 더미 셀 트랜지스터와, 상기 메모리 셀 트랜지스터 및 상기 더미 셀 트랜지스터의 드레인에 접속되는 비트선과, 상기 비트선에 접속되는 전류 제어 소자를 구비하고, 제1 기간에서 상기 비트선을 상기 전류 제어 소자를 통해 제1 전위에 접속함과 동시에, 상기 더미 셀 트랜지스터를 통해 제2 전위에 접속하여 상기 비트선을 소정의 전위로 프리차지하고, 제2 기간에서 상기 비트선을 상기 전류 제어 소자를 통해 제1 전위에 접속함과 동시에, 상기 메모리 셀 트랜지스터를 통해 제2 전위에 접속하여 상기 메모리 셀 트랜지스터에 기록 전류를 흘리는 것에 있다.

본 발명에 따르면, 제1 기간에 비트선을 프리차지한 후, 계속되는 제2 기간에 기록 동작을 행하도록 한 것으로, 기록 동작의 개시 시점에서 비트선의 전위가 크게 변동하는 일이 없어진다. 이 때문에, 기록 전류의 증감이 억압되며 메모리 셀 트랜지스터에 대한 기록량을 거의 일정하게 유지할 수 있게 된다.

도 1은 본 발명의 비휘발성 반도체 메모리 장치의 실시예를 도시한 블럭도.

도 2는 본 발명의 비휘발성 반도체 메모리 장치의 동작을 설명하는 파형도.

도 3은 종래의 비휘발성 반도체 메모리 장치의 구성을 도시한 회로도.

도 4는 종래의 비휘발성 반도체 메모리 장치의 동작을 설명하는 파형도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 트랜지스터

2 : 워드선

3 : 비트선

4 : 소스선

5 : 전류 제어 트랜지스터

6, 6' : 행 판독 제어 회로

11 : 더미 셀 트랜지스터

도 1은 본 발명의 비휘발성 반도체 메모리 장치의 실시 형태를 나타내는 블럭도이다. 이 도면에서 메모리 셀 트랜지스터(1), 워드선(2), 비트선(3), 소스선(4) 및 전류 제어 트랜지스터(5)는 도 3과 동일한 것이므로 이에 대한 설명은 생략한다.

본 발명의 특징으로 하는 바는 비트선(3)에 더미 셀 트랜지스터(11)를 접속하고, 기록 동작을 행하기 전에, 더미 셀 트랜지스터(11)를 통해 비트선(3)에 기록 전위 Vp를 공급하여 프리차지를 행하도록 한 것에 있다. 즉, 소스선(4)으로부터 메모리 셀 트랜지스터(1)에 기록 전위 Vp를 공급하여 데이타의 기록을 행할 때, 비트선(3)을 프리차지해둠으로서, 기록 동작의 개시 시점에서 비트선(3)의 전위가 크게 변동하는 것을 방지하도록 구성하고 있다.

더미 셀 트랜지스터(11)는 메모리 셀 트랜지스터(1)와 동일한 구조를 갖으며, 비트선(3)과 기록 전위 Vp 간에 메모리 셀 트랜지스터(1)와 병렬로 접속된다. 이 더미 셀 트랜지스터(11)에서는 소거 상태를 유지할 수 있도록 플로팅 게이트가 일정한 전위에 고정된다. 구체적으로는 플로팅 게이트에 배선을 접속하고 이 배선을 통해 전원 전위 Vd를 인가할 수 있도록 구성된다. 그리고, 더미 셀 트랜지스터(11)의 컨트롤 게이트에는 메모리 셀 트랜지스터(1)의 컨트롤 게이트에 인가되는 행선택 신호 LS1 ∼ LS4의 선택 시와 동일 레벨을 갖는 제어 신호 LSO가 인가된다. 이 제어 신호 LS0는 행선택 신호 LS1 ∼ LS4보다도 먼저 상승되며 행선택 신호 LS1 ∼ LS4가 상승되기 전에 하강한다. 이에 따라, 더미 셀 트랜지스터(11)의 온 저항치가 기록 개시 시점의 메모리 셀 트랜지스터(1)와 온 저항치가 동일하게 제어된 상태에서 더미 셀 트랜지스터(11)를 통해 비트선(3)에 기록 전위 Vp가 인가되게 된다. 따라서, 비트선(3)의 프리차지 레벨은 기록 동작의 개시 시점에서 최초로 안정되는 비트선(3)의 전위 V_BL에 거의 일치한다.

행선택 회로(6')는 각 워드선(2) 및 더미 셀 트랜지스터(11)에 접속되며 행선택 신호 LS1 ∼ LS4를 각 워드선(2)에 공급함과 동시에, 제어 신호 LSO를 더미 셀 트랜지스터(11)의 컨트롤 게이트에 공급한다. 행선택 신호 LS1 ∼ LS4는 도 3에 도시한 것과 동일한 것으로, 선택 클럭 φc에 응답하여 제2 기간(P2)에 4행의 워드선(2) 중 어느 하나를 선택적으로 활성화한다. 제어 신호 LS0는 파고치가 선택 신호 LS1 ∼ LS4와 동일하게 설정되며, 도 2에 도시한 바와 같이 초기 설정을 위한 제1 기간(P1)에 상승되며 더미 셀 트랜지스터(11)를 온시킨다.

선택 클럭 φc는 어드레스 정보의 전환 타이밍에 동기하여 생성되며 도 2에 도시한 바와 같이, 초기 설정을 행하기 위한 제1 기간(P1) 및 메모리 셀 트랜지스터(1)에 대해서 기록을 행하기 위한 제2 기간(P2)를 설정한다. 제1 기간(P1)에서는 행 선택 신호 LS1 ∼ LS4 중 어느 하나도 상승되지 않으며, 모든 메모리 셀 트랜지스터(1)가 비선택이 된다. 이 때, 제어 신호 LS0가 상승되어서 더미 셀 트랜지스터(11)가 온하기 때문에, 이 더미 셀 트랜지스터(11)를 통해서 비트선(3)에 기록 전위 Vp가 공급된다. 이에 따라, 제1 기간(P1)으로는 비트선(3)의 전위 V_BL이 기록 전위 Vp로부터 더미 셀 트랜지스터(11)의 전압 강하분만큼 낮은 전위까지 프리차지된다.

제2 기간(P2)에서는 행선택 신호 LS1 ∼ LS4 중 어느 하나가 상승되어 메모리 셀 트랜지스터(1)중 1개가 선택되며, 그 메모리 셀 트랜지스터(1)를 통해서 소스선(4)으로부터 비트선(3)측으로 기록 전류 ip가 흐른다. 여기서, 비트선(3)의 전위 V_BL은 제1 기간(P1)의 종료 즉, 제2 기간의 시작에서 제2 기간으로 최종적으로 안정 상태가 될 때의 전위에 가깝게 되어 있다. 이 때문에, 제2 기간(P2)의 시작으로 비트선(3)을 접지 전위로부터 안정 상태가 될 때까지 충전할 필요는 없으며, 메모리 셀 트랜지스터(1)에 지나친 기록 전류가 흐르는 일은 없다.

더미 셀 트랜지스터(11)는 선택 상태의 메모리 셀 트랜지스터(1)와 동일하도록 컨트롤 게이트의 전위가 설정되기 때문에 전원 전위 등의 변동이 있는 경우에도 그 변동분에 따라서 프리차지의 전위도 변동하게 된다. 따라서, 전원 전위의 변동의 영향을 받는 일 없이 항상 안정된 기록 동작을 실현하는 것이 가능해진다.

이상의 실시 형태에서는 메모리 셀 트랜지스터(1)를 1열만 배치한 경우를 예시하고 있지만, 메모리 셀 트랜지스터(1)에 대해서는 비트선(3)과 함께 복수열 배치하도록 해도 좋다. 그 경우, 워드선(2) 및 소스선(4)에 대해서는 각 열에서 동일 행이 공통으로 접속되며 모든 열에서 동일행의 메모리 셀 트랜지스터(1)가 동시에 선택되게 된다.

본 발명에 따르면, 비트선을 안정 전위에 가까운 전위까지 프리차지시켜서 기록 동작의 개시 시점에서 비트선의 전위가 크게 변동하는 것을 방지할 수 있다. 따라서, 기록 동작을 단시간에 안정시킬 수 있으며 기록량의 변동을 저감할 수 있다. 이들의 효과는 메모리 셀수의 증가에 따라 비트선의 용량이 커진 경우나 구동 전원의 전압을 낮게 설정한 경우에 특히 유효해진다.

Claims

전기적으로 독립된 플로팅 게이트를 가지며 이 플로팅 게이트에 축적되는 전하량에 따라 온 저항치를 변화시키는 메모리 셀 트랜지스터, 상기 메모리 셀 트랜지스터와 동일한 구조를 갖는 더미 셀 트랜지스터, 상기 메모리 셀 트랜지스터 및 상기 더미 셀 트랜지스터의 드레인에 접속되는 비트선, 및 상기 비트선에 접속되는 전류 제어 소자를 구비하며, 제1 기간에서 상기 비트선을 상기 전류 제어 소자를 통해 제1 전위에 접속함과 동시에 상기 더미 셀 트랜지스터를 통해 제2 전위에 접속하여 상기 비트선을 소정의 전위에 프리차지하고, 제2 기간에서 상기 비트선을 상기 전류 제어 소자를 통해 제1 전위에 접속함과 동시에 상기 메모리 셀 트랜지스터를 통해서 제2 전위에 접속하여 상기 메모리 셀 트랜지스터에 기록 전류가 흐르도록 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
제1항에 있어서, 플로팅 게이트에 제3 전위를 인가하여 상기 메모리 셀 트랜지스터를 소거 상태로 유지하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.