JP2003337757A

JP2003337757A - メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法

Info

Publication number: JP2003337757A
Application number: JP2002143378A
Authority: JP
Inventors: Naoki Mukoda; 直樹向田; Kenzo Kida; 健三木田
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2002-05-17
Filing date: 2002-05-17
Publication date: 2003-11-28
Anticipated expiration: 2022-05-17
Also published as: JP3999564B2

Abstract

(57)【要約】【課題】不正マッピングブロックの蓄積によるフラッ
シュメモリの信頼性低下を効果的に防止することが可能
なメモリコントローラを提供する。【解決手段】論理ブロックアドレスに基づいて複数の
ブロックを含むフラッシュメモリにアクセスするメモリ
コントローラであって、それぞれのブロックにとって有
効でない論理ブロックアドレスが割り当てられた不正マ
ッピングブロックを検出する検出手段と、検出手段によ
り検出された不正マッピングブロックをブロック消去す
る消去手段とを備えている。本発明によれば、検出手段
によって不正マッピングブロックが検出された場合、消
去手段によってこれが消去済みブロックに変換されるこ
とから、不正マッピングブロックの蓄積が防止される。
これにより、フラッシュメモリの信頼性低下を効果的に
防止することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリコントロー
ラ及びこれを備えるフラッシュメモリシステムに関し、
特に、フラッシュメモリの信頼性を高めることが可能な
メモリコントローラ及びこのようなメモリコントローラ
を備えるフラッシュメモリシステムに関する。また、本
発明は、フラッシュメモリの制御方法に関し、特に、フ
ラッシュメモリの信頼性を高めることが可能な制御方法
に関する。

【０００２】

【従来の技術】近年、メモリカードやシリコンディスク
などに用いられる半導体メモリとして、フラッシュメモ
リ、特にＮＡＮＤ型フラッシュメモリが用いられること
が多い。ＮＡＮＤ型フラッシュメモリは、メモリセルを
消去状態（論理値＝１）から書込状態（論理値＝０）に
変化させる場合は、これをメモリセル単位で行うことが
可能である一方、メモリセルを書込状態（０）から消去
状態（１）に変化させる場合は、これをメモリセル単位
で行うことができず、複数のメモリセルからなるブロッ
ク単位でしかこれを行うことができない。かかる一括消
去動作は、一般的に「ブロック消去」と呼ばれる。

【０００３】このように、フラッシュメモリでは、ブロ
ック単位でしかメモリセルを書込状態（０）から消去状
態（１）に変化させることができないことから、既にデ
ータが割り当てられている論理アドレスに対して新しい
データを上書きする場合であっても、旧データが格納さ
れているブロックに対して新しいデータを直接上書きす
ることはできない。このため、既にデータが割り当てら
れている論理アドレスに対して新しいデータを上書きす
るようホストコンピュータから指示されると、旧データ
が格納されているブロック内における上書き対象外のデ
ータを消去済みブロックに転送するとともに、新しいデ
ータを当該消去済みブロックに書き込むという処理が必
要となる。かかる処理は「ブロック間転送」と呼ばれ、
ホストコンピュータからデータの上書きが指示される度
に実行される。ブロック間転送が行われた後、転送元の
ブロックはブロック消去され、これにより転送元のブロ
ックは新たな消去済みブロックとなる。

【０００４】したがって、論理アドレスと各ブロックに
一義的に割り当てられた物理アドレスとの関係は固定さ
れず、これらの関係はデータの上書きが指示される度に
動的に変化することになる。以下、論理アドレスと物理
アドレスとの関係について、図面を用いてより詳細に説
明する。

【０００５】図１９は、論理アドレスと物理アドレスと
の関係を模式的に示す図である。図１９に示すように、
全てのブロックにより構成可能な物理アドレス空間（最
大物理アドレス空間）４１の大きさ（０〜ｎ−１）は、
論理アドレス空間４２の大きさ（０〜ｍ−１）よりも大
きく（ｎ＞ｍ）、したがって全ての論理アドレスにデー
タが割り当てられた場合であっても、ｎ−ｍ個のブロッ
クは常に未使用となる。

【０００６】図２０は、最大物理アドレス空間４１を構
成するｎ個のブロック（＃０〜＃ｎ−１）の構造を模式
的に示す図である。図２０に示すように、各ブロック＃
０〜＃ｎ−１には実際にユーザデータが格納される領域
５１の他に、自らに割り当てられた論理アドレスを記録
する領域５２が設けられており、論理アドレスと物理ア
ドレスとの関係は、かかる領域５２に格納された値によ
って特定される。領域５２には対応する論理アドレスの
値が格納され、データの読み出し及び／又は書き込みを
行う際には、領域５２に格納された論理アドレスに基づ
いて、実際にアクセスすべきブロック＃０〜＃ｎ−１が
特定される。

【０００７】また、消去済みブロックについては、これ
に含まれる全てのメモリセルが消去状態（１）となって
いることから、領域５２を構成するメモリセルも全て消
去状態（１）となっているはずである。一般に、領域５
２を構成する全てのメモリセルが消去状態（１）である
場合、その値はｎ−１（物理アドレスの最大値）に一致
しており、したがって、領域５２に格納された値がｎ−
１である場合には、当該ブロックが消去済みブロックで
あると判断することができる。

【０００８】そして、データの上書きが指示された場合
には、旧データが格納されているブロック（例えばブロ
ック＃ｉ）内における上書き対象外のデータが消去済み
のブロック（例えばブロック＃ｊ）に転送されるととも
に、新しいデータがこの消去済みブロック（ブロック＃
ｊ）に書き込まれ（ブロック間転送）、さらに、転送元
のブロック（ブロック＃ｉ）の領域５２に格納されてい
た論理アドレスの値（０〜ｍ−１）が転送先のブロック
（ブロック＃ｊ）の領域５２に書き込まれる。その後、
転送元のブロック（ブロック＃ｉ）はブロック消去さ
れ、これにより転送元のブロック（ブロック＃ｉ）は新
たな消去済みブロックとなる。上述の通り、消去済みブ
ロックにおいては、領域５２に格納された値はｎ−１と
なる。

【０００９】以上より、各ブロックの領域５２に格納さ
れる値は、０〜ｍ−１及びｎ−１のいずれかとなり、こ
れが０〜ｍ−１であるブロックは有効なデータが格納さ
れているブロックであり、これがｎ−１であるブロック
は消去済みのブロックである。

【００１０】

【発明が解決しようとする課題】しかしながら、各ブロ
ックの領域５２に格納される値が何らかの原因で０〜ｍ
−１及びｎ−１以外の値、すなわちｍ〜ｎ−２となった
場合、このブロックは有効な論理アドレスに対応せず、
しかも消去済みブロックとしても取り扱われない。この
ようなブロックは「不正マッピングブロック」と呼ば
れ、事実上、永久に使用できないブロックとなってしま
う。上述の通り、全てのブロック＃０〜＃ｎ−１により
構成可能な最大物理アドレス空間４１の大きさ（０〜ｎ
−１）は、論理アドレス空間４２の大きさ（０〜ｍ−
１）よりも大きいことから、不正マッピングブロックの
発生が直ちに致命的な不具合となるものではないが、不
正マッピングブロックのように使用できないブロックの
数がｎ−ｍ個を超えると、当該フラッシュメモリ全体が
使用不可能となってしまうことから、このような不正マ
ッピングブロックの発生はフラッシュメモリの信頼性を
低下させる原因となってしまう。

【００１１】不正マッピングブロックが発生する原因と
しては種々の原因が考えられ、その主なものとしては、
ブロック消去中に電源が遮断される等、ブロック消去が
正常に完了しなかった場合や、領域５２を構成するメモ
リセルに不良が発生した場合、領域５２に対する論理ア
ドレスの書き込み中にエラーが発生した場合等が挙げら
れる。その他、フラッシュメモリを制御するプログラム
（ファームウェア）にバグが含まれていた場合や、フラ
ッシュメモリの物理的な落下等によってビット化けが生
じた場合においても、不正マッピングブロックが発生す
ることがある。

【００１２】したがって、本発明の目的は、このような
不正マッピングブロックの蓄積によるフラッシュメモリ
の信頼性低下を効果的に防止することが可能なメモリコ
ントローラ及びこのようなメモリコントローラを備える
フラッシュメモリシステムを提供することである。

【００１３】また、本発明の他の目的は、不正マッピン
グブロックの蓄積によるフラッシュメモリの信頼性低下
を効果的に防止することが可能なフラッシュメモリの制
御方法を提供することである。

【００１４】

【課題を解決するための手段】本発明によるメモリコン
トローラは、少なくとも論理ブロックアドレスに基づい
て複数のブロックを含むフラッシュメモリにアクセスす
るメモリコントローラであって、それぞれのブロックに
とって有効でない論理ブロックアドレスが割り当てられ
た不正マッピングブロックを検出する検出手段を備える
ことを特徴とする。

【００１５】本発明のメモリコントローラによれば、不
正マッピングブロックの存在を検出することができるの
で、その後この不正マッピングブロックをブロック消去
等すれば、不正マッピングブロックの蓄積を防止するこ
とができる。これにより、フラッシュメモリの信頼性低
下を効果的に防止することが可能となる。

【００１６】また、前記各ブロックに割り当てられた論
理ブロックアドレスを検出し、これに基づいてアドレス
変換テーブルを作成するアドレス変換テーブル生成手段
をさらに備えることが好ましい。

【００１７】また、前記検出手段により検出された不正
マッピングブロックをブロック消去する消去手段をさら
に備えることがより好ましい。これによれば、不正マッ
ピングブロックが消去済みブロックに変換されることか
ら、不正マッピングブロックの蓄積が防止される。

【００１８】また、前記消去手段は、前記アドレス変換
テーブル生成手段により前記アドレス変換テーブルが作
成されたことに応答して、前記不正マッピングブロック
のブロック消去を行うことがより好ましい。これによれ
ば、不正マッピングブロックの消去を、アドレス変換テ
ーブルの作成と独立して行うことができるので、既存の
ファームウェアの多くの部分をそのまま流用することが
可能となる。

【００１９】また、前記消去手段は、前記アドレス変換
テーブル生成手段による前記アドレス変換テーブルの作
成中に、前記検出手段が前記不正マッピングブロックの
存在を検出したことに応答して、前記検出された不正マ
ッピングブロックをブロック消去することもまた、より
好ましい。これによれば、ファームウェア全体を小型化
することが可能となる。

【００２０】また、前記各ブロックが消去済みブロック
であるか否かを示す冗長ブロック登録テーブルを作成す
る冗長ブロック登録テーブル作成手段をさらに備え、前
記冗長ブロック登録テーブル作成手段は、前記検出手段
が前記不正マッピングブロックの存在を検出したことに
応答して、前記検出された不正マッピングブロックを消
去済みブロックとして冗長ブロック登録テーブルに登録
することもまた、より好ましい。これによれば、アドレ
ス変換テーブル等の作成動作を高速に完了することが可
能となる。

【００２１】また、データの書き込みが要求されたこと
に応答して、書き込み対象となるブロックの状態を検査
するベリファイ手段をさらに備えることがさらに好まし
い。これによれば、消去済みブロックとして冗長ブロッ
ク登録テーブルに登録された不正マッピングブロックに
直接データが書き込まれるのを防止することが可能とな
る。

【００２２】また、前記ベリファイ手段による検査の結
果、書き込み対象となるブロックが消去済みブロックで
はないと判断されたことに応答して、該ブロックを少な
くともブロック消去した後、該ブロックに含まれるメモ
リセルが全て消去されたか否かを判定する判定手段をさ
らに備えることがさらに好ましい。これによれば、不正
マッピングブロックが消去済みブロックに変換されるこ
とから、不正マッピングブロックの蓄積が防止される。

【００２３】本発明によるフラッシュメモリシステム
は、複数のブロックを含むフラッシュメモリと、少なく
とも論理ブロックアドレスに基づいて前記フラッシュメ
モリにアクセスするメモリコントローラとを備えるフラ
ッシュメモリシステムであって、それぞれのブロックに
とって有効でない論理ブロックアドレスが割り当てられ
た不正マッピングブロックを検出する検出手段を前記メ
モリコントローラが備えていることを特徴とする。

【００２４】本発明のフラッシュメモリシステムによれ
ば、不正マッピングブロックの存在を検出することがで
きるので、その後この不正マッピングブロックをブロッ
ク消去等すれば、不正マッピングブロックの蓄積を防止
することができる。これにより、フラッシュメモリの信
頼性低下を効果的に防止することが可能となる。

【００２５】また、前記各ブロックには、対応する論理
ブロックアドレスを格納する論理ブロックアドレス格納
領域が設けられており、前記検出手段は、前記論理ブロ
ックアドレス格納領域に格納された論理ブロックアドレ
スを参照することによって前記不正マッピングブロック
を検出することが好ましい。

【００２６】本発明によるフラッシュメモリの制御方法
は、フラッシュメモリに含まれる各ブロックに対して割
り当てられた論理ブロックアドレスを検出する第１のス
テップと、前記検出された論理ブロックアドレスがそれ
ぞれのブロックにとって有効でない論理ブロックアドレ
スであるか否かを判別する第２のステップとを備えるこ
とを特徴とする。

【００２７】本発明のフラッシュメモリの制御方法によ
れば、それぞれのブロックにとって有効でない論理ブロ
ックアドレスが割り当てられたブロックの存在を検出す
ることができるので、その後この不正マッピングブロッ
クをブロック消去等すれば、不正マッピングブロックの
蓄積を防止することができる。これにより、フラッシュ
メモリの信頼性低下を効果的に防止することが可能とな
る。

【００２８】また、前記第１のステップは、前記各ブロ
ックに対して割り当てられた論理ブロックアドレスを前
記各ブロックから読み出し、これに基づいてアドレス変
換テーブルを作成するステップであり、前記第２のステ
ップは、前記アドレス変換テーブルを参照することによ
って、それぞれのブロックにとって有効でない論理ブロ
ックアドレスが割り当てられた不正マッピングブロック
が存在するか否かを判別するステップであることをが好
ましい。

【００２９】また、前記不正マッピングブロックをブロ
ック消去する第３のステップをさらに備えることがより
好ましい。

【００３０】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の好ましい実施態様について詳細に説明する。

【００３１】図１は、本発明の好ましい実施態様にかか
るフラッシュメモリシステム１を概略的に示すブロック
図である。

【００３２】図１に示すように、本実施態様にかかるフ
ラッシュメモリシステム１は、フラッシュメモリ２及び
コントローラ３からなる。特に限定されるものではない
が、フラッシュメモリシステム１はフラッシュメモリ２
及びコントローラ３が一つのカード内に集積されて構成
され、ホストコンピュータに対して着脱可能な一種の外
部記憶装置として用いることができる。ホストコンピュ
ータとしては、文字、音声、あるいは画像情報等の種々
の情報を処理するパーソナルコンピュータやデジタルス
チルカメラをはじめとする各種情報処理装置が挙げられ
る。

【００３３】フラッシュメモリ２は、多数のメモリセル
を含む１又は２以上の半導体チップからなり、ｎ個（例
えば１０２４個）のブロックによって構成される。これ
らｎ個のブロックはいずれもｋ個（例えば３２個）のペ
ージ（セクタ）からなり、各ページは例えば５１２バイ
トの記録容量を有する最小アクセス単位として用いられ
る。したがって、上記の例のように、ｎ＝１０２４（１Ｋ）ｋ＝３２である場合、フラッシュメモリ２は３２Ｋページのアド
レス空間を含み、このためホストコンピュータ側から特
定のページにアクセスするためには、少なくとも１５ビ
ットのアドレス情報が必要となる。本明細書において
は、ホストコンピュータよりフラッシュメモリシステム
１に供給されるアドレス情報を「ホストアドレス」と呼
ぶ。

【００３４】コントローラ３は、少なくともＣＰＵ４、
ＲＡＭ５及びＲＯＭ６を含む種々の機能ブロックによっ
て構成される。特に限定されるものではないが、コント
ローラ３は一つの半導体チップ上に集積されていること
が好ましい。ＣＰＵ４は、コントローラ３を構成する各
機能ブロック全体の動作を制御するための機能ブロック
である。また、ＲＡＭ５は、ＣＰＵ４によるフラッシュ
メモリ２の制御に必要なデータが一時的に格納される作
業領域であり、特に限定されるものではないが、複数の
ＳＲＡＭセルによって構成することが好ましい。ＲＯＭ
６は、ＣＰＵ４が実行すべき制御プログラム（ファーム
ウェア）を格納するための機能ブロックである。

【００３５】次に、フラッシュメモリ２に含まれるメモ
リセルの具体的な構造について説明する。

【００３６】図２は、フラッシュメモリ２に含まれる各
メモリセル１０の構造を概略的に示す断面図である。

【００３７】図２に示すように、メモリセル１０は、Ｐ
型半導体基板１１に形成されたＮ型のソース拡散領域１
２及びドレイン拡散領域１３と、ソース拡散領域１２と
ドレイン拡散領域１３との間のＰ型半導体基板１１を覆
って形成されたトンネル酸化膜１４と、トンネル酸化膜
１４上に形成されたフローティングゲート電極１５と、
フローティングゲート電極１５上に形成された絶縁膜１
６と、絶縁膜１６上に形成されたコントロールゲート電
極１７とから構成される。このような構成を有するメモ
リセル１０は、フラッシュメモリ２内において、複数個
直列に接続されて、ＮＡＮＤ型フラッシュメモリを構成
する。

【００３８】メモリセル１０は、フローティングゲート
電極１５に電子が注入されているか否かによって、「消
去状態」と「書込状態」のいずれかの状態となる。メモ
リセル１０が消去状態であることは、当該メモリセル１
０にデータ「１」が保持されていることを意味し、メモ
リセル１０が書込状態であることは、当該メモリセル１
０にデータ「０」が保持されていることを意味する。す
なわち、メモリセル１０は、１ビットのデータを保持す
ることが可能である。

【００３９】図２に示すように、消去状態とは、フロー
ティングゲート電極１５に電子が注入されていない状態
を指す。消去状態におけるメモリセル１０は、デプレッ
ション型のトランジスタとなり、コントロールゲート電
極１７に読み出し電圧が印加されているか否かに関わら
ず、ソース拡散領域１２とドレイン拡散領域１３との間
のＰ型半導体基板１１の表面にはチャネル１８が形成さ
れる。したがって、ソース拡散領域１２とドレイン拡散
領域１３とは、コントロールゲート電極１７に読み出し
電圧が印加されているか否かに関わらず、チャネル１８
によって常に電気的に接続状態となる。

【００４０】図３は、書込状態であるメモリセル１０を
概略的に示す断面図である。

【００４１】図３に示すように、書込状態とは、フロー
ティングゲート電極１５に電子が蓄積されている状態を
指す。フローティングゲート電極１５はトンネル酸化膜
１４及び絶縁膜１６に挟まれているため、一旦、フロー
ティングゲート電極１５に注入された電子は、きわめて
長時間フローティングゲート電極１５内にとどまる。書
込状態におけるメモリセル１０は、エンハンスメント型
のトランジスタとなり、コントロールゲート電極１７に
読み出し電圧が印加されていないときには、ソース拡散
領域１２とドレイン拡散領域１３との間のＰ型半導体基
板１１の表面にはチャネルが形成されず、コントロール
ゲート電極１７に読み出し電圧が印加されているときに
は、ソース拡散領域１２とドレイン拡散領域１３との間
のＰ型半導体基板１１の表面にチャネル（図示せず）が
形成される。したがって、コントロールゲート電極１７
に読み出し電圧が印加されていない状態では、ソース拡
散領域１２とドレイン拡散領域１３とは電気的に絶縁さ
れ、コントロールゲート電極１７に読み出し電圧が印加
された状態では、ソース拡散領域１２とドレイン拡散領
域１３とが電気的に接続される。

【００４２】ここで、選択されたメモリセル１０が消去
状態であるか書込状態であるかは、次のようにして読み
出すことができる。すなわち、複数個直列に接続された
メモリセル１０のうち、選択されたメモリセル１０以外
の全てのメモリセル１０のコントロールゲート電極１７
に読み出し電圧を印加し、この状態において、これらメ
モリセル１０の直列体に電流が流れるか否かを検出す
る。その結果、かかる直列体に電流が流れれば、選択さ
れたメモリセル１０が消去状態であると判断することが
でき、かかる直列体に電流が流れなければ、選択された
メモリセル１０が書込状態であると判断することができ
る。このようにして、直列体に含まれる任意のメモリセ
ル１０に保持されたデータが「０」であるのか「１」で
あるのかを読み出すことができる。但し、ＮＡＮＤ型フ
ラッシュメモリにおいては、ひとつの直列体に含まれる
２以上のメモリセル１０に保持されたデータを同時に読
み出すことはできない。

【００４３】また、消去状態であるメモリセル１０を書
込状態に変化させる場合、コントロールゲート電極１７
に正の高電圧が印加され、これによって、トンネル酸化
膜１４を介してフローティングゲート電極１５へ電子が
注入される。フローティングゲート電極１５への電子の
注入は、ＦＮトンネル電流による注入が可能である。一
方、書込状態であるメモリセル１０を消去状態に変化さ
せる場合、コントロールゲート電極１７に負の高電圧が
印加され、これによって、トンネル酸化膜１４を介して
フローティングゲート電極１５に蓄積された電子が排出
される。

【００４４】次に、フラッシュメモリ２の持つアドレス
空間の具体的な構成について説明する。

【００４５】図４は、フラッシュメモリ２のアドレス空
間の構造を概略的に示す図である。

【００４６】図４に示すように、フラッシュメモリ２の
アドレス空間は、ブロック＃０〜＃ｎ−１からなるｎ個
のブロックによって構成される。ここで、各ブロック
は、データの消去単位である。すなわち、フラッシュメ
モリ２では、各メモリセル１０ごとに、その状態を書込
状態から消去状態に変化させることはできず、メモリセ
ル１０を書込状態から消去状態に変化させる場合は、当
該メモリセル１０が属するブロックに含まれる全てのメ
モリセル１０を一括して消去状態とする必要がある。逆
に、各メモリセル１０ごとにその状態を消去状態から書
込状態に変化させることは可能である。

【００４７】さらに、図４に示すように、フラッシュメ
モリ２を構成する各ブロック＃０〜＃ｎ−１は、それぞ
れページ＃０〜＃ｋ−１からなるｋ個のページによって
構成されている。これら各ページはデータの読み出し及
び書き込みにおけるアクセス単位であり、図４に示すよ
うに、ビットｂ０〜ｂ７からなる８ビットを１バイトと
して、例えばそれぞれ５１２バイトのユーザ領域２１と
１６バイトの冗長領域２２によって構成される。ユーザ
領域２１は、ホストコンピュータより供給されるユーザ
データが格納される領域である。

【００４８】図５は、冗長領域２２のデータ構造を概略
的に示す図である。

【００４９】図５に示すように、冗長領域２２は、論理
ブロックアドレス格納領域２３及びその他の付加情報を
格納するための領域２４によって構成される。

【００５０】論理ブロックアドレス格納領域２３は、当
該ブロックに対応する論理ブロックアドレスを格納する
ための領域であり、少なくともｘ個（ｘ＝ｌｏｇ_２ｎ）
のメモリセル１０が割り当てられる。ここで、論理ブロ
ックアドレスとは、ホストアドレスの一部若しくはホス
トアドレスの一部に基づいて生成されたアドレスであ
り、ホストコンピュータ側から見たブロック番号を示し
ている。したがって、論理ブロックアドレスは少なくと
もｘビットで構成される。論理ブロックアドレス格納領
域２３は、各ページに含まれる冗長領域２２が共通に備
える要素であるが、一つのブロックはｋ個のページから
なるため、一つのブロックを構成する全てのページの論
理ブロックアドレス格納領域２３に論理ブロックアドレ
スを格納しておく必要はなく、少なくとも各ブロックの
先頭ページ（ページ＃０）の論理ブロックアドレス格納
領域２３に論理ブロックアドレスを格納すれば足りる。
また、消去済みのブロックについては全てのメモリセル
１０が消去状態（１）となっていることから、論理ブロ
ックアドレス格納領域２３がｘ個のメモリセル１０から
なる場合、論理ブロックアドレス格納領域２３に格納さ
れる値はｎ−１（２^ｘ−１）となる。一方、何らのユー
ザデータが格納されているブロックについては、対応す
る論理ブロックアドレスの値が論理ブロックアドレス格
納領域２３に格納されている。

【００５１】尚、領域２４には、対応するユーザ領域２
１に格納されたユーザデータの誤りを訂正するための付
加情報（エラーコレクションコード）や、当該ブロック
についての異常を表示するブロックステータス等が格納
されているが、これらについては、本発明の要旨と直接
関係がないため、説明は省略する。

【００５２】以上のように、フラッシュメモリ２はｎ個
のブロックによって構成されるが、このうち、ｍ（＜
ｎ）個のブロックは実際にデータを格納することができ
る実使用ブロックとして取り扱われ、残りのｎ−ｍ個の
物理ブロックは冗長ブロックとして取り扱われる。フラ
ッシュメモリ２のアドレス空間は、実使用ブロックのみ
によって構成され、あるブロックに不良が発生し使用不
能となった場合には、不良が発生したブロックの数だけ
冗長ブロックとして用いられるブロックの数が減らされ
る。

【００５３】次に、ＲＡＭ５内に作成される各種テーブ
ルについて説明する。

【００５４】ＲＡＭ５内に作成される各種テーブルに
は、少なくとも、アドレス変換テーブル、冗長ブロック
登録テーブル及び書き込みキューが含まれ、これらはコ
ントローラ３に対して電源投入またはリセット動作がな
された場合に、ＲＯＭ６に格納されているファームウェ
アに基づきＣＰＵ４によって作成される。

【００５５】アドレス変換テーブルは、ホストアドレス
に基づき生成される論理ブロックアドレスと各ブロック
に対して一義的に割り当てられた物理ブロックアドレス
との対応関係を保持するためのテーブルであり、以下の
構造を有している。

【００５６】図６は、ＲＡＭ５内に作成されるアドレス
変換テーブル３１のデータ構造を示す図である。

【００５７】図６に示すように、アドレス変換テーブル
３１は、物理ブロックアドレス格納領域＃０〜物理ブロ
ックアドレス格納領域＃ｎ−１からなるｎ個の物理ブロ
ックアドレス格納領域と、これら物理ブロックアドレス
格納領域にそれぞれ対応して設けられたｎ個のフラグか
らなる。ここで、各物理ブロックアドレス格納領域に対
して一義的に割り当てられた領域番号（＃０〜＃ｎ−
１）は、論理ブロックアドレスを示し、各物理ブロック
アドレス格納領域に格納された内容は、対応する物理ブ
ロックアドレスを示している。したがって、例えば物理
ブロックアドレス格納領域＃ｐに格納されている物理ブ
ロックアドレスが＃ｑであれば、論理ブロックアドレス
＝＃ｐが物理ブロックアドレス＝＃ｑに対応することに
なる。

【００５８】また、フラグ＃０〜フラグ＃ｎ−１は、そ
れぞれ対応する物理ブロックアドレス格納領域の内容
（物理ブロックアドレス）が有効であるか否かを示して
いる。具体的には、フラグが「０」であれば、対応する
物理ブロックアドレス格納領域の内容が有効であること
を意味し、フラグが「１」であれば、対応する物理ブロ
ックアドレス格納領域の内容が無効であることを意味す
る。もちろん、逆に、物理ブロックアドレス格納領域の
内容が有効である場合に、対応するフラグを「１」とし
ても構わない。

【００５９】冗長ブロック登録テーブル３２は、各ブロ
ックがそれぞれ使用中であるか否かを示すテーブルであ
り、以下の構造を有している。

【００６０】図７は、ＲＡＭ５内に作成される冗長ブロ
ック登録テーブル３２のデータ構造を示す図である。

【００６１】図７に示すように、冗長ブロック登録テー
ブル３２は、バイト＃０〜バイト＃（ｎ／８）−１から
なるｎ／８バイト（ｎビット）のビットマップによって
構成され、バイト番号×８＋ビット番号により特定されるブロックが使用中のブロック（ユーザ
データが格納されているブロック）であるか、消去済み
の空きブロックであるかを示している。具体的には、ビ
ットが「０」であれば対応するブロックが使用中である
ことを意味し、ビットが「１」であれば、対応するブロ
ックが消去済みブロックであることを意味する。もちろ
ん、その逆であっても構わない。したがって、図７に示
す例のように、バイト＃０のビット＃０が「０」であれ
ば、ブロック＃０が使用中であることが示され、また、
バイト＃１のビット＃６が「１」であれば、ブロック＃
１４が消去済みブロックであることが示される。

【００６２】図８は、ＲＡＭ５内に作成される書き込み
キュー３３のデータ構造を示す図である。

【００６３】図８に示すように、書き込みキュー３３
は、キュー＃０〜キュー＃ｈ−１からなるｈ個のキュー
によって構成され、各キューには、消去済みブロックの
物理ブロックアドレスが格納されている。書き込みキュ
ー３３に登録されるブロックは、上述した冗長ブロック
登録テーブル３２においてビットが「１（消去済み）」
となっているブロックから選ばれる。

【００６４】次に、本実施態様にかかるフラッシュメモ
リシステム１の動作について説明する。

【００６５】図９は、アドレス変換テーブル３１及び冗
長ブロック登録テーブル３２の作成方法を示すフローチ
ャートである。アドレス変換テーブル３１及び冗長ブロ
ック登録テーブル３２の作成は、コントローラ３に対し
て電源投入またはリセット動作がなされたことに応答し
て、ＣＰＵ４がＲＯＭ６に格納されているファームウェ
アを実行することにより行われる。

【００６６】まず、コントローラ３に対して電源投入ま
たはリセット動作がなされると、ＣＰＵ４は、ＲＡＭ５
のうちアドレス変換テーブル３１及び冗長ブロック登録
テーブル３２を構成するビットを全て「１」にリセット
する（ステップＳ１）。次いで、ＣＰＵ４は、内部変数
ａの値を０にリセットし（ステップＳ２）、ブロック番
号が内部変数ａに一致するブロックの先頭ページ（ペー
ジ＃０）に格納されている論理ブロックアドレスを読み
出す（ステップＳ３）。この場合、内部変数ａ＝０であ
るから、ブロック＃０のページ＃０に格納されている論
理ブロックアドレスが読み出されることになる。

【００６７】次に、ＣＰＵ４は、読み出された論理ブロ
ックアドレスが「オール１」であるか否か、すなわちｎ
−１であるかを判断し（ステップＳ４）、その結果、読
み出された論理ブロックアドレスが「オール１（＝ｎ−
１）」以外であれば、冗長ブロック登録テーブル３２の
対応するビット（この場合は、バイト＃０のビット＃
０）を「０」に書き替える（ステップＳ５）。さらに、
アドレス変換テーブル３１のうち、フラグ番号が論理ブ
ロックアドレスに一致するフラグを「０」に書き替える
（ステップＳ６）とともに、領域番号が論理ブロックア
ドレスに一致する物理ブロックアドレス格納領域に内部
変数ａを格納する（ステップＳ７）。一方、ステップＳ
４において、読み出された論理ブロックアドレスが「オ
ール１（＝ｎ−１）」であれば、上記ステップＳ５〜ス
テップＳ７は実行されない。

【００６８】そして、ＣＰＵ４は、内部変数ａをインク
リメントした後（ステップＳ８）、内部変数ａがｎに一
致しているか否かを判断し（ステップＳ９）、その結
果、内部変数ａがｎではない場合にはステップＳ３に戻
って、内部変数ａを用いた論理ブロックアドレスの読み
出しを行い、内部変数ａがｎに一致している場合には、
一連の処理を完了する。

【００６９】以上のようにして、内部変数ａがｎに一致
するまでステップＳ３〜ステップＳ９が繰り返し実行さ
れ、これによってアドレス変換テーブル３１及び冗長ブ
ロック登録テーブル３２が完成する。尚、書き込みキュ
ー３３は、ＣＰＵ４による制御のもと、冗長ブロック登
録テーブル３２においてビットが「１」となっているブ
ロックがｈ個選ばれ、その物理ブロックアドレスがキュ
ー＃０〜＃ｈ−１に登録される。

【００７０】本実施態様においては、図９に示すアドレ
ス変換テーブル３１及び冗長ブロック登録テーブル３２
の作成動作、並びに、書き込みキューの作成動作（図示
せず）が完了した後、引き続いて不正マッピングブロッ
クの消去動作が行われる。ここで、不正マッピングブロ
ックとは、アドレス変換テーブル３１の物理ブロックア
ドレス格納領域＃ｍ〜＃ｎ−２に格納された物理ブロッ
クアドレスにより特定されるブロックを指す。

【００７１】つまり、ｎ個のブロックのうち実使用ブロ
ックはｍ個のみであり、フラッシュメモリ２のアドレス
空間は実使用ブロックのみによって構成されることか
ら、論理ブロックアドレスとしては＃０〜＃ｍ−１まで
しか存在せず、それ以上の値（＃ｍ〜＃ｎ−１）は取り
得ない。さらに、消去済みのブロックにおいては、論理
ブロックアドレス格納領域２３の値は「オール１」であ
り、論理ブロックアドレス格納領域２３がｘ個のメモリ
セル１０によって構成される場合、消去済みブロックの
論理ブロックアドレス格納領域２３に格納される値はｎ
−１（２^ｘ−１）となることから、物理ブロックアドレ
ス格納領域＃ｎ−１に格納された物理ブロックアドレス
により特定されるブロックは必ず消去済みブロックとな
る。

【００７２】以上より、物理ブロックアドレス格納領域
＃ｍ〜＃ｎ−２に格納された物理ブロックアドレスによ
り特定されるブロックは、アクセスが不可能であるとと
もに消去済みブロックとしても取り扱われない、不正マ
ッピングブロックであることが分かる。

【００７３】図１０は、不正マッピングブロックの消去
方法を示すフローチャートである。不正マッピングブロ
ックの消去も、ＣＰＵ４がＲＯＭ６に格納されているフ
ァームウェアを実行することによって行われる。

【００７４】不正マッピングブロックの消去において
は、ＣＰＵ４はまず内部変数ｂの値をｍにセットし（ス
テップＳ１１）、フラグ番号が内部変数ｂに一致するフ
ラグの内容を読み出す（ステップＳ１２）。この場合、
内部変数ｂ＝ｍであるから、フラグ＃ｍの内容が読み出
されることになる。

【００７５】次に、ＣＰＵ４は、読み出されたフラグの
内容が「０（有効）」であるか「１（無効）」であるか
を判断し（ステップＳ１３）、その結果、読み出された
フラグの内容が「０（有効）」であれば、対応する物理
ブロックアドレス格納領域（この場合は、物理ブロック
アドレス格納領域＃ｍ）の内容を読み出し（ステップＳ
１４）、その内容により特定されるブロックをブロック
消去する（ステップＳ１５）。そして、冗長ブロック登
録テーブル３２を構成するビットのうち、内部変数ｂに
対応するビットを「１（消去済み）」に書き替えた後
（ステップＳ１６）、内部変数ｂをインクリメントする
（ステップＳ１７）。一方、ステップＳ１３において、
読み出されたフラグの内容が「１（無効）」であれば、
上記ステップＳ１４〜Ｓ１６を実行することなく、内部
変数ｂをインクリメントする（ステップＳ１７）。ここ
で、読み出されたフラグの内容が「０（有効）」である
場合、当該ブロックは不正マッピングブロックである。

【００７６】そして、ＣＰＵ４は、内部変数ｂがｎ−１
に一致しているか否かを判断し（ステップＳ１８）、そ
の結果、内部変数ｂがｎ−１ではない場合にはステップ
Ｓ１２に戻って、内部変数ｂを用いたフラグの読み出し
を行い、内部変数ｂがｎ−１に一致している場合には、
一連の処理を完了する。

【００７７】以上のようにして、内部変数ｂがｎ−１に
一致するまでステップＳ１２〜ステップＳ１８を繰り返
して実行し、これによって不正マッピングブロックの消
去が完了する。

【００７８】このように、本実施態様においては、アド
レス変換テーブル３１等の作成動作が完了した後、引き
続いて不正マッピングブロックの消去動作（図１０）を
実行していることから、アドレス変換テーブル３１の物
理ブロックアドレス格納領域＃ｍ〜＃ｎ−２に格納され
た物理ブロックアドレスにより特定されるブロック、す
なわち不正マッピングブロックがブロック消去され、消
去済みブロックとして解放されることになる。したがっ
て、不正マッピングブロックの蓄積によってフラッシュ
メモリ２の全体が使用不能となることがなくなるので、
フラッシュメモリ２の信頼性を高めることが可能とな
る。

【００７９】尚、上記実施態様においては、アドレス変
換テーブル３１等の作成動作が完了した後、引き続いて
不正マッピングブロックの消去動作（図１０）を実行し
ているが、かかる不正マッピングブロックの消去動作
（図１０）をアドレス変換テーブル３１等の作成動作が
完了するたびに毎回実行する必要はない。したがって、
アドレス変換テーブル３１等の作成動作が複数回実行さ
れたことに応答して不正マッピングブロックの消去動作
（図１０）を実行しても良いし、また、前回不正マッピ
ングブロックの消去動作（図１０）が実行されてから一
定期間が経過したことに応答して不正マッピングブロッ
クの消去動作（図１０）を実行しても良い。さらに、消
去済みブロックの数が一定数以下となったことに応答し
て不正マッピングブロックの消去動作（図１０）を実行
しても良い。尚、消去済みブロックの数は、上述した冗
長ブロック登録テーブル３２を参照することによって、
容易にカウントすることが可能である。

【００８０】次に、アドレス変換テーブル３１等が作成
された後、すなわち初期設定が完了した後におけるフラ
ッシュメモリ２へのアクセス方法について、データの読
み出し動作及びデータの書き込み動作の順に説明する。
また、データの書き込み動作については、データが全く
割り当てられていない論理ブロックアドレスに対して新
規にデータを割り当てる場合（データの新規書込動作）
と、既にデータが割り当てられている論理ブロックアド
レスに対して追加して或いは重ねてデータを割り当てる
場合（データの上書き動作）に分けて説明する。

【００８１】まず、データの読み出し動作について説明
する。

【００８２】図１１は、データの読み出し動作を示すフ
ローチャートである。かかる動作も、ＣＰＵ４がＲＯＭ
６に格納されているファームウェアを実行することによ
って行われる。

【００８３】データの読み出し動作において、ホストコ
ンピュータよりホストアドレスが供給されると、ＣＰＵ
４はまず、ホストアドレスに基づいて論理ブロックアド
レスとページアドレス（ＰＡ）を作成する（ステップＳ
２１）。生成方法としては、ホストアドレスの上位ビッ
トを論理ブロックアドレスとし、ホストアドレスの下位
ビットをページアドレス（ＰＡ）とするのが基本である
が、フラッシュメモリ２が複数の単位領域（ゾーン）に
分割されている場合には、ホストアドレスの上位ビット
を１ゾーンに含まれる実使用ブロック数で除算し、その
商に基づいてゾーンを特定するとともに、剰余に基づい
て論理ブロックアドレスを特定すればよい。単純な一例
として、フラッシュメモリ２が１０２４（ｎ＝２^１０）
個のブロックからなる単一ゾーン構成であり、一つのブ
ロックに３２（ｋ＝２^５）個のページからなる場合、少
なくとも１５ビットのホストアドレスが用いられ、その
上位１０ビットが論理ブロックアドレスとなり、下位５
ビットがページアドレス（ＰＡ）となる。

【００８４】次に、ＣＰＵ４は、ＲＡＭ５内に作成され
たアドレス変換テーブル３１を参照することにより、論
理ブロックアドレスを物理ブロックアドレスに変換する
（ステップＳ２２）。具体的には、領域番号が論理ブロ
ックアドレスに一致する物理ブロックアドレス格納領域
にアクセスし、ここに格納されている物理ブロックアド
レスを読み出すことにより変換を行う。尚、本例はデー
タの読み出し動作であり、当該ホストアドレスに対応す
るブロックには原則としてユーザデータが割り当てられ
ているはずであるから、対応するフラグは「０（有
効）」となっているはずである。但し、ホストコンピュ
ータによっては、ユーザデータの割り当てられていない
ホストアドレスに対して読み出し要求を行う場合もあ
る。

【００８５】そして、ＣＰＵ４は、アドレス変換テーブ
ル３１から読み出された物理ブロックアドレス及び上記
ページアドレス（ＰＡ）に基づいてフラッシュメモリ２
にアクセスし、対応するページに格納されているデータ
を読み出す（ステップＳ２３）。この場合、アクセスさ
れるブロックは物理ブロックアドレスによって特定さ
れ、アクセスされるページはページアドレス（ＰＡ）に
よって特定される。

【００８６】以上により、データの読み出し動作が完了
する。

【００８７】次に、データの書き込み動作について説明
する。データの書き込み動作は、上述の通り、データの
新規書込動作とデータの上書き動作に分けられることか
ら、ホストコンピュータからデータの書き込み要求がな
された場合、まず、これがデータの新規書込であるのか
データの上書きであるのかの判断が行われる。

【００８８】図１２は、かかる判断動作を示すフローチ
ャートである。かかる動作も、ＣＰＵ４がＲＯＭ６に格
納されているファームウェアを実行することによって行
われる。

【００８９】データの書き込み動作において、ホストコ
ンピュータよりホストアドレスが供給されると、ＣＰＵ
４はまず、ホストアドレスに基づいて論理ブロックアド
レスとページアドレス（ＰＡ）を作成する（ステップＳ
３１）。その生成方法は上述の通りである。

【００９０】次に、ＣＰＵ４は、フラグ番号が論理ブロ
ックアドレスに一致するフラグを読み出し（ステップＳ
３２）、その内容を参照することによって、当該論理ブ
ロックアドレスに対応するブロックが既に割り当てられ
ているか否かを判断する（ステップＳ３３）。これは、
本データの書き込み動作がデータの新規書込動作である
のか、或いはデータの上書き動作であるのかを判断する
ことに等しい。

【００９１】その結果、読み出されたフラグが「１（無
効）」であれば、当該論理ブロックアドレスに対応する
ブロックがまだ割り当てられていない、すなわち、本デ
ータの書き込み動作がデータの新規書込動作であると判
断することができるので、図１３に示すデータの新規書
込動作が実行され、逆に、読み出されたフラグが「０
（有効）」であれば、当該論理ブロックアドレスに対応
するブロックが既に割り当てられている、すなわち、本
データの書き込み動作がデータの上書き動作であると判
断することができるので、図１４に示すデータの上書き
動作が実行される。

【００９２】まず、図１３を用いてデータの新規書込動
作について説明する。かかる動作も、ＣＰＵ４がＲＯＭ
６に格納されているファームウェアを実行することによ
って行われる。

【００９３】データの新規書込動作においては、ＣＰＵ
４はまず、書き込みキュー３３にアクセスし、キュー＃
０〜＃ｈ−１に格納されているいずれかの物理ブロック
アドレスを読み出す（ステップＳ４１）。

【００９４】次に、ＣＰＵ４は、書き込みキュー３３か
ら読み出された物理ブロックアドレス及び上記ページア
ドレス（ＰＡ）に基づいてフラッシュメモリ２にアクセ
スし、対応するページ及び当該ブロックの先頭ページ
（ページ＃０）に必要なデータを格納する（ステップＳ
４２）。ここで、対応するページに格納すべきデータに
は少なくともユーザデータが含まれ、先頭ページ（ペー
ジ＃０）に格納すべきデータには少なくとも論理ブロッ
クアドレスが含まれる。このうちユーザデータは、対応
するページのユーザ領域２１に格納され、論理ブロック
アドレスは、当該ブロックの先頭ページ（ページ＃０）
の論理ブロックアドレス格納領域２３に格納される。

【００９５】そして、ＣＰＵ４は、アドレス変換テーブ
ル３１、冗長ブロック登録テーブル３２及び書き込みキ
ュー３３の内容を更新する（ステップＳ４３、Ｓ４４、
Ｓ４５）。具体的には、アドレス変換テーブル３１の更
新については、フラグ番号が論理ブロックアドレスに一
致するフラグの値を「０（有効）」に書き替えるととも
に、対応する物理ブロックアドレス格納領域に書き込み
キュー３３から読み出された物理ブロックアドレスを格
納する。また、冗長ブロック登録テーブル３２の更新に
ついては、書き込みキュー３３から読み出された物理ブ
ロックアドレスに対応するビットを「０（使用中）」に
書き替える。さらに、書き込みキュー３３の更新につい
ては、冗長ブロック登録テーブル３２を参照することに
より、物理ブロックアドレスの読み出しが行われたキュ
ーに新たな消去済みブロックの物理ブロックアドレスを
上書きする。

【００９６】以上によりデータの新規書込動作が完了す
る。

【００９７】尚、アドレス変換テーブル３１、冗長ブロ
ック登録テーブル３２及び書き込みキュー３３の更新
は、図１３に示す順に行う必要はなく、これとは異なる
順で行っても構わない。また、書き込みキュー３３に登
録された時点で、対応する冗長ブロック登録テーブル３
２のビットを「０（使用中）」に書き替えるよう構成し
た場合には、図１３に示すステップＳ４４は省略され
る。

【００９８】次に、図１４を用いてデータの上書き動作
について説明する。かかる動作も、ＣＰＵ４がＲＯＭ６
に格納されているファームウェアを実行することによっ
て行われる。

【００９９】データの上書き動作においては、ＣＰＵ４
はまず、領域番号が論理ブロックアドレスに一致する物
理ブロックアドレス格納領域にアクセスし、ここに格納
されている物理ブロックアドレスを読み出す（ステップ
Ｓ５１）。以下、ステップＳ５１において得られた物理
ブロックアドレスを「転送元ブロックアドレス」と呼
ぶ。

【０１００】次に、ＣＰＵ４は、書き込みキュー３３に
アクセスし、キュー＃０〜＃ｈ−１に格納されているい
ずれかの物理ブロックアドレスを読み出す（ステップＳ
５２）。以下、ステップＳ５２において得られた物理ブ
ロックアドレスを「転送先ブロックアドレス」と呼ぶ。

【０１０１】次に、ＣＰＵ４は、内部変数ｃの値を０に
リセットし（ステップＳ５３）、内部変数ｃの値がペー
ジアドレス（ＰＡ）と一致しているか否かを判断する
（ステップＳ５４）。その結果、内部変数ｃの値がペー
ジアドレス（ＰＡ）と一致していれば、転送先ブロック
アドレス及びページアドレス（ＰＡ）に基づいてフラッ
シュメモリ２にアクセスし、対応するページに必要なデ
ータを格納する（ステップＳ５５）。ここで、対応する
ページに格納されるデータには少なくともユーザデータ
が含まれ、かかるユーザデータは、対応するページのユ
ーザ領域２１に格納される。一方、内部変数ｃの値がペ
ージアドレス（ＰＡ）と一致していなければ、「ブロッ
ク間転送」が行われる（ステップＳ５６）。ブロック間
転送においては、転送元ブロックアドレスにより特定さ
れるブロック内の内部変数ｃにより特定されるページの
内容が、転送先ブロックアドレスにより特定されるブロ
ック内の内部変数ｃにより特定されるページに転送され
る。尚、内部変数ｃが「０」である場合には、ステップ
Ｓ５５が実行されるかステップＳ５６が実行されるかに
関わらず、転送先ブロックアドレスにより特定されるブ
ロックの先頭ページ（ページ＃０）の論理ブロックアド
レス格納領域２３に論理ブロックアドレスが格納され
る。

【０１０２】次に、ＣＰＵ４は、内部変数ｃをインクリ
メントした後（ステップＳ５７）、内部変数ｃがｋに一
致しているか否かを判断し（ステップＳ５８）、その結
果、内部変数ｃがｋではない場合にはステップＳ５４に
戻って内部変数ｃとページアドレス（ＰＡ）との比較を
行い、内部変数ｃがｋに一致している場合には、後述す
るステップが実行される。以上のようにして、内部変数
ｃがｋに一致するまでステップＳ５４〜ステップＳ５８
が繰り返し実行され、これによって、ホストコンピュー
タより与えられたユーザデータが転送先のブロックの所
定のページに書き込まれるとともに、転送元のブロック
内に格納されていた上書き対象外のデータが転送先のブ
ロックの同じページに書き込まれることになる。

【０１０３】ステップＳ５８において内部変数ｃがｋに
一致した場合、ＣＰＵ４は、アドレス変換テーブル３１
及び書き込みキュー３３の内容を更新する（ステップＳ
５９、Ｓ６０）。かかる動作は上述したステップＳ４
３、Ｓ４５と同様である。したがって、アドレス変換テ
ーブル３１及び書き込みキュー３３の更新は、図１４に
示す順に行う必要はなく、逆の順序で行っても構わな
い。

【０１０４】そして、ＣＰＵ４は、転送元ブロックアド
レスにより特定されるブロックをブロック消去し（ステ
ップＳ６１）、冗長ブロック登録テーブル３２の内容を
更新する（ステップＳ６２）。具体的には、書き込みキ
ュー３３から読み出された物理ブロックアドレスに対応
するビットを「０（使用中）」に書き替えるとともに、
ステップＳ６１においてブロック消去されたブロックに
対応するビットを「１（消去済み）」に書き替える。

【０１０５】以上によりデータの上書き動作が完了す
る。

【０１０６】以上説明したように、本実施態様において
は、不正マッピングブロックの消去動作（図１０）によ
って、アドレス変換テーブル３１の物理ブロックアドレ
ス格納領域＃ｍ〜＃ｎ−２に格納された物理ブロックア
ドレスにより特定される不正マッピングブロックをブロ
ック消去していることから、不正マッピングブロックの
蓄積が効果的に防止され、これにより、フラッシュメモ
リ２の信頼性を高めることが可能となる。また、本実施
態様においては、不正マッピングブロックの消去動作が
アドレス変換テーブル３１等の作成動作と独立している
ことから、既存のファームウェアの多くの部分をそのま
ま流用することができるという優位性も有している。

【０１０７】次に、本発明の好ましい他の実施態様につ
いて説明する。

【０１０８】本実施態様は、上記実施態様と異なり、ア
ドレス変換テーブル３１及び冗長ブロック登録テーブル
３２の作成中に不正マッピングブロックを発見次第、こ
れをブロック消去するものである。以下、具体的に説明
する。

【０１０９】図１５は、本実施態様におけるアドレス変
換テーブル３１及び冗長ブロック登録テーブル３２の作
成方法を示すフローチャートである。アドレス変換テー
ブル３１及び冗長ブロック登録テーブル３２の作成は、
上述の通り、コントローラ３に対して電源投入またはリ
セット動作がなされたことに応答して、ＣＰＵ４がＲＯ
Ｍ６に格納されているファームウェアを実行することに
より行われる。尚、図１５に示すアドレス変換テーブル
３１及び冗長ブロック登録テーブル３２の作成動作は、
図９に示したアドレス変換テーブル３１及び冗長ブロッ
ク登録テーブル３２の作成動作と多くの部分において重
複するため、図９に示した動作と同じ動作については、
同じステップ番号を付し、重複する説明は省略する。

【０１１０】図１５に示すように、本実施態様ではステ
ップＳ４において論理ブロックアドレスが「オール１
（＝ｎ−１）」以外であると判断された場合、ＣＰＵ４
は、論理ブロックアドレスがｍ〜ｎ−２であるか否かを
判断する（ステップＳ７１）。すなわち、当該ブロック
が不正マッピングブロックであるか否かを判断する。そ
の結果、論理ブロックアドレスがｍ〜ｎ−２以外であれ
ば（不正マッピングブロックでなければ）、ＣＰＵ４
は、上述したステップＳ５以降の動作を実行するが、論
理ブロックアドレスがｍ〜ｎ−２のいずれかであれば
（不正マッピングブロックであれば）、当該ブロックを
ブロック消去する（ステップＳ７２）。この場合、ステ
ップＳ５〜Ｓ７は実行されず、ＣＰＵ４は直ちに内部変
数ａのインクリメントを行う（ステップＳ８）。以上の
ようにして、内部変数ａがｎに一致するまでステップＳ
３〜ステップＳ９及びステップＳ７１、Ｓ７２が繰り返
し実行され、これによってアドレス変換テーブル３１及
び冗長ブロック登録テーブル３２が完成する。

【０１１１】尚、アドレス変換テーブル３１等が作成さ
れた後、すなわち初期設定が完了した後におけるフラッ
シュメモリ２へのアクセス方法については、上記実施態
様と同様である。

【０１１２】このように、本実施態様においては、アド
レス変換テーブル３１等の作成動作中に不正マッピング
ブロックが発見された場合、その都度これをブロック消
去し、通常の消去済みブロックに変換していることか
ら、上記実施態様と同様、不正マッピングブロックの蓄
積によってフラッシュメモリ２の全体が使用不能となる
ことがなくなる。これにより、フラッシュメモリ２の信
頼性を高めることが可能となる。また、本実施態様によ
れば、不正マッピングブロックの消去動作をアドレス変
換テーブル３１等の作成動作中に組み込んでいることか
ら、これをＣＰＵ４に実行させるためのファームウェア
を小型化することが可能となる。

【０１１３】次に、本発明の好ましいさらに他の実施態
様について説明する。

【０１１４】本実施態様は、上記２つの実施態様とは異
なり、アドレス変換テーブル３１及び冗長ブロック登録
テーブル３２の作成中に不正マッピングブロックを発見
した場合であっても、これを消去済みブロックとみなし
てこれらと同様に取り扱う一方で、ホストコンピュータ
よりデータの書き込みが指示された場合、所定のブロッ
クに実際にデータを書き込む前に、当該ブロックが消去
済みブロックであるか否かをチェックするというもので
ある。以下、具体的に説明する。

【０１１５】図１６は、本実施態様におけるアドレス変
換テーブル３１及び冗長ブロック登録テーブル３２の作
成方法を示すフローチャートである。アドレス変換テー
ブル３１及び冗長ブロック登録テーブル３２の作成は、
上述の通り、コントローラ３に対して電源投入またはリ
セット動作がなされたことに応答して、ＣＰＵ４がＲＯ
Ｍ６に格納されているファームウェアを実行することに
より行われる。尚、図１６に示すアドレス変換テーブル
３１及び冗長ブロック登録テーブル３２の作成動作は、
図９に示したアドレス変換テーブル３１及び冗長ブロッ
ク登録テーブル３２の作成動作と多くの部分において重
複するため、図９に示した動作と同じ動作については、
同じステップ番号を付し、重複する説明は省略する。

【０１１６】図１６に示すように、本実施態様では、ス
テップＳ４における判断の代わりに、論理ブロックアド
レスがｍ以上であるか否かの判断を行っている（ステッ
プＳ７３）。そして、論理ブロックアドレスがｍ未満
（０〜ｍ−１）であると判断された場合、すなわち、有
効な論理ブロックアドレスであると判断された場合に
は、ＣＰＵ４は、上述したステップＳ５以降の動作を実
行する。一方、ステップＳ７３において、論理ブロック
アドレスがｍ以上（ｍ〜ｎ−１）であると判断された場
合、すなわち、当該ブロックが消去済みブロックまたは
不正マッピングブロックであると判断された場合には、
ステップＳ５〜Ｓ７は実行されず、ＣＰＵ４は直ちに内
部変数ａのインクリメントを行う（ステップＳ８）。以
上のようにして、内部変数ａがｎに一致するまでステッ
プＳ３、ステップＳ７３、ステップＳ５〜Ｓ９が繰り返
し実行され、これによってアドレス変換テーブル３１及
び冗長ブロック登録テーブル３２が完成する。

【０１１７】これにより、不正マッピングブロックは消
去済みブロックと同様、冗長ブロック登録テーブル３２
における対応するビットが「１（消去済み）」とされる
ので、引き続き行われる書き込みキュー３３の作成動作
（図示せず）において、不正マッピングブロックの物理
ブロックアドレスがキューに登録される可能性がある。

【０１１８】このようにして、アドレス変換テーブル３
１等が作成された後、すなわち初期設定が完了した後、
ホストコンピュータよりデータの書き込みが指示された
場合、キューの読み出し直後に以下に詳述するベリファ
イ動作が挿入される。つまり、データの新規書込動作に
おいては、ステップＳ４１とステップＳ４２との間にベ
リファイ動作が挿入され、データの上書き動作において
は、ステップＳ５２とステップＳ５３との間にベリファ
イ動作が挿入される。

【０１１９】図１７は、ベリファイ動作を示すフローチ
ャートである。ベリファイ動作は、ＣＰＵ４がＲＯＭ６
に格納されているファームウェアを実行することによっ
て行われる。

【０１２０】ベリファイ動作では、まずＣＰＵ４は、内
部変数ｄの値を０にリセットし（ステップＳ８１）、ス
テップＳ４１又はステップＳ５２においてキューから読
み出された物理ブロックアドレスにより特定されるブロ
ックのうち、ページ番号が内部変数ｄに一致するページ
にアクセスし、その内容を読み出す（ステップＳ８
２）。

【０１２１】次に、ＣＰＵ４は、読み出された内容が
「オール１」であるか否かを判断し（ステップＳ８
３）、その結果、読み出された内容が「オール１」であ
れば内部変数ｄをインクリメントし（ステップＳ８
４）、さらに内部変数ｄがｋに一致しているか否かを判
断する（ステップＳ８５）。その結果、内部変数ｄがｋ
に一致していなければステップＳ８２に戻って内部変数
ｄを用いたページの読み出しを行い、内部変数ｄがｋに
一致していれば、当該ブロックが消去済みブロックであ
ることが確認されたことから、一連のベリファイ動作を
終了し、ステップＳ４２又はステップＳ５３に復帰す
る。

【０１２２】一方、ステップＳ８３において、読み出さ
れた内容が「オール１」以外であれば、当該ブロックは
消去済みブロックではないと判断できることから、ＣＰ
Ｕ４は、当該ブロックに対してブロック判定処理（ステ
ップＳ８６）を実行する。ブロック判定処理とは、不良
ブロックであるか否かを判定するための処理であり、そ
の詳細については後述する。

【０１２３】そして、当該ブロックが正常なブロックで
あるか否かを判断し（ステップＳ８７）、その結果、当
該ブロックが正常なブロックであると判断された場合に
は、ステップＳ４１又はステップＳ５２に戻って再びキ
ューの読み出しを行い、当該ブロックが不良ブロックで
あると判断された場合には、不良ブロック化処理（ステ
ップＳ８８）を行った後、ステップＳ４１又はステップ
Ｓ５２に戻って再びキューの読み出しを行う。不良ブロ
ック化処理とは、冗長領域２２の領域２４に格納される
ブロックステータスを「不良ブロック」である旨の内容
に書き替える等により、今後このブロックが使用される
ことがないよう処置することをいう。

【０１２４】図１８は、ブロック判定処理（ステップＳ
８６）を示すフローチャートである。ブロック判定処理
も、ＣＰＵ４がＲＯＭ６に格納されているファームウェ
アを実行することによって行われる。

【０１２５】ブロック判定処理では、まずＣＰＵ４は、
内部変数ｅの値を０にリセットし（ステップＳ９１）、
判定対象のブロックのうち、ページ番号が内部変数ｅに
一致するページにアクセスし、このページに「オール
０」からなるデータを書き込む（ステップＳ９２）。次
に、ＣＰＵ４は、内部変数ｅをインクリメントした後
（ステップＳ９３）、内部変数ｅがｋに一致しているか
否かを判断し（ステップＳ９４）、その結果、内部変数
ｅがｋに一致していなければステップＳ９２に戻って内
部変数ｅを用いた「オール０」からなるデータの書き込
みを行う。

【０１２６】このような動作を内部変数ｅがｋに一致す
るまで行い、内部変数ｅがｋに一致すると、ＣＰＵ４は
内部変数ｆの値を０にリセットし（ステップＳ９５）、
判定対象のブロックのうち、ページ番号が内部変数ｆに
一致するページにアクセスし、その内容を読み出す（ス
テップＳ９６）。

【０１２７】次に、ＣＰＵ４は、読み出された内容が
「オール０」であるか否かを判断し（ステップＳ９
７）、その結果、読み出された内容が「オール０」であ
れば内部変数ｆをインクリメントし（ステップＳ９
８）、さらに内部変数ｆがｋに一致しているか否かを判
断する（ステップＳ９９）。その結果、内部変数ｆがｋ
に一致していなければステップＳ９６に戻って内部変数
ｆを用いたページの読み出しを行い、内部変数ｆがｋに
一致していれば、当該ブロックをブロック消去する（ス
テップＳ１００）。

【０１２８】次に、ＣＰＵ４は、内部変数ｇの値を０に
リセットし（ステップＳ１０１）、判定対象のブロック
のうち、ページ番号が内部変数ｇに一致するページにア
クセスし、その内容を読み出す（ステップＳ１０２）。
そして、ＣＰＵ４は、読み出された内容が「オール１」
であるか否かを判断し（ステップＳ１０３）、その結
果、読み出された内容が「オール１」であれば内部変数
ｇをインクリメントし（ステップＳ１０４）、さらに内
部変数ｇがｋに一致しているか否かを判断する（ステッ
プＳ１０５）。その結果、内部変数ｇがｋに一致してい
なければステップＳ１０２に戻って内部変数ｇを用いた
ページの読み出しを行い、内部変数ｇがｋに一致してい
れば、当該ブロックに含まれる全てのメモリセル１０に
ついて、消去状態（１）から書込状態（０）への遷移及
び書込状態（０）から消去状態（１）への遷移が正常に
行われるとともに、当該ブロックが消去済みブロックと
なったことが確認されたことから、一連のブロック判定
処理を終了する。これは、図１７に示すステップＳ８７
において正常なブロックであると判断された場合に相当
する。

【０１２９】一方、ステップＳ９７において消去状態
（０）であるメモリセルが発見された場合や、ステップ
Ｓ１０３において書込状態（１）であるメモリセルが発
見された場合には、当該ブロックが不良ブロックである
と判断して一連のブロック判定処理を終了する。これ
は、図１７に示すステップＳ８７において不良ブロック
であると判断された場合に相当する。

【０１３０】このように、本実施態様においては、ホス
トコンピュータよりデータの書き込みが指示された場
合、所定のブロックに実際にデータを書き込む前に、図
１７に示すベリファイ動作によって当該ブロックが消去
済みブロックであるか否かをチェックし、さらに、この
ブロックが消去済みブロックではないと判断された場合
には、ステップＳ４１又はステップＳ５２に戻って新た
にキューの読み出しを行っていることから、書き込みキ
ュー３３に不正マッピングブロックの物理ブロックアド
レスが登録されていた場合であっても、このようなブロ
ックに直接データが書き込まれることなく、データの書
き込みを正しく実行することが可能となる。

【０１３１】また、ベリファイ動作において消去済みブ
ロックではないと判断された場合、図１８に示すブロッ
ク判定処理が行われることから、かかる処理によって不
正マッピングブロックが通常の消去済みブロックに変換
される。このため、上記実施態様と同様、不正マッピン
グブロックの蓄積によってフラッシュメモリ２の全体が
使用不能となることがなく、フラッシュメモリ２の信頼
性を高めることが可能となる。

【０１３２】さらに、本実施態様によれば、アドレス変
換テーブル３１等の作成動作中においては、不正マッピ
ングブロックを消去済みブロックと同等に取り扱い、こ
の時点では不正マッピングブロックの消去を行わないこ
とから、アドレス変換テーブル３１等の作成動作（初期
設定動作）を高速に完了することが可能となる。

【０１３３】尚、図１７から明らかなように、ステップ
Ｓ８３において書込状態（０）のセルが検出された場
合、その後行われるブロックの判定処理（図１８）の結
果いかんに関わらず、ステップＳ４１又はステップＳ５
２に戻って新たなキューの読み出しが行われることか
ら、データの書き込みのパフォーマンスを向上させるた
めには、ブロック判定処理（図１８）をペンディングし
て先にステップＳ４１又はステップＳ５２による新たな
キューの読み出しが行い、その後、一連のデータ書き込
み処理が完了してからブロック判定処理（図１８）を実
行することが望ましい。

【０１３４】また、上記実施態様においては、ステップ
Ｓ８３において書込状態（０）のセルが検出された場
合、その後行われるブロックの判定処理（図１８）にお
いて正常なブロックであると判定されるか不良ブロック
であると判定されるかに関わらず、ステップＳ４１又は
ステップＳ５２に戻って新たにキューの読み出しを行っ
ているが、ブロックの判定処理（図１８）の結果、正常
なブロックであると判定された場合は、新たなキューを
読み出すことなく、当該ブロックに対してデータの書き
込みを行うよう構成しても構わない。ただしこの場合、
ブロックの判定処理（図１８）の結果が判明するまで次
の処理を実行できないので、パフォーマンスを極端に低
下させないためには、同じブロックに対する連続したベ
リファイ動作（図１７）の回数に制限を持たせることが
好ましい。

【０１３５】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。

【０１３６】また、本発明において、手段とは、必ずし
も物理的手段を意味するものではなく、各手段の機能が
ソフトウエアによって実現される場合も包含する。さら
に、一つの手段の機能が二以上の物理的手段により実現
されても、二以上の手段の機能が一つの物理的手段によ
り実現されてもよい。

【０１３７】尚、本発明は、ＰＣＭＣＩＡ（Ｐｅｒｓｏ
ｎａｌＣｏｍｐｕｔｅｒＭｅｍｏｒｙＣａｒｄ
ＩｎｔｅｒｎａｔｉｏｎａｌＡｓｓｏｃｉａｔｉｏ
ｎ）が発表した統一規格に基づくＰＣカードとして実現
することが可能である。さらに、近年、半導体素子の高
集積化技術の発展に伴い、より小型化された小型メモリ
カード、例えば、ＣＦＡ（ＣｏｍｐａｃｔＦｌａｓｈ
Ａｓｓｏｃｉａｔｉｏｎ）が提唱する「Ｃｏｍｐａｃｔ
Ｆｌａｓｈ」や、ＭｕｌｔｉＭｅｄｉａＣａｒｄＡｓｓ
ｏｃｉａｔｉｏｎの提唱する「ＭＭＣ（ＭｕｌｔｉＭｅ
ｄｉａＣａｒｄ）」、ソニー株式会社が提唱する「メモ
リースティック」、松下電器産業株式会社等が提唱する
「ＳＤメモリーカード」などに本発明を適用することが
可能である。

【０１３８】

【発明の効果】以上説明したように、本発明において
は、有効な論理アドレスに対応せずしかも消去済みブロ
ックとしても取り扱われない不正マッピングブロックが
存在するか否かが判断され、その結果不正マッピングブ
ロックの存在が明らかとなった場合にはこれをブロック
消去していることから、不正マッピングブロックの蓄積
によってフラッシュメモリ全体が使用不能となることが
ない。このため、本発明によれば、フラッシュメモリの
信頼性を高めることが可能となる。

【図面の簡単な説明】

【図１】本発明の好ましい実施態様にかかるフラッシュ
メモリシステム１を概略的に示すブロック図である。

【図２】消去状態であるメモリセル１０を概略的に示す
断面図である。

【図３】書込状態であるメモリセル１０を概略的に示す
断面図である。

【図４】フラッシュメモリ２のアドレス空間の構造を概
略的に示す図である。

【図５】冗長領域２２のデータ構造を概略的に示す図で
ある。

【図６】アドレス変換テーブル３１のデータ構造を示す
図である。

【図７】冗長ブロック登録テーブル３２のデータ構造を
示す図である。

【図８】書き込みキュー３３のデータ構造を示す図であ
る。

【図９】アドレス変換テーブル３１及び冗長ブロック登
録テーブル３２の作成方法を示すフローチャートであ
る。

【図１０】不正マッピングブロックの消去方法を示すフ
ローチャートである。

【図１１】データの読み出し動作を示すフローチャート
である。

【図１２】ホストコンピュータからデータの書き込み要
求がデータの新規書込であるのかデータの上書きである
のかを判断するためのフローチャートである。

【図１３】データの新規書込動作を示すフローチャート
である。

【図１４】データの上書き動作を示すフローチャートで
ある。

【図１５】本発明の好ましい他の実施態様におけるアド
レス変換テーブル３１及び冗長ブロック登録テーブル３
２の作成方法を示すフローチャートである。

【図１６】本発明の好ましいさらに他の実施態様におけ
るアドレス変換テーブル３１及び冗長ブロック登録テー
ブル３２の作成方法を示すフローチャートである。

【図１７】ベリファイ動作を示すフローチャートであ
る。

【図１８】ブロック判定処理を示すフローチャートであ
る。

【図１９】論理アドレスと物理アドレスとの関係を模式
的に示す図である。

【図２０】最大物理アドレス空間１１を構成するｎ個の
ブロックの構造を模式的に示す図である。

【符号の説明】

１フラッシュメモリシステム２フラッシュメモリ３コントローラ４ＣＰＵ５ＲＡＭ６ＲＯＭ１０メモリセル１１Ｐ型半導体基板１２ソース拡散領域１３ドレイン拡散領域１４トンネル酸化膜１５フローティングゲート電極１６絶縁膜１７コントロールゲート電極１８チャネル２１ユーザ領域２２冗長領域２３論理ブロックアドレス格納領域２４その他の付加情報を格納するための領域３１アドレス変換テーブル３２冗長ブロック登録テーブル３３書き込みキュー

Claims

【特許請求の範囲】

【請求項１】少なくとも論理ブロックアドレスに基づ
いて複数のブロックを含むフラッシュメモリにアクセス
するメモリコントローラであって、それぞれのブロック
にとって有効でない論理ブロックアドレスが割り当てら
れた不正マッピングブロックを検出する検出手段を備え
ることを特徴とするメモリコントローラ。
【請求項２】前記各ブロックに割り当てられた論理ブ
ロックアドレスを検出し、これに基づいてアドレス変換
テーブルを作成するアドレス変換テーブル生成手段をさ
らに備えることを特徴とする請求項１に記載のメモリコ
ントローラ。
【請求項３】前記検出手段により検出された不正マッ
ピングブロックをブロック消去する消去手段をさらに備
えることを特徴とする請求項２に記載のメモリコントロ
ーラ。
【請求項４】前記消去手段は、前記アドレス変換テー
ブル生成手段により前記アドレス変換テーブルが作成さ
れたことに応答して、前記不正マッピングブロックのブ
ロック消去を行うことを特徴とする請求項３に記載のメ
モリコントローラ。
【請求項５】前記消去手段は、前記アドレス変換テー
ブル生成手段による前記アドレス変換テーブルの作成中
に、前記検出手段が前記不正マッピングブロックの存在
を検出したことに応答して、前記検出された不正マッピ
ングブロックをブロック消去することを特徴とする請求
項３に記載のメモリコントローラ。
【請求項６】前記各ブロックが消去済みブロックであ
るか否かを示す冗長ブロック登録テーブルを作成する冗
長ブロック登録テーブル作成手段をさらに備え、前記冗
長ブロック登録テーブル作成手段は、前記検出手段が前
記不正マッピングブロックの存在を検出したことに応答
して、前記検出された不正マッピングブロックを消去済
みブロックとして冗長ブロック登録テーブルに登録する
ことを特徴とする請求項２に記載のメモリコントロー
ラ。
【請求項７】データの書き込みが要求されたことに応
答して、書き込み対象となるブロックの状態を検査する
ベリファイ手段をさらに備えることを特徴とする請求項
６に記載のメモリコントローラ。
【請求項８】前記ベリファイ手段による検査の結果、
書き込み対象となるブロックが消去済みブロックではな
いと判断されたことに応答して、該ブロックを少なくと
もブロック消去した後、該ブロックに含まれるメモリセ
ルが全て消去されたか否かを判定する判定手段をさらに
備えることを特徴とする請求項７に記載のメモリコント
ローラ。
【請求項９】複数のブロックを含むフラッシュメモリ
と、少なくとも論理ブロックアドレスに基づいて前記フ
ラッシュメモリにアクセスするメモリコントローラとを
備えるフラッシュメモリシステムであって、それぞれの
ブロックにとって有効でない論理ブロックアドレスが割
り当てられた不正マッピングブロックを検出する検出手
段を前記メモリコントローラが備えていることを特徴と
するフラッシュメモリシステム。
【請求項１０】前記各ブロックには、対応する論理ブ
ロックアドレスを格納する論理ブロックアドレス格納領
域が設けられており、前記検出手段は、前記論理ブロッ
クアドレス格納領域に格納された論理ブロックアドレス
を参照することによって前記不正マッピングブロックを
検出することを特徴とする請求項９に記載のフラッシュ
メモリシステム。
【請求項１１】フラッシュメモリに含まれる各ブロッ
クに対して割り当てられた論理ブロックアドレスを検出
する第１のステップと、前記検出された論理ブロックア
ドレスがそれぞれのブロックにとって有効でない論理ブ
ロックアドレスであるか否かを判別する第２のステップ
とを備えることを特徴とするフラッシュメモリの制御方
法。
【請求項１２】前記第１のステップは、前記各ブロッ
クに対して割り当てられた論理ブロックアドレスを前記
各ブロックから読み出し、これに基づいてアドレス変換
テーブルを作成するステップであり、前記第２のステッ
プは、前記アドレス変換テーブルを参照することによっ
て、それぞれのブロックにとって有効でない論理ブロッ
クアドレスが割り当てられた不正マッピングブロックが
存在するか否かを判別するステップであることを特徴と
する請求項１１に記載のフラッシュメモリの制御方法。
【請求項１３】前記不正マッピングブロックをブロッ
ク消去する第３のステップをさらに備えることを特徴と
する請求項１１または１２に記載のフラッシュメモリの
制御方法。