JP2008112455A - メモリカード - Google Patents
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Abstract
【課題】消去及び書き込み処理中に動作電源が遮断されても記憶情報が不所望に消失しないメモリカードを提供する。
【解決手段】不揮発性メモリ(2)は、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブル(20)と、論理アドレス毎にメモリ領域の物理アドレスを対応付けたアドレス変換テーブル(21)とを有し、空き情報フラグは対応メモリ領域が消去許可か否かを示す。制御回路(5)は、消去テーブルの空き情報フラグを参照して書き換えデータを書き込むメモリ領域を決定し、データを書き込んだメモリ領域の物理アドレスと論理アドレスとを対応をアドレス変換テーブルに反映し、消去テーブルの空き情報フラグを更新する。書き換えデータを書き込むメモリ領域は消去テーブルの空き情報フラグを参照して決定し、書き換え前のメモリ領域と同じメモリ領域で書き換えを行わない。
【選択図】図1
【解決手段】不揮発性メモリ(2)は、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブル(20)と、論理アドレス毎にメモリ領域の物理アドレスを対応付けたアドレス変換テーブル(21)とを有し、空き情報フラグは対応メモリ領域が消去許可か否かを示す。制御回路(5)は、消去テーブルの空き情報フラグを参照して書き換えデータを書き込むメモリ領域を決定し、データを書き込んだメモリ領域の物理アドレスと論理アドレスとを対応をアドレス変換テーブルに反映し、消去テーブルの空き情報フラグを更新する。書き換えデータを書き込むメモリ領域は消去テーブルの空き情報フラグを参照して決定し、書き換え前のメモリ領域と同じメモリ領域で書き換えを行わない。
【選択図】図1
Description
本発明は、消去及び書き込み可能な不揮発性メモリ、例えばフラッシュメモリを有するメモリカードに関し、例えばメモリ領域の物理アドレスを論理アドレスに対応付けてダイナミックに配置する技術の改良に関する。
メモリカードに書き込みエラー等を生じたとき、そのエラーブロックを代替メモリブロックで置き換えることが行なわれる。そのような代替技術として、代替エリア管理テーブルを設け、セクタのようなメモリブロック単位のセクタ管理領域に設けられたセクタ有効性フラグが不良を示すとき、その代替エリア管理テーブルから代替セクタアドレスを取得する。代替セクタアドレスのセクタに対しても同じようにセクタ管理領域をリードしてその有効性を判定する。無効であれば、また同じように代替エリア管理テーブルから代替セクタアドレスを取得する。
特許文献1には、メモリカードに搭載されたフラッシュメモリに、ファイルデータを記憶するデータメモリ領域と、エラー領域を代替する代替メモリ領域、データメモリ領域のエラー情報を記憶するエラーメモリ領域を設け、エラーメモリ領域にはエラーとなったデータメモリの代替メモリのアドレスをエラー情報として格納する構成が記載される(図2参照)。
特許文献2には、データの書き込みは光ディスクと同様に記憶データと記憶場所には関連性を持たせず、データの書き込みがあったら、データを書き加えていくこととし、既に書き込んであるファイルの書き換えが発生した場合は、古いファイルの記憶領域は無効として消去可能領域とし、あるタイミングで無効領域のデータを消去するガーベージコレクションを行うことが記載される(第4段落及び第8段落参照)。この技術においてファイル管理には論理セクタテーブル、物理セクタテーブル、及びステータステーブルを用いる。論理セクタテーブルは論理セクタのデータがフラッシュメモリの何処にマッピングされているかを参照可能にする。物理セクタテーブルは物理セクタにマッピングされたファイルデータの論理セクタ番号を参照可能にする。ステータステーブルは各物理セクタのステータスを参照可能にする。例えば書き込みでは、次のデータの書き込みを行うセクタを示す書き込みポインタが設定されており、このポインタが示すセクタが書き込み可能な状態にあるかをステータステーブルにより判定する。ステータステーブルには消去回数が多くなって劣化したことを示すフラグやデータが既に書き込まれていることを示すフラグがあり、これが立っていて書き込み不可能であれば次のセクタにポインタを移す、という制御が行なわれるようになっている。
しかしながら、従来技術では書き込みや書き換えに際して代替領域を検索するには順次物理セクタの管理情報を読み出す処理を行い、或は前記エラーメモリ領域から代替メモリのアドレス等を読み出す処理を行わなければならない。記憶データと記憶場所には関連性を持たせないとする技術においても書き込みセクタを指定するポインタの値に追従してステータステーブルのステータス情報を順次読み込まなければならない。要するに、書き込みを行う空きセクタの検索には物理セクタから情報を順次読み出す処理が必要とされる。
また、本発明者の検討によれば、消去中に動作電源が遮断されると、その書き込みブロック例えばセクタのアドレス情報が消失したり、書き込み対象以外のデータが不所望に消失する虞のあることが明らかにされた。即ち、消去及び書き込み可能な不揮発性メモリ例えばフラッシュメモリはデータを書き込むとき消去を行ってからデータの書き込み処理を行う。消去及び書き込み処理単位である1ブロックにはユーザデータの他に当該ブロックが不良又は良の何れであるかを示すコードや、当該ブロックの論理アドレスなどの管理情報も含まれている。消去及び書き込み処理において処理対象ブロックの記憶情報はバッファに退避され、この状態で消去が行なわれ、その後、書き換えデータと共に管理情報が対応ブロックに順次書き込まれる。消去処理中に動作電源が遮断されればバッファ上から管理情報も失われ、そのブロックのアドレスが消失してしまう。また、1ブロックよりも小さなサイズのデータを書換える場合でも、消去及び書き込み処理単位との関係で当該ブロック上で書換えないデータを含めてそのブロックのデータを同じように退避してから、ブロック単位で消去を行い、その後、書換えるデータと退避してあった書き換えないデータを当該ブロックに書き込んでいく。この消去及び書き込み処理中に動作電源が遮断されると、上記同様にバッファ上の書換えないデータも消失し、書換え対象でないデータが不所望に消失してしまう。動作電源の遮断はメモリスロットからメモリカードが抜き取られ、或はカードホストのバッテリ電源遮断などにより生ずる。
本発明の目的は、正規のメモリ領域に対するアクセスの高速化を実現することができるメモリカードを提供することにある。
本発明の別の目的は、メモリセルの書換え回数の制限に対して寿命を延ばし、消去及び書き込み処理によるディスターブの影響を軽減することができるメモリカードを提供することにある。
本発明の別の目的は、消去及び書き込み処理中に動作電源が遮断されてもアドレスの消失や書き込み非対象の記憶情報が不所望に消失するのを防止することができるメモリカードを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔1〕メモリカードは消去及び書き込み可能な不揮発性メモリ(2)と、制御回路(5)とを有する。前記不揮発性メモリのメモリアレイは、そのメモリ領域の物理アドレス毎に空き情報フラグ(FLG)を対応付けた消去テーブルを有し、前記空き情報フラグは対応メモリ領域が消去許可であることを示す第1状態又は消去不許可であることを示す第2状態を有する。前記制御回路は、書き換えデータを書き込むメモリ領域の検索に前記消去テーブルを参照する。したがって、データの書き換えに際して、前記消去テーブルを参照して第1状態の空き情報フラグを識別すれば、その第1状態の空き情報フラグに応ずる物理アドレスのメモリ領域を消去及び書き込み対象とすればよい。書き換え前のメモリ領域と同じメモリ領域で書き換えを行わないから、書き換えが行なわれても書換え前のメモリ領域には元の記憶情報が残っている。
〔2〕メモリカードは消去及び書き込み可能な不揮発性メモリと、制御回路とを有する。前記不揮発性メモリは、メモリアレイの一部に、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブルを有する。前記空き情報フラグは対応メモリ領域が消去許可であることを示す第1状態又は消去不許可であることを示す第2状態を有する。前記制御回路は、前記消去テーブルを検索して得られる第1状態の空き情報フラグに応ずる物理アドレスを、書き換えデータを書き込むメモリ領域とする。
〔3〕メモリカードは消去及び書き込み可能な不揮発性メモリと、制御回路とを有する。前記不揮発性メモリのメモリアレイは、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブルと、論理アドレス毎にメモリ領域の物理アドレスを対応付けたアドレス変換テーブルとを有し、前記空き情報フラグは対応メモリ領域が消去許可か否かを示す。前記制御回路は、前記消去テーブルの空き情報フラグを参照して書き換えデータを書き込むメモリ領域を決定し、データを書き込んだメモリ領域の物理アドレスと論理アドレスとを対応付けてアドレス変換テーブルを更新すると共に、消去テーブルの空き情報フラグを更新する。
これによれば、メモリ領域の物理アドレスと論理アドレスとの対応はアドレス変換テーブルにより直接変更可能であるから、エラーのあるメモリ領域を除外するようにアドレス変換テーブルを構成することにより、エラーによる代替関係を一々辿ることを要せず、アクセスの高速化が実現される。また、記憶情報の書き換えでは、書き換えデータを書き込むメモリ領域は前記消去テーブルの空き情報フラグを参照して決定し、書き換え前のメモリ領域と同じメモリ領域で書き換えを行わない。したがって、書き換えが行なわれても書換え前のメモリ領域には元の記憶情報が残っている。書き換えによって変化される物理アドレスと論理アドレスとの対応及びメモリエリアの空き状態は、書き換えが行なわれた後にアドレス変換テーブル及び消去テーブルに反映されるから、書き換え処理途中で電源遮断があっても、有意の記憶情報はアクセス可能な状態を維持して書き込み処理開始前の状態を保持することができる。
本発明の具体的な一つの形態として、前記消去テーブルは、異なった消去単位とされる複数のメモリ領域に分割配置され、書き換えデータを書き込むメモリ領域を決定するのに参照される消去テーブル(第1消去テーブル)は、乱数を使って選択する。これは、書換え処理が同じメモリ領域に集中しないようにするためである。
このとき、消去テーブルの空き情報フラグを更新する処理は、書き換えデータを書き込むメモリ領域を決定するのに参照される消去テーブルに対して書き換えデータの書き込みに決定されたメモリ領域に応ずる空き情報フラグを消去不許可とする第1更新処理と、前記書き換えされるデータが保持されたメモリ領域に応ずる空き情報フラグを保有する消去テーブルに対して当該空き情報フラグを消去許可とする第2更新処理とになる。これにより、第1及び第2消去テーブルの空き情報フラグは実際の状態に整合される。
特に、前記第1更新処理を行ってから第2更新処理を行うことが望ましい。前記第1処理と第2処理の間に、前記データを書き込んだメモリ領域の物理アドレスと論理アドレスとを対応付けてアドレス変換テーブルを更新する処理を行うことが望ましい。上記処理順は不所望な電源遮断によるデータ消失の防止を徹底させる意味と、記憶情報管理の論理整合を採り易くする意味がある。即ち、新ブロックアドレスのデータを消去不許可にして保護する処理(第2更新処理)を行った後に、旧ブロックアドレスに残っているデータを容易に取り出せなくする処理(アドレス変換テーブルの更新処理)、そして旧ブロックアドレスに残っているデータを消去許可とする処理(第1更新処理)を行う。仮に、先に第2更新処理を完了すると、新ブロックアドレスと旧ブロックアドレスの双方に対して消去を許容する状態が発生し、このまま電源の遮断が発生すれば、その後に前記双方に対する消去許容態が維持され、必要なデータが不所望に消去される虞を生ずる。
本発明の更に具体的な一つの形態として、異なった消去単位とされる複数のメモリ領域に分割配置された消去テーブルは、異なった消去単位のメモリ領域上でそれぞれ多重化され、多重化された消去テーブルは交互に消去単位を変えるように順番に更新されて利用されることが望ましい。この多重化により同じ不揮発性メモリセルが繰り返し書き換えに供される頻度を低減することができる。
同様に、前記アドレス変換テーブルも異なった消去単位とされる複数のメモリ領域に分割配置し、分割配置されたアドレス変換テーブルは、異なった消去単位のメモリ領域上でそれぞれ多重化され、多重化されたアドレス変換テーブルは交互に消去単位を変えるように順番に更新されて利用されることが望ましい。
本発明の更に具体的な一つの形態として、前記制御回路は、データ読み出しを行うメモリ領域を前記アドレス変換テーブルを参照して検索する。前記不揮発性メモリの消去単位は外部から指示される書き込み単位よりも大きい。
〔4〕本発明の別の観点によるメモリカードは、消去及び書き込み可能な不揮発性メモリと、制御回路とを有する。前記不揮発性メモリのメモリアレイは、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブルと、論理アドレス毎にメモリ領域の物理アドレスを対応付けたアドレス変換テーブルとを有し、前記空き情報フラグは対応メモリ領域が消去許可か否かを示す。前記制御回路は、記憶情報の書き換えを行うとき、書き換え対象の論理アドレスに対応するアドレス変換テーブルをバッファに読み込み、読み込んだアドレス変換テーブルから書き換えされるデータの物理アドレスを取得し、取得した物理アドレスのメモリ領域をリードしてリードデータをバッファにストアし、前記取得した物理アドレスに対応する第1消去テーブルをバッファに読み込み、書き換えデータを書き込むメモリ領域を検索するために用いる第2消去テーブルをバッファに読み込み、読み込んだ第2消去テーブルの空き情報フラグを参照して書き換えデータを書き込むメモリ領域を決定し、前記ストアしたデータに外部からの入力データを組合わせ、組み合わされたデータを書き換えデータとして前記決定されたメモリ領域に書き込み、データを書き込んだメモリ領域の物理アドレスと論理アドレスとの対応をバッファに読み込まれたアドレス変換テーブル上で更新し、バッファに読み込まれた消去テーブル上で空き情報フラグを更新し、更新した消去テーブルとアドレス変換テーブルをフラッシュメモリに書き込む。
更新した消去テーブルとアドレス変換テーブルをフラッシュメモリに書き込む処理は、第2消去テーブル、アドレス変換テーブル、第1消去テーブルの順番であることが望ましい。前記消去テーブルは、異なった消去単位とされる複数のメモリ領域に分割配置され、異なった消去単位とされる複数のメモリ領域に分割配置された消去テーブルは、異なった消去単位のメモリ領域上でそれぞれ多重化され、多重化された消去テーブルは交互に消去単位を変えるように順番に更新され利用されてよい。同様に前記アドレス変換テーブルも多重化されるのがよい。書き換えデータを書き込むメモリ領域を検索するために、乱数を用いて検索開始物理アドレスを決定し、決定した物理アドレスに対応した消去テーブルを第2消去テーブルとして用いる。
〔5〕本発明の別の観点によるメモリカードは、消去及び書き込み可能な不揮発性メモリを有し、前記不揮発性メモリは、そのメモリアレイの一部に、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブルと、論理アドレス毎にメモリ領域の物理アドレスを対応付けたアドレス変換テーブルとを有する。前記空き情報フラグは対応メモリ領域が消去許可であることを示す第1状態又は消去不許可であることを示す第2状態を有し、検索された第1状態の空き情報フラグに応ずる物理アドレスが書き換えデータを書き込むメモリ領域を決定する。
書き換えデータを書き込むメモリ領域を検索するために、乱数を用いて検索開始物理アドレスを決定し、決定した物理アドレスに対応した消去テーブルを第2消去テーブルとして用いる。前記書き換えされるデータが保持されたメモリ領域は、アドレス変換テーブルが参照されて決定されることになる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、アドレス変換テーブルを用いるので、正規のメモリ領域へのアクセスの高速化を実現することができる。
テーブルの分割化、多重化により、消去及び書き込み処理によるディスターブの影響を軽減することができる。
テーブルの分割化、多重化、書き換えメモリ領域のダイナミックな変更により、メモリセルの書換え回数の制限に対して寿命を延ばすことができる。
書き換えメモリ領域のダイナミックな変更により、動作電源の遮断によるアドレスの消失や書き込み非対象の記憶情報の不所望な消失を防止することができる。
図1には本発明に係るメモリカードの一例が示される。メモリカード1は消去及び書き込み可能な不揮発性メモリ例えばフラッシュメモリ2と、DRAM(Dynamic Random Access memory)又はSRAM(Static Random Access Memory)等から成るバッファメモリ4と、メモリ制御及び外部インタフェース制御を行うカードコントローラ5とを、実装基板に備えて成る。
前記バッファメモリ4及びフラッシュメモリ2はカードコントローラ5のアクセス制御を受ける。前記フラッシュメモリ2は、特に図示はしないが、電気的に消去及び書き込み可能な不揮発性メモリセルトランジスタが多数マトリクス配置されたメモリアレイARYを有する。メモリセルトランジスタ(フラッシュメモリセルとも記す)は、特に図示はしないが、半導体基板若しくはウェル内に形成されたソース及びドレイン、前記ソースとドレインとの間のチャンネル領域にトンネル酸化膜を介して形成されたフローティングゲート、そしてフローティングゲートに層間絶縁膜を介して重ねられたコントロールゲートによって構成される。コントロールゲートは対応するワード線に、ドレインは対応するビット線に、ソースはソース線に接続される。前記メモリセルトランジスタは、前記フローティングゲートに電子が注入されると閾値電圧が上昇し、また、前記フローティングゲートから電子を引き抜くと閾値電圧が低下する。前記メモリセルトランジスタは、データ読み出しのためのワード線電圧(コントロールゲート印加電圧)に対する閾値電圧の高低に応じた情報を記憶することになる。特に制限されないが、本明細書においてメモリセルトランジスタの閾値電圧が低い状態を消去状態、高い状態を書き込み状態と称する。
図1において、前記カードコントローラ5は、例えばホストコンピュータ(ホスト装置)6との間でIDEディスクインタフェース仕様などに従った外部インタフェース制御を行う。カードコントローラ5は、ホストコンピュータ6からの指示に従って、フラッシュメモリ2をアクセスするアクセス制御機能を有する。このアクセス制御機能はハードディスク互換の制御機能であり、例えばホストコンピュータ6がセクタデータの集合をファイルデータとして管理するとき、カードコントローラ5は論理アドレスとしてのセクタアドレスと物理メモリアドレスとを対応させてフラッシュメモリ2のアクセス制御を行う。図1に従えば、前記カードコントローラ5は、ホストインタフェース回路10、演算制御手段としてのマイクロプロセッサ(MPU)11、フラッシュコントローラ12、及びバッファコントローラ13から成る。前記フラッシュコントローラ12は図示を省略するECC回路を備える。
前記MPU11は、CPU(Central Processing Unit)15、プログラムメモリ(PGM)16及びワークRAM(WRAM)17などを有し、カードコントローラ5を全体的に制御する。プログラムメモリ16はCPU15の動作プログラムなどを保有する。
前記ホストインタフェース回路10は、ATA(ATAttachment)、IDE(Integrated Device Electronics)、SCSI(Small Computer System Interface)、MMC(MultiMediaCard)、PCMCIA(Personal Computer Memory Card International Association)等の所定のプロトコルに従って、パーソナルコンピュータ又はワークステーションなどのホストコンピュータ6とインタフェースを行う回路である。ホストインタフェース動作の制御はMPU11が行う。
前記バッファコントローラ13はMPU11から与えられるアクセス指示に従って、バッファメモリ4のメモリアクセス動作を制御する。バッファメモリ4にはホストインタフェース10に入力されたデータ、又はホストインタフェース10から出力するデータが一時的に保持される。また、バッファメモリ4には、フラッシュメモリ2から読み出されたデータ又はフラッシュッメモリ2に書き込まれるデータが一時的に保持される。
フラッシュコントローラ12はMPU11から与えられるアクセス指示に従って、フラッシュメモリ2に対する、読み出し動作、消去動作及び書き込み動作を制御する。フラッシュコントローラ12は、読み出し動作において読み出しコマンドコードや読み出しアドレス情報等の読み出し制御情報を出力し、書き込み動作において書き込みコマンドコード及び書き込みアドレス情報などの書き込み制御情報を出力し、消去動作において消去コマンド等の消去制御情報を出力する。図示を省略するECC回路は、MPU11から与えられる指示に従って、フラッシュメモリ2に書き込むデータに対してエラー訂正符号(エラー訂正コード)を生成して、書込みデータに付加する。また、フラッシュメモリ2から読み出された読み出しデータを当該読み出しデータに付加されているエラー訂正符号を用いてエラー検出・訂正処理を行い、そのエラー訂正能力範囲のエラー発生に対してエラー訂正を行う。
フラッシュメモリ2はそのメモリアレイARYの一部に消去テーブル20及びアドレス変換テーブル21を有する。
図2にはフラッシュメモリ2の記憶領域が例示される。フラッシュッメモリ2の記憶領域(メモリアレイARY)は、前記消去テーブル20、アドレス変換テーブル21及びユーザエリア22、消去テーブルとアドレス変換テーブルを更新するときに必要となる空きブロック領域23に大別される。各領域はブロック(メモリセクタ)単位で物理アドレスとしてのブロックアドレスが与えられる。特に制限されないが1ブロックは約2KB(キロバイト)の記憶容量を有し、その1ブロックに含まれるメモリセルアレイは1本のワード線又は1種類のワード線選択信号で選択され、消去処理及び書き込み処理の単位とされる。即ち、ここでは消去処理や書き込み処理で必要な高電圧がワード線単位で印加される。この1ブロックはHDDなどのストレージにおける書き換え単位とされるセクタ(ストレージセクタ)の容量512Bよりも大きい。例えば1ブロックは4ストレージセクタ分にECCコードを合わせた記憶容量を有する。
前記消去テーブル20とアドレス変換テーブル21のそれぞれは、2ブロック単位で分割配置され、各分割単位はその2ブロック内で多重化される。例えば消去テーブルはブロックアドレス0x0000〜0x000Fに配置され、0x0000と0x0001のように2ブロックを一単位として2ブロック毎に分割される。図2では消去テーブルブロック0−0と0−1には、分割された先頭の消去テーブルが多重化されて形成されている。アドレス変換テーブルはブロックアドレス0x0010〜0x010Fに配置され、0x0010と0x0011のように2ブロックを一単位として2ブロック毎に分割される。図2ではアドレス変換テーブルブロック0−0と0−1には、分割された先頭のアドレス変換テーブルが多重化されて形成されている。
図3にはアドレス変換テーブルの一部、即ち分割された先頭のアドレス変換テーブルの詳細が例示される。ATTで示されるものが分割された一つのアドレス変換テーブルであり、図では“消去済”と記載された領域を併せて8重に多重化されている。多重化された8個のアドレス変換テーブルはその内の1個が順番に有効とされる。分割されたアドレス変換テーブルATTは、4個のストレージセクタに相当する論理アドレス毎に、対応するメモリセクタの物理アドレス即ち1個のブロックアドレスを対応付けるた情報を保有する。例えば、アドレス変換テーブルATTの先頭から順番に、論理アドレスLBA0〜3にはブロックアドレスBAmが対応付けられ、論理アドレスLBA4〜7にはブロックアドレスBAnが対応付けられる、と言うように、論理アドレスと物理アドレスとを対応付けた情報が格納される。アドレス変換テーブルにおける論理アドレス情報は例えば昇順で配置される。降順であってもよい。図3において、ブロックアドレスBAm,BAn等のメモリブロックアドレスは、連続した論理アドレス4セクタに対応されるメモリブロックのアドレスを意味し、例えば15ビットを有する。ここでは、メモリブロックのアドレス毎に1ビットのライトプロテクトビットWPが付加されている。ホストコンピュータ6からメモリカード1に対するアクセス指示にはアクセス対象セクタのアドレス(論理セクタアドレス又は論理アドレスとも称する)が指定されており、この論理セクタアドレスを検索キーとして、対応するブロックアドレスをアドレス変換テーブルを用いて検索する。
図4には消去テーブルの一部、即ち分割された先頭の消去テーブルの詳細が例示される。ETで示されるものが分割された一つの消去テーブルであり、図では“消去済”と記載された領域を併せて8重に多重化されている。多重化された8個の消去テーブルETはその内の1個が順番に有効とされる。分割された消去テーブルETは、メモリ領域の物理アドレス即ちブロックアドレス毎に空き情報フラグ(単にフラグとも記す)が対応付けられている。要するに、消去テーブルETの先頭から順番に1ビット単位で、先頭ブロック(ブロックアドレスBA0−0)の空き情報フラグFLG、次ブロック(ブロックアドレスBA0−1)の空き情報フラグFLGというように、順次フラグのビットで埋められている。空き情報フラグFLGは1ビットで対応ブロックの消去許可又は不許可を示す。“1”は消去許可、“0”は消去不許可を示す。消去テーブルにおける空き情報フラグFLGの配列はブロックアドレス(物理アドレス)の昇順に従って配置される。降順であってもよい。
図5乃至図7には多重化された8個のテーブル(消去テーブルET、アドレス変換テーブルATT)の内の1個を順番に有効とする制御手法が例示される。図5乃至図7において“テーブル”と記載された部分が有効とされるテーブルを意味する。有効なテーブルは、管理領域FLDadの更新フラグFrnによって識別する。更新フラグFrnは分割テーブルに対応させて各メモリブロックに4ビットあり、対応分割テーブルが有効にされたとき“1“にされ、消去されるまでその状態を維持する。2個のメモリブロックで多重化された分割テーブルは交互にメモリブロックを変えながら順次選択される。選択方向先頭で更新フラグFrnが”1“と”0“の境界になっている地点が検索されることにより、当該”1“の更新フラグFrnに対応する分割テーブルが有効になる。有効な分割テーブルの位置を変更するのはテーブル内容を更新するときに行う。8個のテーブルの初期状態は(A)の状態である。(A)の状態から(B)のテーブル更新を行うときは追加書込みによって更新を行う。(B)から(H)までの更新にも追加書き込みを使う。要するに、消去を行わず、新たにデータを追加する部分以外をマスクして(書込み非選択として)書込みを行う。(H)の状態からテーブルを更新するときには、空きブロック領域23にあるブロックに書き換えを行い、テーブル0を新しく作成し、元のテーブル0は空きブロックとして再利用する。このときの状態が(I)である。(I)の状態からテーブルを更新するときは、空きブロック領域23にあるブロックに書き換えを行い、テーブル1を新しく作成し、元のテーブル1は空きブロックとして再利用する。このときの状態が(J)である。(J)の状態は(B)の状態と同様であり、次に更新すると(C)の状態になる。この処理により、テーブル上の同じ不揮発性メモリセルが繰り返し書き換えに供される頻度を低減することができる。
図8には前記消去テーブル20及びアドレス変換テーブル21を利用したメモリカードのライトアクセス動作処理フローが例示される。ホストコンピュータ6からライトアクセスが有ると、カードコントローラ5は論理アドレスLBA(論理セクタアドレス)に対応するブロックアドレスが格納されているアドレス変換テーブルATTをバッファメモリ4のアドレス変換テーブルバッファにリードする(S1)。このときに、アドレス変換テーブル21においてそれをインデックスする論理アドレス情報は昇順配置だから、先ずそれに従って、アドレス変換テーブルが配置される2個のメモリブロックを選べばよい。選んだ2個のメモリブロックに対し図5等に例示される管理領域FLDadを先ずリードして、多重化されている中から有効なアドレス変換テーブルATTの所在を把握し、これに基づいてアドレス変換テーブルATTをリードすることになる。そして、リードしたアドレス変換テーブルを検索することによりライト対象の論理アドレスに現在対応するブロックアドレス(旧ブロックアドレスと称する)OBAを取得する(S1)。
カードコントローラ5は、旧ブロックアドレスOBAに格納されているデータのうちから書換えないデータを読み出してバッファメモリ4のデータバッファにリードし、ホストコンピュータ6からのライトデータと組合わせる(S2)。例えばライトデータが1ストレージセクタ分であるなら、旧ブロックアドレスOBAからは3ストレージセクタ分のデータをリードし、合わせて4ストレージセクタ分のデータを書き換えデータとする。
次にカードコントローラ5は、旧ブロックアドレスOBAに対応する消去テーブル(以下旧消去テーブルと称する)ETをバッファメモリ4の旧消去テーブルバッファにリードする(S3)。リードすべき消去テーブルETの選択は、分割された消去テーブル全体のテーブル内がブロックアドレスの昇順でインデックス可能になっているので、それに従って行えばよい。リードされる消去テーブルは分割配置された消去テーブルの一つである。ここでは、前述の通り、分割配置された一つの消去テーブルは多重化されており、前記更新フラグFrnの状態を参照して多重化されている中の一つの分割消去テーブルをリードすることになる。次に、マイクロプロセッサがプログラムROM16内の擬似乱数発生プログラムを実行して、書込みデータの書込み先となるブロックアドレス(新ブロックアドレス)を取得するための検索開始ブロックアドレスを求める(S4)。カードコントローラ5は、このようにして得られた検索開始ブロックアドレスに対応した消去テーブル(新消去テーブルと記す)をバッファメモリにリードする(S5)。この場合も上記同様に、リードされる消去テーブルは分割配置された消去テーブルの一つである。また、前述の通り、分割配置された一つの消去テーブルは多重化されており、前記更新フラグFrnの状態を参照して多重化されている中の一つの分割消去テーブルを新消去テーブルとしてリードすることになる。
そして、メモリコントローラ5はメモリバッファ4にリードした新消去テーブルから消去許可な新ブロックアドレス(NBA)を検索する(S6)。即ち、メモリバッファ4にリードした新消去テーブルETの疑似乱数発生プログラムを実行して取得した検索開始ブロックアドレスから昇順又は降順に空き情報フラグFLGを調べ、例えば最初に検索した“1”の空き情報フラグFLGの位置に応ずるブロックアドレスを新ブロックアドレスNBAとする。新ブロックアドレスのメモリブロックに対して一括消去処理が行われる(S7)。その後、新ブロックアドレスのメモリブロックに対して、前記ステップS2で生成された書き換えデータによって書き込み処理を行う(S8)。書き込み処理に対して書き込み成功か否かが判定される(S9)。書き込み不成功であれば、そのときのバッファメモリ4にリードされている新消去テーブル上で、当該書き込みエラーに係る新ブロックアドレスに対応する空きフラグFLGを消去不許可の状態“0”に変更し(S10)、前記ステップS6に戻って、前記新消去テーブルから消去許可な別のブロックアドレスを検索して、途中から処理をやり直す。
ステップS9でライト成功と判別されたときは、先ず、バッファメモリ4にリードされている新消去テーブル上で、新ブロックアドレスに対応する空き情報フラグFLGを消去不可に設定し(当該新ブロックアドレスを消去不許可に設定し)、変更した新消去テーブルのデータを書き換えデータとして、フラッシュメモリ2上の当該新消去テーブルのメモリブロックに書き込む(S11)。次に、バッファメモリ4にリードされている前記アドレス変換テーブルATT上で、今回のアクセス対象論理アドレスに対応するブロックアドレスを、旧ブロックアドレスOBAから新ブロックアドレスNBAに変更し、変更したアドレス変換テーブルのデータを書き換えデータとして、フラッシュメモリ2上の当該アドレス変換テーブルのメモリブロックに書き込む(S12)。最後に、バッファメモリ4にリードされている旧消去テーブル上で、旧ブロックアドレスに対応する空き情報フラグFLGを消去可に設定し(当該旧ブロックアドレスを消去許可に設定し)、変更した旧消去テーブルのデータを書き換えデータとして、フラッシュメモリ2上の当該旧消去テーブルのメモリブロックに書き込む(S13)。
図9には図8で説明したステップS7までの主な処理内容が図式的に示される。図10には図9の続きとして図8で説明したステップS8からS13までの主な処理内容が図式的に示される。ここでは旧ブロックアドレスのブロックデータにセクタデータSDh,SDi,SDj,SDkが含まれ、その内のセクタデータSDhがホストコンピュータ6からライトアクセスによりセクタデータSDmに書き換えられるものとする。
図9及び図8におよっても明らかなように、ステップS7にて新ブロックアドレスのメモリブロックを消去し、ステップS8にて新ブロックアドレスのメモリブロックに書き換えデータSDm,SDi,SDj,SDkを書き込んでも(S8)、旧ブロックアドレスのメモリブロックには書き換え前のデータSDh,SDi,SDj,SDkがそのまま残っている。フラッシュメモリ2上では旧消去テーブル及びアドレス変換テーブルもそのままである。したがって、ステップS8の書き込みが完了する前にメモリカード1がカードスロットから引き抜かれたりして動作電源が遮断されても、前のデータはそのまま残る。書き換えデータが書き込まれるメモリブロックは、書き換えられる元のデータのメモリブロックとは相違されるからである。更にステップS8の書き換えデータの書き込みが終わった後、先ず、新ブロックアドレスを消去不許可に設定した新消去テーブルをフラッシュメモリ2に書き戻す(S11)。書き戻しは多重化された別のメモリブロックに対して行われる。ステップS11の処理完了により、新ブロックアドレスに書き込まれたデータの不所望な消去防止が保証される。次に旧ブロックアドレスが新ブロックアドレスに変更されたアドレス変換テーブルがフラッシュメモリ2に書き戻される(S12)。これによって新ブロックアドレスへのアクセスが可能にされる。この書き戻しも多重化された別のメモリブロックに対して行われるから、ステップS12の処理が完了される前に動作電源が遮断されても前の旧ブロックアドレスに関するアドレス変換テーブルはアクセス可能に残る。この段階では旧消去テーブルはそのまま残っている。旧ブロックアドレスのデータに対するアクセスの容易性が保証される。設定変更された旧消去テーブルの書き戻しは最後に行われ(S13)、これが完了されることにより、旧ブロックアドレスのメモリブロックデータは消去許可になって、最早不要になる。電源遮断によってステップS13の処理が中断しても、単に旧ブロックアドレスのメモリブロックが再利用不可能になるだけであり、必要なデータアクセスに支障は生じない。
上記より明らかなように前記ステップS11,S12,S13の処理順は不所望な電源遮断によるデータ消失の防止を徹底させ、且つ記憶情報管理の論理整合を採り易くする意味において重要である。即ち、先ず、新ブロックアドレスのデータを消去不許可にして保護する処理(S11)を行った後に、旧ブロックアドレスに残っているデータを容易に取り出せなくする処理(S12)、そして旧ブロックアドレスに残っているデータを消去許可とする処理(S13)を行う。例えばS11の処理とS13の処理の順番を入れ替えて、先にS13の処理を完了すると、新ブロックアドレスと旧ブロックアドレスの双方に対して消去を許容する状態が発生し、このまま電源の遮断が発生すれば、その後に前記双方に対する消去許容態が維持され、必要なデータが不所望に消去される虞を生ずる。
さらに、メモリカードに搭載するフラッシュメモリを2以上とし又は1のフラッシュメモリ内でバンク分割を行い、消去テーブルの格納領域とアドレス変換テーブルの格納領域とを異なるフラッシュメモリ又は異なるバンクとする等により、カードコントローラ5からフラッシュメモリへ新消去テーブルの転送と新アドレス変換テーブルの転送とを行った後、新消去テーブルの書き込みと新アドレス変換テーブルの書き込みとを並行して行う(図8のS11とS12とをシーケンシャルに行うのではなく、パラレルに行う)ようにすることで、記憶情報管理の論理整合をより採り易くすることが可能となる。
図11にはアドレス変換テーブル21を利用したメモリカードのリードアクセス動作処理フローが例示される。ホストコンピュータ6からリードアクセスが有ると、カードコントローラ5は論理アドレスLBA(論理セクタアドレス)に対応するブロックアドレスが格納されているアドレス変換テーブルATTをバッファメモリ4のアドレス変換テーブルバッファにリードする(S20)。このときに、アドレス変換テーブル21においてそれをインデックスする論理アドレス情報は昇順配置だから、先ずそれに従って、アドレス変換テーブルが配置される2個のブロックを選べばよい。選んだ2個のブロックに対し図5等に例示される管理領域FLDadを先ずリードして、多重化されている中から有効なアドレス変換テーブルATTの所在を把握し、これに基づいてアドレス変換テーブルATTをリードすることになる。そして、リードしたアドレス変換テーブルを検索することによりリード対象の論理アドレスに現在対応するブロックアドレスBAを取得する(S20)。
カードコントローラ5は、ブロックアドレスBAに格納されているデータをリードする(S21)。リードデータに対してECCエラーの判定を行い(S22)、エラーがあればECC訂正処理を行い(S23)、リードデータをホストコンピュータ6に向けて出力する。
図12にはメモリカード1のパワーオン処理が例示される。メモリカード1に電源が投入されると、CPU15内のレジスタ初期化(S30)と、ホストインタフェース回路10,フラッシュコントローラ12、及びバッファコントローラ13に対するレジスタ初期化(S31)を行う。そしてメモリカード1に実装されているフラッシュメモリ2を確認し(S32)、フラッシュメモリ2からシステム情報をリードする(S33)。次に、前記アドレス変換テーブルを検索し、テーブルのアドレスをワークRAM17に格納する(S34)。同様に前記消去テーブルを検索し、テーブルのアドレスをワークRAM17に格納する(S35)。ワークRAM17に格納されるテーブルアドレスは分割されたそれぞれのテーブルのメモリブロックアドレスとされる。或いは消去テーブル全体における先頭ブロックアドレスと、アドレス変換テーブル全体における先頭ブロックアドレスであってもよい。図13にはテーブルアドレスの格納処理の様子が例示される。ホストコンピュータ6からのリードアクセス及びライトアクセスに応答する前記処理においてテーブルアドレスをワークRAM17から取得することで、テーブルをアクセスする処理の高速化に寄与する。
尚、ここで、メモリブロックの有効性に関する制御について説明する。最初の状態ではエラーを生ずる無効なメモリブロックを除外してアドレス変換テーブルが形成され、また、そのような無効なメモリブロックは消去テーブル上において空き情報フラグが消去不許可に設定される。これにより、無効なメモリブロックはリード及びライトの対象にされない。途中で回復不可能なエラーを検出したときは当該メモリブロックに対応してアドレス変換テーブル及び消去テーブルをその用に変更すればよい。これによって各メモリブロックがその有効性を示す有効ビットを積極的に持たなくてもよくなる。システムメンテナンス上有効ビットを持つことを妨げるものではない。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、テーブルは必ずしも分割されていなくても、多重化されていなくてもよい。消去処理や書き込み処理は必ずしもワード線単位で無くてもよい。フラッシュメモリは1個のメモリセルで2値データを記憶する構成だけでなく、4値以上の多値情報を記憶する構成であってもよい。不揮発性メモリはフラッシュメモリに限定されず、高誘電体メモリなど、他の記憶形式のメモリであってよいことは言うまでもない。また、カードコントローラのような制御回路はIDEなどのホストインタフェース回路を備えなくてもよく、その機能をホストコンピュータに負担させるように規格化されたメモリカードにも適用可能である。
1 メモリカード
2 フラッシュッメオリ
4 バッファメモリ
5 カードコントローラ
6 ホストコンピュータ
10 ホストインタフェース回路
11 マイクロプロセッサ
12 フラッシュコントローラ
13 バッファコントローラ
15 CPU
16 プログラムメモリ
17 ワークRAM
ARY メモリアレイ
20 消去テーブル
21 アドレス変換テーブル
22 ユーザエリア
FLG 空き情報フラグ
BA0−0、BA0−1、BAi、BAj、BAm、BAn ブロックアドレス
FLDad 管理領域
ET 分割及び多重化された一つの消去テーブル
ATT 分割及び多重化された一つのアドレス変換テーブル
2 フラッシュッメオリ
4 バッファメモリ
5 カードコントローラ
6 ホストコンピュータ
10 ホストインタフェース回路
11 マイクロプロセッサ
12 フラッシュコントローラ
13 バッファコントローラ
15 CPU
16 プログラムメモリ
17 ワークRAM
ARY メモリアレイ
20 消去テーブル
21 アドレス変換テーブル
22 ユーザエリア
FLG 空き情報フラグ
BA0−0、BA0−1、BAi、BAj、BAm、BAn ブロックアドレス
FLDad 管理領域
ET 分割及び多重化された一つの消去テーブル
ATT 分割及び多重化された一つのアドレス変換テーブル
Claims (11)
- 消去及び書き込み可能な不揮発性メモリと、制御回路とを有し、
前記不揮発性メモリのメモリアレイは、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブルを有し、
前記空き情報フラグは対応メモリ領域が消去許可であることを示す第1状態又は消去不許可であることを示す第2状態を有し、
前記制御回路は、書き換えデータを書き込むメモリ領域の検索に前記消去テーブルを参照することを特徴とするメモリカード。 - 消去及び書き込み可能な不揮発性メモリと、制御回路とを有し、
前記不揮発性メモリは、メモリアレイの一部に、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブルを有し、
前記空き情報フラグは対応メモリ領域が消去許可であることを示す第1状態又は消去不許可であることを示す第2状態を有し、
前記制御回路は、前記消去テーブルを検索して得られる第1状態の空き情報フラグに応ずる物理アドレスを、書き換えデータを書き込むメモリ領域とすることを特徴とするメモリカード。 - 消去及び書き込み可能な不揮発性メモリと、制御回路とを有し、
前記不揮発性メモリのメモリアレイは、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブルと、論理アドレス毎にメモリ領域の物理アドレスを対応付けたアドレス変換テーブルとを有し、前記空き情報フラグは対応メモリ領域が消去許可か否かを示し、
前記制御回路は、前記消去テーブルの空き情報フラグを参照して書き換えデータを書き込むメモリ領域を決定し、データを書き込んだメモリ領域の物理アドレスと論理アドレスとを対応付けてアドレス変換テーブルを更新すると共に、消去テーブルの空き情報フラグを更新することを特徴とするメモリカード。 - 前記制御回路は、データ読み出しを行うメモリ領域を前記アドレス変換テーブルを参照して検索することを特徴とする請求項3記載のメモリカード。
- 前記不揮発性メモリの消去単位は外部から指示される書き込み単位よりも大きいことを特徴とする請求項3記載のメモリカード。
- 消去及び書き込み可能な不揮発性メモリと、制御回路とを有し、
前記不揮発性メモリのメモリアレイは、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブルと、論理アドレス毎にメモリ領域の物理アドレスを対応付けたアドレス変換テーブルとを有し、前記空き情報フラグは対応メモリ領域が消去許可か否かを示し、
前記制御回路は、記憶情報の書き換えを行うとき、書き換え対象の論理アドレスに対応するアドレス変換テーブルをバッファに読み込み、読み込んだアドレス変換テーブルから書き換えされるデータの物理アドレスを取得し、取得した物理アドレスのメモリ領域をリードしてリードデータをバッファにストアし、前記取得した物理アドレスに対応する第1消去テーブルをバッファに読み込み、書き換えデータを書き込むメモリ領域を検索するために用いる第2消去テーブルをバッファに読み込み、読み込んだ第2消去テーブルの空き情報フラグを参照して書き換えデータを書き込むメモリ領域を決定し、前記ストアしたデータに外部からの入力データを組合わせ、組み合わされたデータを書き換えデータとして前記決定されたメモリ領域に書き込み、データを書き込んだメモリ領域の物理アドレスと論理アドレスとの対応をバッファに読み込まれたアドレス変換テーブル上で更新し、バッファに読み込まれた消去テーブル上で空き情報フラグを更新し、更新した消去テーブルとアドレス変換テーブルをフラッシュメモリに書き込むことを特徴とするメモリカード。 - 更新した消去テーブルとアドレス変換テーブルをフラッシュメモリに書き込む処理は、第2消去テーブル、アドレス変換テーブル、第1消去テーブルの順番であることを特徴とする請求項6記載のメモリカード。
- 前記消去テーブルは、異なった消去単位とされる複数のメモリ領域に分割配置され、異なった消去単位のメモリ領域上でそれぞれ多重化され、多重化された消去テーブルは交互に消去単位を変えるように順番に更新されて利用されることを特徴とする請求項7記載のメモリカード。
- 前記アドレス変換テーブルは異なった消去単位とされる複数のメモリ領域に分割配置され、分割配置されたアドレス変換テーブルは、異なった消去単位のメモリ領域上でそれぞれ多重化され、多重化されたアドレス変換テーブルは交互に消去単位を変えるように順番に更新されて利用されることを特徴とする請求項8記載のメモリカード。
- 消去及び書き込み可能な不揮発性メモリを有し、
前記不揮発性メモリは、そのメモリアレイの一部に、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブルと、論理アドレス毎にメモリ領域の物理アドレスを対応付けたアドレス変換テーブルとを有し、
前記空き情報フラグは対応メモリ領域が消去許可であることを示す第1状態又は消去不許可であることを示す第2状態を有し、検索された第1状態の空き情報フラグに応ずる物理アドレスが書き換えデータを書き込むメモリ領域を決定することを特徴とするメモリカード。 - 消去及び書き込み可能な不揮発性メモリと、制御回路とを有し、
前記不揮発性メモリのメモリアレイは、そのメモリ領域の物理アドレス毎に空き情報フラグを対応付けた消去テーブルを有するメモリカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007292770A JP2008112455A (ja) | 2007-11-12 | 2007-11-12 | メモリカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007292770A JP2008112455A (ja) | 2007-11-12 | 2007-11-12 | メモリカード |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2002294060A Division JP4058322B2 (ja) | 2002-10-07 | 2002-10-07 | メモリカード |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007292770A Pending JP2008112455A (ja) | 2007-11-12 | 2007-11-12 | メモリカード |
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Country | Link |
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JP (1) | JP2008112455A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011008663A (ja) * | 2009-06-29 | 2011-01-13 | Fujitsu Ltd | ストレージ制御装置及びストレージ装置のデータ回復方法 |
US9323661B2 (en) | 2012-07-13 | 2016-04-26 | Kabushiki Kaisha Toshiba | Memory system and control method thereof |
CN111208950A (zh) * | 2020-01-15 | 2020-05-29 | 山西银河电子设备厂 | 一种基于单片机的提升norflash使用周期的方法 |
-
2007
- 2007-11-12 JP JP2007292770A patent/JP2008112455A/ja active Pending
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