KR970010644B1 - 전류미러형 감지 증폭기를 가진 메모리 디바이스 - Google Patents

전류미러형 감지 증폭기를 가진 메모리 디바이스 Download PDF

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Abstract

내용없음

Description

전류미러형 감지 증폭기를 가진 메모리 디바이스
제1도는 전류미러형 감지 증폭기를 가진 종래 메모리 디바이스를 도시한 회로도.
제2A도 및 제2B도는 반도체 집적 회로 칩상에 배열된 정보 메모리셀 유니트를 도시한 개략 회로도.
제3도는 본 발명에 따라 바람직한 실시예의 전류미러형 감지 증폭기를 가진 메모리 디바이스를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 선택 NMOS 트랜지스터 9 : PMOS 트랜지스터
11 : 인버터 21 : 선택기
22, 23, 24 : 어드레스 디코더 100 : 기준 메모리셀 유니트
300 : 감지 증폭기 400 : 어드레스 디코더 유니트
본 발명은 전류미러형 감지 증폭기를 가진 메모리 디바이스에 관한 것으로서, 특히 M0S 트랜지스터로 구성된 다수의 메모리셀을 포함하는 ROM에 관한 것이다.
전류미러형 감지 증폭기를 가진 종래 메모리 디바이스의 한형태는 기준 메모리셀 유니트, 매트릭스 패턴으로 정렬된 정렬된 다수의 정보 메모리셀 유니트, 정보 메모리셀 유니트의 행에 연결된 다수의 감지 증폭기 및, 정보 메모리셀 유니트의 열에 연결된 다수의 어드레스 디코더 유니트를 포함한다. 기준 메모리셀 유니트는 1개의 선택 NMOS 트랜지스터와 기준 메모리셀용, 3개의 NMOS 트랜지스터를 포함하며, 이 트랜지스터는 접지에서 게이트에 연결된 공핍형이며, 각각의 정보 메모리셀 유니트는 1개의 선택 NMOS 트랜지스터와 정보 메모리셀용 3개의 NMOS 트랜지스터를 포함하는 트랜지스터는 공핍형이며, 각각 어드레스 디코더 유니트는 선택라인을 통해 각 행의 선택 NMOS 트랜지스터에 연결된 선택기와, 3개의 워드라인을 통해 정보 메모리셀용 3개의 NMOS 트랜지스터에 연결된 3-비트 어드레스 디코더를 포함한다. 각각의 감지 증폭기는 공통 기준 전압 라인을 통해 기준 메모리셀 유니트에, 그리고 디지트라인을 통해 각행의 정보 메모리셀 유니트에 연결된다.
동작에 있어서, 기준 전압은 기준 전압 라인을 통해 이 기준 메모리셀 유니트에 의한 감지 증폭기에 인가된다. 동시에 한 선택라인은 선택된 행에 속하는 어드레스 디코더 유니트의 선택기로부터 1의 신호를 수신함으로써 선택된다. 이 상황에서 예를 들어, 1, 0 그리고 1의 3-비트 워드라인 신호가 선택된 행의 3워드라인에 인가된다. 선택된 행의 하나의 정보 메모리셀 유니트에 있어서, 0의 신호가 3개의 정보 메모리셀 NMOS 트랜지스터중 공핍형 NMOS 트랜지스터I에 인가되면, 1의 내용이 한 감지 증폭기에 의해서 디지트 라인을 거쳐 출력 신호까지 메모리셀에서 판독된다. 한편, 0의 신호가 정보 메모리셀 NM0S트랜지스터(비공핍형)중 하나에 인가되면, 0의 내용이 메모리셀에서 판독된다.
종래의 미러형 메모리 디바이스에 이어서, 매트릭스 패턴의 정보 메모리셀과 기준 메모리셀 사이에서 단일의 특성이 구해지기 어렵다는 단점이 있는데, 이는 기준 메모리셀 유니트와 정보 메모리셀 유니트가 통상의 제조 공정이 적용되는한 이러한 셀중에서 불균일하게된 반도체 집적 회로에서 상당한 거리로 정렬되기 때문이다. 이러한 종래의 미러형 메모리 디바이스에 있어서, 특성의 불균일은 독립 신호라인을 통해 셀에 인가된 게이트 신호의 차이로 인해 보다 현저하게 된다.
따라서, 본 발명의 목적은 MOS 트랜지스터의 특성이 기준 메모리셀 유니트와 정보 메모리셀 유니트 사이에 균일한 메모리 디바이스를 제공하는 것이다.
본 발명의 또다른 목적은 공통 게이트 신호가 기준 메모리셀 유니트와 정보 메모리셀 유니트용 MOS 트랜지스터에 인가되는 전류미러형 감지 증폭기를 가진 메모리 디바이스를 제공하는 것이다.
본 발명에 따르면, 전류 미러형 감지 증폭기를 가진 메모리 디바이스는 다음을 포함한다. 즉 소정수의 행과 소정수의 열을 가진 매트릭스 패턴으로 정렬된 다수의 정보 메모리셀 유니트는 선택셀 및 정보 메모리셀을 포함하며, 정보는 정보 메모리셀의 최소 하나의 메모리셀에 저장되는 저장되는 상기 다수의 정보 메모리셀 유니트와, 선택셀을 온 및 오프 제어하는 선택기와 정보 메모리셀을 억세스하기 위한 어드레스 디코더를 포함하는 다수의 어드레스 디코더 유니트로서, 상기 선택기가 선택라인에 의해 각 행에서 선택셀에 연결되며, 상기 어드레스 디코더가 각 행의 출력에서 워드 라인에 의해 정보 메모리셀에 연결되는 상기 다수의 어드레스 디코더 유니트와, 디지트 라인에 의해 정보 메모리셀 유니트의 열에 연결된 다수의 감지 증폭기와, 선택셀과 기준 메모리셀를 포함하여 정보 메모리셀 유니트의 행에 연결된 다수의 기준 메모리셀 유니트로, 선택셀은 선택 라인에 의해 각 행의 선택기에 연결되고, 기준 메모리셀은 워드라인에 의해 각행의 어드레스 디코더의 출력에 연결됨으로써, 한 기준 메모리셀 유니트는 선택셀이 어드레스 디코더 유니트의 선택기에 의해 한 기준 메모리셀 유니트에서 선택될때 기준 전압을 감지 증폭기에 연결된 기준 전압 라인에 인가하는 상기 다수의 기준 메모리셀 유니트를 포함한다.
이후, 본 발명은 첨부된 도면과 관련하여 보다 상세히 설명될 것이다.
본 발명에 따른 바람직한 실시예의 전류 미러형 감지 증폭기를 가진 메모리 디바이스를 설명하기전, 전술한 전류미러형 감지 증폭기를 가진 종래의 메모리 디바이스가 제1도에서 설명될 것이다.
전류 미러형 감지 증폭기를 가진 종래의 메모리 디바이스는 기준 메모리셀 유니트(100)와, 매트릭스 패턴이 정보 메모리셀 유니트(200)와, 기준 전압 라인(13)을 통해 기준 메모리셀 유니트(100)에, 그리고 디지트 라인(16)을 통해 정보 메모리셀 유니트(200)의 열에 연결된 감지 증폭기(300)와, 선택 및 워드라인(17 및 18) 내지 (20)을 통해 메모리셀 유니트(200)의 행에 연결된 어드레스 디코더 유니트(400)를 포함한다.
기준 메모리셀 유니트(100)는 선택 NMOS 트랜지스터(1)와, 기준 NMOS 트랜지스터(2, 3)와 소스-드레인 경로에 의해 직렬 연결된 공핍형의 기준 NMOS 트랜지스터(4)를 포함하며, 선택 NMOS 트랜지스터(1)는 고전압 전원 공급기(12)에 연결된 PMOS 트랜지스터(9)의 게이트와 소스-드레인 경로에 연결되며, 선택 및 기준 NMOS 트랜지스터(1, 2, 3)는 게이트에서 고전압 전원 공급기(12)와 연결되며, 공핍형 NMOS 트랜지스터(4)는 게이트에서 접지와 연결된다. 정보 메모리셀 유니트(200)는 선택 NMOS 트랜지스터, 정보메모리셀 NMOS 트랜지스터(6 내지 8)을 포함하며 NMOS 트랜지스터중 NMOS 트랜지스터(7)는 디지트라인(16)과 소스-드레인 경로에 의한 접지 사이에 직렬 연결된 공핍형이며, 선택 NMOS 트랜지스터(5)는 게이트에 선택라인(17)과 연결되고, 정보 메모리셀 NMOS 트랜지스터(6 내지 8)는 게이트에서 워드라인(18 내지 20)과 연결된다. 감지 증폭기(300)는 소스-드레인 경로에서 고전압 전원 공급기(12)와 디지트 라인(l6)과, 게이트에서 기준 전압 라인(l3)에 연결된 PMOS 트랜지스터(10)와 PMOS 트랜지스터(10)의 소스-드레인 경로 및 디지트라인(16)사이의 입력에서 노드점과 다른 출력 신호 라인(26, 27... )에 병렬로 제공된 출력에서의 출력 신호 라인(25)에 연결된 인버터(1l)를 포함한다. 어드레스 디코더 유니트(400)는 선택라인(17)을 통해 선택 NMOS 트랜지스터(5)의 게이트와 동일행의 다른 메모리셀 유니트의 선택 NMOS 트랜지스터의 게이트에 연결된 선택기(21)를 포함하며, 3비트의 출력을 가진 어드레스 디코더(22, 23, 24)는 워드라인(18,19, 20)을 통해 메모리셀 NMOS 트랜지스터(18, l9, 20)의 게이트와 동일행의 다른 메모리셀 유니트의 메모리셀 NM0S 트랜지스터의 게이트에 연결된다.
동작에 있어서, 선택 및 기준 메모리셀 NMOS 트랜지스터(l 내지 4)는 기준 메모리셀 유니트(100)에서 온되어, 선택 NMOS 트랜지스터(1)의 전위가 드레인에서 소정 값으로 낮아질때 PMOS 트랜지스터(9)는 온된다. 그결과 선택 NMOS 트랜지스터(1)의 드레인은 고전압 전원 공급기(l2)의 전위와 접지 사이의 중간전위 VR로 유지되며, 기준 전압 라인(13) 또한 전위 VR로 유지된다.
여기서, l(하이 전압)의 신호가 선택기(21)에 의해 선택 라인(17)에 인가되며,1, 0(접지전위 )과 l의 신호가 어드레스 디코더에 의해 3비트 신호(22 내지 24)로서 제각기 워드라인(18 내지 20)에 인가된다고 가정하면, 선택 및 정보 메모리셀 NMOS 트랜지스터(5 내지 8)가 온된다. 한편, 디지트라인(16)에 연결된 선택 NMOS 트랜지스터는 다른행에서 오프되는데, 이는 다른 행의 어드레스 디코더 유니트의 선택기가 그의 선택라인에 접지레벨 전위를 공급하기 때문이다. 감지 증폭기(300)에 있어서, PMOS 트랜지스터(10)는 그의 게이트에 인가된 중간 전위 VR에 의거 온된다. 따라서 디지트 라인(16)의 전위는 PMOS 트랜지스더(10), 선택 NMOS 트랜지스터(5) 및 메모리셀 NMOS 트랜지스터(6 내지 8)의 직렬 저항비로 결정된 하이전위와 접지전위 사이의 값으로 설정되며, NMOS 트랜지스터중 NMOS 트랜지스터(7)는 공핍(depletion)형이다. 이 디지트 라인 전위는 인버터(11)에 의해 저레벨로 정해지며, 고레벨 신호는 출력 신호라인(25)에서 메모리셀 유니트(200)의 내용으로서 구해진다.
한편, 어드레스 디코더 유니트(400)의 어드레스 디코더가 1, 1과 0의 3비트 신호(22 내지 24)를 공급하면, 메모리셀 NMOS 트랜지스터(20)는 온되지 않으며, 나머지 NMOS 트랜지스터가 온된다할지라도, 디지트라인(16)은 고전위로 설정된다. 그러므로 저레벨신호는 출력신호인(25)에서 구해진 메모리셀 유니트 (200)에서 판독된다.
제2A도 및 제2B도는 반도체 집적 회로의 칩상에 제공된 정보 메모리셀 유니트의 배열을 도시한다. 정보 메모리셀 유니트는 선택라인(37) 역할을 하는 상호 접속으로 실현된 게이트를 가진 선택 NMOS 트랜지스터(48, 52)와, 워드라인(40) 역할을 하는 상호 접속을 실현된 게이트를 가진 정보 메모리셀 NMOS 트랜지스터(49, 53)와, 워드라인(43) 역할을 하는 상호 접속으로 실현된 게이트를 가진 정보 메모리셀 NMOS 트랜지
스터(50, 54)와, 워드라인(46) 역할을 하는 상호 접속으로 실현된 게이트를 가진 정보 메모리셀 NMOS 트랜지스터(51, 55)를 포함한다. 정보 메모리셀 유니트에 있어서, (31, 32)는 디지트 라인을 가리키며, (33)은 드레인 확산층(35)과 디지트라인(31) 사이의 접속점(통과홀)을, (34)는 드레인 확산층과 디지트라인(32)사이의 접속점(통과홀)을 (35, 36)은 NMOS 트랜지스터(48, 52)의 드레인 확산층을, (38)은 NMOS 트랜지스터(48)의 소스 확산층과 NMOS 트랜지스터(49)의 드레인 확산층을, (39)는 NMOS 트랜지스터(52)의 소스 확산층과 NMOS 트랜지스터(53)의 드레인 확산층을, (41)은 NMOS 트랜지스터(49)의 소스 확산층과 NMOS 트랜지스터(50)의 드레인 확산층을, (42)는 NMOS 트랜지스터(53)의 소스 확산층과 NMOS 트랜지스터(54)의 드레인 확산층을, (44)는 NMOS 트랜지스터(50)의 소스 확산층과 NMOS 트랜지스터(51)의 드레인 확산층을, (45)는 NMOS 트랜지스터(54)의 소스 확산층과 NMOS 트랜지스터(56)의 소스 확산층을, 그리고(47)은 NMOS 트랜지스터(51, 55)의 소스 확산층(접지 전위)을 가르킨다.
상기의 정보 메모리셀 NMOS 배열에 있어서, 제조 공정으로 인한 NMOS 트랜지스터 특성의 불균일성은 적어지는데, 이는 NMOS 트랜지스터가 공통 워드라인에 의해 어드레스되며, 칩상에서 짧은 거리로 제조되기 때문이다.
그러나, 이전에 설명한 이유로 인한 정보 메모리셀 유니트와 기준셀 유니트 사이에서 특정의 불균일성은 무시할 수는 없다.
다음, 본 발명에 따른 바람직한 실시예의 전류미러형 감지 증폭기를 가진 메모리 디바이스는 제3도에 설명될 것이다.
전류미러형 메모리 디바이스는 기준 메모리셀 유니트(100), 매트릭스 패턴으로 배열된 정보 메모리셀 유니트(200), 정보 메모리셀 유니트(200)의 열에 연결된 감지 증폭기(300) 및, 정보 메모리셀 유니트(200)의 행에 연결된 어드레스 디코더 유니트(400)를 포함한다. 기준 메모리셀 유니트(100)는 정보 메모리셀 유니트(200)의 행에 대응하도록 배열된다. 각각의 기준 메모리셀 유니트(100)는 선택 NMOS 트랜지스터(l)와 공핍형의 기준 메모리셀(2 내지 4)를 포함한다. NMOS 트랜지스터(1 내지 4)는 소스-드레인 경로에 의해 직렬 연결되고 선택 NMOS 트랜지스터는 드레인에서 기준 전압 라인(13)과, 그리고 게이트에서는 선택라인(l7)과 연결되며, 공핍형 NMOS 트랜지스터(2 내지 4)는 게이트에서 워드라인(18 내지 20)과 제각기 연결되며, 공핍형 NMOS 트랜지스터(4)는 소스에서 접지와 연결된다. PMOS 트랜지스터(9)는 소스에서 고전압 전원 공급기(12)와 그리고 게이트 및 드레인에서 기준 전압 라인(13)과 연결된다. 한 정보 메모리셀 유니트(200)에 있어서, 선택 NMOS 트랜지스터와 정보 메모리셀 NMOS 트랜지스터(6 내지 8)(그중에서 NMOS 트랜지스터(7)는 공핍형)은 소스-드레인 경로에 의해 직렬 연결되며, 선택 NMOS 트랜지스터(5)의 드레인은 디지트라인(16)에 연결되고, 정보 메모리셀 NMOS 트랜지스터(8)의 소스는 접지에 연결된다. 각 감지 증폭기(300)는 소스에서 고전압 전원 공급기(12)와, 게이트에서 기준 전압 라인(13)과, 그리고 드레인에서 디지트라인(16)과 연결된 PMOS 트랜지스터(10)와, 한 입력을 디지트라인(16)에, 그리고 한 출력을 다른 출력 신호라인(26, 27... )과 병렬로 제공된 출력 신호라인(25)에 연결한 인버터를 포함한다. 각 어드레스 디코더 유니트(400)는 선택 NMOS 트랜지스터(1, 5)의 게이트와 동일열의 다른 선택 NMOS 트랜지스터의 게이트에 연결된 선택라인(17)을 보유한 선택기(21)와 기준 메모리셀과 정보 메모리셀 NMOS 트랜지스터(2 내지 4)와 (6 내지 8)가 제각기 연결된 워드라인(l8 내지 20)에 연결된 3비트 출력(22 내지 24)의 어드레스 디코더를 포함한다.
제3도를 통해 알수 있는 바와 같이, 정보 메모리셀 유니트(200)의 행의 것과 동일한 수의 기준 메모리셀 유니트(100)의 한열은 어드레스 디코더 유니트(400)의 한 열이 정보 메모리셀 유니트(200)의 한 행의 어드레스에 제공되는 패턴으로 제공된다. 한편, 정보 메모리셀 유니트(200)의 열의 것과 동일한 감지 증폭기(300)의 한행은 출력 신호라인(25, 26, 27... )과 병렬로 정보를 판독하도록 제공된다.
동작에 있어서, 선택라인(17)의 전위는 어드레스 디코더 유니트(400)의 선택기(21)에 의해 고전위로 설정되어, 기준 메모리셀 유니트(100)의 선택 NMOS 트랜지스터(1)는 동작된다. 따라서, 기준 전압 라인(13)은 선택 NMOS 트랜지스터(1)와 공핍형 NMOS 트랜지스터(2 내지 4)를 거쳐 접지에 연결되어, 기준 전압 라인(13)의 전위는 전술한 바와 같이 중간 전위 VR에 설정된다. 동시에 동일행의 정보 메모리셀 유니트(200)는 선택 NMOS 트랜지스터(l7)와 동일열의 다른 선택 NMOS 트랜지스터의 턴온에 따라서 디지트 라인(16)과 다른 디지트라인에 연결된다. 이처럼, 정보는 전술한 바와같이 동일행의 정보 메모리셀 유니트(200)로부터 판독된다.
본 발명의 워드라인의 전위가 전원 공급기의 고전압이상으로 설정되는 자외선 소거형 프로그램가능 ROM에서 응용가능하다.
본 발명은 명확한 설명을 위해 특정 실시예와 관련하여 기술되었지만 첨부된 청구범위는 이에 한정되지 않고 여기서 설명하는 기본 내용내에 속하는 분야에서의 숙련가들에게 가능한 모든 변형 및 대안의 구성을 포함하는 것으로 간주된다.

Claims (4)

  1. 전류미러형 감지 증폭기를 가진 메모리 디바이스에 있어서, 소정수의 행과 소정수의 열을 가진 매트릭스 패턴으로 배열된 다수의 정보 메모리셀 유니트로서, 각각의 상기 정보 메모리셀 유니트는 선택셀 및 정보 메모리셀들을 포함하며, 정보는 상기 정보 메모리셀들의 최소 하나의 메모리셀에 저장되는 상기 다수의 정보 메모리셀 유니트와; 상기 선택셀의 런 온 및 턴 오프(turning-on and off)를 제어하는 선택기와 상기 정보 메모리셀들을 액세스하기 위한 어드레스 디코더를 포함하는 다수의 어드레스 디코더 유니트로서, 상기 선택기는 선택라인에 의해 각 행에서 상기 선택넬에 연결되며, 상기 어드레스 디코더는 각 행의 출력에서 워드 라인에 의해 상기 정보 메모리셀에 연결되는 상기 다수의 어드레스 디코더 유니트와; 디지트 라인에 정보 메모리셀 유니트의 열에 연결된 다수의 감지 증폭기와; 선택셀과 기준 메모리셀를 포함하며 상기 정보 메모리셀 유니트의 행에 연결되어 상기 선택셀이 상기 선택라인에 의해 상기 각 행에서 상기 선택기에 연결되는 다수의 기준 메모리셀 유니트로서, 상기 기준 메모리셀은 상기 워드라인에 의해 상기 각 행에서 상기 어드레스 디코더의 상기 출력에 연결됨으로써, 상기 기준 메모리셀 유니트 중 하나는 상기 선택셀이 상기 어드레스 디코더 유니트의 상기 선택기에 의해 상기 기준 메모리셀 유니트 중 상기 하나에서 선택될때 기준 전압을 상기 감지 증폭기에 연결된 기준 전압 라인에 인가하는 상기 다수의 기준 메모리셀 유니트를 포함하는 것을 특징으로 하는 전류 미러형 감지 증폭기를 가진 메모리 디바이스.
  2. 제1항에 있어서, 상기 선택셀 및 상기 정보 메모리셀이 각각의 상기 정보 메모리셀 유니트내 NMOS트랜지스터이며, 상기 NMOS 트랜지스터는 상기 정보 메모리셀중 최소 하나의 정보 메모리셀에 대해 공핍형이며, 상기 선택셀 및 상기 기준 메모리셀이 상기 각각의 상기 기준 메모리셀 유니트내 NMOS 트랜지스터이며, 상기 NMOS 트랜지스터는 상기 기준 메모리셀에 대해 공핍형인 전류 미러형 감지 증폭기를 가지는 것을 특징으로 하는 전류 미러형 감지 증폭기를 가진 메모리 디바이스
  3. 제1항에 있어서, 각각의 상기 정보 메모리셀 유니트는 선택 NMOS 트랜지스터와 세개의 정보 메모리셀 NMOS 트랜지스터를 포함하며, 세정보 메모리셀 중 하나는 상기 디지트 라인과 소스-드레인 경로에 의한 접지간 직렬로, 그리고 게이트에서 상기 선택라인과 상기 워드 라인에 직렬 연결된 공핍형 트랜지스터이며 각각의 상기 기준 메모리셀 유니트는 선택 NMOS 트랜지스터와 기준 전압라인과 소스-드레인 경로에 의한 접지간 직렬로, 그리고 게이트에서 상기 선택 라인과 상기 워드라인에 직렬 연결된 공핍형의 3개의 기준 메모리셀 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전류 미러형 감지 증폭기를 가진 메모리 디바이스
  4. 제1항에 있어서, 상기 기준 메모리셀 유니트는 상기 기준 전압 라인에 의해 상기 감지 증폭기에 연결되며, 상기 기준 전압 라인은 소스에서 고전압 전원과 연결된 제1의 PMOS 트랜지스터의 게이트와 드레인에 연결되며, 각각의 상기 감지 증폭기는 게이트에서 상기 기준 전압라인과 드레인에서 상기 디지트 라인과, 그리고 소스에서 상기 고전압 전원과 연결된 제2의 PMOS 트랜지스터와, 한 입력에서 상기 제2의 PMOS 트랜지스터의 상기 드레인과, 그리고 한 출력에서 한 출력 신호 라인과 연결된 인버터를 포함하는 것을 특징으로 하는 전류 미러형 감지 증폭기를 가진 메모리 디바이스.
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