JP2005050417A - 半導体メモリ装置 - Google Patents
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Abstract
【課題】ＳＲＡＭセルからのデータ読み出し時に、トランスファゲートトランジスタのオフリークによるプリチャージされたビット線の電位低下を防止するとともに、高速読み出しが可能な半導体メモリ装置を提供することを目的とする。
【解決手段】第１，第２のビット線ＢＬ１、ＢＬ２間に夫々第１、第２のデータ記憶ノードを介して接続された複数のＳＲＡＭセルＳＣ１１〜ＳＣｍ１を有するセルアレイと、前記ビット線と交差する第２の方向に配列された複数のワード線ＷＬ１〜ＷＬｍと、書き込みモード時に前記ワード線により選択されたＳＲＡＭセルに前記第１、第２のビット線を介して書き込みデータを供給するとともに、読み出しモード時に前記ワード線により選択されたＳＲＡＭセルから前記第１のビット線に読み出された読み出しデータを前記第１のビット線に書き戻すデータ書き込み回路Ｗ１〜Ｗｎとにより半導体メモリ装置が構成される。
【選択図】 図１
【解決手段】第１，第２のビット線ＢＬ１、ＢＬ２間に夫々第１、第２のデータ記憶ノードを介して接続された複数のＳＲＡＭセルＳＣ１１〜ＳＣｍ１を有するセルアレイと、前記ビット線と交差する第２の方向に配列された複数のワード線ＷＬ１〜ＷＬｍと、書き込みモード時に前記ワード線により選択されたＳＲＡＭセルに前記第１、第２のビット線を介して書き込みデータを供給するとともに、読み出しモード時に前記ワード線により選択されたＳＲＡＭセルから前記第１のビット線に読み出された読み出しデータを前記第１のビット線に書き戻すデータ書き込み回路Ｗ１〜Ｗｎとにより半導体メモリ装置が構成される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は半導体メモリ装置、特にＳＲＡＭに関する。
【０００２】
【従来の技術】
ＳＲＡＭの大容量化、高速化の要求に応じてＳＲＡＭセルを構成するトランジスタも微細化、高速化がますます進んできており、その結果、ビット線に発生するリーク電流もますます多くなってきている。そのリーク電流はＳＲＡＭセルのトランスファートランジスタのオフリーク電流によって引き起こされるため、１つのビット線に繋がるＳＲＡＭセルの数が多くなると、ビット線に発生するリーク電流の総量が無視できなくなり、データ読み出しエラーが発生する問題が生じている。特に読み出し動作に相補ビット線のどちらか一方のみを用いている構成の場合、読み出し回路を接続した方のビット線がプリチャージ電位と同じ電位を読み出すと、フローティング状態になったビット線のプリチャージ電位でデータを補償しなければならないため、上記リーク電流によりデータ読み出しエラーが発生する可能性が更に高くなる。
【０００３】
プリチャージに関しては、例えばＳＲＡＭからのデータ読み出し時に選択されたビット線にライトドライバと兼用のプリチャージ回路を用いてプリチャージを行っている従来例がある。（例えば、特許文献１参照）。
【０００４】
また、プリチャージ時に予め放電状態をチェックしておいたＳＲＡＭセルに接続されているビット線の電位を選択的に回復させる機能を持ったプリチャージ手段を具えている従来例もある。（例えば、特許文献２参照）。
【０００５】
【特許文献１】
特開平６−１９５９７７号公報（第２欄、第４図参照）
【０００６】
【特許文献２】
米国特許第６，０６４、６１６号公報（要約、請求項１参照）
【０００７】
【発明が解決しようとする課題】
しかしながら、前記特許文献１に記載された発明では、プリチャージを行った後で多数のＳＲＡＭセルからのリーク電流に起因するビット線の電位低下には対処できず、読み出しエラーが発生してしまう。
【０００８】
また、前記特許文献２に記載された発明では、特に問題となるＳＲＡＭセルに接続されたビット線の電位低下には対処できるが、前記特許文献１と同様に、プリチャージを行った後で多数のＳＲＡＭセルからのリーク電流に起因するビット線の電位低下には対処できず、やはり読み出しエラーが発生してしまう。
【０００９】
このように従来では、ＳＲＡＭセルからプリチャージ電位と同じ電位のデータを読み出す時に、そのトランスファートランジスタがオフしているために、ビット線に対する電荷供給能力がない。このため、データ読み出し時に、プリチャージされたビット線からのリーク電流があると、このビット線の電位低下が生じ、読み出しエラーが発生してしまう。
【００１０】
従って、この発明は、プリチャージされたビット線からのリーク電流による電位低下を防止して読み出しエラーの発生を未然に防止できるとともに、読み出しモード時の高速動作も可能な半導体メモリ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明の一実施態様による半導体メモリ装置は、夫々第１、第２のビット線を有し第１の方向に配列された複数のビット線対と、前記第１，第２のビット線間に夫々第１、第２のデータ記憶ノードを介して接続された複数のＳＲＡＭセルを有するセルアレイと、前記ビット線と交差する第２の方向に配列された複数のワード線と、書き込みモード時に前記ワード線により選択されたＳＲＡＭセルに前記第１、第２のビット線を介して書き込みデータを供給するとともに、読み出しモード時に前記ワード線により選択されたＳＲＡＭセルから前記第１のビット線に読み出された読み出しデータを前記第１のビット線に書き戻すデータ書き込み回路とを具備することを特徴として構成されている。
【００１２】
また、この発明の他の実施態様の半導体メモリ装置は、夫々第１、第２のビット線を有し第１の方向に配列された複数のビット線対と、前記第１、第２のビット線間に夫々第１、第２のデータ記憶ノードを有する第１、第２のトランスファゲートを介して接続された複数のＳＲＡＭセルを有するセルアレイと、前記第１、第２のビット線に交差する第２の方向に配列され、前記第１、第２のトランスファゲートに夫々別々に接続された第１、第２のワード線と、書き込みモード時に前記第１、第２のワード線により選択されたＳＲＡＭセルに前記第１、第２のビット線を介して書き込みデータを供給するとともに、読み出しモード時に、前記第１、第２のワード線のうちの活性化されたワード線により選択されたＳＲＡＭセルのデータ記憶ノードから前記第１、第２のビット線のうちの少なくとも一方のビット線に読み出された読み出しデータを当該ビット線に書き戻すデータ書き込み回路とを具備することを特徴として構成されている。
【００１３】
これらの構成により、プリチャージされたビット線からのリーク電流による電位低下を防止して読み出しエラーの発生を未然に防止できるとともに、読み出しモード時の高速動作も可能な半導体メモリ装置を提供することができる。
【００１４】
【発明の実施の形態】
以下、この発明について図面を参照して詳細に説明する。
【００１５】
読み出しモード時において、プリチャージされたビット線からのリーク電流による電位低下を防止する機能を持つＳＲＡＭ回路として、この発明者はまず図５に示す構成の回路を提案した。以下、図５を参照してこの回路の説明をする。
【００１６】
図５において、夫々第１、第２のビット線ＢＬ１、／ＢＬ１、…ＢＬｎ、／ＢＬｎを有し、互いに平行に配列された複数のビット線対が設けられる。第１、第２のビット線ＢＬ１、／ＢＬ１間には、夫々第１、第２のデータ記憶ノードを介して接続されたｍ個のＳＲＡＭセルＳＣ１１〜ＳＣｍ１を有する第１のセルアレイグループが構成される。同様に、ｎ番目のビット線対ＢＬｎ、ＢＬｎ間には、ｍ個のＳＲＡＭセルＳＣ１ｎ〜ＳＣｍｎを有する第ｎのセルアレイグループが構成される。このように複数のセルアレイグループをロウ方向に配列してＳＲＡＭのセルアレイブロックが構成される。
【００１７】
ＳＲＡＭセル、例えばセルＳＣ１１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とで構成された第１のインバータと、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とで構成された第２のインバータと、第１のインバータの出力ノードと一方のビット線ＢＬ１との間に接続されたトランスファゲートトランジスタＴ１と、第２のインバータの出力ノードと他方のビット線／ＢＬ１との間に接続されたトランスファゲートトランジスタＴ２との合計６個のトランジスタで構成される。トランスファゲートトランジスタＴ１、Ｔ２のゲートはワード線ＷＬ１に共通に接続される。他のすべてのＳＲＡＭセルも同様に構成されている。
【００１８】
前記セルアレイのカラム方向には複数のワード線ＷＬ１〜ＷＬｍが配列され、夫々ロウ方向に配列されたｎ個のＳＲＡＭセルに共通に接続される。更に、ワード線ＷＬ１〜ＷＬｍに平行な方向には、反転プリチャージ信号／ｐｒｅが供給されるプリチャージ線ＰＬが配置される。
【００１９】
ビット線対ＢＬ１、／ＢＬ１の内の一方のビット線ＢＬ１の一端は、データ読み出し回路Ｒ１の読み出しデータ入力端に接続される。このデータ読み出し回路Ｒ１は、ビット線ＢＬ１に並列に接続された一対のＰＭＯＳトランジスタＰｔ１、Ｐｔ２と、ビット線ＢＬ１の一端と読み出しデータ出力端ＴＲ１との間に直列に接続されたインバータＩＲ１、ＩＲ２とを含む。一方のＰＭＯＳトランジスタＰｔ１のゲートはプリチャージ線ＰＬに接続され、他方のＰＭＯＳトランジスタＰｔ２のゲートはインバータＩＲ１、ＩＲ２の接続点に接続される。他方のビット線／ＢＬ１とプリチャージ線ＰＬとの交点には、ビット線／ＢＬ１のプリチャージ用のＰＭＯＳトランジスタＰｔ３が接続される。図示しないが、残りのすべてのビット線のプリチャージ回路および、データ読み出し回路Ｒｎを含む残りのデータ読み出し回路も同様に構成される。
【００２０】
前記ＰＭＯＳトランジスタＰｔ２は、読み出しモード時に前記ワード線により選択された例えばＳＲＡＭセルＳＣ１１から前記第１のビット線ＢＬ１を介して読み出されたデータに基づいて、当該ビット線ＢＬ１の電位をプリチャージ電位に保持する状態保持回路として動作する。即ち、ＳＲＡＭセルＳＣ１１から読み出されたデータがＨレベルのデータであるときのみ、インバータＩＲ１により反転されたＬレベルの信号がＰＭＯＳトランジスタＰｔ２のゲートに供給され、このトランジスタＰｔ２を介してプリチャージ信号と同等の電位がビット線ＢＬ１に供給される。
【００２１】
更に、第１、第２のビット線ＢＬ１、／ＢＬ１には、書き込みモード時に、例えば前記ワード線ＷＬ１により選択されたＳＲＡＭセルＳＣ１１に前記第１、第２のビット線ＢＬ１、／ＢＬ１を介して書き込みデータを供給するデータ書き込み回路Ｗ１が接続される。このデータ書きこみ回路Ｗ１は、データ書きこみ端子ＴＷ１とビット線ＢＬ１との間に直列に接続されたクロックドインバータＩＷ１およびインバータＩＷ２と、データ書きこみ端子ＴＷ１とビット線／ＢＬ１との間に接続されたクロックドインバータＩＷ３とを有する。ビット線ＢＬｎ、／ＢＬｎを含む他のビット線にも同様にデータ書き込み回路Ｗｎが接続される。
【００２２】
クロックドインバータＩＷ１、ＩＷ３に供給される書き込みクロックｃ、／ｃは図２に示す書き込みクロック発生回路ＣＧから、後で述べるクロック信号ＣＬＫおよびライトイネーブル信号ＷＥに基づいて発生される。
【００２３】
以下、図７のタイミングチャートを参照して図５に示したＳＲＡＭ回路および図６の書き込みクロック発生回路ＣＧの動作を説明する。
【００２４】
図７において、（ａ）はクロック信号ＣＬＫを示し、その１周期毎に（ｂ）に示したライトイネーブル信号ＷＥにより書き込み（Ｗｒｉｔｅ）モードと読み出し（Ｒｅａｄ）モードのモード切換えが行われる。即ち、（ａ）、（ｂ）に示すように、クロック信号ＣＬＫの各立ち上がりのタイミングでライトイネーブル信号ＷＥがＨのときは書き込みモード、Ｌのときは読み出しモードとなる。
【００２５】
（ｃ）は書き込みデータｗｄａｔａを示し、ここでは４周期のクロック信号のうち前半の２周期はＬレベル、後半の２周期はＨレベルとなるデータとして示してある。（ｄ）はワード線選択信号であり、例えば図１のワード線ＷＬ１に供給される信号である。図５に示したＳＲＡＭセルはいずれもトランスファゲートトランジスタがＮＭＯＳトランジスタである。これらのトランジスタは、ワード線選択信号ＷＬがＨレベルになるタイミング、即ちクロック信号ＣＬＫがＨレベルになるのと略同じタイミングでＯＮとなり、書き込み、読み出しデータがＳＲＡＭセルに書き込まれ、あるいは読み出されることになる。
【００２６】
（ｅ）は反転プリチャージ信号／ｐｒｅを示し、ワード線選択信号ＷＬと同期して読み出しモード、書き込みモードのいずれでもそれぞれＨレベルとなる。従って、プリチャージ線ＰＬに接続されたＰＭＯＳトランジスタＰｔ１、Ｐｔ３は信号／ｐｒｅがＬレベルとなる期間、即ちクロック信号の書き込み期間Ｗｒｉｔｅ、および読み出し期間Ｒｅａｄに先行するＬレベル期間のみＯＮとなり、所定のプリチャージ電位がビット線ＢＬ１〜ＢＬｎ、／ＢＬ１〜／ＢＬｎに供給される。
【００２７】
（ｆ）、（ｇ）はデータ書き込み回路Ｗ１内のクロックドインバータＩＷ１、ＩＷ３の導通状態を制御する相補の関係を有する書き込みクロック信号ｃ、／ｃを示す。これらの書き込みクロック信号ｃ、／ｃは図６および図７の（ａ）、（ｂ）、（ｆ）、（ｇ）に示すように、クロック信号ＣＬＫに同期して、ライトイネーブル信号ＷＥのＨレベルに応じて発生される書き込み用のクロック信号である。
【００２８】
（ｋ）は書き込み回路の状態を示し、制御信号ｃがＬ、／ｃがＨの時にはクロックドインバータＩＷ１、ＩＷ３のいずれも動作せず、データ書き込み回路Ｗ１の状態はＨｉ−Ｚである。一方、ライトイネーブル信号ＷＥのＨの期間では、制御信号ｃがＨ、／ｃがＬとなり、クロックドインバータＩＷ１、ＩＷ３が動作状態となり、データ書き込み回路Ｗ１の状態はＬｏ−Ｚとなる。
【００２９】
例えば、“０”データ書き込み時には、（ｃ）に示すように、書きこみデータｗｄａｔａはＬレベルであり、インバータＩＷ２、ＩＷ１を介して（ｈ）に示すようにビット線ＢＬ１にはＬレベルの電位が供給され、ビット線／ＢＬ１には（ｉ）に示すように、Ｈレベルの電位が供給される。この結果、例えば選択されたＳＲＡＭセルＳＣ１１のトランスファゲートトランジスタＴ１に接続された記憶ノードはＬレベル、トランスファゲートトランジスタＴ２に接続された記憶ノードにはＨレベルのデータが記憶される。“１”データ書き込み時には、同様にしてビット線ＢＬ１側がＨ、ビット線／ＢＬ１側がＬのデータが記憶される。
【００３０】
データ読み出し時に、例えばビット線ＢＬ１側のセル出力がＬレベルであると、／ｐｒｅ信号によりＰＭＯＳトランジスタＰｔ１を介してプリチャージされたビット線ＢＬ１のＨレベルの電位は（ｈ）に示したように読み出しサイクルＲｅａｄより僅かに遅れてＬレベルとなり、読み出しデータｒｄａｔａも（ｊ）に示すように更に所定の遅れをもってＬレベルとなる。
【００３１】
又、ビット線ＢＬ１側のセル出力がＨレベルであると、（ｊ）に示すように読み出しデータｒｄａｔａにレベル変化は生じない。
【００３２】
以上のように、図５の実施形態ではプリチャージ線ＰＬ上の反転プリチャージ信号／ｐｒｅによりデータの書き込み時、あるいは読み出し時にビット線ＢＬ１がＨにプリチャージされると、このＨレベルがインバータＩＲ１を介して状態保持ＰＭＯＳトランジスタＰｔ２のゲートに供給されるから、このトランジスタＰｔ２はこのプリチャージ電位を維持する方向に働き、ＳＲＡＭセルからのリーク電流によるビット線ＢＬ１の電位低下を補償することができ、データ読み出しエラーを防止できる。
【００３３】
尚、図５の実施形態ではＳＲＡＭセルＳＣ１１に例示したように、６個のトランジスタを用いて１つのＳＲＡＭセルを構成した場合を示した。しかしながら、このＳＲＡＭセルの内部構成は６トランジスタ構成に限らず、例えば４トランジスタ構成など他の構成のＳＲＡＭセルを用いても同様に実施できる。また、読み出したデータがＨレベルのときに、このＨレベルにプリチャージされたビット線の電位を維持する場合で説明したが、反対に、読み出したデータがＬレベルのときにビット線をこのＬレベルにプリチャージし、その電位を維持する場合にもこの発明は適用できる。以下に説明される実施形態はいずれも前者の場合で説明するが、同様に後者の場合にも適用できる。
【００３４】
尚、この図５に示した構成のＳＲＡＭ回路では、選択されたセルのビット線ＢＬ１側の出力がＬのときには、このビット線ＢＬ１の電位が速やかに低下して、データ読み出し回路Ｒ１がこの電位低下を検知できなければならない。しかしながら、ビット線ＢＬ１の電位が低下するのを妨げる方向に状態保持ＰＭＯＳトランジスタＰｔ２が作用するため、結果的に、データ読み出し動作速度が低下してしまう。
【００３５】
図１に示す実施形態はこのような図５の実施形態の不都合な点を改善したもので、セルのトランスファゲートトランジスタのオフリーク電流の増大に対処できるとともに、高速動作のＳＲＡＭを実現できるものである。
【００３６】
図１において図５の実施形態と同一の部分は同じ参照番号を付してその説明の重複を回避する。図１において図５の実施形態と異なる点は、データ読み出し回路Ｒ１〜Ｒｎの構成と、データ書き込み回路Ｗ１〜Ｗｎの構成である。データ読み出し回路Ｒ１〜Ｒｎは、いずれも図１に示したように２個の直列接続されたインバータＩＲ１、ＩＲ２のみで構成され、ビット線ＢＬ１〜ＢＬｎに夫々接続される。
【００３７】
また、データ書き込み回路Ｗ１〜Ｗｎは、図５の実施形態と同様に、回路Ｗ１を例に取って図１に示したように、ビット線ＢＬ１に接続されたクロックドインバータＩＷ１と、ビット線／ＢＬ１に接続されたクロックドインバータＩＷ３とを有する。クロックドインバータＩＷ１、ＩＷ３の入力側は２入力ＮＯＲゲートＩＷ４、ＩＷ５の出力端に接続され、この２入力ＮＯＲゲートの一方の入力端子は夫々、インバータＩＷ７を介してプリチャージ線ＰＬに接続されてプリチャージ信号／ｐｒｅを受ける。ゲートＩＷ４の他方の入力端子はマルチプレクサＩＷ６の出力端子に直接に接続され、ゲートＩＷ５の他方の入力端子はインバータＩＷ２を介してマルチプレクサＩＷ６の出力端子に接続される。このマルチプレクサＩＷ６の一方の入力端子はビット線ＢＬ１の読み出しデータ出力端に接続され、他方の入力端子は書き込みデータｗｄａｔａの入力端子ＴＷ１に接続される。
【００３８】
マルチプレクサＩＷ６には読み出しモード信号Ｒｅａｄが供給され、データ書き込みモードでは入力端子ＴＷ１に供給された書き込みデータｗｄａｔａを通過させ、読み出しモードではビット線ＢＬ１からの読み出しデータを通過させる。
【００３９】
以下、図１の実施形態の動作に付いて図２のタイミングチャートを参照して詳述する。図２のタイミングチャートにおいて図７と異なる点は、（ｃ）の読み出しモード切換え信号ｒｅａｄと、（ｇ）のタイマー出力信号ｔｍｏｕｔと、（ｍ）のデータ書き込み回路の状態信号である。また、書き込みクロック発生回路ＣＧから発生される書き込みクロックｃ、／ｃは、ライトイネーブル信号ＷＥのＬレベルの期間に発生される。ここでは、（ｃ）の信号ｒｅａｄに同期して（ｇ）のタイマー出力信号ｔｍｏｕｔとともにスタートし、タイマー出力信号ｔｍｏｕｔの立下りに同期して終了する。他の信号については図７と同じである
ここで、図３を参照して書き込みクロック信号ｃ、／ｃの発生回路ＣＧの一例の構成を説明する。図３において、タイマー出力信号ｔｍｏｕｔは、クロック信号ＣＬＫを受けてから所定時間後に終了する遅延タイマーＴＭからの出力として得られる。このタイマー出力信号ｔｍｏｕｔはライトイネーブル信号ＷＥとともに書き込みクロック発生回路ＣＧに供給され、このタイマー出力信号ｔｍｏｕｔに同期して相補関係を有する書き込みクロック信号ｃ、／ｃが発生される。即ち、図２の（ｍ）に示すように、このタイマー出力信号ｔｍｏｕｔがＨレベルの期間のみクロックドインバータＩＷ１、ＩＷ３の導通が阻止され、データ書き込み回路Ｗ１からＷｎの状態がＨｉ−Ｚとなり、それ以外の期間はＬｏ−Ｚとなる。
【００４０】
以下、図２のタイミングチャートを参照して図１のＳＲＡＭの動作を詳細に説明する。図１の回路も図５の回路と同様にプリチャージ、書き込み、読み出しの３つのモードで動作する。
【００４１】
例えばデータ書き込みモード時に、書き込み回路Ｗ１において、（ｄ）の書き込みデータｗｄａｔａがＬレベルであるとする。この状態で（ｃ）の読み出し指示信号ｒｅａｄ信号がＬレベルのときは、マルチプレクサＩＷ６からＬレベルの信号が出力され、ＮＯＲゲートＩＷ４に供給されるとともに、インバータＩＷ２で反転されたＨレベルの信号がＮＯＲゲートＩＷ５に供給される。
【００４２】
ここで、（ｂ）のライトイネーブル信号ＷＥがＨとなるＷｒｉｔｅ期間の直前では、（ｆ）に示したように、反転プリチャージ信号／ｐｒｅがＬレベル、即ちインバータＩＷ７から得られるプリチャージ電圧がＨレベルであるから、ＮＯＲゲートＩＷ４の出力がＬとなり、クロックドインバータＩＷ１の出力はＨレベルとなり、ビット線ＢＬ１にはプリチャージ電圧が供給される。
【００４３】
一方、ＮＯＲゲートＩＷ５の出力もＬレベルとなるから、クロックドインバータＩＷ３の出力はＨレベルとなり、このＨレベルのプリチャージ電圧がビット線／ＢＬ１に供給される。このようにして、データ書き込み回路Ｗ１によりビット線ＢＬ１、／ＢＬ１がともにＨレベルにプリチャージされる。
【００４４】
この状態でライトイネーブル信号ＷＥが立ちあがると共にクロックＣＬＫも立ち上がり、例えばワード線ＷＬ１が選択されたとする。これによりプリチャージ電圧の供給が停止される。ここで、書き込みデータがＬレベルであると、クロックドインバータＩＷ１からビット線ＢＬ１にはＬレベル、クロックドインバータＩＷ３からビット線／ＢＬ１にはＨレベルの書き込みデータがＳＲＡＭセルＳＣ１１に供給されて、図２の（ｊ）、（ｋ）に示したようにデータの書き込みが行われる。即ち、書き込みデータが図２の（ｄ）に示したようにＨレベルになると、図２の（ｊ）、（ｋ）のように例えばビット線ＢＬ１、／ＢＬ１の電位が逆になるだけである。
【００４５】
次に、読み出し時には、図２に示したように、読み出し指示信号ｒｅａｄがＨレベルとなる直前に、信号ＷＥの立下りに応じてプリチャージ電圧／ｐｒｅがＬ、即ちプリチャージ電圧がＨレベルとなる。これにより、前述の書き込み時と同様に、ビット線ＢＬ１からＢＬｎ、／ＢＬ１〜／ＢＬｎがＨレベルにプリチャージされる。この状態で遅延タイマーＴＭからタイマー信号ｔｍｏｕｔが書き込みクロック発生回路ＣＧに供給され、これに応じて書き込みクロックｃがＬに、／ｃがＨになる。これにより、クロックドインバータＩＷ１、ＩＷ３からの出力が停止され、データ書き込み回路Ｗ１がＨｉ−Ｚ状態となる。
【００４６】
この状態で例えば（ｅ）に示すようにワード線ＷＬ１が活性化されると、ＳＲＡＭセルＳＣ１１から読み出しデータｒｄａｔａがビット線ＢＬ１、／ＢＬ１上に得られる。この時、ＳＲＡＭセルＳＣ１１のデータ記憶状態に応じて２本のビット線ＢＬ１、／ＢＬ１の内で一方は必ずＨレベルのままに保持される。この時、データ書き込み回路Ｗ１はＨｉ−Ｚ状態であるから、Ｈレベルのビット線は略フローティング状態となる。
【００４７】
ＳＲＡＭセルＳＣ１１からビット線ＢＬ１を介してデータ読み出し回路Ｒ１に読み出しデータが伝搬し、出力端子ＴＲ１に現れるタイミングで、（ｇ）に示した遅延タイマーＴＭからのタイマー出力ｔｍｏｕｔにより、書き込みクロック発生回路ＣＧの出力ｃ、／ｃの極性が反転する。この結果、データ書き込み回路Ｗ１の状態がＬｏ−Ｚとなり、読み出されたデータがマルチプレクサＩＷ６に供給される。図５の（ｊ）に示したようにビット線ＢＬ１からＬレベル、ビット線／ＢＬ１からＨレベルのデータが読み出された場合には、ビット線ＢＬ１からのＬレベルのデータがＮＯＲゲートＩＷ４、クロックドインバータＩＷ１を介してビット線ＢＬ１に書き戻される。一方、インバータＩＷ２でＨレベルに反転された読み出しデータはＮＯＲゲートＩＷ５、クロックドインバータＩＷ３を介して他方のビット線／ＢＬ１に書き戻される。この段階でＨレベルを保持してフローティング状態であったビット線／ＢＬ１のフローティング状態が解消される。
【００４８】
ビット線ＢＬ１からＨレベル、ビット線／ＢＬ１からＬレベルのデータが読み出される場合にも同様にして、夫々Ｈレベル、Ｌレベルの読み出されたデータが対応するビット線に書き戻される。
【００４９】
なお、データを読み出している期間、例えばワード線ＷＬ１が活性化されてからデータ読み出し回路Ｒ１の出力端子ＴＲ１にデータが伝搬されるまでの期間はビット線ＢＬ１もしくはビット線／ＢＬ１がフローティング状態になり、外部から何らの電位維持動作も行われない。しかし、このフローティング期間が長いとＨレベルの電位が低下するおそれがある。従って、許されるフローティング時間は、ビット線容量とそのビット線に繋がるＳＲＡＭセルのトランスファトランジスタのオフリーク電流の総和で決まる。この時間内にデータ書き込み回路Ｗ１からデータをビット線ＢＬ１、／ＢＬ１に書き戻し、データを保持できればよい。他のビット線対についても同様の動作となる。
【００５０】
このように、図１に示した実施形態のＳＲＡＭによれば、データを読み出すとともに、所定タイミングで対応するビット線に書き戻すことにより、読み出し時にビット線をフローティング状態にできる回路構成であるから、外部からなんらの電位維持動作も必要でなく、ＳＲＡＭの動作速度の向上が図れる。また、図５の実施形態と比べてデータ読み出し回路の構成が簡単になり、データ書き込み回路の構成素子の増加があるが、全体として回路面積の大きな増加はない。
【００５１】
図１の実施形態では１つのＳＲＡＭからの読み出しデータがＢＬ、／ＢＬのビット線対に供給される、いわゆる１ポート構成の例として説明したが、ＢＬ、／ＢＬに異なるＳＲＡＭセルの書き込み、読み出しデータが伝搬する、所謂２ポート化したＳＲＡＭにもこの発明を適用できる。以下、図４を参照してこの実施形態について詳細に説明する。
【００５２】
図４においては一対のビット線ＢＬ、／ＢＬについてのみ示しているが、図１、図５と同様に複数のビット線対を有するＳＲＡＭを構成できる。図４において、２ポート化するために、ビット線ＢＬ、／ＢＬ間に接続された複数のＳＲＡＭセルＳＣ１１〜ＳＣｍ１には夫々２本のワード線が接続される。図４では図面の簡単化の為にＳＲＡＭセルＳＣ１１に接続された２本のワード線ＷＬ１、ＷＬ０のみ示している。一方のワード線ＷＬ０はＳＲＡＭセルＳＣ１１の一方のトランスファゲートトランジスタＴ１のゲートに接続され、他方のワード線ＷＬ１は他方のトランスファゲートトランジスタＴ２のゲートに接続される。ＳＲＡＭセルＳＣ１１の内部構成は図１、図５の実施形態と同じである。
【００５３】
ビット線ＢＬには第１のデータ読み出し回路Ｒ１１が接続され、ビット線／ＢＬには第２のデータ読み出し回路Ｒ１２が接続される。第１のデータ読み出し回路Ｒ１１は直列接続された２個のインバータＩＲ１、ＩＲ２で構成され、第２のデータ読み出し回路Ｒ１２は１個のインバータＩＲ３により構成される。データ読み出し回路Ｒ１１の出力側は出力端子ＴＲ１１に接続されるとともに、データ書き込み回路Ｗ１内のマルチプレクサＩＷ６１の入力端子に接続される。データ読み出し回路Ｒ１２の出力側は出力端子ＴＲ１２に接続されると共に、データ書き込み回路Ｗ１の他のマルチプレクサＩＷ６２の入力端子に接続される。
【００５４】
データ書き込み回路Ｗ１は図１の実施形態と同様に、書き込みデータの入力端子とマルチプレクサＩＷ６２の入力端子との間に接続されたデータ入力端子ＴＷ１と、プリチャージ線ＰＬとマルチプレクサＩＷ６１、ＩＷ６２に接続されたＮＯＲゲートＩＷ４、ＩＷ５と、これらのゲートと直列接続されたクロックドインバータＩＷ１、ＩＷ３とにより構成される。ＮＯＲゲートＩＷ４、ＩＷ５とプリチャージ線ＰＬとの間には図１の場合と同様にインバータＩＷ７が接続される。
【００５５】
図４のＳＲＡＭ回路におけるデータの読み出し、書き込み動作の前にも夫々プリチャージ動作が実行される。プリチャージ線ＰＬにＬレベルのプリチャージ電圧／ｐｒｅが供給されたときには、ＮＯＲゲートＩＷ４、ＩＷ５の出力レベルはいずれもＬとなる。この時、クロックドインバータＩＷ１、ＩＷ３はいずれも導通状態であるから、反転されたＨレベルのプリチャージ電圧がビット線ＢＬ、／ＢＬに供給され、プリチャージが行われる。
【００５６】
データ書き込み時には、書き込みデータ入力端子ＴＷ１に書き込みデータｗｄａｔａが供給され、そのデータ内容に応じたＨまたはＬレベルの電圧がビット線ＢＬ、／ＢＬに供給され、例えばワード線ＷＬ０、ＷＬ１を活性化して選択されたＳＲＡＭセルＳＣ１１にデータを書き込む。
【００５７】
データ読み出し時には、ワード線ＷＬ０あるいはワード線ＷＬ１を選択的に活性化することにより、ＳＲＡＭセルＳＣ１１に記憶されているデータをビット線ＢＬおよび／ＢＬから異なるデータとして別々に読み出すことができる。このため、ビット線ＢＬ、／ＢＬ上に夫々読み出されたデータに応じた電圧をデータ書き込み回路Ｗ１を介してビット線ＢＬ、／ＢＬに夫々書き戻し、これらのビット線の電位をデータ読み出し動作後に所定時間保持しておくことができる。
【００５８】
例えばワード線ＷＬ０のみ活性化された場合にはＳＲＡＭセルＳＣ１１からビット線ＢＬにのみデータが読み出され、これがデータ読み出し回路Ｒ１１を介してデータ出力端子ｒｄａｔａ０に出力されるとともに、マルチプレクサＩＷ６１を介してデータ書き込み回路Ｗ１に供給され、ビット線ＢＬ上に書き戻される。
【００５９】
他方のワード線ＷＬ１のみ活性化された場合にも、同様にＳＲＡＭセルＳＣ１１からビット線／ＢＬにのみデータが読み出され、これがデータ読み出し回路Ｒ１２を介してデータ出力端子ｒｄａｔａ１に出力されるとともに、マルチプレクサＩＷ６２を介してデータ書き込み回路Ｗ１に供給され、ビット線／ＢＬ上に書き戻される。
【００６０】
このように２ポート化した場合でも、図１に示した実施形態と同様に読み出したデータを対応するビット線上に書き戻し、ビット線上の読み出しデータを保持することができる。また、図１の場合と同様に、データ読み出し時に一時的にＨレベルのビット線がフローティング状態となるため、このビット線の電位を保持するための何らの電位保持手段も必要とせず、これに起因する動作速度の低下もない。
【００６１】
【発明の効果】
以上詳述したようにこの発明によれば、ＳＲＡＭセルからのデータ読み出し時に、トランスファゲートトランジスタのオフリークによるプリチャージされたビット線の電位低下を防止して読み出しエラーの発生を未然に防止でき、高速読み出しが可能な半導体メモリ装置を提供することが出来る。
【図面の簡単な説明】
【図１】この発明の一実施形態のＳＲＡＭの構成を示すブロック図。
【図２】図１のＳＲＡＭの動作を示すタイミングチャート。
【図３】図１中のクロックドインバータの制御クロックを発生する書き込みクロック発生回路の一例のブロック図。
【図４】この発明の他の実施形態のＳＲＡＭの構成を示すブロック図。
【図５】この発明の更に他の実施形態のＳＲＡＭの構成を示すブロック図。
【図６】図５のクロックドインバータの制御クロックを発生するための書き込みクロック発生回路の一例を示すブロック図。
【図７】図５のＳＲＡＭの動作を示すタイミングチャート。
【符号の説明】
ＢＬ、／ＢＬ、ＢＬ１〜ＢＬｎ、／ＢＬ１〜／ＢＬｎ…ビット線。
ＷＬ１〜ＷＬｍ…ワード線。
ＳＣ１１〜ＳＣｍｎ…ＳＲＡＭセル。
ＩＷ１、ＩＷ３…クロックドインバータ。
ＰＬ…プリチャージ線。
Ｐｔ２…状態保持ＰＭＯＳ。
Ｐｔ３…プリチャージ用ＰＭＯＳ。
Ｒ１〜Ｒｎ…データ読み出し回路。
Ｗ１〜Ｗｎ…データ書き込み回路。
ＣＧ…書き込みクロック発生回路。
【発明の属する技術分野】
この発明は半導体メモリ装置、特にＳＲＡＭに関する。
【０００２】
【従来の技術】
ＳＲＡＭの大容量化、高速化の要求に応じてＳＲＡＭセルを構成するトランジスタも微細化、高速化がますます進んできており、その結果、ビット線に発生するリーク電流もますます多くなってきている。そのリーク電流はＳＲＡＭセルのトランスファートランジスタのオフリーク電流によって引き起こされるため、１つのビット線に繋がるＳＲＡＭセルの数が多くなると、ビット線に発生するリーク電流の総量が無視できなくなり、データ読み出しエラーが発生する問題が生じている。特に読み出し動作に相補ビット線のどちらか一方のみを用いている構成の場合、読み出し回路を接続した方のビット線がプリチャージ電位と同じ電位を読み出すと、フローティング状態になったビット線のプリチャージ電位でデータを補償しなければならないため、上記リーク電流によりデータ読み出しエラーが発生する可能性が更に高くなる。
【０００３】
プリチャージに関しては、例えばＳＲＡＭからのデータ読み出し時に選択されたビット線にライトドライバと兼用のプリチャージ回路を用いてプリチャージを行っている従来例がある。（例えば、特許文献１参照）。
【０００４】
また、プリチャージ時に予め放電状態をチェックしておいたＳＲＡＭセルに接続されているビット線の電位を選択的に回復させる機能を持ったプリチャージ手段を具えている従来例もある。（例えば、特許文献２参照）。
【０００５】
【特許文献１】
特開平６−１９５９７７号公報（第２欄、第４図参照）
【０００６】
【特許文献２】
米国特許第６，０６４、６１６号公報（要約、請求項１参照）
【０００７】
【発明が解決しようとする課題】
しかしながら、前記特許文献１に記載された発明では、プリチャージを行った後で多数のＳＲＡＭセルからのリーク電流に起因するビット線の電位低下には対処できず、読み出しエラーが発生してしまう。
【０００８】
また、前記特許文献２に記載された発明では、特に問題となるＳＲＡＭセルに接続されたビット線の電位低下には対処できるが、前記特許文献１と同様に、プリチャージを行った後で多数のＳＲＡＭセルからのリーク電流に起因するビット線の電位低下には対処できず、やはり読み出しエラーが発生してしまう。
【０００９】
このように従来では、ＳＲＡＭセルからプリチャージ電位と同じ電位のデータを読み出す時に、そのトランスファートランジスタがオフしているために、ビット線に対する電荷供給能力がない。このため、データ読み出し時に、プリチャージされたビット線からのリーク電流があると、このビット線の電位低下が生じ、読み出しエラーが発生してしまう。
【００１０】
従って、この発明は、プリチャージされたビット線からのリーク電流による電位低下を防止して読み出しエラーの発生を未然に防止できるとともに、読み出しモード時の高速動作も可能な半導体メモリ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明の一実施態様による半導体メモリ装置は、夫々第１、第２のビット線を有し第１の方向に配列された複数のビット線対と、前記第１，第２のビット線間に夫々第１、第２のデータ記憶ノードを介して接続された複数のＳＲＡＭセルを有するセルアレイと、前記ビット線と交差する第２の方向に配列された複数のワード線と、書き込みモード時に前記ワード線により選択されたＳＲＡＭセルに前記第１、第２のビット線を介して書き込みデータを供給するとともに、読み出しモード時に前記ワード線により選択されたＳＲＡＭセルから前記第１のビット線に読み出された読み出しデータを前記第１のビット線に書き戻すデータ書き込み回路とを具備することを特徴として構成されている。
【００１２】
また、この発明の他の実施態様の半導体メモリ装置は、夫々第１、第２のビット線を有し第１の方向に配列された複数のビット線対と、前記第１、第２のビット線間に夫々第１、第２のデータ記憶ノードを有する第１、第２のトランスファゲートを介して接続された複数のＳＲＡＭセルを有するセルアレイと、前記第１、第２のビット線に交差する第２の方向に配列され、前記第１、第２のトランスファゲートに夫々別々に接続された第１、第２のワード線と、書き込みモード時に前記第１、第２のワード線により選択されたＳＲＡＭセルに前記第１、第２のビット線を介して書き込みデータを供給するとともに、読み出しモード時に、前記第１、第２のワード線のうちの活性化されたワード線により選択されたＳＲＡＭセルのデータ記憶ノードから前記第１、第２のビット線のうちの少なくとも一方のビット線に読み出された読み出しデータを当該ビット線に書き戻すデータ書き込み回路とを具備することを特徴として構成されている。
【００１３】
これらの構成により、プリチャージされたビット線からのリーク電流による電位低下を防止して読み出しエラーの発生を未然に防止できるとともに、読み出しモード時の高速動作も可能な半導体メモリ装置を提供することができる。
【００１４】
【発明の実施の形態】
以下、この発明について図面を参照して詳細に説明する。
【００１５】
読み出しモード時において、プリチャージされたビット線からのリーク電流による電位低下を防止する機能を持つＳＲＡＭ回路として、この発明者はまず図５に示す構成の回路を提案した。以下、図５を参照してこの回路の説明をする。
【００１６】
図５において、夫々第１、第２のビット線ＢＬ１、／ＢＬ１、…ＢＬｎ、／ＢＬｎを有し、互いに平行に配列された複数のビット線対が設けられる。第１、第２のビット線ＢＬ１、／ＢＬ１間には、夫々第１、第２のデータ記憶ノードを介して接続されたｍ個のＳＲＡＭセルＳＣ１１〜ＳＣｍ１を有する第１のセルアレイグループが構成される。同様に、ｎ番目のビット線対ＢＬｎ、ＢＬｎ間には、ｍ個のＳＲＡＭセルＳＣ１ｎ〜ＳＣｍｎを有する第ｎのセルアレイグループが構成される。このように複数のセルアレイグループをロウ方向に配列してＳＲＡＭのセルアレイブロックが構成される。
【００１７】
ＳＲＡＭセル、例えばセルＳＣ１１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とで構成された第１のインバータと、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とで構成された第２のインバータと、第１のインバータの出力ノードと一方のビット線ＢＬ１との間に接続されたトランスファゲートトランジスタＴ１と、第２のインバータの出力ノードと他方のビット線／ＢＬ１との間に接続されたトランスファゲートトランジスタＴ２との合計６個のトランジスタで構成される。トランスファゲートトランジスタＴ１、Ｔ２のゲートはワード線ＷＬ１に共通に接続される。他のすべてのＳＲＡＭセルも同様に構成されている。
【００１８】
前記セルアレイのカラム方向には複数のワード線ＷＬ１〜ＷＬｍが配列され、夫々ロウ方向に配列されたｎ個のＳＲＡＭセルに共通に接続される。更に、ワード線ＷＬ１〜ＷＬｍに平行な方向には、反転プリチャージ信号／ｐｒｅが供給されるプリチャージ線ＰＬが配置される。
【００１９】
ビット線対ＢＬ１、／ＢＬ１の内の一方のビット線ＢＬ１の一端は、データ読み出し回路Ｒ１の読み出しデータ入力端に接続される。このデータ読み出し回路Ｒ１は、ビット線ＢＬ１に並列に接続された一対のＰＭＯＳトランジスタＰｔ１、Ｐｔ２と、ビット線ＢＬ１の一端と読み出しデータ出力端ＴＲ１との間に直列に接続されたインバータＩＲ１、ＩＲ２とを含む。一方のＰＭＯＳトランジスタＰｔ１のゲートはプリチャージ線ＰＬに接続され、他方のＰＭＯＳトランジスタＰｔ２のゲートはインバータＩＲ１、ＩＲ２の接続点に接続される。他方のビット線／ＢＬ１とプリチャージ線ＰＬとの交点には、ビット線／ＢＬ１のプリチャージ用のＰＭＯＳトランジスタＰｔ３が接続される。図示しないが、残りのすべてのビット線のプリチャージ回路および、データ読み出し回路Ｒｎを含む残りのデータ読み出し回路も同様に構成される。
【００２０】
前記ＰＭＯＳトランジスタＰｔ２は、読み出しモード時に前記ワード線により選択された例えばＳＲＡＭセルＳＣ１１から前記第１のビット線ＢＬ１を介して読み出されたデータに基づいて、当該ビット線ＢＬ１の電位をプリチャージ電位に保持する状態保持回路として動作する。即ち、ＳＲＡＭセルＳＣ１１から読み出されたデータがＨレベルのデータであるときのみ、インバータＩＲ１により反転されたＬレベルの信号がＰＭＯＳトランジスタＰｔ２のゲートに供給され、このトランジスタＰｔ２を介してプリチャージ信号と同等の電位がビット線ＢＬ１に供給される。
【００２１】
更に、第１、第２のビット線ＢＬ１、／ＢＬ１には、書き込みモード時に、例えば前記ワード線ＷＬ１により選択されたＳＲＡＭセルＳＣ１１に前記第１、第２のビット線ＢＬ１、／ＢＬ１を介して書き込みデータを供給するデータ書き込み回路Ｗ１が接続される。このデータ書きこみ回路Ｗ１は、データ書きこみ端子ＴＷ１とビット線ＢＬ１との間に直列に接続されたクロックドインバータＩＷ１およびインバータＩＷ２と、データ書きこみ端子ＴＷ１とビット線／ＢＬ１との間に接続されたクロックドインバータＩＷ３とを有する。ビット線ＢＬｎ、／ＢＬｎを含む他のビット線にも同様にデータ書き込み回路Ｗｎが接続される。
【００２２】
クロックドインバータＩＷ１、ＩＷ３に供給される書き込みクロックｃ、／ｃは図２に示す書き込みクロック発生回路ＣＧから、後で述べるクロック信号ＣＬＫおよびライトイネーブル信号ＷＥに基づいて発生される。
【００２３】
以下、図７のタイミングチャートを参照して図５に示したＳＲＡＭ回路および図６の書き込みクロック発生回路ＣＧの動作を説明する。
【００２４】
図７において、（ａ）はクロック信号ＣＬＫを示し、その１周期毎に（ｂ）に示したライトイネーブル信号ＷＥにより書き込み（Ｗｒｉｔｅ）モードと読み出し（Ｒｅａｄ）モードのモード切換えが行われる。即ち、（ａ）、（ｂ）に示すように、クロック信号ＣＬＫの各立ち上がりのタイミングでライトイネーブル信号ＷＥがＨのときは書き込みモード、Ｌのときは読み出しモードとなる。
【００２５】
（ｃ）は書き込みデータｗｄａｔａを示し、ここでは４周期のクロック信号のうち前半の２周期はＬレベル、後半の２周期はＨレベルとなるデータとして示してある。（ｄ）はワード線選択信号であり、例えば図１のワード線ＷＬ１に供給される信号である。図５に示したＳＲＡＭセルはいずれもトランスファゲートトランジスタがＮＭＯＳトランジスタである。これらのトランジスタは、ワード線選択信号ＷＬがＨレベルになるタイミング、即ちクロック信号ＣＬＫがＨレベルになるのと略同じタイミングでＯＮとなり、書き込み、読み出しデータがＳＲＡＭセルに書き込まれ、あるいは読み出されることになる。
【００２６】
（ｅ）は反転プリチャージ信号／ｐｒｅを示し、ワード線選択信号ＷＬと同期して読み出しモード、書き込みモードのいずれでもそれぞれＨレベルとなる。従って、プリチャージ線ＰＬに接続されたＰＭＯＳトランジスタＰｔ１、Ｐｔ３は信号／ｐｒｅがＬレベルとなる期間、即ちクロック信号の書き込み期間Ｗｒｉｔｅ、および読み出し期間Ｒｅａｄに先行するＬレベル期間のみＯＮとなり、所定のプリチャージ電位がビット線ＢＬ１〜ＢＬｎ、／ＢＬ１〜／ＢＬｎに供給される。
【００２７】
（ｆ）、（ｇ）はデータ書き込み回路Ｗ１内のクロックドインバータＩＷ１、ＩＷ３の導通状態を制御する相補の関係を有する書き込みクロック信号ｃ、／ｃを示す。これらの書き込みクロック信号ｃ、／ｃは図６および図７の（ａ）、（ｂ）、（ｆ）、（ｇ）に示すように、クロック信号ＣＬＫに同期して、ライトイネーブル信号ＷＥのＨレベルに応じて発生される書き込み用のクロック信号である。
【００２８】
（ｋ）は書き込み回路の状態を示し、制御信号ｃがＬ、／ｃがＨの時にはクロックドインバータＩＷ１、ＩＷ３のいずれも動作せず、データ書き込み回路Ｗ１の状態はＨｉ−Ｚである。一方、ライトイネーブル信号ＷＥのＨの期間では、制御信号ｃがＨ、／ｃがＬとなり、クロックドインバータＩＷ１、ＩＷ３が動作状態となり、データ書き込み回路Ｗ１の状態はＬｏ−Ｚとなる。
【００２９】
例えば、“０”データ書き込み時には、（ｃ）に示すように、書きこみデータｗｄａｔａはＬレベルであり、インバータＩＷ２、ＩＷ１を介して（ｈ）に示すようにビット線ＢＬ１にはＬレベルの電位が供給され、ビット線／ＢＬ１には（ｉ）に示すように、Ｈレベルの電位が供給される。この結果、例えば選択されたＳＲＡＭセルＳＣ１１のトランスファゲートトランジスタＴ１に接続された記憶ノードはＬレベル、トランスファゲートトランジスタＴ２に接続された記憶ノードにはＨレベルのデータが記憶される。“１”データ書き込み時には、同様にしてビット線ＢＬ１側がＨ、ビット線／ＢＬ１側がＬのデータが記憶される。
【００３０】
データ読み出し時に、例えばビット線ＢＬ１側のセル出力がＬレベルであると、／ｐｒｅ信号によりＰＭＯＳトランジスタＰｔ１を介してプリチャージされたビット線ＢＬ１のＨレベルの電位は（ｈ）に示したように読み出しサイクルＲｅａｄより僅かに遅れてＬレベルとなり、読み出しデータｒｄａｔａも（ｊ）に示すように更に所定の遅れをもってＬレベルとなる。
【００３１】
又、ビット線ＢＬ１側のセル出力がＨレベルであると、（ｊ）に示すように読み出しデータｒｄａｔａにレベル変化は生じない。
【００３２】
以上のように、図５の実施形態ではプリチャージ線ＰＬ上の反転プリチャージ信号／ｐｒｅによりデータの書き込み時、あるいは読み出し時にビット線ＢＬ１がＨにプリチャージされると、このＨレベルがインバータＩＲ１を介して状態保持ＰＭＯＳトランジスタＰｔ２のゲートに供給されるから、このトランジスタＰｔ２はこのプリチャージ電位を維持する方向に働き、ＳＲＡＭセルからのリーク電流によるビット線ＢＬ１の電位低下を補償することができ、データ読み出しエラーを防止できる。
【００３３】
尚、図５の実施形態ではＳＲＡＭセルＳＣ１１に例示したように、６個のトランジスタを用いて１つのＳＲＡＭセルを構成した場合を示した。しかしながら、このＳＲＡＭセルの内部構成は６トランジスタ構成に限らず、例えば４トランジスタ構成など他の構成のＳＲＡＭセルを用いても同様に実施できる。また、読み出したデータがＨレベルのときに、このＨレベルにプリチャージされたビット線の電位を維持する場合で説明したが、反対に、読み出したデータがＬレベルのときにビット線をこのＬレベルにプリチャージし、その電位を維持する場合にもこの発明は適用できる。以下に説明される実施形態はいずれも前者の場合で説明するが、同様に後者の場合にも適用できる。
【００３４】
尚、この図５に示した構成のＳＲＡＭ回路では、選択されたセルのビット線ＢＬ１側の出力がＬのときには、このビット線ＢＬ１の電位が速やかに低下して、データ読み出し回路Ｒ１がこの電位低下を検知できなければならない。しかしながら、ビット線ＢＬ１の電位が低下するのを妨げる方向に状態保持ＰＭＯＳトランジスタＰｔ２が作用するため、結果的に、データ読み出し動作速度が低下してしまう。
【００３５】
図１に示す実施形態はこのような図５の実施形態の不都合な点を改善したもので、セルのトランスファゲートトランジスタのオフリーク電流の増大に対処できるとともに、高速動作のＳＲＡＭを実現できるものである。
【００３６】
図１において図５の実施形態と同一の部分は同じ参照番号を付してその説明の重複を回避する。図１において図５の実施形態と異なる点は、データ読み出し回路Ｒ１〜Ｒｎの構成と、データ書き込み回路Ｗ１〜Ｗｎの構成である。データ読み出し回路Ｒ１〜Ｒｎは、いずれも図１に示したように２個の直列接続されたインバータＩＲ１、ＩＲ２のみで構成され、ビット線ＢＬ１〜ＢＬｎに夫々接続される。
【００３７】
また、データ書き込み回路Ｗ１〜Ｗｎは、図５の実施形態と同様に、回路Ｗ１を例に取って図１に示したように、ビット線ＢＬ１に接続されたクロックドインバータＩＷ１と、ビット線／ＢＬ１に接続されたクロックドインバータＩＷ３とを有する。クロックドインバータＩＷ１、ＩＷ３の入力側は２入力ＮＯＲゲートＩＷ４、ＩＷ５の出力端に接続され、この２入力ＮＯＲゲートの一方の入力端子は夫々、インバータＩＷ７を介してプリチャージ線ＰＬに接続されてプリチャージ信号／ｐｒｅを受ける。ゲートＩＷ４の他方の入力端子はマルチプレクサＩＷ６の出力端子に直接に接続され、ゲートＩＷ５の他方の入力端子はインバータＩＷ２を介してマルチプレクサＩＷ６の出力端子に接続される。このマルチプレクサＩＷ６の一方の入力端子はビット線ＢＬ１の読み出しデータ出力端に接続され、他方の入力端子は書き込みデータｗｄａｔａの入力端子ＴＷ１に接続される。
【００３８】
マルチプレクサＩＷ６には読み出しモード信号Ｒｅａｄが供給され、データ書き込みモードでは入力端子ＴＷ１に供給された書き込みデータｗｄａｔａを通過させ、読み出しモードではビット線ＢＬ１からの読み出しデータを通過させる。
【００３９】
以下、図１の実施形態の動作に付いて図２のタイミングチャートを参照して詳述する。図２のタイミングチャートにおいて図７と異なる点は、（ｃ）の読み出しモード切換え信号ｒｅａｄと、（ｇ）のタイマー出力信号ｔｍｏｕｔと、（ｍ）のデータ書き込み回路の状態信号である。また、書き込みクロック発生回路ＣＧから発生される書き込みクロックｃ、／ｃは、ライトイネーブル信号ＷＥのＬレベルの期間に発生される。ここでは、（ｃ）の信号ｒｅａｄに同期して（ｇ）のタイマー出力信号ｔｍｏｕｔとともにスタートし、タイマー出力信号ｔｍｏｕｔの立下りに同期して終了する。他の信号については図７と同じである
ここで、図３を参照して書き込みクロック信号ｃ、／ｃの発生回路ＣＧの一例の構成を説明する。図３において、タイマー出力信号ｔｍｏｕｔは、クロック信号ＣＬＫを受けてから所定時間後に終了する遅延タイマーＴＭからの出力として得られる。このタイマー出力信号ｔｍｏｕｔはライトイネーブル信号ＷＥとともに書き込みクロック発生回路ＣＧに供給され、このタイマー出力信号ｔｍｏｕｔに同期して相補関係を有する書き込みクロック信号ｃ、／ｃが発生される。即ち、図２の（ｍ）に示すように、このタイマー出力信号ｔｍｏｕｔがＨレベルの期間のみクロックドインバータＩＷ１、ＩＷ３の導通が阻止され、データ書き込み回路Ｗ１からＷｎの状態がＨｉ−Ｚとなり、それ以外の期間はＬｏ−Ｚとなる。
【００４０】
以下、図２のタイミングチャートを参照して図１のＳＲＡＭの動作を詳細に説明する。図１の回路も図５の回路と同様にプリチャージ、書き込み、読み出しの３つのモードで動作する。
【００４１】
例えばデータ書き込みモード時に、書き込み回路Ｗ１において、（ｄ）の書き込みデータｗｄａｔａがＬレベルであるとする。この状態で（ｃ）の読み出し指示信号ｒｅａｄ信号がＬレベルのときは、マルチプレクサＩＷ６からＬレベルの信号が出力され、ＮＯＲゲートＩＷ４に供給されるとともに、インバータＩＷ２で反転されたＨレベルの信号がＮＯＲゲートＩＷ５に供給される。
【００４２】
ここで、（ｂ）のライトイネーブル信号ＷＥがＨとなるＷｒｉｔｅ期間の直前では、（ｆ）に示したように、反転プリチャージ信号／ｐｒｅがＬレベル、即ちインバータＩＷ７から得られるプリチャージ電圧がＨレベルであるから、ＮＯＲゲートＩＷ４の出力がＬとなり、クロックドインバータＩＷ１の出力はＨレベルとなり、ビット線ＢＬ１にはプリチャージ電圧が供給される。
【００４３】
一方、ＮＯＲゲートＩＷ５の出力もＬレベルとなるから、クロックドインバータＩＷ３の出力はＨレベルとなり、このＨレベルのプリチャージ電圧がビット線／ＢＬ１に供給される。このようにして、データ書き込み回路Ｗ１によりビット線ＢＬ１、／ＢＬ１がともにＨレベルにプリチャージされる。
【００４４】
この状態でライトイネーブル信号ＷＥが立ちあがると共にクロックＣＬＫも立ち上がり、例えばワード線ＷＬ１が選択されたとする。これによりプリチャージ電圧の供給が停止される。ここで、書き込みデータがＬレベルであると、クロックドインバータＩＷ１からビット線ＢＬ１にはＬレベル、クロックドインバータＩＷ３からビット線／ＢＬ１にはＨレベルの書き込みデータがＳＲＡＭセルＳＣ１１に供給されて、図２の（ｊ）、（ｋ）に示したようにデータの書き込みが行われる。即ち、書き込みデータが図２の（ｄ）に示したようにＨレベルになると、図２の（ｊ）、（ｋ）のように例えばビット線ＢＬ１、／ＢＬ１の電位が逆になるだけである。
【００４５】
次に、読み出し時には、図２に示したように、読み出し指示信号ｒｅａｄがＨレベルとなる直前に、信号ＷＥの立下りに応じてプリチャージ電圧／ｐｒｅがＬ、即ちプリチャージ電圧がＨレベルとなる。これにより、前述の書き込み時と同様に、ビット線ＢＬ１からＢＬｎ、／ＢＬ１〜／ＢＬｎがＨレベルにプリチャージされる。この状態で遅延タイマーＴＭからタイマー信号ｔｍｏｕｔが書き込みクロック発生回路ＣＧに供給され、これに応じて書き込みクロックｃがＬに、／ｃがＨになる。これにより、クロックドインバータＩＷ１、ＩＷ３からの出力が停止され、データ書き込み回路Ｗ１がＨｉ−Ｚ状態となる。
【００４６】
この状態で例えば（ｅ）に示すようにワード線ＷＬ１が活性化されると、ＳＲＡＭセルＳＣ１１から読み出しデータｒｄａｔａがビット線ＢＬ１、／ＢＬ１上に得られる。この時、ＳＲＡＭセルＳＣ１１のデータ記憶状態に応じて２本のビット線ＢＬ１、／ＢＬ１の内で一方は必ずＨレベルのままに保持される。この時、データ書き込み回路Ｗ１はＨｉ−Ｚ状態であるから、Ｈレベルのビット線は略フローティング状態となる。
【００４７】
ＳＲＡＭセルＳＣ１１からビット線ＢＬ１を介してデータ読み出し回路Ｒ１に読み出しデータが伝搬し、出力端子ＴＲ１に現れるタイミングで、（ｇ）に示した遅延タイマーＴＭからのタイマー出力ｔｍｏｕｔにより、書き込みクロック発生回路ＣＧの出力ｃ、／ｃの極性が反転する。この結果、データ書き込み回路Ｗ１の状態がＬｏ−Ｚとなり、読み出されたデータがマルチプレクサＩＷ６に供給される。図５の（ｊ）に示したようにビット線ＢＬ１からＬレベル、ビット線／ＢＬ１からＨレベルのデータが読み出された場合には、ビット線ＢＬ１からのＬレベルのデータがＮＯＲゲートＩＷ４、クロックドインバータＩＷ１を介してビット線ＢＬ１に書き戻される。一方、インバータＩＷ２でＨレベルに反転された読み出しデータはＮＯＲゲートＩＷ５、クロックドインバータＩＷ３を介して他方のビット線／ＢＬ１に書き戻される。この段階でＨレベルを保持してフローティング状態であったビット線／ＢＬ１のフローティング状態が解消される。
【００４８】
ビット線ＢＬ１からＨレベル、ビット線／ＢＬ１からＬレベルのデータが読み出される場合にも同様にして、夫々Ｈレベル、Ｌレベルの読み出されたデータが対応するビット線に書き戻される。
【００４９】
なお、データを読み出している期間、例えばワード線ＷＬ１が活性化されてからデータ読み出し回路Ｒ１の出力端子ＴＲ１にデータが伝搬されるまでの期間はビット線ＢＬ１もしくはビット線／ＢＬ１がフローティング状態になり、外部から何らの電位維持動作も行われない。しかし、このフローティング期間が長いとＨレベルの電位が低下するおそれがある。従って、許されるフローティング時間は、ビット線容量とそのビット線に繋がるＳＲＡＭセルのトランスファトランジスタのオフリーク電流の総和で決まる。この時間内にデータ書き込み回路Ｗ１からデータをビット線ＢＬ１、／ＢＬ１に書き戻し、データを保持できればよい。他のビット線対についても同様の動作となる。
【００５０】
このように、図１に示した実施形態のＳＲＡＭによれば、データを読み出すとともに、所定タイミングで対応するビット線に書き戻すことにより、読み出し時にビット線をフローティング状態にできる回路構成であるから、外部からなんらの電位維持動作も必要でなく、ＳＲＡＭの動作速度の向上が図れる。また、図５の実施形態と比べてデータ読み出し回路の構成が簡単になり、データ書き込み回路の構成素子の増加があるが、全体として回路面積の大きな増加はない。
【００５１】
図１の実施形態では１つのＳＲＡＭからの読み出しデータがＢＬ、／ＢＬのビット線対に供給される、いわゆる１ポート構成の例として説明したが、ＢＬ、／ＢＬに異なるＳＲＡＭセルの書き込み、読み出しデータが伝搬する、所謂２ポート化したＳＲＡＭにもこの発明を適用できる。以下、図４を参照してこの実施形態について詳細に説明する。
【００５２】
図４においては一対のビット線ＢＬ、／ＢＬについてのみ示しているが、図１、図５と同様に複数のビット線対を有するＳＲＡＭを構成できる。図４において、２ポート化するために、ビット線ＢＬ、／ＢＬ間に接続された複数のＳＲＡＭセルＳＣ１１〜ＳＣｍ１には夫々２本のワード線が接続される。図４では図面の簡単化の為にＳＲＡＭセルＳＣ１１に接続された２本のワード線ＷＬ１、ＷＬ０のみ示している。一方のワード線ＷＬ０はＳＲＡＭセルＳＣ１１の一方のトランスファゲートトランジスタＴ１のゲートに接続され、他方のワード線ＷＬ１は他方のトランスファゲートトランジスタＴ２のゲートに接続される。ＳＲＡＭセルＳＣ１１の内部構成は図１、図５の実施形態と同じである。
【００５３】
ビット線ＢＬには第１のデータ読み出し回路Ｒ１１が接続され、ビット線／ＢＬには第２のデータ読み出し回路Ｒ１２が接続される。第１のデータ読み出し回路Ｒ１１は直列接続された２個のインバータＩＲ１、ＩＲ２で構成され、第２のデータ読み出し回路Ｒ１２は１個のインバータＩＲ３により構成される。データ読み出し回路Ｒ１１の出力側は出力端子ＴＲ１１に接続されるとともに、データ書き込み回路Ｗ１内のマルチプレクサＩＷ６１の入力端子に接続される。データ読み出し回路Ｒ１２の出力側は出力端子ＴＲ１２に接続されると共に、データ書き込み回路Ｗ１の他のマルチプレクサＩＷ６２の入力端子に接続される。
【００５４】
データ書き込み回路Ｗ１は図１の実施形態と同様に、書き込みデータの入力端子とマルチプレクサＩＷ６２の入力端子との間に接続されたデータ入力端子ＴＷ１と、プリチャージ線ＰＬとマルチプレクサＩＷ６１、ＩＷ６２に接続されたＮＯＲゲートＩＷ４、ＩＷ５と、これらのゲートと直列接続されたクロックドインバータＩＷ１、ＩＷ３とにより構成される。ＮＯＲゲートＩＷ４、ＩＷ５とプリチャージ線ＰＬとの間には図１の場合と同様にインバータＩＷ７が接続される。
【００５５】
図４のＳＲＡＭ回路におけるデータの読み出し、書き込み動作の前にも夫々プリチャージ動作が実行される。プリチャージ線ＰＬにＬレベルのプリチャージ電圧／ｐｒｅが供給されたときには、ＮＯＲゲートＩＷ４、ＩＷ５の出力レベルはいずれもＬとなる。この時、クロックドインバータＩＷ１、ＩＷ３はいずれも導通状態であるから、反転されたＨレベルのプリチャージ電圧がビット線ＢＬ、／ＢＬに供給され、プリチャージが行われる。
【００５６】
データ書き込み時には、書き込みデータ入力端子ＴＷ１に書き込みデータｗｄａｔａが供給され、そのデータ内容に応じたＨまたはＬレベルの電圧がビット線ＢＬ、／ＢＬに供給され、例えばワード線ＷＬ０、ＷＬ１を活性化して選択されたＳＲＡＭセルＳＣ１１にデータを書き込む。
【００５７】
データ読み出し時には、ワード線ＷＬ０あるいはワード線ＷＬ１を選択的に活性化することにより、ＳＲＡＭセルＳＣ１１に記憶されているデータをビット線ＢＬおよび／ＢＬから異なるデータとして別々に読み出すことができる。このため、ビット線ＢＬ、／ＢＬ上に夫々読み出されたデータに応じた電圧をデータ書き込み回路Ｗ１を介してビット線ＢＬ、／ＢＬに夫々書き戻し、これらのビット線の電位をデータ読み出し動作後に所定時間保持しておくことができる。
【００５８】
例えばワード線ＷＬ０のみ活性化された場合にはＳＲＡＭセルＳＣ１１からビット線ＢＬにのみデータが読み出され、これがデータ読み出し回路Ｒ１１を介してデータ出力端子ｒｄａｔａ０に出力されるとともに、マルチプレクサＩＷ６１を介してデータ書き込み回路Ｗ１に供給され、ビット線ＢＬ上に書き戻される。
【００５９】
他方のワード線ＷＬ１のみ活性化された場合にも、同様にＳＲＡＭセルＳＣ１１からビット線／ＢＬにのみデータが読み出され、これがデータ読み出し回路Ｒ１２を介してデータ出力端子ｒｄａｔａ１に出力されるとともに、マルチプレクサＩＷ６２を介してデータ書き込み回路Ｗ１に供給され、ビット線／ＢＬ上に書き戻される。
【００６０】
このように２ポート化した場合でも、図１に示した実施形態と同様に読み出したデータを対応するビット線上に書き戻し、ビット線上の読み出しデータを保持することができる。また、図１の場合と同様に、データ読み出し時に一時的にＨレベルのビット線がフローティング状態となるため、このビット線の電位を保持するための何らの電位保持手段も必要とせず、これに起因する動作速度の低下もない。
【００６１】
【発明の効果】
以上詳述したようにこの発明によれば、ＳＲＡＭセルからのデータ読み出し時に、トランスファゲートトランジスタのオフリークによるプリチャージされたビット線の電位低下を防止して読み出しエラーの発生を未然に防止でき、高速読み出しが可能な半導体メモリ装置を提供することが出来る。
【図面の簡単な説明】
【図１】この発明の一実施形態のＳＲＡＭの構成を示すブロック図。
【図２】図１のＳＲＡＭの動作を示すタイミングチャート。
【図３】図１中のクロックドインバータの制御クロックを発生する書き込みクロック発生回路の一例のブロック図。
【図４】この発明の他の実施形態のＳＲＡＭの構成を示すブロック図。
【図５】この発明の更に他の実施形態のＳＲＡＭの構成を示すブロック図。
【図６】図５のクロックドインバータの制御クロックを発生するための書き込みクロック発生回路の一例を示すブロック図。
【図７】図５のＳＲＡＭの動作を示すタイミングチャート。
【符号の説明】
ＢＬ、／ＢＬ、ＢＬ１〜ＢＬｎ、／ＢＬ１〜／ＢＬｎ…ビット線。
ＷＬ１〜ＷＬｍ…ワード線。
ＳＣ１１〜ＳＣｍｎ…ＳＲＡＭセル。
ＩＷ１、ＩＷ３…クロックドインバータ。
ＰＬ…プリチャージ線。
Ｐｔ２…状態保持ＰＭＯＳ。
Ｐｔ３…プリチャージ用ＰＭＯＳ。
Ｒ１〜Ｒｎ…データ読み出し回路。
Ｗ１〜Ｗｎ…データ書き込み回路。
ＣＧ…書き込みクロック発生回路。
Claims (8)
- 夫々第１、第２のビット線を有し第１の方向に配列された複数のビット線対と、
前記第１，第２のビット線間に夫々第１、第２のデータ記憶ノードを介して接続された複数のＳＲＡＭセルを有するセルアレイと、
前記ビット線と交差する第２の方向に配列された複数のワード線と、
書き込みモード時に前記ワード線により選択されたＳＲＡＭセルに前記第１、第２のビット線を介して書き込みデータを供給するとともに、読み出しモード時に前記ワード線により選択されたＳＲＡＭセルから前記第１のビット線に読み出された読み出しデータを前記第１のビット線に書き戻すデータ書き込み回路と、を具備することを特徴とする半導体メモリ装置。 - 前記書き込み回路は、読み出しモード時に前記第１のビット線からプリチャージ電位に相当する読み出しデータが読み出されたときに、この読み出しデータに基づいて前記第１のビット線をプリチャージ電位に再チャージする書き戻し回路を含むことを特徴とする請求項１に記載の半導体メモリ装置。
- 前記書き込み回路は、読み出しモード時に読み出しデータがデータ読み出し端子に出力されるまでの間、前記ビット線への書き戻し動作を停止させる停止回路を含むことを特徴とする請求項１または請求項２に記載の半導体メモリ装置。
- 前記書き込み回路は、読み出し、書き込みモードに先行する夫々の時点で前記ビット線をプリチャージするプリチャージ回路を含むことを特徴とする請求項３に記載の半導体メモリ装置。
- 夫々第１、第２のビット線を有し第１の方向に配列された複数のビット線対と、
前記第１、第２のビット線間に夫々第１、第２のデータ記憶ノードを有する第１、第２のトランスファゲートを介して接続された複数のＳＲＡＭセルを有するセルアレイと、
前記第１、第２のビット線に交差する第２の方向に配列され、前記第１、第２のトランスファゲートに夫々別々に接続された第１、第２のワード線と、
書き込みモード時に前記第１、第２のワード線により選択されたＳＲＡＭセルに前記第１、第２のビット線を介して書き込みデータを供給するとともに、読み出しモード時に、前記第１、第２のワード線のうちの活性化されたワード線により選択されたＳＲＡＭセルのデータ記憶ノードから前記第１、第２のビット線のうちの少なくとも一方のビット線に読み出された読み出しデータを当該ビット線に書き戻すデータ書き込み回路と、
を具備することを特徴とする半導体メモリ装置。 - 前記データ書き込み回路は、前記第１、第２のビット線のうち読み出しモード時にプリチャージ電位に相当する読み出しデータが読み出されたビット線をプリチャージ電位に再チャージする書き戻し回路を含むことを特徴とする請求項５に記載の半導体メモリ装置。
- 前記書き込み回路は、読み出しモード時に読み出しデータが出力されるまでの間、前記ビット線への書き戻し動作を停止させる停止回路を含むことを特徴とする請求項５または請求項６に記載の半導体メモリ装置。
- 前記書き込み回路は、読み出し、書き込みモードに先行する夫々の時点で前記ビット線をプリチャージするプリチャージ回路を含むことを特徴とする請求項７に記載の半導体メモリ装置。
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