KR970062914A - 어드레스 리맵핑에 의한 고밀도 simm 또는 dimm - Google Patents
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Abstract
시스템으로부터 어드레스가능한 DRAM 용 신호 구성은 단일 RAS에 의해 활성화되는 Y/X 행/열 어드레스를 갖는 DRAM의 단일 뱅크를 활성화시키는 신호로부터, 2개의 RAS 신호에 의해 활성화되는 Y-1/X 행/열 어드레스를 갖는 DRAM의 2개의 뱅크에 2개의 RAS 신호를 제공하는 신호 구성으로 변경된다. 이것은 상위 어드레스 비트가 소정 값일 때이고, 이 때에만 시스템으로부터의 상위 어드레스 비트를 시스템 RAS에 의해 활성화된 RAS 신호로 변환시킴으로써 이루어진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 버스 및 애드-온(add-on) 메모리 카드와의 퍼스널 컴퓨터의 상호 접속을 도시한 상위 도면.
제2도는 12/11 어드레스 구성을 갖는 64 메가바이트 저장을 달성하기 위해 8Mx8 칩을 이용하는 DIMM(듀얼 인라인 메모리 모듈)의 구성의 다소 개략적인 블럭도.
제3도는 64 메가바이트 저장 용량을 달설하기 위해 11/11의 어드레스 구성을 이용하는 DIMM 상의 32 4Mx4의 사용을 도시한 다소 개략적인 블럭도.
Claims (9)
- Y 행 어드레스 비트들 및 단일 시스템 RAS 신호를 출력하는 메모리 컨트롤러로부터의 신호로 컴퓨터 시스템내의 메모리의 동작을 제어하는 방법에서 상기 메모리는 Y-1 비트 행 어드레스를 갖는 DRAM 칩으로 구성되며 각각 제1 및 제2 RAS 신호에 의해 활성화되는 제1 및 제2부분으로 나누어지고, 상기 방법은 상기 어드레스 신호의 상위 어드레스 비트가 제1값일 때에만, 액티브(active) 메모리 RAS 신호로서 판독 또는 기입 동작중에 상기 메모리에 상기 시스템 RAS 신호를 제공하는 단계; 상기 상위 비트가 제2값일 때에만, 판독 또는 기입 동작중에 액티브로 되는 제2 메모리 RAD 신호로서 상기 Y 어드레스의 상위 비트를 제공하는 단계; 및 리후레시 동작중에 메모리에 상기 제1 및 제2 메모리 RAS 신호 모두를 제공하는 단계를 포함하는 메모리 동작 제어 방법.
- 제1항에 있어서, 상기 리후레시 동작은 CAS 비포 RAS 리후레시(CAS before RAS refresh)로서 수행되는 메모리 동작 제어 방법.
- 제1항에 있어서, 상기 상위 비트 값은 어드레스 래치내에 저장되는 메모리 동작 제어 방법.
- 제2항에 있어서, 상기 CAS 신호는 CAS 비포 RAS 래치에 저장되는 메모리 동작 제어 방법.
- 컴퓨터 시스템에 있어서, Y 행 어드레스 비트들 및 단일 시스템 RAS 신호를 출력하는 메모리 컨트롤러; Y 비트 행 어드레스를 갖는 DRAM 칩을 구비하는 메모리; 및 상기 메모리 컨트롤러로부터 마스터 RAS 신호 및 상위 어드레스 비트를 수신하고, 상기 상위 비트가 판독/기입 동작중에 제1값을 가질 때에만, 액티브로 되는 상기 마스터 RAS 신호에 응답하여 제1 메모리 액티브 RAS 신호를 발생시키며, 상기 마스터 RAS가 액티브일 때 그리고 상기 상위 비트가 판독/기입 동작중에 제2값일 때에만, 제2 메모리 액티브 RAS 신호를 발생시키는 논리 회로를 포함하고, 상기 논리 회로는 상기 마스터 RAS가 액티브일 때 리후레시 싸이클 중에 액티브인 메모리 RAS A 및 RAS B 신호 모두를 발생시키는 회로를 가지는 컴퓨터 시스템.
- 제5항에 있어서, 상기 논리 회로는 집적 회로 칩 상에 배치되는 컴퓨터 시스템.
- 제6항에 있어서, 상기 논리 회로는 상기 상위 비트를 저장하기 위한 어드레스 래치를 포함하는 컴퓨터 시스템.
- 제6항에 있어서, 상기 논리 회로는 CAS 신호를 저장하기 위한 CAS 비포 RAS 래치를 포함하는 컴퓨터 시스템.
- 제8항에 있어서, 상기 논리 회로는 CAS 비포 RAS 리후레시를 수행하도록 구성되는 컴퓨터 시스템.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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