KR102290198B1 - 3차원 메모리 장치의 소스 구조 및 그 형성 방법 - Google Patents

3차원 메모리 장치의 소스 구조 및 그 형성 방법 Download PDF

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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3차원(3D) 메모리 장치의 소스 구조물 및 3D 메모리 장치의 소스 구조물을 형성하는 방법이 개시된다. 일 예에서, NAND 메모리 장치는, 기판(102), 교번 도전체/유전체 스택(142), NAND 스트링(130), 소스 도전체층(144), 및 소스 컨택(132)을 포함한다. 교번 도전체/유전체 스택(142)은 기판(102) 위에 복수의 도전체/유전체 쌍을 포함한다. NAND 스트링(130)은 교번 도전체/유전체 스택(142)을 통과해 수직으로 연장된다. 소스 도전체층(144)는 교번 도전체/유전체 스택(142) 위에 있고, NAND 스트링(130)의 단부와 접촉하고 있다. 소스 컨택(132)은 소스 도전체층(144)와 접촉하는 단부를 포함한다. NAND 스트링(130)은 소스 도전체층(144)에 의해 소스 컨택(132)에 전기적으로 연결된다. 소스 도전체층(144)은 각각이 금속, 금속 합금 및 금속 실리사이드 중 하나 이상을 포함하는 하나 이상의 도전 영역을 포함한다.

Description

3차원 메모리 장치의 소스 구조 및 그 형성 방법
관련 출원에 대한 상호 참조
본 출원은 2017년 11월 30일에 출원된 중국 특허 출원 번호 제201711236924.1호를 우선권으로 주장하며, 이 중국 특허 출원 모두는 본 명세서에서 그 전체가 참조로서 인용된다.
본 개시의 실시예는 3차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 공정을 개선함으로써 더 작은 크기로 조정된다. 그러나, 메모리 셀의 피처 크기가 하한에 가까워질수록, 평면 공정 및 제조 기술은 어려움에 부딪히게 되고 비용이 많이 들게 된다. 그에 따라, 평면 메모리 셀의 메모리 밀도는 상한에 도달하게 된다.
3D 메모리 아키텍처는 평면 메모리 셀에서의 밀도 한계를 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이, 및 이 메모리 어레이로 및 그로부터의 신호를 제어하기 위한 주변 장치를 포함한다.
3D 메모리 아키텍처 및 그 제조 방법에 관한 실시예가 본 명세서에 개시된다.
본 개시의 일부 실시예에 따르면, NAND 메모리 장치는 기판, 교번 도전체/유전체 스택, NAND 스트링, 소스 도전체층 및 소스 컨택(source contact)을 포함한다. 교번 도전체/유전체 스택은 기판 위에 복수의 도전체/유전체 쌍을 포함한다. NAND 스트링은 교번 도전체/유전체 스택을 통해 수직으로 연장된다. 소스 도전체층은 교번 도전체/유전체 스택 위에 있으며 NAND 스트링의 제 1 단부와 접촉한다. 소스 컨택은 소스 도전체층과 접촉하는 제 1 단부를 포함한다. NAND 스트링은 소스 도전체층에 의해 소스 컨택에 전기적으로 연결된다.
일부 실시예에서, 소스 도전체층은 각각이 금속, 금속 합금 및/또는 금속 실리사이드를 포함하는 하나 이상의 도전 영역을 포함한다. 금속은 구리, 코발트, 니켈, 티타늄 및/또는 텅스텐을 포함할 수 있다. 금속 합금은 구리, 코발트, 니켈, 티타늄 및 텅스텐 중 적어도 2개의 합금을 포함할 수 있다. 금속 실리사이드는 구리 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 및/또는 텅스텐 실리사이드를 포함할 수 있다.
일부 실시예에서, NAND 메모리 장치는 NAND 스트링과 소스 도전체층 사이에 에피택셜 실리콘층을 포함한다. NAND 스트링은 에피택셜 실리콘층에 의해 소스 도전체층에 전기적으로 연결될 수 있다. 소스 도전체층은 복수의 도전 영역 및 복수의 도전 영역을 전기적으로 격리하는 하나 이상의 격리 영역을 포함할 수 있다. NAND 스트링은 복수의 도전 영역 중 제 1 도전 영역에 의해 소스 컨택에 전기적으로 연결될 수 있다.
일부 실시예에서, NAND 메모리 장치는 교번 도전체/유전체 스택을 통해 수직으로 연장되는 스루 어레이 컨택(TAC : through array contact)을 포함한다. TAC는 복수의 도전 영역 중 제 2 도전 영역과 연결되어 있을 수 있다.
일부 실시예에서, NAND 메모리 장치는 제 1 상호 접속층(예를 들어, BEOL(back-end-of-line) 상호 접속층)을 포함한다. 제 1 상호 접속층은 제 1 컨택 및 제 2 컨택을 포함할 수 있다. NAND 스트링은 제 1 도전 영역에 의해 제 1 컨택에 전기적으로 연결될 수 있다. TAC는 제 2 도전 영역에 의해 제 2 컨택에 전기적으로 연결될 수 있다.
일부 실시예에서, NAND 메모리 장치는 기판과 NAND 스트링 사이의 주변 장치를 포함한다. NAND 메모리 장치는 또한 주변 장치 위에 있고 주변 장치와 접촉하는 제 2 상호 접속층(예를 들어, 주변 상호 접속층)을 포함할 수 있다. 제 2 상호 접속층은 하나 이상의 유전체층 내에 하나 이상의 도전체층을 포함할 수 있다. NAND 메모리 장치는 NAND 스트링의 제 2 단부 및 소스 컨택의 제 2 단부와 접촉하는 제 3 상호 접속층(예를 들어, 어레이 상호 접속층)을 더 포함할 수 있다. 제 3 상호 접속층은 하나 이상의 유전체층 내에 하나 이상의 도전체층을 포함할 수 있다.
일부 실시예에서, NAND 메모리 장치는 제 2 상호 접속층과 제 3 상호 접속층 사이에 접합 계면(bonding interface)을 포함한다. 주변 장치는 제 2 상호 접속층 및 제 3 상호 접속층에 의해 NAND 스트링에 전기적으로 연결될 수 있다.
본 개시의 일부 실시예에 따르면, NAND 메모리 장치를 형성하기 위한 방법이 개시된다. 교번 도전체/유전체 스택이 제 1 기판 상에 형성된다. 교번 도전체/유전체 스택을 통해 수직으로 연장되는 NAND 스트링 및 소스 컨택이 형성된다. 제 1 기판은 소스 도전체층으로 대체되어, 소스 도전체층은 NAND 스트링의 제 1 단부 및 소스 컨택의 제 1 단부와 접촉하고, NAND 스트링은 소스 도전체층에 의해 소스 컨택에 전기적으로 접속된다. 일부 실시예에서, 소스 도전체층은 각각이 금속, 금속 합금 및/또는 금속 실리사이드를 포함하는 하나 이상의 도전 영역을 포함한다.
일부 실시예에서, 제 1 기판을 소스 도전체층으로 대체하기 위해, 제 1 기판이 제거되고, 제 1 기판의 원래 위치에 소스 도전체층이 형성된다. 제 1 기판을 제거하기 위해, 제 1 기판을 박형화할 수 있고, 박형화된 제 1 기판을 제거할 수 있다.
일부 실시예에서, 제 1 기판을 소스 도전체층으로 대체하기 위해, 금속층이 제 1 기판 상에 형성되고, 금속 실리사이드층은 제 1 기판 내의 실리콘과 금속층 내의 금속 사이의 반응에 기초하여 형성된다. 금속층을 형성하기 위해, 제 1 기판은 박형화될 수 있고, 금속층은 박형화된 제 1 기판 상에 형성될 수 있다. 금속층을 형성하기 위해, 교번 도전체/유전체 스택과 접촉하고 있는 제 1 기판의 제 1 표면에 격리 영역이 형성될 수 있고, 제 1 기판은 제 1 기판의 제 2 표면으로부터 박형화되어 격리 영역을 노출시킬 수 있다. 일부 실시예에서, 제 1 기판이 소스 도전체층으로 교체된 후 하나 이상의 격리 영역이 소스 도전체층 내에 형성된다.
일부 실시예에서, 주변 장치는 제 2 기판 상에 형성될 수 있다. NAND 스트링과 주변 장치는 결합될 수 있어서, NAND 스트링은 제 1 기판과 주변 장치 사이에 있게 된다. NAND 스트링과 주변 장치를 연결하기 위해, NAND 스트링의 제 2 단부 및 소스 컨택의 제 2 단부와 접촉하는 제 1 상호 접속층이 형성될 수 있고, 주변 장치와 접촉하는 제 2 상호 접속층이 형성될 수 있고, 제 1 상호 접속층과 제 2 상호 접속층 사이에 접합 계면이 형성될 수 있어서, 주변 장치는 제 1 상호 접속층과 제 2 상호 접속층에 의해 NAND 스트링에 전기적으로 연결될 수 있다. 제 1 상호 접속층은 하나 이상의 유전체층 내에 하나 이상의 도전체층을 포함할 수 있다. 제 2 상호 접속층은 하나 이상의 유전체층 내에 하나 이상의 도전체층을 포함할 수 있다.
일부 실시예에서, 제 1 상호 접속층과 제 2 상호 접속층 사이에 접합 계면을 형성하기 위해, 제 1 상호 접속층 내의 유전체층 중 하나와 제 2 상호 접속층 내의 유전체층 중 하나 사이에 화학적 접합이 형성되고, 및/또는 제 1 상호 접속층 내의 도전체층 중 하나와 제 2 상호 접속층 내의 도전체층 중 하나 사이에서 물리적 상호 확산이 발생한다.
본 명세서에 포함되며 본 명세서의 일부를 구성하는 첨부 도면은 본 개시의 실시예를 예시하고, 더 나아가 상세한 설명과 함께, 본 개시의 원리를 설명하고 당업자가 본 개시를 구성하고 사용할 수 있게 해주는 역할을 한다.
도 1은 일부 실시예에 따른 3D 메모리 장치의 단면도를 도시한다.
도 2a 내지 도 2d는 일부 실시예에 따른 주변 장치 및 주변 상호 접속층을 형성하기 위한 예시적인 제조 공정을 도시한다.
도 3a 내지 도 3d는 일부 실시예에 따른 어레이 장치 및 어레이 상호 접속층을 형성하기 위한 예시적인 제조 공정을 도시한다.
도 4는 일부 실시예에 따른 어레이 장치 및 주변 장치를 결합하기 위한 예시적인 제조 공정을 도시한다.
도 5a 및 도 5b는 일부 실시예에 따른 소스 도전체층을 형성하기 위한 예시적인 제조 공정을 도시한다.
도 6a 및 도 6b는 일부 실시예에 따른 소스 도전체층을 형성하기 위한 다른 예시적인 제조 공정을 도시한다.
도 7은 일부 실시예에 따른 소스 도전체층 상에 BEOL 상호 접속층을 형성하기 위한 예시적인 제조 공정을 도시한다.
도 8은 일부 실시예에 따른 주변 장치 및 주변 상호 접속층을 형성하기 위한 예시적인 방법의 흐름도이다.
도 9는 일부 실시예에 따른 어레이 장치 및 어레이 상호 접속층을 형성하기 위한 예시적인 방법의 흐름도이다.
도 10은 일부 실시예에 따른 어레이 장치 및 주변 장치를 구비하는 3D 메모리 장치를 형성하는 예시적인 방법의 흐름도이다.
도 11은 일부 실시예에 따른 소스 도전체층을 형성하기 위한 예시적인 방법의 흐름도이다.
도 12는 일부 실시예에 따른 소스 도전체층을 형성하기 위한 다른 예시적인 방법의 흐름도이다.
본 개시의 실시예는 첨부된 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 설명되어 있지만, 이것은 단지 설명을 위함임을 알아야 한다. 당업자라면, 본 개시의 사상 및 범주를 벗어나지 않고서 다른 구성 및 배열이 사용될 수 있음을 알 것이다. 본 개시는 다양한 다른 애플리케이션에도 적용될 수 있음은 당업자에게 자명할 것이다.
본 명세서에서 언급된 "일 실시예", "실시예", "예시적인 실시예" 등은 언급된 실시예가 특정의 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정의 특징, 구조 또는 특성을 포함하는 것은 아님을 알아야 한다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정의 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 기술되든 아니든 간에 그러한 특징, 구조 또는 특성을 다른 실시예와 관련하여 수행하는 것은 본 기술 분야의 기술자의 지식 범위 내에 속하는 것일 것이다.
일반적으로, 용어는 문맥상의 사용에 따라 적어도 부분적으로 이해될 수 있다. 예를 들어, 본원에 사용된 용어 "하나 이상"은 적어도 부분적으로 문맥에 따라, 임의의 특징, 구조 또는 특성을 단일 의미로 설명하기 위해 사용될 수도 있고 또는 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하기 위해 사용될 수도 있다. 유사하게, 단수 형태의 용어는 또한 적어도 문맥에 따라 단수를 표현하거나 또는 복수를 표현하는데 사용될 수 있는 것으로 이해될 수 있다. 또한, 용어 "기초하여"는 독점적인 인자 세트를 전달하도록 의도된 것은 아니며, 적어도 일부 문맥에 따라 다시 반드시 설명해야되는 것은 아닌 추가 인자의 존재를 허용할 수 있는 것으로 이해될 수 있다.
본 개시 내용에서 "상에", "위의" 및 "위에"의 의미는 가장 넓은 방식으로 해석되어야 하며, 그에 따라 "상에"는 무엇인가의 "바로 위에"를 의미할 뿐만 아니라 중간에 특징 또는 층을 갖는 무엇인가의 "상에"의 의미를 포함하고, "위의" 또는 "위에"는 무엇인가의 "위의" 또는 "위에"를 의미할 뿐만 아니라 중간에 특징 또는 층을 갖지 않는 무엇인가의 "위의" 또는 "위에" 있다는 것(즉, 무엇인가의 바로 위에 있다는 것)을 포함할 수도 있다는 것을 이해할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 특징과 다른 요소(들) 또는 특징(들) 간의 관계를 도면에 도시한 바와 같이 설명할 때 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 장치의 상이한 방향을 포함하도록 의도된다. 장치는 이와는 다르게 배향(90도 회전되거나 다른 배향)될 수 있고, 그에 따라 본원에서 사용되는 공간 관련 서술자가 그와 같이 해석될 수 있다.
본원에 사용된 용어 "기판"은 후속 재료층이 추가되는 자재를 지칭한다. 기판 그 자체는 패터닝될 수 있다. 기판의 상단에 추가된 재료는 패터닝되거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비도전성 재료로 제조될 수 있다.
본원에 사용된 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 동종(homogeneous) 또는 이종(inhomogeneous) 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면에 또는 그 사이에서의 임의의 수평 평면 쌍(any pair of horizontal planes) 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼형 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 내부에 하나 이상의 층을 포함할 수 있고, 및/또는 그 기판 상에, 그 기판 위에, 및/또는 그 기판 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층은(내부에 컨택, 상호연결 라인, 및/또는 비아가 형성되는) 하나 이상의 도전체 및 컨택 층과, 하나 이상의 유전체층을 포함할 수 있다.
본원에 사용되는 용어 "공칭/명목상"은 제품 또는 공정의 설계 단계 동안 설정되는 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값과 더불어, 원하는 값의 위 및/또는 아래의 값 범위를 지칭한다. 값의 범위는 제조 공정에서의 약간의 변동 또는 공차로 인한 것일 수 있다. 본원에 사용된 용어 "약"은 본 반도체 장치와 관련된 특정 기술 노드에 기초하여 변동될 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은, 예를 들어, 값의 10%∼30% 내에서 변동하는 주어진 수량의 값을 나타낸다(예를 들어, 값의 ±10%, ±20%, 또는 ±30%).
본원에 사용되는 용어 "3D 메모리 장치"는 측 방향으로 배향된 기판 상에 수직 배향된 메모리 셀 트랜지스터의 스트링(본원에서 NAND 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 장치를 지칭하되, 메모리 스트링은 기판에 대해 수직 방향으로 연장된다. 본원에 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측방향 표면에 대해 공칭상 수직인 것을 의미한다.
일부 3D 메모리 장치에서, 소스 선택 게이트는 3D 메모리 장치의 기판 내에 형성된 도핑된 실리콘 채널의 온/오프 상태를 제어한다.
소스 선택 게이트의 동작 속도는, 실리콘이 반도체 재료이므로 제한될 수 있는, 실리콘 채널의 전도도에 따라 다르다. 또한, 메모리 셀의 전체 블록이 단일 소스 선택 게이트를 공유할 수 있기 때문에, 메모리 블록의 어레이 공통 소스를 구동하기 위한 부하는 주변 장치에 부담이 될 수 있다.
본 개시에 따른 다양한 실시예는 다른 3D 메모리 장치에 의해 사용되는 기판에서 실리콘 채널 대신에 소스 도전체층을 갖는 3D 메모리 장치를 제공한다. 실리콘을 본 명세서에 개시된 소스 도전체층을 형성하는 도전성 재료(예를 들어, 금속, 금속 합금 및/또는 금속 실리사이드)로 대체함으로써, 3D 메모리 장치의 소스측 저항(예를 들어, 공통 소스 컨택과 NAND 스트링 사이)을 감소시켜, 장치 동작 속도를 높일 수 있다. 일부 실시예에서, 소스 선택 게이트의 소거 동작을 위한 도전 메커니즘은 게이트 유도 드레인 누설(GIDL : gate-induced drain leakage)에 의해 구동될 수 있다.
또한, 실리콘 기판과 비교하여, 본 명세서에 개시된 소스 도전체층은 원하는대로 단일 메모리 블록, 다중 메모리 블록, 또는 메모리 블록의 일부를 구동하기 위한(예를 들어, 상이한 격리 영역을 갖는) 임의의 적절한 레이아웃으로 보다 쉽게 패터닝될 수 있고, 이것은 메모리 어레이용 주변 장치의 구동 능력을 향상시킬 수 있다. 그것의 도전성 특성으로 인해, 본 명세서에 개시된 소스 도전체층은 패터닝되어 상호 접속층(예를 들어, BEOL 상호 접속부의 일부)으로서 사용될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 장치(100)의 단면도를 도시한다. 3D 메모리 장치(100)는 기판(102)을 포함할 수 있고, 기판(102)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), SOI(silicon on insulator) 또는 임의의 다른 적절한 재료를 포함할 수 있다.
3D 메모리 장치(100)는 기판(102) 상에 주변 장치를 포함할 수 있다. 주변 장치는 기판(102) "상"에 형성될 수 있고, 여기에서 주변 장치의 전체 또는 일부가 기판(102) 내(예를 들어, 기판(102)의 상부 표면 아래에)에 형성되고/되거나, 기판(102) 상에 직접 형성된다. 주변 장치는 기판(102) 상에 형성된 복수의 트랜지스터(106)를 포함할 수 있다. 격리 영역(104) 및 도핑 영역(108)(예를 들어, 트랜지스터(106)의 소스 영역 또는 드레인 영역)도 역시 기판(102) 내에 형성될 수 있다.
일부 실시예에서, 주변 장치는 3D 메모리 장치(100)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함할 수 있다. 예를 들어, 주변 장치는 하나 이상의 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항, 또는 커패시터)를 포함할 수 있다. 일부 실시예에서, 주변 장치는 CMOS(complementary metal-oxide-semiconductor) 기술("CMOS 칩"이라고도 알려짐)을 사용하여 기판(102) 상에 형성된다.
3D 메모리 장치(100)는 트랜지스터(106)와 전기 신호를 전달하기 위해 트랜지스터(106) 위에 주변 상호 접속층(122)을 포함할 수 있다. 주변 상호 접속층(122)은, 각각 하나 이상의 상호 접속 라인 및/또는 비아(via)를 포함하는, 접촉부(107) 및 접촉부(114)와 같은 하나 이상의 접촉부와, 도전체층(116) 및 도전체층(120)과 같은 하나 이상의 도전체층을 포함할 수 있다. 본 명세서에 사용된 바와 같이, 용어 "컨택"은 수직 상호 접속 액세스(예를 들어, 비아) 및 측선(예를 들어, 상호 접속 라인)을 포함하는, MEOL(middle-end-of-line) 상호 접속부 및 BEOL 상호 접속부와 같은 임의의 적절한 유형의 상호 접속부를 광범위하게 포함할 수 있다. 주변 상호 접속층(122)은 유전체층(110, 112, 118)과 같은 하나 이상의 층간 유전체(ILD : interlayer dielectric)층을 더 포함할 수 있다. 즉, 주변 상호 접속층(122)은 유전체층(112, 118) 내에 도전체층(116, 120)을 포함할 수 있다. 주변 상호 접속층(122) 내의 컨택 및 도전체층은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않다. 주변 상호 접속층(122) 내의 유전체층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 실리콘 산화물 또는 이들의 임의의 조합을 포함하는 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다.
3D 메모리 장치(100)는 주변 장치 위에 메모리 어레이 장치를 포함할 수 있다. 3D 메모리 장치(100) 내의 구성 요소의 특정 관계를 더 도시하기 위해 도 1에 x축 및 y축을 추가한 것에 유의한다. 기판(102)은 x 방향(측 방향 또는 폭 방향)에서 옆으로 연장되는 2개의 측면(예를 들어, 상부 표면 및 하부 표면)을 포함한다. 본 명세서에서 사용되는 바와 같이, 하나의 구성 요소(예를 들어, 층 또는 장치)가 반도체 장치(예를 들어, 3D 메모리 장치(100))의 다른 구성 요소(예를 들어, 층 또는 장치)에 "바로 위(on)", "위(above)" 또는 "아래"에 있는지는, 기판이 y-방향에서 반도체 장치의 가장 낮은 평면에 위치될 때 y-방향(수직 방향 또는 두께 방향)에서 반도체 장치의 기판(예를 들어, 기판(102))에 대해 결정된다. 공간 관계를 설명하기 위한 동일한 개념이 본 개시 전체에 걸쳐 적용된다.
일부 실시예에서, 3D 메모리 장치(100)는 기판(102) 위로 수직으로 연장되는 NAND 스트링(130)의 어레이 형태로 메모리 셀이 제공되는 NAND 플래시 메모리 장치이다. 어레이 장치는 복수의 도전체층(134)과 유전체층(136)의 쌍을 통하여 연장되는 복수의 NAND 스트링(130)을 포함할 수 있다. 복수의 도전체/유전체층 쌍은 본 명세서에서 "교번 도전체/유전체 스택"(142)으로도 지칭된다. 교번 도전체/유전체 스택(142) 내의 도전체층(134) 및 유전체층(136)은 수직 방향으로 교번된다. 바꾸어 말하면, 교번 도전체/유전체 스택(142)의 상부 또는 하부에 있는 것을 제외하고, 각각의 도전체층(134)은 양 측면 상에 2개의 유전체층(136)에 의해 인접될 수 있고, 각각의 유전체층(136)은 양 측면 상에서 2개의 도전체층(134)에 의해 인접될 수 있다. 도전체층(134)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 유사하게, 유전체층(136)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 교번 도전체/유전체 스택(142) 내의 제 1 복수의 도전체/유전체 쌍에 대해, 각각의 도전체층(134) 및 유전체층(136)의 두께는 약 5㎚∼약 40㎚(예를 들어, 5㎚∼40㎚)일 수 있다. 교번 도전체/유전체 스택(142) 내의 제 2 복수의 도전체/유전체 쌍에 대해, 각각의 도전체층(134) 및 유전체층(136)의 두께는 약 10㎚∼약 40㎚(예를 들어, 10㎚∼40㎚)일 수 있다. 교번 도전체/유전체 스택(142) 내의 제 3 복수의 도전체/유전체 쌍에 대해, 각각의 도전체층(134)의 두께는 약 5㎚∼약 40㎚(예를 들어, 5㎚∼40㎚)일 수 있고, 각각의 유전체층(136)의 두께는 약 50㎚∼약 200㎚(예를 들어, 50㎚∼200㎚)일 수 있다.
일부 실시예에서, 교번 도전체/유전체 스택(142)은 도전체/유전체층 쌍과 다른 재료 및/또는 두께를 갖는 더 많은 도전체층 또는 더 많은 유전체층을 포함한다. 도전체층(134)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함는 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 유전체층(136)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하는 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다.
도 1에 도시된 바와 같이, 각각의 NAND 스트링(130)은 반도체 채널(128) 및 유전체층(129)("메모리 필름"으로도 알려져 있음)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(128)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 유전체층(129)은 터널링층, 저장층("충전 트랩/저장층"으로도 알려져 있음) 및 차단층을 포함하는 복합층이다. 각각의 NAND 스트링(130)은 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예에 따라, 반도체 채널(128), 터널링층, 저장층 및 차단층은 기둥의 중심으로부터 외부 표면을 향하는 방향을 따라 이 순서대로 배열된다. 터널링층은 실리콘 산화물, 실리콘 질화물 또는 이들의 임의의 조합을 포함할 수 있다. 터널링층의 두께(예를 들어, 각각의 NAND 스트링(130)의 반경 방향으로)는 약 5㎚∼약 15㎚(예를 들어, 5㎚∼15㎚) 일 수 있다. 저장층은 실리콘 질화물, 실리콘 산질화물, 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 저장층의 두께(예를 들어, 각각의 NAND 스트링(130)의 반경 방향으로)는 약 3㎚∼약 15㎚(예를 들어, 3㎚∼15㎚) 일 수 있다. 차단층은 실리콘 산화물, 실리콘 질화물, 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 차단층은 약 4㎚∼약 15㎚(예를 들어, 4㎚∼15㎚)의 두께를 갖는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다. 다른 예에서, 차단층은 약 1㎚∼약 5㎚(예를 들어, 1㎚∼5㎚)의 두께를 갖는 알루미늄 산화물(Al2O3)층과 같은 고유전율 유전체층을 포함할 수 있다.
일부 실시예에서, NAND 스트링(130)은 NAND 스트링(130)에 대한 복수의 제어 게이트(각각 워드 라인의 일부임)를 포함한다. 교번 도전체/유전체 스택(142) 내의 각각의 도전체층(134)은 NAND 스트링(130)의 각 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 도 1에 도시된 바와 같이, NAND 스트링(130)은 NAND 스트링(130)의 상단에 선택 게이트(138)(예를 들어, 소스 선택 게이트)를 포함할 수 있다. NAND 스트링(130)은 NAND 스트링(130)의 하단에 다른 선택 게이트(140)(예를 들어, 드레인 선택 게이트)를 포함할 수 있다. 본 명세서에 사용된 바와 같이, 일 구성 요소(예를 들어, NAND 스트링(130))의 "상단"은 y-방향에서 기판(102)으로부터 더 멀리 떨어진 단부이고, 그 구성 요소(예를 들어, NAND 스트링(130))의 "하단"은 y-방향에서 기판(102)에 더 가까운 단부이다. 도 1에 도시된 바와 같이, 각각의 NAND 스트링(130)에 대해, 소스 선택 게이트(138)는 드레인 선택 게이트(140) 위에 있을 수 있다. 일부 실시예에서, 선택 게이트(138) 및 선택 게이트(140)는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함하지만, 이것으로 제한되지 않는다.
일부 실시예에서, 3D 메모리 장치(100)는 교번 도전체/유전체 스택(142) 위에 소스 도전체층(144)을 포함한다. 소스 도전체층(144)의 하부 표면은 NAND 스트링(130)의 상단과 접촉할 수 있다. 소스 도전체층(144)은 하나 이상의 도전 영역(예를 들어, 도전 영역(158, 160))과, 도전 영역을 전기적으로 격리시키는 하나 이상의 격리 영역(예를 들어, 격리 영역(146))을 포함할 수 있다. 반도체층(예를 들어, 도핑된 실리콘 채널)과는 달리, 도전 영역(158, 160)은 도전성 재료를 포함하기 때문에, 도전 영역(158, 160)의 전도도는 소스 선택 게이트(138)와 무관하다. 소스 도전체층(144)은, 반도체 채널이 NAND 스트링과 공통 소스 컨택을 전기적으로 연결하기 위해 사용되는 다른 3D 메모리 장치에 비해 더 낮은 저항을 갖는, 하나 이상의 NAND 스트링(130)과 소스 컨택(132)(예를 들어, 3D 메모리 장치(100)의 메모리 블록 내의 모든 NAND 스트링(130)의 공통 소스 컨택으로서 작용함) 사이의 전기적 접속을 제공할 수 있다.
도전 영역(158, 160)은 실리콘(예를 들어, 도핑되거나 도핑되지 않은, 비정질 실리콘, 단결정 실리콘, 또는 폴리실리콘)과 같은 반도체 재료보다 높은 전도율을 갖는 도전성 재료를 포함할 수 있다. 일부 실시예에서, 도전 영역(158, 160) 각각은 약 20℃에서 적어도 약 1×104S/m, 예컨대 20℃에서 적어도 1×104S/m의 전도율을 갖는다. 일부 실시예에서, 도전 영역(158, 160) 각각은 약 20℃에서 적어도 약 1×104S/m∼약 1×108S/m의 전도율, 예를 들어, 20℃에서 1×104S/m∼1×108S/m의 전도율(예, 20℃에서, 1×104S/m, 1×105S/m, 5×105S/m, 1×106S/m, 2×106S/m, 3×106S/m, 4×106S/m, 5×106S/m, 6×106S/m, 7×106S/m, 8×106S/m, 9×106S/m, 1×107S/m, 2×107S/m, 3×107S/m, 4×107S/m, 5×107S/m, 6×107S/m, 7×107S/m, 8×107S/m, 9×107S/m, 1×108S/m, 이들 값 중 임의의 값에 의해 하단이 한정된 범위, 또는 이들 값 중 임의의 두 값에 의해 정의된 임의의 범위)을 갖는다. 도전 영역(158, 160) 내의 도전성 재료는 금속, 금속 합금 및 금속 실리사이드를 포함할 수 있지만, 이것으로 제한되지 않는다. 일부 실시예에서, 도전 영역(158, 160)은 각각 구리(Cu), 코발트(Co), 니켈(Ni), 티타늄(Ti) 및 텅스텐(W)과 같은 하나 이상의 금속을 포함한다. 금속은 또한, 은(Ag), 알루미늄(Al), 금(Au), 백금(Pt) 등과 같은 임의의 다른 적합한 금속을 포함할 수 있다. 일부 실시예에서, 도전 영역(158, 160)은 각각 하나 이상의 금속 합금을 포함하며, 그 각각은 구리(Cu), 코발트(Co), 니켈(Ni), 티타늄(Ti) 및 텅스텐(W) 중 적어도 2개의 합금(예를 들어, TiNi 합금 또는 TiNi 합금과 TiW 합금의 조합), 또는 예를 들어 은(Ag), 알루미늄(Al), 금(Au), 백금(Pt), 철(Fe), 크롬(Cr) 등의 임의의 다른 적합한 금속 합금이다. 일부 실시예에서, 도전 영역(158, 160)은 각각 하나 이상의 금속 실리사이드, 예컨대 구리 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 및 텅스텐 실리사이드를 포함한다. 금속 실리사이드는 또한 은 실리사이드, 알루미늄 실리사이드, 금 실리사이드, 백금 실리사이드 등과 같은 다른 적합한 금속 실리사이드를 포함할 수 있다.
소스 도전체층(144)은 상이한 배열로 상이한 개수의 도전 영역 및 격리 영역을 갖는 임의의 적절한 레이아웃을 형성하도록 패터닝될 수 있다. 소스 도전체층(144) 내의 상이한 도전 영역 및 격리 영역의 레이아웃은 단일 메모리 블록, 다수의 메모리 블록 또는 메모리 블록의 일부 내의 NAND 스트링의 어레이(예를 들어, 하나 이상의 메모리 핑거)와 같은 다양한 구성으로 메모리 어레이를 구동하는데 사용될 수 있다. 소스 도전체층(144)에 의해 구동되는 메모리 어레이의 다양한 구성을 수용하기 위해, 일부 실시예에서, 소스 도전체층(144)은 평면에서 볼 때 트렌치 형상 또는 플레이트 형상으로 되어, 도전 영역(예를 들어, 도전 영역(158))이 NAND 스트링(130)의 어레이에 접촉할 수 있다. 일부 실시예에서, 소스 도전체층(144) 내의 적어도 하나의 도전 영역(예를 들어, 도전 영역(160))은 NAND 스트링(130)과 접촉하지 않는다(예를 들어, 격리 영역(146)에 의해 도전 영역(158)으로부터 전기적으로 격리됨). 도전 영역(160)은 어레이 장치 및/또는 주변 장치 사이에서 상위 레벨 상호 접속부(예를 들어, BEOL 상호 접속부)에 전기적 접속을 제공하기 위해 어레이 장치 내의 임의의 적절한 컨택과 접촉할 수 있다. 즉, 소스 도전체층(144)은 BEOL 상호 접속부의 일부로서 기능하기 위한 임의의 적절한 레이아웃을 형성하도록 패터닝될 수 있다.
일부 실시예에서, 격리 영역(146)은 도전 영역(158)과 도전 영역(160)을 전기적으로 격리시키기 위해, 소스 도전체층(144)의 전체 두께를 가로 질러 연장된다. 격리 영역(146)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 실리콘 산화물, 임의의 다른 적합한 유전체 재료, 또는 이들의 임의의 조합을 포함하는 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 패터닝 공정(예를 들어, 포토리소그래피 및 건식/습식 에칭)은 소스 도전체층(144) 내의 격리 영역(146)을 패터닝하기 위해 사용될 수 있다. 이어서, 격리 영역(146)은 패터닝 된 영역에서 유전체 재료의 열 성장 및/또는 박막 증착에 의해 형성될 수 있다. 다수의 도전 영역(예를 들어, 도전 영역(158, 160))의 레이아웃은 소스 도전체층(144)에서 격리 영역(예를 들어, 격리 영역(146))의 형성에 의해 정의될 수 있다.
일부 실시예에서, NAND 스트링(130)은 NAND 스트링(130)의 반도체 채널(128)의 상단 상에 에피택셜층(147)을 더 포함한다. 에피택셜층(147)은 실리콘과 같은 반도체 재료를 포함할 수 있다. 에피택셜층(147)은 반도체층(예를 들어, 실리콘 기판)으로부터 에피택셜 성장될 수 있다. 예를 들어, 에피셜층(147)은 (예를 들어, 3D 메모리 장치(100)에서 소스 도전체층(144)으로 대체되기 전에) 실리콘 기판으로부터 에피택셜 성장된 단결정 실리콘층일 수 있다. 각각의 NAND 스트링(130)에 대해, 에피택셜층(147)은 본 명세서에서 "에피택셜 플러그"로 지칭된다. NAND 스트링(130)의 상단에 있는 에피택셜 플러그(147)는 소스 도전체층(144)의 도전 영역(158) 및 NAND 스트링(130)의 반도체 채널(128) 둘 다에 접촉할 수 있으며, 이에 의해 NAND 스트링(130)과 소스 도전체층(144) 사이에 전기적 접속을 제공할 수 있다. 소스 선택 게이트(138)의 일부 또는 전체 두께를 통해 수직으로 연장될 수 있고 NAND 스트링(130)의 상단에서 소스 선택 게이트(138)에 의해 제어될 수 있는 채널로서 기능할 수 있다. 소스 선택 게이트(138)는 에피택셜 플러그(147)의 전도도를 제어할 수 있다. 한편, 소스 선택 게이트(138) 위의 소스 도전체층(144)의 도전 영역(158)은 도전성 재료를 포함하므로, 소스 선택 게이트(138)는 도전 영역(158)의 전도도를 제어할 수 없다. 따라서, NAND 스트링(130)의 소스측의 제어는 에피택셜층(147) 상에서 단독으로 수행될 수 있다. 일부 실시예에서, 소스 선택 게이트(138)의 두께 및 에피택셜층(147)의 두께는 각각 조정될 수 있다. 예를 들어, 소스 선택 게이트(138)의 두께는 약 5㎚∼약 100㎚(예를 들어, 5㎚∼100㎚)일 수 있고, 에피택셜층(147)의 두께는 약 1㎚∼약 100㎚(예를 들어, 1㎚∼100㎚)일 수 있다.
일부 실시예에서, 어레이 장치는 교번 도전체/유전체 스택(142)을 통해 수직으로 연장되는 소스 컨택(132)을 추가로 포함한다. 도 1에 도시된 바와 같이, 소스 컨택(132)의 상단은 소스 도전체층(144)의 도전 영역(158)과 접촉할 수 있고, 소스 도전체층(144)의 도전 영역(158)에 의해 NAND 스트링(130)에 전기적으로 연결될 수 있다. 일부 실시예에서, 다수의 NAND 스트링(예를 들어, 단일 메모리 블록, 복수의 메모리 블록, 또는 메모리 블록의 일부)의 NAND 스트링은 소스 도전체층(144)에 의해 소스 컨택(132)에 전기적으로 연결될 수 있다. 따라서 소스 컨택(132)은 복수의 NAND 스트링의 "공동 소스 컨택"으로 지칭될 수 있다. 소스 컨택(132)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않다. 교번 도전체/유전체 스택(142)에서 주변 도전체층(134)으로부터 소스 컨택(132)을 전기적으로 절연시키기 위해, 임의의 적합한 유전체 재료를 갖는 유전체층이 소스 컨택(132)과 교번 도전체/유전체 스택(142) 사이에 있을 수 있다.
일부 실시예에서, 어레이 장치는 교번 도전체/유전체 스택(142)을 통해 수직으로 연장되는 스루 어레이 컨택(TAC : through array contact)(162)을 더 포함한다. TAC(162)는 교번 도전체/유전체 스택(142)의 전체 두께(예를 들어, 수직 방향에서의 모든 도전체/유전체 쌍)를 통해 연장될 수 있다. TAC(162)의 상단은 소스 도전체층(144)에서 도전 영역(160)과 접촉할 수 있다. TAC(162)는 주변 영역으로부터 전기 영역 신호를 도전 영역(160)에 의해 BEOL 접촉층(166), BEOL 도전체층(168) 및 패드층(156)으로 전달할 수 있다. TAC(162)는 도전체 재료로 채워진 교번 도전체/유전체 스택(142)을 통하는 수직 개구(예를 들어, 건식/습식 에칭 공정에 의해 형성됨)를 포함할 수 있다. 일부 실시예에서, 전기 절연을 위한 유전체층(164)이 TAC(162)와 교번 도전체/유전체 스택(142) 사이에 있다. TAC(162)는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함할 수 있지만 이것으로 제한되지는 않는다. TAC(162)의 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 도전체 재료로 채워질 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 장치(100)는 주변 상호 접속층(122) 위에 있고, 주변 상호 접속층(122)과 접촉하고 있는 어레이 상호 접속층(123)을 포함할 수 있다. 어레이 상호 접속층(123)은 비트 라인 컨택(126), 하나 이상의 도전체층(예를 들어, 도전체층(124)) 및 하나 이상의 유전체층(예를 들어, 유전체층(121, 125))을 포함할 수 있다. 각각의 비트 라인 컨택(126)은 대응하는 NAND 스트링(130)의 하단에 접촉하여 대응하는 NAND 스트링(130)을 개별적으로 번지 지정할 수 있다. 도전체층은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함할 수 있지만, 이것으로 제한되지는 않는다. 유전체층은 실리콘 산화물, 실리콘 질화물, 저유전율(low-k) 유전체, 또는 이들의 임의의 조합을 포함하는 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다.
주변 상호 접속층(122)의 유전체층(118)과 어레이 상호 접속층(123)의 유전체층(121) 사이에 접합 계면(119)이 형성될 수 있다. 접합 계면(119)은 또한 어레이 상호 접속층(123)의 도전체층(124)과 주변 상호 접속층(122)의 도전체층(120) 사이에 형성될 수 있다. 유전체층(118) 및 유전체층(121) 각각은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
일부 실시예에서, 제 1 반도체 구조물(170)은 접합 계면(119)에서 제 2 반도체 구조물(172)에 접합된다. 제 1 반도체 구조물(170)은 기판(102), 기판(102) 상의 하나 이상의 주변 장치 및 주변 상호 접속층(122)을 포함할 수 있다. 제 2 반도체 구조물(172)은 소스 도전체층(144), 어레이 상호 접속층(123), 복수의 도전체/유전체층 쌍을 갖는 교번 도전체/유전체 스택(142) 및 NAND 스트링(130)을 포함할 수 있다. 제 1 반도체 구조물(170)은 도 1 내의 접합 계면(119) 아래에 도시된 요소를 포함할 수 있는 반면, 제 2 반도체 구조물(172)은 도 1 내의 접합 계면(119) 위에 도시된 요소를 포함할 수 있다. 주변 상호 접속층(122)은 접합 계면(119)에서 어레이 상호 접속층(123)의 도전체층(124)과 접촉하는 도전체층(120)을 포함할 수 있다. 주변 상호 접속층(122)은 또한 접합 계면(119)에서 어레이 상호 접속층(123)의 유전체층(121)과 접촉하는 유전체층(118)을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 장치(100)는 소스 도전체층(144) 위에 BEOL 상호 접속층(153)을 더 포함할 수 있다. 일부 실시예에서, BEOL 상호 접속층(153)은 도전체층(154, 168), 접촉층(148, 166), 하나 이상의 유전체층(예를 들어, 유전체층(152)), 및 하나 이상의 패드층(예를 들어, 패드층(156))을 포함한다.
BEOL 상호 접속층(153)은 3D 메모리 장치(100)와 외부 회로 사이에서 전기 신호를 전달할 수 있다. BEOL 상호 접속층(153)에서의 도전체층, 접촉층 및 패드층(예를 들어, 접합 패드를 포함함)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. BEOL 상호 접속층(153)에서의 유전체층은 실리콘 산화물, 실리콘 질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하는 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다.
BEOL 상호 접속층(153)은 주변 장치에 전기적으로 연결될 수 있다. 구체적으로, BEOL 상호 접속층(153)의 접촉층(166)은 소스 도전체층(144)의 상부 표면에서 소스 도전체층(144)의 도전 영역(160)과 접촉할 수 있다. TAC(162)의 상단은 소스 도전체층(144)의 하부 표면에서 소스 도전체층(144)의 도전 영역(160)과 접촉할 수 있다. TAC(162)의 하단은 어레이 상호 접속층(123)에서의 컨택과 접촉할 수 있다.
일부 실시예에서, BEOL 상호 접속층(153)은 소스 도전체층(144)도 포함한다. 예를 들어, 소스 도전체층(144)의 도전 영역(158)은 접촉층(148)과 함께 어레이 장치(예를 들어, NAND 스트링(130) 및 소스 컨택(132))를 다른 회로(예를 들어, BEOL 도전체층(154) 및 패드층(156))와 전기적으로 연결할 수 있다. 유사하게, 소스 도전체층(144)의 도전 영역(160)은 접촉층(166), TAC(162), 어레이 상호 접속층(123) 및 주변 상호 접속층(122)과 함께, 주변 장치(예를 들어, 트랜지스터(106))를 다른 회로(예를 들어, BEOL 도전체층(168) 및 패드층(156))와 전기적으로 연결할 수 있다. 일부 실시예에서, BEOL 상호 접속층(153)의 일부로서, 소스 도전체층(144)은 어레이 장치 및 주변 장치의 원하는 상호 접속 구성에 기초하여 도전 영역에 대한 임의의 적절한 레이아웃을 형성하도록 패터닝될 수 있다.
도 2a 내지 2d는 주변 장치 및 주변 상호 접속층을 형성하기 위한 예시적인 제조 공정을 도시한다. 도 8은 주변 장치 및 주변 상호 접속층을 형성하기 위한 예시적인 방법(800)의 흐름도이다. 도 2a 내지 도 2d 및 도 8에 도시된 주변 장치 및 주변 상호 접속층의 예는, 도 1에 도시된 주변 장치(예를 들어, 트랜지스터(106)) 및 주변 상호 접속층(122)이다. 방법(800)에 도시된 동작은 완전한 것이 아니며, 도시된 동작 중 어느 것 전, 후에 또는 사이에 다른 동작도 수행될 수 있음을 이해해야 한다.
도 8을 참조하면, 방법(800)은 주변 장치가 제 1 기판 상에 형성되는 단계(802)에서 시작한다. 제 1 기판은 실리콘 기판일 수 있다. 도 2a에 도시된 바와 같이, 주변 장치는 제 1 실리콘 기판(202) 상에 형성된다. 주변 장치는 제 1 실리콘 기판(202) 상에 형성된 복수의 트랜지스터(204)를 포함할 수 있다. 트랜지스터(204)는 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, 화학적 기계적 연마(CMP : chemical mechanical polishing) 또는 이들의 임의의 조합을 포함하는 복수의 공정 단계에 의해 형성될 수 있지만, 이것으로 제한되지 않는다. 일부 실시예에서, 예를 들어 트랜지스터(204)의 소스 영역 및/또는 드레인 영역으로서 기능하는 도핑 영역(208)은, 제 1 실리콘 기판(202)에 형성된다. 일부 실시예에서, 격리 영역(206)도 제 1 실리콘 기판(202)에 형성된다.
도 8에 도시된 바와 같이, 방법(800)은 하나 이상의 유전체층 및 도전체층이 주변 장치 위에 형성되는 동작 804로 진행한다. 도 2b에 도시된 바와 같이, 제 1 유전체층(210)은 제 1 실리콘 기판(202) 상에 형성될 수 있다. 제 1 유전체층(210)은 주변 장치(예를 들어, 트랜지스터(204))와 전기적으로 연결하기 위해 MEOL 컨택을 포함하는 접촉층(209)을 포함할 수 있다.
도 2c에 도시된 바와 같이, 제 2 유전체층(216)은 제 1 유전체층(210) 상에 형성된다. 일부 실시예에서, 제 2 유전체층(216)은 별도의 단계에서 형성된 다수 층의 조합이다. 예를 들어, 제 2 유전체층(216)은 도전체층(212) 및 접촉층(214)을 포함할 수 있다. 도전체층(예를 들어, 도전체층(212)) 및 접촉층(예를 들어, 접촉층(209, 214))은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합을 포함하는 하나 이상의 박막 증착 공정에 의해 증착된 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 도전체층 및 접촉층을 형성하기 위한 제조 공정은 또한 포토리소그래피, CMP, 습식/건식 에칭 또는 이들의 임의의 조합을 포함할 수 있다. 유전체층(예를 들어, 유전체층(210, 216))은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다.
도 8에 도시된 바와 같이, 방법(800)은 주변 상호 접속층의 상부 유전체층 및 상부 도전체층이 형성되는 동작 806으로 진행한다. 동작 804 및 806에서 형성된 유전체층 및 도전체층은 총괄하여 "상호 접속층"(예를 들어, 주변 상호 접속층)으로 지칭될 수 있다. 유전체층 및 도전체층 각각은 주변 장치와 전기 신호를 전달하는 주변 상호 접속층의 일부일 수 있다. 도 2d에 도시된 바와 같이, 제 2 유전체층(216) 상에 제 3 유전체층(상부 유전체층)(218)이 형성되고, 제 3 유전체층(218)에 상부 도전체층(220)이 형성된다. 그 결과, 주변 상호 접속층(222)이 형성된다. 도전체층(예를 들어, 도전체층(220))은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합을 포함하는 하나 이상의 박막 증착 공정에 의해 증착된 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 도전체층 및 접촉층을 형성하기 위한 제조 공정은 또한 포토리소그래피, CMP, 습식/건식 에칭 또는 이들의 임의의 조합을 포함할 수 있다. 유전체층(예를 들어, 유전체층(218))은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다.
도 3a 내지 도 3d는 어레이 장치 및 어레이 상호 접속층을 형성하기 위한 예시적인 제조 공정을 도시한다. 도 9는 어레이 장치 및 어레이 상호 접속층을 형성하기 위한 예시적인 방법(900)의 흐름도이다. 도 3a 내지 도 3d 및 도 9에 도시된 어레이 장치 및 어레이 상호 접속층의 예는, 도 1에 도시된 어레이 장치(예를 들어, NAND 스트링(130)) 및 어레이 상호 접속층(123)이다. 방법(900)에 도시된 동작은 완전한 것이 아니며, 도시된 동작 중 어느 것 전, 후에 또는 사이에 다른 동작이 수행될 수도 있음을 이해해야 한다.
도 9를 참조하면, 방법(900)은 격리 영역이 제 2 기판에 형성되는 동작 902에서 시작한다. 제 2 기판은 도 3a에서의 제 2 실리콘 기판(302)과 같은 실리콘 기판일 수 있다. 어레이 장치는 제 2 실리콘 기판(302) 상에 형성될 수 있다. 일부 실시예에서, 격리 영역(304)은 제 2 실리콘 기판(302)에 형성된다. 격리 영역(304)은 열 성장 및/또는 박막 증착에 의해 형성될 수 있다. 패터닝 공정(예를 들어, 포토리소그래피 및 건식/습식 에칭)은 제 2 실리콘 기판(302)에서 격리 영역(304)을 패터닝하기 위해 사용될 수 있다.
방법(900)은 도 9에 도시된 바와 같이 복수의 유전체층 쌍(본 명세서에서 "교번 유전체 스택"으로도 지칭됨)이 제 2 기판 상에 형성되는 동작 904로 진행한다. 도 3b에 도시된 바와 같이, 복수의 제 1 유전체층(308) 및 제 2 유전체층(310) 쌍은 제 2 실리콘 기판(302) 상에 형성된다. 복수의 유전체 쌍은 교번 유전체 스택(306)을 형성할 수 있다. 교번 유전체 스택(306)은 제 1 유전체층(308) 및 제 1 유전체층(308)과 상이한 제 2 유전체층(310)의 교번 스택을 포함할 수 있다. 일부 실시예에서, 각각의 유전체층 쌍은 실리콘 질화물의 층 및 실리콘 산화물의 층을 포함한다. 일부 실시예에서, 교번 유전체 스택(306)에는 상이한 재료로 이루어지고 및/또는 상이한 두께를 갖는 유전체층 쌍보다 많은 층이 존재한다. 일부 실시예에서, 제 1 유전체층(308)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 유사하게, 제 2 유전체층(310)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 일 예에서, 교번 유전체 스택(306) 내의 제 1 복수의 유전체 쌍에 대해, 각각의 제 1 유전체층(308) 및 제 2 유전체층(310)의 두께는 약 5㎚∼약 40㎚(예를 들어, 5㎚∼40㎚)일 수 있다. 교번 유전체 스택(306)의 제 2 복수의 유전체 쌍에 대해, 각각의 제 1 유전체층(308) 및 제 2 유전체층(310)의 두께는 약 10㎚∼약 40㎚(예를 들어, 10㎚∼40㎚)일 수 있다. 교번 유전체 스택(306)에서의 제 3 복수의 유전체 쌍에 대해, 각각의 제 1 유전체층(308)의 두께는 약 5㎚∼약 40㎚(예를 들어, 5㎚∼40㎚)일 수 있고, 각각의 제 2 유전체층(310)의 두께는 약 50nm∼약 200nm(예를 들어, 50nm∼200nm)일 수 있다. 교번 유전체 스택(306)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는 하나 이상의 박막 증착 공정에 의해 형성될 수 있지만, 이것으로 제한되지 않는다. 일부 실시예에서, 교번 유전체 스택(306)은 복수의 도전체/유전체층 쌍, 즉 도전체층(예를 들어, 폴리실리콘) 및 유전체층(예를 들어, 실리콘 산화물)의 교번 스택에 의해 대체될 수 있다.
도 9에 도시된 바와 같이, 방법(900)은 어레이 장치의 복수의 NAND 스트링이 제 2 기판 상에 형성되는 동작 906으로 진행한다. 도 3c에 도시된 바와 같이, NAND 스트링(318)이 제 2 실리콘 기판(302) 상에 형성된다. 교번 유전체 스택(306)의 각각의 제 1 유전체층(308)은 도전체층(316)에 의해 대체될 수 있고, 이에 의해 교번 도전체/유전체 스택(314) 내에 복수의 도전체/유전체층 쌍을 형성할 수 있다. 제 1 유전체층(308)을 도전체층(316)으로 대체하는 것은 제 2 유전체층(310)에 선택적인 제 1 유전체층(308)을 습식 에칭하고 구조물을 도전체층(316)으로 채움으로써 수행될 수 있다. 각 도전체층(316)의 두께는 약 5nm∼약 40㎚(예를 들어, 5㎚∼40㎚)일 수 있다. 도전체층(316)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 폴리실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 도전체층(316)은 CVD, ALD, 임의의 다른 적절한 공정 또는 이들의 임의의 조합과 같은 박막 증착 공정에 의해 채워질 수 있다.
일부 실시예에서, 교번 도전체/유전체 스택(314)의 도전체층(316)은 NAND 스트링(318)에 대한 선택 게이트 및 워드 라인을 형성하는데 사용된다. 교번 유전체 스택(306)의 도전체층(316)의 적어도 일부(예를 들어, 상부 및 하부 도전체 제외)는 각각 NAND 스트링(318)에 대한 워드 라인으로서 사용될 수 있다. 도 3c에 도시된 바와 같이, 교번 도전체/유전체 스택(314) 내의 상부 도전체층(최상 도전체층) 및 하부 도전체층(최하 도전체층)은 각기 NAND 스트링(318)에 대한 드레인 선택 게이트(330) 및 소스 선택 게이트(328)를 형성하도록 각각 패터닝될 수 있다. 일부 실시예에서, 교번 유전체 스택(306)의 상단에서 하나 이상의 제 1 유전체층(308) 및 제 2 유전체층(310) 쌍이 패터닝되고, 상부 패터닝된 유전체층 쌍의 제 1 유전체층(308)이 대응 도전체층(316)으로 대체되어, 이에 의해 드레인 선택 게이트(330)를 형성할 수 있다. 일부 실시예에서, 추가의 도전체층이 교번 도전체/유전체 스택(314)의 상부에 형성되고, NAND 스트링(318)에 대한 드레인 선택 게이트를 형성하도록 패터닝된다.
일부 실시예에서, NAND 스트링(318)을 형성하기 위한 제조 공정은 교번 도전체/유전체 스택(314)을 통하여 수직으로 연장되는 반도체 채널(320)을 형성하는 단계를 추가로 포함한다. 일부 실시예에서, NAND 스트링(318)을 형성하는 제조 공정은 반도체 채널 사이(320)과 교번 도전체/유전체 스택(314) 내의 복수의 도전체//유전체층 쌍 사이에 유전체층(322)을 형성하는 단계를 더 포함한다. 유전체층(322)은 터널링층, 저장층 및 차단층을 포함하는 복수의 유전체층의 조합과 같은 복합 유전체층일 수 있지만, 이것으로 한정되지 않는다.
터널링층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하는 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 반도체 채널로부터의 전자 또는 홀은 터널링층을 통해 NAND 스트링(318)의 저장층으로 터널링될 수 있다. 터널링층의 두께(예를 들어, NAND 스트링(318)의 반경 방향으로)는 약 5㎚∼약 15㎚(예를 들어, 5㎚∼15㎚) 일 수 있다. 저장층은 메모리 동작을 위한 전하를 저장하기 위한 재료를 포함할 수 있다. 저장층 재료는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하지만, 이것으로 제한되지는 않는다. 저장층의 두께(예를 들어, NAND 스트링(318)의 반경 방향으로)는 약 3㎚∼약 15㎚(예를 들어, 3㎚∼15㎚)일 수 있다. 차단층은 약 4㎚∼약 15㎚(예를 들어, 4㎚∼15㎚)의 두께를 갖는, 실리콘 산화물 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO)의 조합을 포함하는 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 차단층은 약 1㎚∼약 5㎚(예를 들어, 1㎚∼5㎚)의 두께를 갖는 Al2O3층과 같은 고유전율 유전체층을 더 포함할 수 있다. 유전체층(322)은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 공정에 의해 형성될 수 있다.
일부 실시예에서, NAND 스트링(318)을 형성하기 위한 제조 공정은 NAND 스트링(318)의 끝에 에피택셜층(326)을 형성하는 단계를 더 포함한다. 도 3c에 도시된 바와 같이, 에피택셜층(326)은 에피택셜 플러그로서 NAND 스트링(318)의 하단에 형성될 수 있다. 에피택셜층(326)은 제 2 실리콘 기판(302)과 접촉하고, 제 2 실리콘 기판(302)으로부터 에피택셜 성장된 실리콘층일 수 있고, 원하는 도핑 레벨로 주입될 수 있다.
일부 실시예에서, 동작 906은 하나 이상의 소스 컨택(예를 들어, 공통 소스 컨택)을 형성하는 단계를 더 포함한다. 도 3c에 도시된 바와 같이, 교번 도전체/유전체 스택(314)을 통해 수직으로 연장되는 소스 컨택(324)이 제 2 실리콘 기판(302) 상에 형성될 수 있다. 소스 컨택(324)은 제 2 실리콘 기판(302)과 접촉하는 단부를 가질 수 있다. 일부 실시예에서, 소스 컨택(324)은 제 2 실리콘 기판(302)에 의해 다수의 NAND 스트링(318)에 전기적으로 연결될 수 있다. 선택 게이트(328)는 스위치로서 에피택셜층(326)을 온 및 오프시키기 위해 NAND 스트링(318)의 하단에 형성될 수 있다. 일부 실시예에서, 에피택셜층(326)은 선택 게이트(328)의 일부 또는 전체 두께를 통해 수직으로 연장된다. 소스 컨택(324)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 소스 컨택(324)은 건식/습식 에칭 공정에 의해 형성되어, 교번 도전체/유전체 스택(314)을 통해 수직 개구를 형성한 후, 이어지는 충전(fill) 공정에 의해 도전체 재료 및 다른 재료(예를 들어, 유전체 재료)로 개구를 채울 수 있다. 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적합한 공정 또는 이들의 임의의 조합에 의해 채워질 수 있다.
도 9에 도시된 바와 같이, 방법(900)은 어레이 상호 접속층이 복수의 NAND 스트링 위에 형성되는 동작 908로 진행한다. 어레이 상호 접속층은 NAND 스트링과, 주변 장치와 같은 3D 메모리 장치의 다른 부분 사이에, 전기 신호를 전달할 수 있다. 도 3d에 도시된 바와 같이, 어레이 상호 접속층(338)은 NAND 스트링(318) 위에 형성된다. 일부 실시예에서, 어레이 상호 접속층(338)을 형성하는 제조 공정은 유전체층(334)을 형성한 후, 유전체층 내의 NAND 스트링(318)과 접촉하는 비트 라인 컨택(335)을 형성하는 단계를 포함한다. 유전체층(334)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합과 같은 하나 이상의 유전체 재료의 층을 포함할 수 있다. 비트 라인 컨택(335)은 유전체층(334) 내에 개구부를 형성한 후, 개구부를 도전체 재료 및 유전체 재료로 채움으로써, 형성될 수 있다. 비트 라인 컨택(335)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 비트 라인 컨택(335)의 개구는 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합에 의해 도전체 재료 및 유전체 재료로 채워질 수 있다.
일부 실시예에서, 어레이 상호 접속층(338)을 형성하기 위한 제조 공정은 유전체층(334) 내에 하나 이상의 도전체층(예를 들어, 도전체층(340)) 및 하나 이상의 접촉층(예를 들어, 접촉층(344))을 형성하는 단계를 더 포함한다. 도전체층(340) 및 접촉층(344)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 도전체층(340) 및 도전체 접촉층(344)은 임의의 적합한 공지된 BEOL 방법에 의해 형성될 수 있다.
일부 실시예에서, 어레이 상호 접속층(338)을 형성하기 위한 제조 공정은 상부 도전체층(342) 및 상부 유전체층(336)을 형성하는 단계를 더 포함한다. 상부 도전체층(342)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 유전체층(336)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하는 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않다.
도 4는 어레이 장치 및 주변 장치를 결합하기 위한 예시적인 제조 공정을 도시한다. 도 5a 및 도 5b와, 도 6a 및 6b는 소스 도전체층을 형성하기 위한 다양한 예시적인 제조 공정을 도시한다. 도 7은 소스 도전체층 상에 BEOL 상호 접속층을 형성하기 위한 예시적인 제조 공정을 도시한다. 도 10은 어레이 장치 및 주변 장치를 갖는 3D 메모리 장치를 형성하기 위한 예시적인 방법(1000)에 대한 흐름도이다. 도 4 내지 도 7에 도시된 3D 메모리 장치 및 소스 도전체층의 예는 도 1에 도시된 3D 메모리 장치(100) 및 소스 도전체층(144)이다. 방법(1000)에 도시된 동작은 완전한 것이 아니며, 도시된 동작 중 어느 것 전, 후에 또는 사이에 다른 동작이 수행될 수 있음을 이해해야 한다.
도 10을 참조하면, 방법(1000)은 어레이 장치(및 어레이 상호 접속층)를 제 2 기판 아래에 배치하고(예를 들어, 제 2 기판을 위쪽을 아래로 뒤집음으로써), 어레이 상호 접속층을 주변 상호 접속층과 정렬하는, 동작 1002에서 시작한다. 도 4에 도시된 바와 같이, 어레이 상호 접속층(338)은 제 2 실리콘 기판(302) 아래에 배치될 수 있다. 일부 실시예에서, 주변 상호 접속층(222)과 어레이 상호 접속층(338)을 정렬하는 단계는, 어레이 상호 접속층(338)의 도전체층(342)을 주변 상호 접속층(222)의 도전체층(220)과 정렬시키는 것에 의해 수행된다. 결과적으로, 도전체층(342)은 어레이 장치가 주변 장치와 결합될 때 도전체층(220)과 접촉할 수 있다.
도 10에 도시된 바와 같이, 방법(1000)은 어레이 상호 접속층은 주변 상호 접속층과 결합되는 동작 1004로 진행한다. 어레이 상호 접속층은 제 1 및 제 2 기판을 플립 칩(flip chip) 접합하는 것에 의해 주변 상호 접속층과 결합될 수 있다. 일부 실시예에서, 어레이 상호 접속층 및 주변 상호 접속층은 어레이 상호 접속층이 최종 3D 메모리 장치 내의 주변 상호 접속층 위에 있고 그와 접촉하도록 대면(face to face) 방식으로 제 1 기판 및 제 2 기판의 하이브리드 접합에 의해 결합된다. 하이브리드 접합("금속/유전체 하이브리드 접합"이라고도 알려져 있음)은 직접 접합 기술(예를 들어, 땜납 또는 접착제와 같은 중간층을 사용하지 않고 표면 사이에 접합부 형성)일 수 있으며, 이는 동시에 금속-금속 접합부 및 유전체-유전체 접합부를 얻는다. 도 4에 도시된 바와 같이, 어레이 상호 접속층(338)은 주변 상호 접속층(222)과 결합될 수 있고, 이에 의해 접합 계면(403)을 형성할 수 있다.
처리 공정은 2개의 상호 접속층의 결합 공정 전 또는 도중에 어레이 상호 접속층(338)과 주변 상호 접속층(222) 사이의 접합 강도를 향상시키기 위해 사용될 수 있다. 일부 실시예에서, 유전체층(336) 및 유전체층(218) 각각은 실리콘 산화물 또는 실리콘 질화물을 포함한다. 일부 실시예에서, 처리 공정은 2개의 상호 접속층의 표면이 유전체층(336)과 유전체층(218) 사이에 화학적 접합을 형성하도록 어레이 상호 접속층(338) 및 주변 상호 접속층(222)의 표면을 처리하는 플라즈마 처리를 포함한다. 처리 공정은 두 유전체층(336 및 218) 사이의 접합 강도를 향상시키기 위해 두 상호 접속층의 표면이 화학 결합을 형성하도록, 어레이 상호 접속층(338) 및 주변 상호 접속층(222)의 표면을 처리하는 습식 공정을 포함한다. 처리 공정은 약 250℃∼약 600℃(예를 들어, 250℃∼600℃)의 온도에서 수행될 수 있는 열 공정을 포함한다. 열 공정은 도전체층(342)과 도전체층(220) 사이에 상호 확산을 야기할 수 있다. 결과적으로, 도전체층(342)은 결합 공정 후에 도전체층(220)과 혼합될 수 있다. 도전체층(342) 및 도전체층(220)은 각각 구리(Cu)를 포함할 수 있다.
도 10에 도시된 바와 같이, 방법(1000)은 소스 도전체층이 NAND 스트링 위에 형성되는 동작 1006으로 진행한다. 결합 공정 후에 교번 도전체/유전체 스택(및 그 안의 NAND 스트링)이 형성되는 제 2 기판이 제거될 수 있고, 교번 도전체/유전체 스택(및 그 안의 NAND 스트링) 상에 소스 도전체층이 형성될 수 있다. 즉, 소스 도전체층은 제 2 기판의 원래 위치에(예를 들어, 교번 도전체/유전체 스택 상에) 형성됨으로써 결합 공정 후에 제 2 기판을 대체할 수 있다. 일부 실시예에서, 소스 도전체층은 하나 이상의 격리 영역을 형성하도록 패터닝될 수 있다.
도 5a에 도시된 바와 같이, 일부 실시예에서, (도 4에 도시된 바와 같이) 제 2 실리콘 기판(302)이 제거되어 있고, 소스 도전체층(405)이 교번 도전체/유전체 스택(314) 상에 형성된다. 즉, 소스 도전체층(405)은 제 2 실리콘 기판(302)의 원래 위치에서 제 2 실리콘 기판(302)을 대체할 수 있다. 소스 도전체층(405)은 도전성 재료를 포함할 수 있으므로, 소스 도전체층(405)의 전도도는 소스 도전체층(405) 아래의 소스 선택 게이트(328)에 의해 영향을 받을 수 없다. 소스 도전체층(405) 내의 도전성 재료는 소스 컨택(324)과 NAND 스트링(318) 사이에 전기적 접속을 제공할 수 있다. 소스 도전체층(405) 내의 도전성 재료는 금속, 금속 합금 및 금속 실리사이드를 포함할 수 있지만, 이것으로 제한되지는 않는다. 일부 실시예에서, 소스 도전체층(405)은 구리(Cu), 코발트(Co), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 또는 임의의 다른 적합한 금속과 같은 하나 이상의 금속을 포함한다. 일부 실시예에서, 소스 도전체층(405)은 하나 이상의 금속 합금을 포함하고, 이들 각각은 구리(Cu), 코발트(Co), 니켈(Ni), 티타늄(Ti), 텅스텐(W) 중 적어도 2개의 합금(예를 들어, TiNi 합금 또는 TiNi 합금 및 TiW 합금의 조합), 또는 임의의 다른 적합한 금속 합금이다. 일부 실시예에서, 소스 도전체층(405)은 하나 이상의 금속 실리사이드, 예컨대 구리 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드 또는 임의의 다른 적합한 금속 실리사이드를 포함한다.
일부 실시예에서, 소스 도전체층(405)은 약 20㎚∼약 50㎛, 예컨대 20㎚∼50㎛(예를 들어, 20㎚, 30㎚, 40㎚, 50㎚, 60㎚, 70㎚, 80㎚, 90nm, 100nm, 110nm, 120nm, 130nm, 140nm, 150nm, 160nm, 170nm, 180nm, 190nm, 200nm, 500nm, 1㎛, 5㎛, 10㎛, 15㎛, 20㎛, 25㎛, 30㎛, 35㎛, 40㎛, 45㎛, 50㎛, 이들 값 중 임의의 값에 의해 하단이 한정된 임의의 범위, 또는 이들 값 중 임의의 두 값에 의해 정의된 임의의 범위)의 두께를 갖는다. 일부 실시예에서, 소스 도전체층(405)은 약 200㎚∼약 5㎛, 예컨대 200㎚∼5㎛(예를 들어, 200㎚, 300㎚, 400㎚, 500㎚, 600㎚, 700㎚, 800㎚, 900㎚, 1㎛, 2㎛, 3㎛, 4㎛, 5㎛, 이들 값 중 임의의 값에 의해 하단이 한정된 임의의 범위, 또는 이들 값 중 임의의 두 값에 의해 정의된 임의의 범위)의 두께를 갖는다. 소스 도전체층(405)은 CVD, PVD 및 ALD를 포함하는 하나 이상의 박막 증착 공정에 의해 형성될 수 있지만, 이것으로 제한되지 않는다.
도 11은 소스 도전체층을 형성하기 위한 예시적인 방법의 흐름도이다. 방법(1100)에 도시된 동작은 완전한 것이 아니며, 도시된 동작 중 임의의 것 전, 후에 또는 사이에서 다른 동작도 수행될 수 있음을 이해해야 한다. 도 11을 참조하면, 방법(1100)은 제 2 기판이 박형화되는 동작 1102에서 시작한다. 예를 들어, 제 2 실리콘 기판(302)(도 4에서)은 박형화된 실리콘 기판이 되도록 박형화될 수 있다. 일부 실시예에서, 격리 영역(304)이 노출될 때까지 제 2 실리콘 기판(302)은 상부 표면(교번 도전체/유전체 스택(314)과 접촉하는 하부 표면에 대향)으로부터 박형화될 수 있다. 즉, 박형화된 제 2 기판의 두께는 제 2 기판에 형성된 격리 영역의 두께와 동일할 수 있다.
도 11에 도시된 바와 같이, 방법(1100)은 박형화된 제 2 기판이 제거되는 동작 1104로 진행한다. 박형화된 제 2 기판은 연마, 습식/건식 에칭, CMP 또는 이들의 임의의 조합에 의해 제거될 수 있다. 일부 실시예에서, 동작 1102는 생략될 수 있고, 제 2 기판(예를 들어,도 4의 제 2 실리콘 기판(302))은 먼저 박형화되지 않고 단일 공정에서 제거될 수 있는 것으로 이해된다.
도 11에 도시된 바와 같이, 방법(1100)은 제거된 제 2 기판의 원래 위치에 소스 도전체층이 형성되는 동작 1106으로 진행한다. 도 5a에 도시된 바와 같이, 소스 도전체층(405)은 교번 도전체/유전체 스택(314) 상에 형성될 수 있어서, 소스 도전체층(405)의 하부 표면은 NAND 스트링(318)(예를 들어, 에피택셜층(326))의 상단 및 소스 컨택(324)의 상단뿐만 아니라 교번 도전체/유전체 스택(314)의 상부 유전체층과 접촉할 수 있다.
도 11에 도시된 바와 같이, 방법(1100)은 소스 도전체층이 패터닝되는 동작 1108로 진행한다. 일부 실시예에서, 소스 도전체층은 하나 이상의 격리 영역을 형성하도록 패터닝된다. 소스 도전체층 내의 잔여 도전성 재료는 격리 영역에 의해 전기적으로 격리된 도전 영역이 될 수 있다. 도 5b에 도시된 바와 같이, 격리 영역(407)은 소스 도전체층(405) 내에 형성될 수 있다. 격리 영역(407)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 실리콘 산화물, 임의의 다른 적합한 유전체 재료 또는 이들의 임의 조합을 포함하는 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않다. 패터닝 공정(예를 들어, 포토리소그래피 및 건식/습식 에칭)은 소스 도전체층(405) 내의 격리 영역(407)을 패터닝하기 위해 사용될 수 있다. 그런 다음, 패터닝된 영역에서 유전체 재료의 열 성장 및/또는 박막 증착에 의해 격리 영역(407)이 형성될 수 있다. 소스 도전체층(405)은 상이한 배열로 상이한 개수의 도전 영역 및 격리 영역을 갖는 임의의 적절한 레이아웃을 형성하도록 패터닝될 수 있다. 소스 도전체층(405) 내의 상이한 도전 영역 및 격리 영역의 레이아웃은, 단일 구성의 단일 메모리 블록, 다수의 메모리 블록 또는 메모리 블록의 일부 내의 NAND 스트링의 어레이(예를 들어, 하나 이상의 메모리 핑거)와 같은 다양한 구성으로 메모리 어레이를 구동하는데 사용될 수 있다. 소스 도전체층(405) 내에 형성된 도전 영역은 (NAND 스트링(318)과 소스 컨택(324) 사이의 전기적 연결 외에도) 주변 장치와 BEOL 상호 접속부 사이 및 어레이 장치와 BEOL 상호 접속부 사이의 전기적 연결과 같은 추가적인 전기적 연결을 제공할 수 있다.
도 12는 소스 도전체층을 형성하기 위한 다른 예시적인 방법의 흐름도이다. 방법(1200)에 도시된 동작들은 완전한 것이 아니며, 도시된 동작들 중 임의의 것 전, 후에 또는 사이에서 다른 동작들도 수행될 수 있음을 이해해야 한다. 도 12를 참조하면, 방법(1200)은 제 2 기판이 박형화되는 동작 1202에서 시작한다. 예를 들어, (도 4의)제 2 실리콘 기판(302)은 (도 6a의)박형화된 제 2 실리콘 기판(417)이 되도록 박형화될 수 있다. 일부 실시예에서, 격리 영역(304)이 노출될 때까지 제 2 실리콘 기판(302)은 그 상부쪽(NAND 스트링(318)이 형성된 그 하부쪽과 대향됨)으로부터 박형화될 수 있다. 즉, 박형화된 제 2 실리콘 기판(417)의 두께는 제 2 실리콘 기판(302) 내에 형성된 격리 영역(304)의 두께와 동일할 수 있다. 제 2 기판은 연마, 습식/건식 에칭, CMP 또는 이들의 임의의 조합에 의해 박형화될 수 있다.
도 12에 도시된 바와 같이, 방법(1200)은 박형화된 제 2 기판 상에 금속층이 형성되는 동작 1204로 진행한다. 도 6a에 도시된 바와 같이, 금속층(419)은 박형화된 제 2 실리콘 기판(417)의 상부 표면에 형성될 수 있다. 금속층(419)은 코발트(Co), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 금속 실리사이드를 형성할 수 있는 임의의 다른 적합한 금속, 또는 이들의 임의의 조합을 포함할 수 있다. 금속층(419)은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하는 하나 이상의 박막 증착 공정에 의해 형성될 수 있지만, 이것으로 제한되지 않는다. 일부 실시예에서, 금속층(419)의 두께는 약 2nm∼약 500nm(예를 들어, 2nm∼500nm)과 같이 적어도 약 2nm(예를 들어, 적어도 2nm)이다. 금속층(419)의 두께는 후속 실리사이드화 공정을 위해 충분히 두꺼울 수 있다.
도 12에 도시된 바와 같이, 방법(1200)은 금속 실리사이드층이 형성되는 동작 1206으로 진행한다. 금속 실리사이드층은 박형화된 제 2 기판에서의 실리콘과 금속층에서의 금속의 반응에 기초하여 형성될 수 있다. 도 6b에 도시된 바와 같이, 소스 도전체층(421)은 박형화된 제 2 실리콘 기판(417)과 금속층(419)의 반응에 기초하여 실리사이드화 공정에 의해 형성된 금속 실리사이드층일 수 있다. 금속 실리사이드층은 금속-실리콘 합금(실리사이드)을 형성하는 열 처리(예를 들어, 어닐링, 소결)에 의해 형성될 수 있다. 어닐링 공정은 예를 들어, 급속 열 어닐링(RTA : rapid thermal annealing) 및 레이저 어닐링을 포함할 수 있다. 격리 영역(304)에서의 유전체 재료는 금속층(419)에서의 금속과 반응할 수 없다. 따라서, 격리 영역(304)은 소스 도전체층(421)에 남아있을 수 있다. 일부 실시예에서, 실리사이드화 공정 이후의 금속층(419)의 미반응 부분은 소스 도전체층(421)으로부터 제거될 수 있다. 금속층(419)의 미반응 부분의 제거는 습식 에칭 공정, 건식 에칭 공정, 또는 임의의 다른 적절한 공정에 의해 수행될 수 있다.
소스 도전체층(421) 내의 금속 실리사이드 재료는 금속층(419)의 금속 재료에 따라 다르다. 예를 들어, 금속층(419)이 코발트(Co), 니켈(Ni), 티타늄(Ti) 또는 텅스텐(W)을 포함하는 경우, 소스 도전체층(421)은 각기 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 또는 텅스텐 실리사이드를 포함한다. 일부 실시예에서, 소스 도전체층(421) 내의 금속 실리사이드 재료는, 소스 도전체층(421)의 도전이 소스 선택 게이트(328)에 의해 영향을 받을 수없고, 소스 도전체층(421)이 NAND 스트링(318) 및 소스 컨택(324)에 전기적으로 연결될 수 있을 정도로 충분히 높은 전도율을 갖는 도전성 재료이다. 일부 실시예에서, 소스 도전체층(421) 내의 금속 실리사이드 재료의 전도율은 약 20℃에서 약 1×104S/m∼약 1×107S/m(예를 들어, 20℃에서 1×104S/m∼1×107S/m)와 같이, 약 20℃에서 적어도 약 1×104S/m(예를 들어, 20℃에서 적어도 1×104S/m)이다.
도 6b에 도시된 바와 같이, 소스 도전체층(421)의 형성 이전에 형성된 격리 영역(304)은 소스 도전체층(421) 내에 남아있을 수
Figure 112019134771085-pct00001
는 반면, 격리 영역(304)에 의해 전기적으로 격리된 도전 영역은 실리사이드화 공정에 의해 형성된 금속 실리사이드를 포함한다. 즉, 일부 실시예에서, 소스 도전체층(421) 내의 도전 영역 및 격리 영역은 금속 실리사이드층의 형성 전(예를 들어, 방법(900)의 동작 902)에 패터닝될 수 있다. 일부 실시예에서, 추가 격리 영역(도 6b에 도시되지 않음)을 형성하기 위해, 금속 실리사이드층의 형성 후에(즉, 소스 도전체층(421)을 직접 패터닝함으로써) 추가 패터닝이 수행된다. 예를 들어, 도 12에 도시된 바와 같이, 방법(1200)은 격리 영역 및 격리 영역에 의해 전기적으로 격리된 도전 영역을 형성하기 위해 금속 실리사이드층이 패터닝되는 동작 1208로 진행한다. 일부 실시예에서, 제 2 기판 내의 격리 영역(예를 들어, 격리 영역(304))은 필요하지 않을 수 있고, 소스 도전체층(421) 내의 격리 영역은 실리사이드화 공정 후에 소스 도전체층(421)을 패터닝함는 것에 의해 형성될 수 있는 것으로 이해된다.
금속 실리사이드층의 형성 후에 소스 도전체층(421)을 패터닝하기 위해 패터닝 공정(예를 들어, 포토리소그래피 및 건식/습식 에칭)이 사용될 수 있다. 이어서, 패터닝된 영역에서 유전체 재료의 열 성장 및/또는 박막 증착에 의해 격리 영역이 형성될 수 있다. 격리 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 실리콘 산화물, 임의의 다른 적합한 유전체 재료 또는 이들의 임의의 조합과 같은 유전체 재료를 포함할 수 있다. 다수의 도전 영역의 레이아웃은 소스 도전체층(421)에서 격리 영역을 형성한 후에 정의될 수 있다. 소스 도전체층(421)의 도전 영역 및 격리 영역의 상이한 레이아웃은, 단일 메모리 블록, 다수의 메모리 블록, 또는 메모리 블록의 일부 내의 NAND 스트링의 어레이(예를 들어, 하나 이상의 메모리 핑거)와 같은 다양한 구성으로 메모리 어레이를 구동하는데 사용될 수 있다. 소스 도전체층(421) 내에 형성된 도전 영역은 NAND 스트링(318)과 소스 컨택(324) 사이, 예컨대 주변 장치와 BEOL 상호 접속부 사이, 및 어레이 장치와 BEOL 상호 접속부 사이 외에도 추가적인 전기적 연결을 제공할 수 있다.
다시 도 10을 참조하면, 방법(1000)은 BEOL 상호 접속층이 소스 도전체층 위에 형성되는 동작 1008로 진행한다. 도 7에 도시된 바와 같이, BEOL 상호 접속층(702)은 소스 도전체층(405/421) 위에 형성된다. BEOL 상호 접속층(702)은 유전체층(409), 하나 이상의 접촉층(411), 하나 이상의 도전체층(413) 및 패드층(415)을 포함할 수 있다. 유전체층(409)은 별도의 공정 단계에서 형성된 다수의 유전체층의 조합일 수 있다. 접촉층(411), 도전체층(413) 및 패드층(415)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하는 도전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 유전체층(409)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하는 유전체 재료를 포함할 수 있지만, 이것으로 제한되지 않는다. 일부 실시예에서, 패드층(415)은 외부 회로 또는 장치에 전기적으로 연결되어, 결합된 어레이/주변 장치와, 외부 회로 또는 장치 사이에, 전기 신호를 전달한다. 일부 실시예에서, BEOL 상호 접속층(702)(예를 들어, 접촉층(411))은 (예를 들어, 소스 도전체층(405/421)의 도전 영역의 상부 표면과 접촉하는) 소스 도전체층(405/421)에 전기적으로 연결된다.
일부 실시예에서, 어레이 장치/어레이 상호 접속층을 형성하고 주변 장치/주변 상호 접속층을 형성하는 순서는 변경될 수 있거나, 어레이 장치/어레이 상호 접속층의 제조 및 주변 장치/주변 상호 접속층의 제조는 병렬로 수행될 수 있다는 점이 이해되어야 한다. 또한, 일부 실시예에 따른, 교번 도전체/유전체 스택 상에 소스 도전체층을 형성하는 단계와 어레이 장치 및 주변 장치를 결합하는 단계의 순서는, 변경될 수 있다. 일부 실시예에서, 소스 도전체층은 어레이 장치와 주변 장치의 결합 이전에 교번 도전체/유전체 스택 상에 형성된다. 일 예에서, 제 2 기판 상에 NAND 스트링을 형성한 후, 제 2 기판을 대체하도록 소스 도전체층을 먼저 형성하고 나서, 어레이 상호 접속층을 형성할 수 있다. 다른 예에서, 제 2 기판 상에 NAND 스트링을 형성한 후, 어레이 상호 접속층을 먼저 형성하고 나서, 제 2 기판을 대체하도록 소스 도전체층을 형성할 수 있다. 일반적으로, 소스 도전체층을 형성하는 타이밍은 제한되지 않으며 본 명세서에 개시된 3D 메모리 장치(예를 들어, 3D 메모리 장치(100))의 제조 공정 중에 임의의 적절한 타이밍에서 발생할 수 있다.
본 개시에 따른 다양한 실시예는 다른 3D 메모리 장치에 의해 사용되는 기판 내의 실리콘 채널 대신에 소스 도전체층을 갖는 3D 메모리 장치를 제공한다. 실리콘을 본 명세서에 개시된 소스 도전체층을 형성하는 도전성 재료(예를 들어, 금속, 금속 합금 및/또는 금속 실리사이드)로 대체함으로써, 3D 메모리 장치의 소스쪽의 저항(예를 들어, 공통 소스 컨택과 NAND 스트링 사이)을 축소할 수 있어, 이에 의해 장치 동작 속도를 높일 수 있다. 일부 실시예에서, 소스 선택 게이트의 소거 동작을 위한 도전 메커니즘은 게이트 유도 드레인 누설(GIDL : gate-induced drain leakage)에 의해 구동될 수 있다.
또한, 실리콘 기판과 비교하여, 본 명세서에 개시된 소스 도전체층은 원하는대로 단일 메모리 블록, 다수의 메모리 블록, 또는 메모리 블록의 일부를 구동하기 위한 임의의 적절한(예를 들어, 상이한 격리 영역을 갖는) 레이아웃으로 보다 쉽게 패터닝될 수 있고, 그것은 메모리 어레이를 위한 주변 장치의 구동 능력을 향상시킬 수 있다. 그것의 도전성 특성으로 인해, 본 명세서에 개시된 소스 도전체층은 패터닝되어, 상호 접속층(예를 들어, BEOL 상호 접속부의 일부)으로서 사용될 수 있다.
일부 실시예에서, NAND 메모리 장치는 기판, 교번 도전체/유전체 스택, NAND 스트링, 소스 도전체층 및 소스 컨택을 포함한다. 교번 도전체/유전체 스택은 기판 위에 복수의 도전체/유전체 쌍을 포함한다. NAND 스트링은 교번 도전체/유전체 스택을 통해 수직으로 연장된다. 소스 도전체층은 교번 도전체/유전체 스택 위에 있으며 NAND 스트링의 제 1 단부와 접촉하고 있다. 소스 컨택은 소스 도전체층과 접촉하는 제 1 단부를 포함한다. NAND 스트링은 소스 도전체층에 의해 소스 컨택에 전기적으로 연결된다.
일부 실시예에서, 3D 메모리 장치는 기판, 기판 상의 주변 장치, 각각 주변 장치 위로 수직으로 연장되는 복수의 메모리 스트링, 및 복수의 메모리 스트링 위의 소스 도전체층을 포함한다. 복수의 메모리 스트링 각각의 상단은 소스 도전체층의 제 1 표면과 접촉하고 있다.
일부 실시예에서, NAND 메모리 장치를 형성하는 방법이 개시된다. 교번 도전체/유전체 스택이 제 1 기판 상에 형성된다. 교번 도전체/유전체 스택을 통해 수직으로 연장되는 NAND 스트링 및 소스 컨택 둘 다 형성된다. 제 1 기판이 소스 도전체층으로 대체되어서, 소스 도전체층은 NAND 스트링의 제 1 단부 및 소스 컨택의 제 1 단부와 접촉하고 있고, NAND 스트링은 소스 도전체층에 의해 소스 컨택에 전기적으로 연결된다.
일부 실시예에서, 3D 메모리 장치를 형성하기 위한 방법이 개시된다. 교번 도전체/유전체 스택이 제 1 기판 상에 형성된다. 교번 도전체/유전체 스택을 통해 수직으로 연장되는 복수의 메모리 스트링이 형성되어서, 복수의 메모리 스트링 각각의 제 1 단부는 제 1 기판의 제 1 표면과 접촉하고 있다. 제 1 기판이 제거된다. 복수의 메모리 스트링 각각의 제 1 단부가 소스 도전체층의 제 1 표면과 접촉하도록 소스 도전체층이 형성된다.
일부 실시예에서, 3D 메모리 장치를 형성하기 위한 방법이 개시된다. 교번 도전체/유전체 스택이 제 1 기판 상에 형성된다. 교번 도전체/유전체 스택을 통해 수직으로 연장되는 복수의 메모리 스트링이 제 1 기판의 제 1 측에 형성된다. 제 1 기판은 제 1 기판의 제 2 측으로부터 박형화된다. 박형화된 제 1 기판의 제 2 측 상에 금속층이 형성된다. 금속층의 적어도 일부와 박형화된 제 1 기판 사이에서의 반응에 기초하여 소스 도전체층이 형성된다.
특정 실시예에 대한 전술한 설명은 당업자가 과도한 실험없이 본 개시의 일반적인 개념 내에서, 다양한 응용을 위해 이러한 특정 실시예를 당업계의 지식을 이용하여 용이하게 수정 및/또는 조정할 수 있도록 본 개시의 일반적인 특징을 충실히 설명할 것이다. 따라서, 이러한 조정 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 문구 또는 용어는 설명의 목적을 위한 것이지 제한하려는 것이 아니며, 본 명세서의 용어 또는 문구는 교시 및 지침에 비추어 당업자에 의해 해석되어야 한다.
본 개시의 실시예는 특정 기능 및 그 관계의 구현을 예시하는 기능적 구성 블록의 도움으로 앞서 설명되었다. 이들 기능적 구성 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한 다른 경계가 정의될 수 있다.
발명의 내용 및 요약서는 본 발명자(들)에 의해 고려되는 본 개시의 실시예들 중 전부가 아닌 하나 이상을 설명할 수 있고, 따라서 본 개시 및 첨부된 청구 범위를 어떠한 방식으로도 제한하려는 것이 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예들 중 어느 것에 의해 제한되지 않아야 하고, 다음의 청구 범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (50)

  1. NAND 메모리 장치로서,
    기판과,
    상기 기판 위에 복수의 도전체/유전체 쌍을 포함하는 교번 도전체/유전체 스택(alternating conductor/dielectric stack)과,
    상기 교번 도전체/유전체 스택을 통과해 수직으로 연장되는 NAND 스트링(string)과,
    상기 교번 도전체/유전체 스택 위에 있고, 상기 NAND 스트링의 제 1 단부와 물리적으로 접촉하는 소스 도전체층과,
    상기 소스 도전체층과 물리적으로 접촉하는 제 1 단부를 포함하는 소스 컨택(source contact)―상기 NAND 스트링은 상기 소스 도전체층에 의해 상기 소스 컨택에 전기적으로 연결됨―과,
    상기 NAND 스트링과 상기 소스 도전체층 사이에 에피택셜 실리콘층 - 상기 NAND 스트링은 상기 에피택셜 실리콘층에 의해 상기 소스 도전체층에 전기적으로 연결됨 - 을 포함하는
    NAND 메모리 장치.
  2. 제1항에 있어서,
    상기 소스 도전체층은, 각각이 금속, 금속 합금 및 금속 실리사이드 중 하나 이상을 포함하는 하나 이상의 도전 영역을 포함하는
    NAND 메모리 장치.
  3. 제2항에 있어서,
    상기 금속은, 구리, 코발트, 니켈, 티타늄 및 텅스텐 중 하나 이상을 포함하는
    NAND 메모리 장치.
  4. 제2항에 있어서,
    상기 금속 합금은, 구리, 코발트, 니켈, 티타늄 및 텅스텐 중 적어도 2개의 합금을 포함하는
    NAND 메모리 장치.
  5. 제2항에 있어서,
    상기 금속 실리사이드는, 구리 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 및 텅스텐 실리사이드 중 하나 이상을 포함하는
    NAND 메모리 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 소스 도전체층은, 복수의 도전 영역 및 상기 복수의 도전 영역을 전기적으로 격리하는 하나 이상의 격리 영역을 포함하되,
    상기 NAND 스트링은 상기 복수의 도전 영역 중 제 1 도전 영역에 의해 상기 소스 컨택에 전기적으로 연결되는
    NAND 메모리 장치.
  8. 제7항에 있어서,
    상기 교번 도전체/유전체 스택을 통과해 수직으로 연장되는 스루 어레이 컨택(TAC : through array contact)을 더 포함하되,
    상기 TAC는 상기 복수의 도전 영역의 제 2 도전 영역과 접촉하고 있는
    NAND 메모리 장치.
  9. 제7항에 있어서,
    제 1 컨택을 포함하는 제 1 상호 접속층을 더 포함하되,
    상기 NAND 스트링은 상기 제 1 도전 영역에 의해 상기 제 1 컨택에 전기적으로 연결되는
    NAND 메모리 장치.
  10. 제8항에 있어서,
    제 2 컨택을 포함하는 제 1 상호 접속층을 더 포함하되,
    상기 TAC는 상기 제 2 도전 영역에 의해 상기 제 2 컨택에 전기적으로 연결되는
    NAND 메모리 장치.
  11. 제1항에 있어서,
    상기 기판과 상기 NAND 스트링 사이에 주변 장치를 더 포함하는
    NAND 메모리 장치.
  12. 제11항에 있어서,
    상기 주변 장치 위에 있고, 상기 주변 장치와 접촉하는 제 2 상호 접속층을 더 포함하되,
    상기 제 2 상호 접속층은 하나 이상의 유전체층 내에 하나 이상의 도전체층을 포함하는
    NAND 메모리 장치.
  13. 제12항에 있어서,
    상기 NAND 스트링의 제 2 단부 및 상기 소스 컨택의 제 2 단부와 접촉하는 제 3 상호 접속층을 더 포함하되,
    상기 제 3 상호 접속층은 하나 이상의 유전체층 내에 하나 이상의 도전체층을 포함하는
    NAND 메모리 장치 .
  14. 제13항에 있어서,
    상기 제 2 상호 접속층과 상기 제 3 상호 접속층 사이의 접합 계면을 더 포함하되,
    상기 주변 장치는 상기 제 2 상호 접속층과 상기 제 3 상호 접속층에 의해 상기 NAND 스트링에 전기적으로 연결되는
    NAND 메모리 장치.
  15. 3차원(3D : three-dimensional) 메모리 장치로서,
    기판과,
    상기 기판 상의 주변 장치와,
    상기 주변 장치 위에 각기 수직으로 연장되는 복수의 메모리 스트링과,
    상기 복수의 메모리 스트링 위의 소스 도전체층 - 상기 복수의 메모리 스트링 각각의 상단(upper end)은 상기 소스 도전체층의 제 1 표면과 물리적으로 접촉함- 과,
    상기 소스 도전체층의 상기 제 1 표면과 물리적으로 접촉하는 제 1 단부를 포함하는 소스 컨택(source contact) - 상기 복수의 메모리 스트링은 상기 소스 도전체층에 의해 상기 소스 컨택과 전기적으로 연결됨 - 과,
    상기 복수의 메모리 스트링과 상기 소스 도전체층 사이에 에피택셜 실리콘층 - 상기 복수의 메모리 스트링은 상기 에피택셜 실리콘층에 의해 상기 소스 도전체층에 전기적으로 연결됨 - 을 포함하는
    3차원 메모리 장치.
  16. 제15항에 있어서,
    상기 소스 도전체층은, 20℃에서 적어도 1×104S/m의 전도율을 갖는 도전 영역을 포함하는
    3차원 메모리 장치.
  17. NAND 메모리 장치를 형성하는 방법으로서,
    제 1 기판 상에 교번 도전체/유전체 스택을 형성하는 단계와,
    둘 다 상기 교번 도전체/유전체 스택을 통과해 수직으로 연장되는, NAND 스트링 및 소스 컨택을 형성하는 단계와,
    소스 도전체층이 상기 NAND 스트링의 단부 및 상기 소스 컨택의 단부와 물리적으로 접촉하고 상기 NAND 스트링이 상기 소스 도전체층에 의해 상기 소스 컨택에 전기적으로 연결되도록, 상기 제 1 기판을 상기 소스 도전체층으로 교체하는 단계와,
    상기 NAND 스트링과 상기 소스 도전체층 사이에 에피택셜 실리콘층을 형성하는 단계 - 상기 NAND 스트링은 상기 에피택셜 실리콘층에 의해 상기 소스 도전체층에 전기적으로 연결됨 -
    를 포함하는
    NAND 메모리 장치 형성 방법.
  18. 제17항에 있어서,
    상기 소스 도전체층은, 각각이 금속, 금속 합금 및 금속 실리사이드 중 하나 이상을 포함하는 하나 이상의 도전 영역을 포함하는
    NAND 메모리 장치 형성 방법.
  19. 제17항에 있어서,
    상기 제 1 기판을 상기 소스 도전체층으로 교체하는 단계는,
    상기 제 1 기판을 제거하는 단계와,
    상기 제 1 기판의 원래 위치에 상기 소스 도전체층을 형성하는 단계를 포함하는
    NAND 메모리 장치 형성 방법.
  20. 제17항에 있어서,
    상기 제 1 기판을 상기 소스 도전체층으로 교체하는 단계는,
    상기 제 1 기판 상에 금속층을 형성하는 단계와,
    상기 제 1 기판 내의 실리콘과 상기 금속층 내의 금속 사이의 반응에 기초하여 금속 실리사이드층을 형성하는 단계를 포함하는
    NAND 메모리 장치 형성 방법.
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