KR20070078453A - 고집적 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 144
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 239000007769 metal material Substances 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 194
- 238000000034 method Methods 0.000 claims description 73
- 239000010408 film Substances 0.000 claims description 67
- 239000011229 interlayer Substances 0.000 claims description 44
- 238000002955 isolation Methods 0.000 claims description 31
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 14
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 3
- 239000010409 thin film Substances 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 6
- 239000012535 impurity Substances 0.000 description 13
- 239000000758 substrate Substances 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- 229910017052 cobalt Inorganic materials 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
고집적 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 복수개의 비트라인들, 비트라인들 아래에 차례로 적층된 복수개의 반도체층들, 반도체층들 각각의 상부에 배치되는 복수개의 트랜지스터 구조체들을 구비한다. 이때, 트랜지스터 구조체들 각각은 게이트 라인들, 게이트 라인들 사이의 각 반도체층에 형성되는 소오스 영역들 및 드레인 영역들을 구비한다. 이에 더하여, 반도체층들 각각의 상부에는, 비트라인들에 수직한 방향에서 각 반도체층들에 형성된 소오스 영역들을 연결하는 국부 소오스 라인 구조체들이 배치된다. 각 반도체층들에 형성된 드레인 영역들 각각은 드레인 플러그 구조체들을 통해 비트라인들에 연결된다.
Description
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 10은 본 발명의 일 실시예에 따른 플러그 구조체를 설명하기 위한 공정단면도이다.
도 11은 본 발명의 다른 실시예에 따른 플러그 구조체를 설명하기 위한 공정단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 플러그 구조체를 설명하기 위한 공정단면도이다.
도 13은 본 발명의 일 실시예에 따른 국부 소오스 라인 구조체와 공통 소오스 라인 사이의 연결 방법을 설명하기 위한 사시도이다.
도 14는 본 발명의 다는 실시예에 따른 국부 소오스 라인 구조체와 공통 소오스 라인 사이의 연결 방법을 설명하기 위한 사시도이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 고집적 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 사용되는 대부분의 전자 제품들(electronic appliances)은 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하는 반도체 장치(semiconductor devices)를 구비한다. 이때, 상기 반도체 장치는 상기 전자 제품들을 위해 요구되는 소정의 고유 기능을 수행할 수 있도록 설계/제작된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은, 반도체 기판을 이용하여 제작되는, 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비한다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해서는, 상기 반도체 장치들의 집적도 및 동작 속도를 증가시킬 필요가 있다. 이러한 집적도의 향상을 위해서는, 상기 반도체 장치를 구성하는 상기 전자 부품들을 더욱 미세하게 형성할 필요가 있다. 상기 전자 부품들의 미세화 수준은 반도체 장치의 제조 공정 기술(특히, 포토리쏘그래피 기술)의 발전 속도에 의해 결정되기 때문에, 상기 반도체 장치의 고집적화를 위해서는 진보된 공정 기술의 개발이 요구된다. 비록 진보된 공정 기술의 개발은 모든 반도체 제조 회사들이 추구하는 기술적 과제이지만, 이를 위해서는 막대한 비용과 긴 개발 기간이 소요되기 때문에 상기 반도체 장치의 집적도의 증가 속도는 제한적이다.
이에 따라, 최근에는 반도체 트랜지스터들을 다층 구조(multilevel structure)로 배치하는 기술들이 제안되고 있다. (예를 들면, 일본특허출원공개번호 11-145431호는 다층 구조의 노어 플래시 메모리를 제안하고 있다.) 이처럼 트랜지스터들을 다층 구조로 형성할 경우, 동일한 면적에 더 많은 트랜지스터들을 형성할 수 있기 때문에, 반도체 소자의 집적도는 획기적으로 증가될 수 있다.
한편, 반도체 소자의 동작 속도는 그 배선 구조에 크게 의존적이기 때문에, 상술한 또다른 기술적 요구(즉, 동작 속도의 증가)를 충족시키기 위해서는, 배선들의 저항을 줄일 필요가 있다. 하지만, 상술한 다층 트랜지스터 구조의 반도체 소자의 경우, 트랜지스터들이 3차원적으로 배열되기 때문에, 이들을 연결하는 배선의 구조가 복잡해지며, 그 결과 배선 저항이 증가하는 문제가 발생할 수 있다. 예를 들면, 상기 일본특허출원공개번호 11-145431호에 따르면, 노어형 메모리 셀 어레이를 구성하는 트랜지스터들의 드레인 영역들은 소정의 선택 트랜지스터를 통해 비트라인에 접속된다. 이 경우, 비트 라인과 상기 드레인 영역들은 상기 선택 트랜지스터의 채널 영역을 통해 전기적으로 접속하기 때문에, 이들 사이의 전기적 저항이 증가하는 문제를 갖는다. 노어형 플래시 메모리의 주요한 장점은 빠른 읽기 속도에 있다는 점에서, 이러한 전기적 저항의 증가는 노어형 플래시 메모리의 품질을 저하시키는 원인으로 작용한다.
이에 더하여, 상기 일본특허출원공개번호 11-145431호에 따르면, 노어형 플래시 메모리의 소오스 영역들을 연결하는데 일반적으로 사용되는 자기정렬소오스(self aligned source; SAS) 기술을 적용하기 어렵다. 보다 구체적으로, 상기 SAS 기술은 소자분리막 패턴들을 제거하여 워드 라인들에 평행한 방향으로 반도체기판을 노출시킨 후, 노출된 반도체기판에 불순물들을 주입하는 단계를 포함한다. (한국특허출원번호 10-2003-0100489호는 상기 자기정렬소오스 기술의 한 예를 설명하고 있다.) 하지만, 상기 일본특허출원공개번호 11-145431호가 개시하는 노어형 플래시 메모리의 경우, 반도체기판 상에 형성되는 반도체층들의 두께는 소자분리막 패턴들의 두께와 같다. 즉, 상기 소자분리막 패턴들은 상기 반도체층들을 관통하게 되어, 상기 반도체층들은 복수개의 분리된 영역들로 나누어진다. 그 결과, 상기 반도체층들의 분리된 영역들은 연결되지 않으며, 따라서 노어형 플래시 메모리의 공통 소오스 영역으로 사용될 수 없다.
본 발명이 이루고자 하는 일 기술적 과제는 배선 저항이 낮은 다층 구조의 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 배선 저항이 낮은 다층 구조의 노어형 플래시 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 배선 저항이 낮은 다층 구조의 반도체 장치를 제조하는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 배선 저항이 낮은 다층 구조의 노어형 플래시 메모리 장치를 제조하는 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 트랜지스터의 소오스/드 레인 영역들이 금속성 배선에 직접 연결되는 배선 구조를 갖는 반도체 장치를 제공한다. 이 장치는 복수개의 비트라인들, 상기 비트라인들 아래에 차례로 적층된 복수개의 반도체층들, 상기 반도체층들 각각의 상부에 배치되는 복수개의 트랜지스터 구조체들을 구비한다. 이때, 상기 트랜지스터 구조체들 각각은 게이트 라인들, 상기 게이트 라인들 사이의 각 반도체층에 형성되는 소오스 영역들 및 드레인 영역들을 구비한다. 이에 더하여, 상기 반도체층들 각각의 상부에는, 상기 비트라인들에 수직한 방향에서 각 반도체층들에 형성된 상기 소오스 영역들을 연결하는 국부 소오스 라인 구조체들이 배치된다. 상기 각 반도체층들에 형성된 상기 드레인 영역들 각각은 드레인 플러그 구조체들을 통해 상기 비트라인들에 연결된다.
본 발명에 따르면, 상기 비트라인들 및 상기 국부 소오스 라인 구조체들은 적어도 하나의 금속성 물질을 포함한다. 이때, 상기 국부 소오스 라인 구조체들은 실리콘 박막을 증착하기 위해 요구되는 공정 온도보다 높은 온도에서 안정성을 갖는 금속성 물질을 포함하는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 국부 소오스 라인 구조체들은 상기 반도체층들 각각의 소오스 영역들 상부에 상기 게이트 라인에 평행한 방향으로 배치되는 국부 소오스 라인 및 상기 국부 소오스 라인과 그 하부의 소오스 영역들을 각각 연결하는 국부 소오스 플러그들을 구비할 수 있다. 이때, 상기 국부 소오스 라인은 금속성 물질로 형성된다.
본 발명의 다른 실시예에 따르면, 상기 국부 소오스 라인 구조체들은 상기 반도체층들 각각의 소오스 영역들 상부에 상기 게이트 라인에 평행한 방향으로 배 치되는 국부 소오스 라인 및 상기 국부 소오스 라인과 그 하부의 소오스 영역들 사이에 배치되어 상기 소오스 영역들의 상부면에 접하는 하부면을 갖는 국부 소오스 패턴을 구비할 수 있다. 이때, 상기 국부 소오스 라인은 금속성 물질로 형성된다.
본 발명에 따르면, 상기 드레인 플러그 구조체들 각각은 각 반도체층들에 형성된 드레인 영역을 수직한 방향에서 상기 비트라인에 연결한다. 또한, 상기 비트라인들 각각은 상기 드레인 플러그 구조체들을 통해, 상기 게이트 라인을 가로지르는 방향에서, 각 반도체층들에 형성된 복수개의 드레인 영역들을 전기적으로 연결한다.
본 발명에 따르면, 상기 반도체층들 각각의 소정영역에는 활성영역들을 정의하는 소자분리막 패턴들이 더 배치될 수 있다. 이때, 상기 반도체층들의 최하부층은 거기에 형성되는 소자분리막 패턴보다 두꺼운 두께를 갖는데 비해, 상기 최하부층을 제외한 다른 반도체층들은 거기에 형성되는 소자분리막 패턴과 같은 두께를 가질 수 있다. 결과적으로, 상기 최하부층을 제외한 다른 반도체층들은 거기에 형성되는 소자분리막 패턴들에 의해 독립된 복수개의 활성영역들로 분리된다.
이때, 상기 게이트 라인들은 상기 활성영역들을 가로지르는 제어 게이트 패턴들, 상기 제어 게이트 패턴들과 상기 활성영역 사이에 개재되는 부유 게이트 패턴들 및 상기 부유 게이트 패턴들과 상기 제어 게이트 패턴들 사이에 개재되는 게이트 층간절연막 패턴들을 구비하는 비휘발성 메모리의 게이트 구조일 수 있다. 이에 더하여, 상기 게이트 라인들 사이의 활성영역에는 상기 국부 소오스 라인 구조체들에 접속하는 상기 소오스 영역들 및 상기 비트라인에 접속하는 상기 드레인 영 역들이 교대로 배치된다. 그 결과, 상기 트랜지스터 구조체들은 노어형 플래시 메모리의 셀 어레이를 형성한다. 이때, 상기 드레인 플러그 구조체들은 상기 최하부층을 제외한 다른 반도체층들의 드레인 영역을 관통하는 구조일 수 있다.
본 발명의 일 실시예에 따르면, 상기 국부 소오스 라인 구조체들은 하나의 전역 소오스 플러그 구조체(global source plug structure)를 통해 전역 소오스 라인(global source line)에 연결될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 반도체층들 각각의 상부에 배치되는 국부 소오스 라인 구조체들 각각은 서로 다른 전역 소오스 플러그 구조체들을 통해 전역 소오스 라인에 연결될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 트랜지스터의 소오스/드레인 영역들이 금속성 배선에 직접 연결하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 복수개의 반도체층들을 차례로 형성하고, 상기 반도체층들 각각에, 게이트 라인들, 상기 게이트 라인들 사이의 각 반도체층에 배치되는 소오스 영역들 및 드레인 영역들을 구비하는 복수개의 트랜지스터 구조체들을 형성하고, 상기 반도체층들의 최상층 상부에 비트라인들 및 전역 소오스 라인을 형성하고, 상기 각 반도체층들에 배치된 상기 드레인 영역들 각각을 상기 비트라인들에 연결하는 드레인 플러그 구조체들을 형성하고, 상기 반도체층들 각각의 상부에 상기 비트라인들을 가로지는 방향에서 상기 반도체층들 각각에 형성된 상기 소오스 영역들을 연결하는 국부 소오스 라인 구조체들을 형성하는 단계를 포함한다. 이때, 상기 국부 소오스 라인 구조체들은 적어도 하나의 금속성 물질을 포함하는 도전성 물질로 형성된다.
본 발명에 따르면, 상기 트랜지스터 구조체들을 형성하는 단계는 상기 반도체층들 각각의 소정영역에 활성영역들을 정의하는 소자분리막 패턴들을 형성하고, 상기 활성영역들 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 활성영역들을 가로지르는 상기 게이트 라인들을 형성한 후, 상기 게이트 라인들 사이의 활성영역에 상기 소오스 영역들 및 상기 드레인 영역들을 형성하는 단계를 포함한다. 이때, 상기 최하부층을 제외한 다른 반도체층들에 형성되는 소자분리막 패턴들은 그 반도체층과 같은 두께로 형성됨으로써, 그 반도체층에 형성되는 상기 활성영역들을 분리시킬 수 있다.
본 발명에 따르면, 상기 최하부층을 제외한 다른 반도체층들은 상기 최하부 반도체층을 씨드층으로 사용하는 에피택시얼 공정을 통해 형성됨으로써, 단결정 구조를 갖는다. 이때, 상기 에피택시얼 공정은 이염화실란(Dichlorosilane, DCS) 및 염산을 포함하는 공정 가스를 사용하여 대략 800℃의 온도에서 단결정 실리콘을 성장시킨 후, 열처리 공정을 실시하여 상기 성장된 단결정 실리콘막을 안정화시키는 단계를 포함한다. 상기 이염화실란과 상기 염산은 대략 1.5:1 내지 2.5:1의 유량 비율로 공급되는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 게이트 라인들을 형성하는 단계는 상기 활성영역들을 가로지르는 제어 게이트 패턴들, 상기 제어 게이트 패턴들과 상기 활성영역 사이에 개재되는 부유 게이트 패턴들, 및 상기 부유 게이트 패턴들과 상기 제어 게이트 패턴들 사이에 개재되는 게이트 층간절연막 패턴들을 구비하는 비휘발성 메모리의 게이트를 형성하는 단계를 포함한다. 이에 더하여, 상기 소오스 영역 들 및 상기 드레인 영역들은 상기 게이트 라인들 사이의 활성영역에 교대로 배치됨으로써, 상기 트랜지스터 구조체들은 노어형 플래시 메모리의 셀 어레이를 형성할 수 있다.
본 발명에 따르면, 상기 드레인 플러그 구조체들을 형성하는 단계는 상기 반도체층들 각각을 형성한 후, 그 반도체층의 드레인 영역들에 접속하는 드레인 플러그들을 형성하는 단계를 포함한다. 이때, 상기 드레인 플러그들은 상기 최하부층을 제외한 다른 반도체층들의 드레인 영역을 관통할 수 있다.
본 발명의 일 실시예에 따르면, 상기 국부 소오스 라인 구조체들을 형성하는 단계는 상기 반도체층들 각각의 소오스 영역들 상에 배치되는 국부 소오스 플러그들을 형성한 후, 상기 반도체층들 각각의 상부에 상기 게이트 라인에 평행한 방향에서 상기 국부 소오스 플러그들을 연결하는 국부 소오스 라인들을 형성하는 단계를 포함할 수 있다. 이때, 상기 국부 소오스 라인들은 금속성 물질로 형성된다.
본 발명의 일 실시예에 따르면, 상기 드레인 플러그 구조체들은 스택-비아 플러그 구조를 갖도록 차례로 적층된 드레인 플러그들 및 상기 드레인 플러그들 사이에 개재된 패드들을 구비할 수 있다. 이때, 상기 패드들은 상기 국부 소오스 라인을 형성하는 단계를 이용하여 형성될 수 있다. 그 결과, 상기 패드들은 상기 국부 소오스 라인과 동일한 두께 및 동일한 물질로 형성된다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히 려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 이 실시예는 다층 구조의 노어형 플래시 메모리의 소자에 관한 것이지만, 본 발명은 다층 구조의 반도체 장치의 제조 방법에 일반적으로 적용될 수 있다.
도 1을 참조하면, 반도체기판(100)의 소정영역에 제 1 활성영역들(A1)을 한정하는 제 1 소자분리막 패턴들(110)을 형성한다. 본 발명에 따르면, 상기 반도체 기판(100)은 다층 반도체층들 중의 최하부층을 구성한다. 이런 점에서, 상기 반도체기판(100)은 아래에서 제 1 반도체층으로 언급될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 1 반도체층(100)은 단결정 구조의 실리콘일 수 있다. 상기 제 1 소자분리막 패턴들(110)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 기술을 사용하여 형성될 수 있다. 또한, 상기 제 1 소자분리막 패턴들(110)은 소정의 방향을 따라 평행하게 배치되며, 그 각각은 큰 종횡비를 갖는 바(bar) 모양일 수 있다. 그 결과, 상기 제 1 활성영역들(A1) 역시 상기 제 1 소자분리막 패턴들(110)에 평행한 방향으로 배치된다.
상기 제 1 활성영역들(A1) 상에 제 1 게이트 절연막(120)을 형성한다. 상기 제 1 게이트 절연막(120)을 열산화 공정을 통해 형성되는 실리콘 산화막인 것이 바람직한데, 다른 종류의 절연막(예를 들면, 실리콘 질화막)이 더 사용될 수도 있다.
상기 제 1 반도체층(100) 상에, 상기 제 1 활성영역들(A1)을 가로지르는 제 1 게이트 라인들(160)을 형성한다. 상기 제 1 게이트 라인(160)은 복수개의 제 1 부유 게이트 전극들(130) 및 상기 제 1 부유 게이트 전극들(130)을 차례로 덮는 제 1 게이트 층간절연막 패턴(140) 및 제 1 제어 게이트 전극(150)으로 구성될 수 있다. 상기 제 1 부유 게이트 전극들(130)은 상기 제 1 활성영역들(A1) 상에 2 차원적으로 배열되되, 그 각각은 서로 분리된다. 상기 제 1 게이트 층간절연막 패턴(140) 및 상기 제 1 제어 게이트 전극(150)은 상기 제 1 활성영역들(A1)을 가로지르는 방향에서 상기 제 1 부유 게이트 전극들(130)을 덮는다. 결과적으로, 상기 제 1 부유 게이트 전극들(130) 각각은 다른 도전성 구조물들(다른 제 1 부유 게이트 전극들 또는 제 1 제어 게이트 전극)로부터 전기적으로 분리되며, 그 결과 비휘발성 메모리의 정보 저장을 위한 구조물로 사용될 수 있다.
상기 제 1 부유 게이트 전극(130)은 다결정 실리콘막으로 이루어질 수 있고, 상기 제 1 게이트 층간절연막 패턴(140)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지로 이루어질 수 있고, 상기 제 1 제어 게이트 전극(150)은 차례로 적층된 다결정 실리콘막 및 금속성 도전막으로 이루어질 수 있다.
이후, 상기 제 1 게이트 라인들(160) 사이의 제 1 활성영역들(A1)에, 제 1 소오스 영역들(170s) 및 제 1 드레인 영역들(170d)로 사용되는 제 1 불순물 영역들을 형성한다. 상기 제 1 불순물 영역들을 형성하는 공정은 상기 제 1 게이트 라인들(160)을 마스크로 사용하는 이온 주입 단계를 포함한다. 이에 더하여, 이 공정은 상기 제 1 게이트 라인들(160)의 측벽에 이온 주입 마스크로 사용되는 스페이서들(도시하지 않음)을 형성하는 단계를 더 포함할 수 있다.
도 2를 참조하면, 상기 제 1 불순물 영역들이 형성된 결과물 상에, 제 1 하부 층간절연막(도시하지 않음)을 형성한다. 상기 제 1 하부 층간절연막은 화학기상증착 공정을 이용하여 형성된 실리콘 산화막인 것이 바람직한데, 실리콘 질화막 등과 같은 절연막들이 더 사용될 수도 있다.
이어서, 상기 제 1 하부 층간절연막을 관통하여, 상기 제 1 불순물 영역들에 접속하는 제 1 콘택 플러그들을 형성한다. 상기 제 1 콘택 플러그들은 상기 제 1 소오스 영역들(170s)에 접속하는 제 1 소오스 플러그들(180s) 및 상기 제 1 드레인 영역들(170d)에 접속하는 제 1 드레인 플러그들(180d)을 포함한다. 상기 제 1 콘택 플러그들은 다결정 실리콘, 텅스텐, 티타늄 질화막, 텅스텐 질화막 및 구리 중의 적어도 한가지로 형성될 수 있다.
이어서, 상기 제 1 콘택 플러그들 상부에 제 1 금속막을 형성한 후, 이를 패터닝하여 상기 제 1 드레인 플러그들(180d) 상부에 각각 배치되는 제 1 패드들(190p) 및 상기 제 1 소오스 플러그들(180s) 상부에 배치되는 제 1 소오스 라인들(190s)을 형성한다. 이때, 상기 제 1 소오스 라인들(190s)은 상기 게이트 라인(160)과 평행한 방향에서 상기 제 1 소오스 플러그들(180s)을 연결한다. 또한, 상기 제 1 금속막은 실리콘 박막을 증착하기 위해 요구되는 공정 온도보다 높은 온도에서 안정성을 갖는 금속성 물질인 것이 바람직하다. 예를 들면, 상기 제 1 금속막은 텅스텐, 코발트, 텅스텐 실리사이드, 코발트 실리사이드 및 구리 중의 적어도 한가지로 형성할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 1 콘택 플러그들은 다마신 공정을 사용함으로써, 상기 제 1 패드들(190p) 및 상기 제 1 소오스 라인들(190s)과 일체로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 한 개의 제 1 소오스 플러그(180s)는 상기 제 1 활성영역들(A1)을 가로지르면서 배치되어, 복수개의 제 1 소오스 영역들(170s)을 연결할 수 있다. 결과적으로, 이러한 실시예의 제 1 소오스 플러그(180s)는 이후 도 6에서 설명될 제 2 소오스 패턴(280s)과 동일한 구조를 가질 수 있다.
도 3을 참조하면, 상기 제 1 소오스 라인들(190s) 및 상기 제 1 패드들(190p)가 형성된 결과물 상에, 제 1 상부 층간절연막(도시하지 않음)을 형성한다. 상기 제 1 상부 층간절연막은 화학기상증착 공정을 이용하여 형성된 실리콘 산화막 인 것이 바람직하다.
이어서, 상기 제 1 상부 층간절연막 및 제 1 하부 층간절연막을 패터닝하여, 상기 반도체기판(100)의 소정영역을 노출시키는 개구부들을 형성한다. 상기 개구부들을 통해 노출된 제 1 반도체층(100)을 씨드층(seed layer)으로 사용하는 에피택시얼 공정(epitaxial process)을 실시하여, 상기 개구부들을 채우면서 상기 제 1 상부 층간절연막을 덮는 제 2 반도체층(200)을 형성한다. 그 결과, 상기 제 2 반도체층(200)은 단결정 구조를 갖는 실리콘막일 수 있다.
본 발명에 따르면, 상기 에피택시얼 공정은 이염화실란(Dichlorosilane, DCS) 및 염산(HCl)을 포함하는 공정 가스를 사용하여 대략 800℃의 온도에서 단결정 실리콘을 성장시키는 단계를 포함한다. 이때, 상기 이염화실란과 상기 염산은 대략 1.5:1 내지 2.5:1의 유량 비율로 공급되는 것이 바람직하다. 이후, 상기 성장된 단결정 실리콘막을 안정화시키기 위해, 소정의 열처리 단계를 더 실시할 수도 있다. 상기 제 1 상부 층간절연막의 상부면 전체를 덮을 수 있도록, 상기 제 2 반도체층(200)은 상기 상부 층간절연막 및 제 1 하부 층간절연막의 두께 합보다 두꺼운 두께로 성장시킨다. 본 발명에 따르면, 상기 제 2 반도체층(200)은 대략 1000 내지 10000Å의 두께로 형성되며, 그 결과 상기 제 1 반도체층(100)의 두께보다 얇다. 이후, 화학-기계적 연마와 같은 평탄화 식각 공정을 실시하여, 상기 제 2 반도체층(200)의 상부면을 평탄화시킨다. 이때, 상기 제 1 상부 층간절연막 상에 잔존하는 상기 제 2 반도체층(200)의 두께를 조절하기 위해, 상기 제 2 반도체층(200)을 평탄화 식각하는 단계는 식각 시간을 조절하는 단계를 포함할 수 있다.
이어서, 상기 제 2 반도체층(200)의 소정영역에 제 2 활성영역들(A2)을 한정하는 제 2 소자분리막 패턴들(210)을 형성한다. 본 발명의 일 실시예에 따르면, 평면적 위치에 있어서, 상기 제 2 활성영역들(A2) 상기 제 2 소자분리막 패턴들(210)은 각각 상기 제 1 활성영역들(A1) 및 상기 제 2 소자분리막 패턴들(110)과 동일한 것이 바람직하다. 결과적으로, 도시한 것처럼, 상기 제 2 활성영역들(A2) 상기 제 2 소자분리막 패턴들(210)은, 상기 제 1 게이트 라인들(160)을 가로지르는 방향에서, 서로 평행하게 배치된다.
한편, 상술한 것처럼, 상기 제 2 반도체층(200)은 상기 제 1 반도체층(즉, 상기 반도체기판(100))보다 얇은 두께를 갖기 때문에, 상기 제 2 소자분리막 패턴들(210)의 하부면은 상기 제 1 상부 층간절연막의 상부면과 접할 수 있다. 이 경우, 상기 제 2 소자분리막 패턴들(210)은 도시한 것처럼 상기 제 2 반도체층(200)과 실질적으로 동일한 두께를 갖고, 상기 제 2 활성영역들(A2) 각각은 상기 제 2 소자분리막 패턴들(210)에 의해 분리된다. 종래 기술에서 설명한 것처럼, 상기 제 2 활성영역들(A2)의 이러한 분리는 다층 구조의 노어형 플래시 메모리의 제작 과정에 상기 SAS 기술을 적용하기 어렵게 만든다. 이러한 기술적 어려움은 아래에서 설명될 본 발명의 방법을 통해 극복될 수 있다.
도 4를 참조하면, 상기 제 2 활성영역들(A2) 상에 제 2 게이트 절연막(220)을 형성한다. 상기 제 2 게이트 절연막(220)을 열산화 공정을 통해 형성되는 실리콘 산화막인 것이 바람직한데, 다른 종류의 절연막(예를 들면, 실리콘 질화막)이 더 사용될 수도 있다. 본 발명에 따르면, 상기 제 2 게이트 절연막(220)은 상기 제 1 게이트 절연막(120)과 동일한 물질 및 동일한 두께로 형성될 수 있다.
상기 제 2 게이트 절연막(220)이 형성된 결과물 상에, 상기 제 2 활성영역들(A2)을 가로지르는 제 2 게이트 라인들(260)을 형성한 후, 상기 제 2 게이트 라인들(260) 사이의 제 2 활성영역들(A2)에, 제 2 소오스 영역들(270s) 및 제 2 드레인 영역들(270d)로 사용되는 제 2 불순물 영역들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제 2 게이트 라인들(260)의 평면적 배치, 물질 종류 및 구조는 상기 제 1 게이트 라인들(160)과 동일하다. 즉, 상기 제 2 게이트 라인(260)은 복수개의 제 2 부유 게이트 전극들(230) 및 상기 제 2 부유 게이트 전극들(230)을 차례로 덮는 제 2 게이트 층간절연막 패턴(240) 및 제 2 제어 게이트 전극(250)으로 구성될 수 있다. 또한, 상기 제 2 부유 게이트 전극들(230)은 상기 제 2 활성영역들(A2) 상에 2 차원적으로 배열되며, 그 각각은 서로 분리된다. 상기 제 2 게이트 층간절연막 패턴(240) 및 상기 제 2 제어 게이트 전극(250)은 상기 제 2 활성영역들(A2)을 가로지르는 방향에서 상기 제 2 부유 게이트 전극들(230)을 덮는다. 물질 종류에 있어서, 상기 제 2 부유 게이트 전극(230)은 다결정 실리콘막으로 이루어질 수 있고, 상기 제 2 게이트 층간절연막 패턴(240)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지로 이루어질 수 있고, 상기 제 2 제어 게이트 전극(250)은 차례로 적층된 다결정 실리콘막 및 금속성 도전막으로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 2 불순물 영역들은 상기 제 1 불순물 영역들과 동일한 방법으로 형성될 수 있다. 즉, 상기 제 2 불순물 영역들은 상 기 제 2 게이트 라인들(260) 및/또는 이들의 측벽에 형성되는 스페이서들(도시하지 않음)을 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다.
한편, 안정적인 제품 특성을 얻기 위해, 상기 제 2 반도체층(200), 상기 제 2 소자분리막 패턴(210), 상기 제 2 게이트 절연막(220), 상기 제 2 게이트 라인들(260) 및 상기 제 2 불순물 영역들은 상기 제 1 반도체층에 형성되는 메모리 트랜지스터들의 상응하는 구조물들의 제조 방법과 다른 공정 조건을 적용하여 형성될 수 있다.
도 5을 참조하면, 상기 제 2 불순물 영역들이 형성된 결과물 상에, 제 2 하부 층간절연막(도시하지 않음)을 형성한다. 상기 제 2 하부 층간절연막은 화학기상증착 공정을 이용하여 형성된 실리콘 산화막인 것이 바람직한데, 실리콘 질화막 등과 같은 절연막들이 더 사용될 수도 있다.
이어서, 상기 제 2 하부 층간절연막을 관통하여, 상기 제 2 드레인 영역들(270d)에 접속하는 제 2 드레인 플러그들(280d)을 형성한다. 상기 제 2 드레인 플러그들(280d)은 텅스텐, 다결정 실리콘, 티타늄 질화막, 텅스텐 질화막 및 구리 중의 적어도 한가지로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 2 드레인 플러그들(280d)은 상기 제 2 반도체층(200) 및 상기 제 1 상부 층간절연막을 관통하여, 상기 제 1 패드들(190p)의 상부면에 접속한다(도 10 참조). 그 결과, 각각 한 개씩의 제 1 및 제 2 드레인 영역들(170d, 270d)은, 스택-비아 플러그 구조(stack-via plug structure)를 갖는, 상기 제 1 및 제 2 드레인 플러그들(180d, 280d) 및 상기 제 1 패드(190p)에 의해 전기적으로 연결된다.
본 발명의 다른 실시예에 따르면, 상기 제 1 소오스 라인들(190s)을 형성하는 단계에서, 상기 제 1 패드들(190p)을 형성하지 않을 수 있다(도 11 참조). 이 경우, 상기 제 2 드레인 플러그들(280d)은 상기 제 1 드레인 플러그들(180d)의 상부면에 직접 접촉한다. 이러한 실시예는 상기 제 1 패드들(190p)과 상기 제 1 소오스 라인(190s) 사이의 이격 마아진(space margin)을 확보하기 어려운 경우에 적용될 수 있다.
도 6을 참조하면, 상기 제 2 하부 층간절연막을 관통하여, 상기 제 2 소오스 영역들(270s)에 접속하는 제 2 소오스 패턴들(280s)을 형성한다. 상기 제 2 소오스 패턴들(280s)은 도시된 것처럼 상기 제 2 소오스 영역들(270s) 및 이에 인접하는 제 2 소자분리막 패턴들(210)을 가로지르는 방향으로 배치된다. 이런 점에서, 상기 제 2 소오스 패턴들(280s)은 상기 제 1 소오스 플러그들(180s)과 구조적 차이를 갖는다. 이때, 상기 제 2 소오스 패턴들(280s)은 텅스텐, 다결정 실리콘, 티타늄 질화막, 텅스텐 질화막 및 구리 중의 적어도 한가지로 형성될 수 있다.
이어서, 상기 제 2 소오스 패턴들(280s)이 형성된 결과물 상에 제 2 금속막을 형성한 후, 이를 패터닝하여 상기 제 2 드레인 플러그들(280d) 상부에 각각 배치되는 제 2 패드들(290p) 및 상기 제 2 소오스 패턴들(280s) 상부에 배치되는 제 2 소오스 라인들(290s)을 형성한다. 상기 제 2 금속막은 텅스텐, 코발트, 텅스텐 실리사이드, 코발트 실리사이드 및 구리 중의 적어도 한가지로 형성할 수 있다. 상기 제 2 소오스 라인들(290s) 및 상기 제 2 패드들(290p)을 형성하는 단계는 상기 제 1 소오스 라인들(190s) 및 상기 제 1 패드들(190p)을 형성하기 위한 공정 조건 및 포토 마스크를 동일하게 이용할 수 있다. 이에 더하여, 앞서 도 11을 참조하여 설명한 것처럼, 상기 제 2 패드들(290p)을 형성하지 않는 실시예 역시 가능하다.
한편, 본 발명의 다른 실시예에 따르면, 상기 제 2 소오스 패턴들(280s)은 상기 제 1 소오스 플러그들(180s)과 동일한 구조로 형성될 수 있다. 이 실시예에 따르면, 상기 제 2 드레인 플러그들(280d)은, 도 9 및 도 12에 도시한 것처럼, 상기 제 2 반도체층(200)을 관통하지 않고, 상기 제 2 드레인 영역(270d)의 상부면에 접촉한다. 이 경우, 상기 제 1 및 제 2 드레인 영역들(170d, 270d)의 전기적 연결을 위해, 상기 제 1 패드(190p)와 상기 제 2 드레인 영역(270d) 사이에는 보조 드레인 플러그(99d)가 배치될 수 있다. 이 실시예에 따르면, 상기 제 1 상부 층간절연막, 상기 제 2 반도체층(200) 및 상기 제 2 하부 층간절연막을 이방성 식각해야 하는 기술적 어려움을 줄일 수 있다. 또한, 이 실시예에 따르면, 상기 제 2 소오스 패턴들(280s)은 상기 제 2 드레인 플러그들(280d)과 동시에 형성될 수 있으며, 그 결과 상술한 것처럼 이들은 서로 동일한 구조를 가질 수 있다.
도 7을 참조하면, 상기 제 2 소오스 라인들(290s) 및 상기 제 2 패드들(290p)가 형성된 결과물 상에, 제 2 상부 층간절연막(도시하지 않음)을 형성한다. 이어서, 상기 제 2 상부 층간절연막 및 제 2 하부 층간절연막을 패터닝하여, 상기 제 2 반도체층(200)의 소정영역을 노출시키는 개구부들을 형성한 후, 노출된 제 2 반도체층(200)을 씨드층으로 사용하는 에피택시얼 공정을 실시하여, 상기 개구부들을 채우면서 상기 제 2 상부 층간절연막을 덮는 제 3 반도체층(300)을 형성한다. 그 결과, 상기 제 3 반도체층(300)은 단결정 구조를 갖는 실리콘막일 수 있다.
상기 제 3 반도체층(300)의 소정영역에 제 3 활성영역들(A3)을 한정하는 제 3 소자분리막 패턴들(310)을 형성한 후, 상기 제 3 활성영역들(A3) 상에 제 3 게이트 절연막(320)을 형성한다. 상기 제 3 게이트 절연막(320)이 형성된 결과물 상에, 상기 제 3 활성영역들(A3)을 가로지르는 제 3 게이트 라인들(360)을 형성한 후, 상기 제 3 게이트 라인들(360) 사이의 제 3 활성영역들(A3)에, 제 3 소오스 영역들(370s) 및 제 3 드레인 영역들(370d)로 사용되는 제 3 불순물 영역들을 형성한다. 본 발명의 일 실시예에 따르면, 상기 제 3 게이트 라인들(360)의 평면적 배치, 물질 종류 및 구조는 상기 제 2 게이트 라인들(260)과 동일하다. 즉, 상기 제 3 게이트 라인(360)은 복수개의 제 3 부유 게이트 전극들(330) 및 상기 제 3 부유 게이트 전극들(330)을 차례로 덮는 제 3 게이트 층간절연막 패턴(340) 및 제 3 제어 게이트 전극(350)으로 구성될 수 있다.
이어서, 상기 제 3 불순물 영역들이 형성된 결과물 상에, 제 3 하부 층간절연막(도시하지 않음)을 형성한다. 상기 제 3 하부 층간절연막을 관통하여, 상기 제 3 드레인 영역들(370d) 및 상기 제 3 소오스 영역들(370s)에 각각 접속하는 제 3 드레인 플러그들(380d) 및 제 3 소오스 패턴들(380s)을 형성한다. 이후, 상기 제 3 드레인 플러그들(380d) 상부에 각각 배치되는 제 3 패드들(390p) 및 상기 제 3 소오스 패턴들(380s) 상부에 배치되는 제 3 소오스 라인들(390s)을 형성한다.
한편, 상기 제 2 상부 층간절연막을 형성하는 단계에서부터 상기 제 3 소오스 라인들(390s)을 형성하는 단계까지의 과정은, 도 3 내지 도 6을 참조하여 설명된, 상기 제 1 상부 층간절연막을 형성하는 단계에서부터 상기 제 2 소오스 라인들 (290s)을 형성하는 단계까지의 방법 및 그 변형된 실시예들의 방법이 동일하게 적용될 수 있다.
또한, 이러한 일련의 과정은 소정 회수 더 반복될 수 있다. 이 경우, 더 많은 반도체층들 및 증가된 집적도를 갖는 반도체 장치의 제조가 가능하다.
도 8을 참조하면, 상기 제 3 소오스 라인들(390s)이 형성된 결과물 상에, 제 3 상부 층간절연막(도시하지 않음)을 형성한다. 상기 제 3 상부 층간절연막은 화학기상증착 공정을 이용하여 형성된 실리콘 산화막인 것이 바람직하다. 이어서, 상기 제 3 상부 층간절연막을 관통하여, 상기 제 3 패드들(390p)을 상부면에 접속하는 제 4 드레인 플러그들(480d)을 형성한다. 상기 제 4 드레인 플러그들(480d)은 상기 제 1 내지 제 3 드레인 플러그들(180d, 280d, 380d)을 형성하는 단계에서 사용되는 동일한 방법 및 동일한 포토 마스크를 사용하여 형성할 수 있다.
이후, 상기 제 3 상부 층간절연막 상에, 상기 제 4 드레인 플러그들(480d)을 연결하는 비트라인들(400)을 형성한다. 이때, 상기 비트라인들(400)은 상기 제 1 게이트 라인들(160)을 가로지르는 방향으로 배치된다. 상술한 실시예에 따르면, 도시된 것처럼, 상기 제 1 내지 제 3 드레인 영역들(170d, 270d, 370d)이 상기 비트라인들(400)에 전기적으로 연결된다. 상기 비트라인들(400)은 텅스텐, 코발트, 텅스텐 실리사이드, 코발트 실리사이드 및 구리 중의 적어도 한가지로 형성할 수 있다.
본 발명에 따르면, 상기 제 1 내지 제 4 드레인 플러그들(180d, 280d, 380d, 480d) 및/또는 상기 제 1 내지 제 3 패드들(190p, 290p, 390p)은 드레인 플러그 구 조체(drain plug structure)를 구성한다. 또한, 상기 제 1 내지 제 3 소오스 라인들(190s, 290s, 390s) 및 상기 제 1 내지 제 3 소오스 플러그/패턴들(180s, 280s, 380s)은 그 하부의 반도체층들(100, 200, 300) 각각에 형성된 소오스 영역들(170s, 270s, 370s)을 국소적으로 연결하는 국부 소오스 라인 구조체(local source line structure)를 구성한다. 한편, 상기 제 3 상부 층간절연막 상에는, 상기 국부 소오스 라인 구조체들에 접속하는 공통 소오스 라인(500, common source line)(또는, 전역 소오스 라인; global source line)이 배치된다. 본 발명에 따르면, 상기 드레인 플러그 구조체를 형성하는 일련의 공정 단계들은 상기 국부 소오스 라인 구조체를 상기 공통 소오스 라인에 연결하기 위해 이용될 수 있다.
도 13은 본 발명의 일 실시예에 따른 국부 소오스 라인 구조체와 공통 소오스 라인 사이의 연결 방법을 설명하기 위한 사시도이다.
도 13을 참조하면, 상기 제 1 내지 제 3 소오스 라인들(190s, 290s, 390s)은 연장되어, 상기 비트라인들(400)이 배치되는 영역을 벗어날 수 있다. 이 실시예에 따르면, 상기 제 1 내지 제 3 소오스 라인들(190s, 290s, 390s)은 서로 다른 전역 소오스 플러그 구조체(global source plug structure)들을 통해 상기 공통 소오스 라인(500)에 연결된다. 이러한 연결에서, 상기 전역 소오스 플러그 구조체들 사이의 이격 마아진을 확보하기 위해, 도시한 것처럼, 상기 제 1 내지 제 3 소오스 라인들(190s, 290s, 390s) 각각의 연장 길이(extension length)는 서로 다른 것이 바람직하다. 보다 구체적으로는, 상기 제 1 소오스 라인(190s)은 상기 제 2 소오스 라인(290s)보다 길고, 상기 제 2 소오스 라인(290s)은 상기 제 3 소오스 라인 (390s)보다 길다.
본 발명에 따르면, 상기 전역 소오스 플러그 구조체는 차례로 적층된 제 1, 제 2 및 제 3 플러그들(501, 502, 503)을 구비한다. 이에 더하여, 상기 제 1 및 제 2 플러그들(501, 502) 사이에는 제 1 소오스 패드(511)가 배치될 수 있고, 상기 제 2 및 제 3 플러그들(502, 503) 사이에는 제 2 소오스 패드(512)가 배치될 수 있다. 이 경우, 상기 제 1 소오스 라인(190s)은 상기 제 1 내지 제 3 플러그들(501, 502, 503) 및 상기 제 1 및 제 2 소오스 패드들(511, 512)을 통해 상기 공통 소오스 라인(500)에 접속되고, 상기 제 2 소오스 라인(290s)은 상기 제 2 및 제 3 플러그들(502, 503) 및 상기 제 2 소오스 패드(512)를 통해 상기 공통 소오스 라인(500)에 접속되고, 상기 제 3 소오스 라인(390s)은 상기 제 3 플러그(503)를 통해 상기 공통 소오스 라인(500)에 접속된다.
이때, 본 발명에 따르면, 상기 전역 소오스 플러그 구조체를 형성하는 단계는 상기 드레인 플러그 구조체를 형성하는 공정을 이용할 수 있다. 구체적으로, 상기 제 1 내지 제 3 플러그들(501, 502, 503)은 상기 제 2 내지 제 4 드레인 플러그들(280d, 380d, 480d)을 형성하는 공정을 이용하여 형성될 수 있고, 상기 제 1 및 제 2 소오스 패드들(511, 512)은 상기 제 2 및 제 3 패드들(290p, 390p)을 형성하는 공정을 이용하여 형성될 수 있다. 도 6에서 설명한 것처럼, 상기 제 2 및 제 3 소오스 패턴(280s, 380s)이 활성영역들을 가로지르는 구조를 갖는 경우, 이 실시예가 적용되는 것이 바람직하다. 왜냐하면, 이 경우, 상기 제 2 내지 제 3 플러그들(502, 503)은 상기 제 2 및 제 3 소오스 패턴(280s, 380s)을 관통해야 하는 식각 공정의 부담이 없기 때문이다.
도 14는 본 발명의 다는 실시예에 따른 국부 소오스 라인 구조체와 공통 소오스 라인 사이의 연결 방법을 설명하기 위한 사시도이다.
도 14를 참조하면, 앞서 설명한 실시예와 마찬가지로, 상기 제 1 내지 제 3 소오스 라인들(190s, 290s, 390s)은 연장되어, 상기 비트라인들(400)이 배치되는 영역을 벗어날 수 있다. 하지만, 이 실시예에 따르면, 상기 제 1 내지 제 3 소오스 라인들(190s, 290s, 390s)은 동일한 포토 마스크를 사용하여 형성될 수 있으며, 그 결과 이들 각각의 연장 길이(extension length)는 실질적으로 동일할 수 있다. 이 경우, 상기 제 1 내지 제 3 소오스 라인들(190s, 290s, 390s)은 하나의 전역 소오스 플러그 구조체(global source plug structure)를 통해 상기 공통 소오스 라인(500)에 연결된다.
이 실시예에 따르면, 상기 전역 소오스 플러그 구조체는 차례로 적층된 제 1, 제 2 및 제 3 플러그들(501, 502, 503)을 구비한다. 상기 제 1 플러그(501)는 상기 제 1 및 제 2 소오스 라인들(190s, 290s) 사이에 배치되고, 상기 제 2 플러그(502)는 상기 제 2 및 제 3 소오스 라인들(290s, 390s) 사이에 배치되고, 상기 제 3 플러그(503)는 상기 제 3 및 공통 소오스 라인들(390s, 500) 사이에 배치된다.
본 발명에 따르면, 국부 소오스 라인 구조체들을 구비하는 다층 구조의 반도체 장치가 제공된다. 상기 국부 소오스 라인들은 금속성 물질로 이루어진 전역 소오스 플러그 구조체들에 의해 전역 소오스 라인에 직접 연결된다. 이에 따라, 트랜 지스터들의 소오스 영역들과 전역 소오스 라인 사이의 전기적 저항을 줄일 수 있다. 특히, 이러한 배선 구조는 노어형 플래시 메모리의 소오스 배선 구조에 적용될 경우, 빠른 동작 속도를 구현하는 것을 가능하게 한다.
또한, 본 발명에 따르면, 트랜지스터들의 드레인 영역들을 비트라인들에 직접 연결하는 드레인 플러그 구조체들이 개시된다. 상기 드레인 플러그 구조체들 역시 금속성 물질로 이루어지며, 그 결과 상기 드레인 영역들과 상기 비트라인들 사이의 전기적 저항이 감소한다. 특히, 선택 트랜지스터의 채널 영역을 경유하는 배선 구조를 갖는 종래의 기술과 비교할 때, 본 발명의 드레인 배선 구조는 비트라인들과 드레인 영역들 사이의 저항 감소에 크게 기여한다.
Claims (28)
- 복수개의 비트라인들;상기 비트라인들 아래에, 차례로 적층된 복수개의 반도체층들;상기 반도체층들 각각의 상부에 배치되되, 게이트 라인들, 상기 게이트 라인들 사이의 각 반도체층에 형성되는 소오스 영역들 및 드레인 영역들을 구비하는 복수개의 트랜지스터 구조체들;상기 반도체층들 각각의 상부에 배치되어, 상기 비트라인들에 수직한 방향에서 각 반도체층들에 형성된 상기 소오스 영역들을 연결하는 국부 소오스 라인 구조체들; 및상기 각 반도체층들에 형성된 상기 드레인 영역들 각각을 상기 비트라인들에 연결하는 드레인 플러그 구조체들을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 비트라인들 및 상기 국부 소오스 라인 구조체들은 적어도 하나의 금속성 물질을 포함하는 것을 특징으로 반도체 장치.
- 제 2 항에 있어서,상기 국부 소오스 라인 구조체들은 실리콘 박막을 증착하기 위해 요구되는 공정 온도보다 높은 온도에서 안정성을 갖는 금속성 물질을 포함하는 것을 특징으 로 하는 반도체 장치.
- 제 1 항에 있어서,상기 국부 소오스 라인 구조체들은상기 반도체층들 각각의 소오스 영역들 상부에, 상기 게이트 라인에 평행한 방향으로 배치되는 국부 소오스 라인; 및상기 국부 소오스 라인과 그 하부의 소오스 영역들을 각각 연결하는 국부 소오스 플러그들을 구비하되,상기 국부 소오스 라인은 금속성 물질로 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 국부 소오스 라인 구조체들은상기 반도체층들 각각의 소오스 영역들 상부에, 상기 게이트 라인에 평행한 방향으로 배치되는 국부 소오스 라인; 및상기 국부 소오스 라인과 그 하부의 소오스 영역들 사이에 배치되어, 상기 소오스 영역들의 상부면에 접하는 하부면을 갖는 국부 소오스 패턴을 구비하되,상기 국부 소오스 라인은 금속성 물질로 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 드레인 플러그 구조체들 각각은 각 반도체층들에 형성된 드레인 영역을 수직(vertical)한 방향에서 상기 비트라인에 연결하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 비트라인들 각각은 상기 드레인 플러그 구조체들을 통해, 상기 게이트 라인을 가로지르는 방향에서, 각 반도체층들에 형성된 복수개의 드레인 영역들을 전기적으로 연결하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체층들 각각의 소정영역에 배치되어, 활성영역들을 정의하는 소자분리막 패턴들을 더 구비하되,상기 반도체층들의 최하부층은 거기에 형성되는 소자분리막 패턴보다 두꺼운 두께를 갖고,상기 최하부층을 제외한 다른 반도체층들은 거기에 형성되는 소자분리막 패턴과 같은 두께를 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 최하부층을 제외한 다른 반도체층들은 거기에 형성되는 소자분리막 패 턴들에 의해 독립된 복수개의 활성영역들로 분리되는 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 게이트 라인들은상기 활성영역들을 가로지르는 제어 게이트 패턴들;상기 제어 게이트 패턴들과 상기 활성영역 사이에 개재되는 부유 게이트 패턴들; 및상기 부유 게이트 패턴들과 상기 제어 게이트 패턴들 사이에 개재되는 게이트 층간절연막 패턴들을 구비하는 비휘발성 메모리의 게이트 구조인 것을 특징으로 하는 반도체 장치.
- 제 10 항에 있어서,상기 게이트 라인들 사이의 활성영역에는 상기 국부 소오스 라인 구조체들에 접속하는 상기 소오스 영역들 및 상기 비트라인에 접속하는 상기 드레인 영역들이 교대로 배치됨으로써, 상기 트랜지스터 구조체들은 노어형 플래시 메모리의 셀 어레이를 형성하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 드레인 플러그 구조체들은 상기 최하부층을 제외한 다른 반도체층들의 드레인 영역을 관통하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 국부 소오스 라인 구조체들은 하나의 전역 소오스 플러그 구조체(global source plug structure)를 통해 전역 소오스 라인(global source line)에 연결되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체층들 각각의 상부에 배치되는 국부 소오스 라인 구조체들 각각은 서로 다른 전역 소오스 플러그 구조체들을 통해 전역 소오스 라인에 연결되는 것을 특징으로 하는 반도체 장치.
- 복수개의 반도체층들을 차례로 형성하고,상기 반도체층들 각각에, 게이트 라인들, 상기 게이트 라인들 사이의 각 반도체층에 배치되는 소오스 영역들 및 드레인 영역들을 구비하는 복수개의 트랜지스터 구조체들을 형성하고,상기 반도체층들의 최상층 상부에, 비트라인들 및 전역 소오스 라인을 형성하고,상기 각 반도체층들에 배치된 상기 드레인 영역들 각각을 상기 비트라인들에 연결하는 드레인 플러그 구조체들을 형성하고, 그리고상기 반도체층들 각각의 상부에, 상기 비트라인들을 가로지는 방향에서 상기 반도체층들 각각에 형성된 상기 소오스 영역들을 연결하는 국부 소오스 라인 구조체들을 형성하는 단계를 포함하되,상기 국부 소오스 라인 구조체들은 적어도 하나의 금속성 물질을 포함하는 도전성 물질로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 15 항에 있어서,상기 트랜지스터 구조체들을 형성하는 단계는상기 반도체층들 각각의 소정영역에, 활성영역들을 정의하는 소자분리막 패턴들을 형성하는 단계;상기 활성영역들 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에, 상기 활성영역들을 가로지르는 상기 게이트 라인들을 형성하는 단계; 및상기 게이트 라인들 사이의 활성영역에 상기 소오스 영역들 및 상기 드레인 영역들을 형성하는 단계를 포함하되,상기 최하부층을 제외한 다른 반도체층들에 형성되는 소자분리막 패턴들은 그 반도체층과 같은 두께로 형성됨으로써, 그 반도체층에 형성되는 상기 활성영역들을 분리시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 15 항에 있어서,상기 최하부층을 제외한 다른 반도체층들은 상기 최하부 반도체층을 씨드층으로 사용하는 에피택시얼 공정을 통해 형성됨으로써, 단결정 구조를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 17 항에 있어서,상기 에피택시얼 공정은이염화실란(Dichlorosilane, DCS) 및 염산을 포함하는 공정 가스를 사용하여 대략 800℃의 온도에서 단결정 실리콘을 성장시키는 단계; 및열처리 공정을 실시하여, 상기 성장된 단결정 실리콘막을 안정화시키는 단계를 포함하되,상기 이염화실란과 상기 염산은 대략 1.5:1 내지 2.5:1의 유량 비율로 공급되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 15 항에 있어서,상기 게이트 라인들을 형성하는 단계는 상기 활성영역들을 가로지르는 제어 게이트 패턴들, 상기 제어 게이트 패턴들과 상기 활성영역 사이에 개재되는 부유 게이트 패턴들, 및 상기 부유 게이트 패턴들과 상기 제어 게이트 패턴들 사이에 개재되는 게이트 층간절연막 패턴들을 구비하는 비휘발성 메모리의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 19 항에 있어서,상기 소오스 영역들 및 상기 드레인 영역들은 상기 게이트 라인들 사이의 활성영역에 교대로 배치됨으로써, 상기 트랜지스터 구조체들은 노어형 플래시 메모리의 셀 어레이를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 15 항에 있어서,상기 드레인 플러그 구조체들을 형성하는 단계는상기 반도체층들 각각을 형성한 후, 그 반도체층의 드레인 영역들에 접속하는 드레인 플러그들을 형성하는 단계를 포함하되,상기 드레인 플러그들은 상기 최하부층을 제외한 다른 반도체층들의 드레인 영역을 관통하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 15 항에 있어서,상기 국부 소오스 라인 구조체들을 형성하는 단계는상기 반도체층들 각각의 소오스 영역들 상에 배치되는 국부 소오스 플러그들을 형성하는 단계; 및상기 반도체층들 각각의 상부에, 상기 게이트 라인에 평행한 방향에서 상기 국부 소오스 플러그들을 연결하는 국부 소오스 라인들을 형성하는 단계를 포함하되,상기 국부 소오스 라인들은 금속성 물질로 형성되는 것을 특징으로 하는 반 도체 장치의 제조 방법.
- 제 22 항에 있어서,상기 국부 소오스 플러그는 상기 소오스 영역들 각각의 상부에 각각 하나씩 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 22 항에 있어서,상기 국부 소오스 플러그는 상기 게이트 라인들에 평행한 바 모양으로 형성됨으로써, 복수개의 상기 소오스 영역들을 가로지르면서 이들을 연결하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 22 항에 있어서,상기 드레인 플러그 구조체들은 스택-비아 플러그 구조를 갖도록 차례로 적층된 드레인 플러그들 및 상기 드레인 플러그들 사이에 개재된 패드들을 구비하되,상기 패드들은 상기 국부 소오스 라인을 형성하는 단계를 이용하여 형성됨으로써, 상기 패드들은 상기 국부 소오스 라인과 동일한 두께 및 동일한 물질로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 15 항에 있어서,상기 국부 소오스 라인 구조체들과 상기 전역 소오스 라인을 연결하는 전역 소오스 플러그 구조체를 형성하는 단계를 더 포함하되,상기 전역 소오스 플러그 구조체는 상기 드레인 플러그 구조체를 형성하는 단계를 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 26 항에 있어서,상기 국부 소오스 라인 구조체들은 서로 다른 전역 소오스 플러그 구조체들을 통해 상기 전역 소오스 라인에 연결되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 26 항에 있어서,상기 국부 소오스 라인 구조체들은 하나의 전역 소오스 플러그 구조체를 통해 상기 전역 소오스 라인에 연결되는 것을 특징으로 하는 반도체 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060008673A KR100796642B1 (ko) | 2006-01-27 | 2006-01-27 | 고집적 반도체 장치 및 그 제조 방법 |
| US11/606,569 US7586135B2 (en) | 2006-01-27 | 2006-11-30 | Multilevel integrated circuit devices and methods of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060008673A KR100796642B1 (ko) | 2006-01-27 | 2006-01-27 | 고집적 반도체 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070078453A true KR20070078453A (ko) | 2007-08-01 |
| KR100796642B1 KR100796642B1 (ko) | 2008-01-22 |
Family
ID=38321195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060008673A KR100796642B1 (ko) | 2006-01-27 | 2006-01-27 | 고집적 반도체 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7586135B2 (ko) |
| KR (1) | KR100796642B1 (ko) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20070176214A1 (en) | 2007-08-02 |
| US7586135B2 (en) | 2009-09-08 |
| KR100796642B1 (ko) | 2008-01-22 |
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