CN115707243A - 半导体器件及包括该半导体器件的数据存储系统 - Google Patents

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Abstract

本发明提供了一种半导体器件和包括该半导体器件的半导体存储系统。该半导体器件包括半导体结构，该半导体结构包括：具有第一区和第二区的衬底；栅电极，在第一方向上堆叠并彼此间隔开，在第二区上沿第二方向以不同长度延伸，并且包括焊盘区；与栅电极交替堆叠的层间绝缘层；沟道结构，穿透栅电极，在第一方向上延伸并且每个包括沟道层；接触插塞，在第二区上穿透焊盘区并且沿第一方向延伸；以及接触绝缘层，在焊盘区下方在栅电极和接触插塞中的接触插塞之间。焊盘区和接触绝缘层在第二方向上相对于层间绝缘层朝向接触插塞突出。

Description

半导体器件及包括该半导体器件的数据存储系统
技术领域
本公开的示例实施方式涉及一种半导体器件和包括该半导体器件的数据存储系统。
背景技术
需要可以在要求数据存储的数据存储系统中存储大容量数据的半导体器件。因此，已经研究了增加半导体器件的数据存储容量。例如，已经提出了包括三维排列的存储器单元而不是二维排列的存储器单元的半导体器件，作为一种增加半导体器件的数据存储容量的方法。
发明内容
本公开的示例实施方式提供了一种具有改进的电特性和可靠性的半导体器件。
本公开的示例实施方式提供了一种包括具有改进的电特性和可靠性的半导体器件的数据存储系统。
根据本公开的一些示例实施方式，一种半导体器件包括：第一半导体结构，包括第一衬底、在第一衬底上的电路器件、以及电连接到电路器件的电路互连线；以及在第一半导体结构上的第二半导体结构。第二半导体结构包括：第二衬底，具有第一区和第二区；栅电极，在垂直于第二衬底的上表面的第一方向上堆叠并且彼此间隔开，并在第二区上沿第二方向以不同长度延伸，并且包括具有在第二区上暴露的上表面的焊盘区；与栅电极交替堆叠的层间绝缘层；在第一区上的沟道结构，穿透栅电极并在第一方向上延伸，每个沟道结构包括沟道层；接触插塞，连接到栅电极的焊盘区，在第一方向上延伸并穿透焊盘区；以及接触绝缘层，在焊盘区下方并分别围绕接触插塞。栅电极包括具有第一厚度的焊盘区以及具有小于第一厚度的第二厚度的另外的区域。接触插塞接触焊盘区中的相应焊盘区的上表面的部分、侧表面的部分和下表面的部分。
根据本公开的一些示例实施方式，一种半导体器件包括：具有第一区和第二区的衬底；栅电极，在垂直于衬底的上表面的第一方向上堆叠并彼此间隔开，在第二区上沿第二方向以不同的长度延伸，并且在第二区上具有焊盘区；与栅电极交替堆叠的层间绝缘层；在第一区上的沟道结构，穿透栅电极并在第一方向上延伸，每个沟道结构包括沟道层；接触插塞，在第二区上，穿透焊盘区并在第一方向上延伸；以及在焊盘区下方的接触绝缘层，插置在栅电极和接触插塞中的接触插塞之间。焊盘区和接触绝缘层在第二方向上相对于层间绝缘层朝向接触插塞突出。
根据本公开的一些示例实施方式，一种数据存储系统包括：半导体存储装置，包括具有第一区和第二区的衬底、在衬底的一侧的电路器件、以及电连接到电路器件的输入/输出焊盘；以及控制器，通过输入/输出焊盘电连接到半导体存储装置并且被配置为控制半导体存储装置。半导体存储装置进一步包括：栅电极，在垂直于衬底的上表面的第一方向上堆叠并彼此间隔开，在第二区上沿第二方向以不同长度延伸，并包括在第二区上的焊盘区；与栅电极交替堆叠的层间绝缘层；在第一区上的沟道结构，穿透栅电极并在第一方向上延伸，每个沟道结构包括沟道层；接触插塞，在第二区上穿透焊盘区并沿第一方向延伸；以及接触绝缘层，在焊盘区下方插置在栅电极和接触插塞中的接触插塞之间。接触插塞接触焊盘区的上表面的部分、侧表面的部分和下表面的部分。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的以上和其它方面、特征和优点，附图中：
图1是示出根据本公开的示例实施方式的半导体器件的俯视图；
图2A和图2B是示出根据本公开的示例实施方式的半导体器件的剖视图；
图3A和图3B分别是示出根据本公开的示例实施方式的半导体器件的一部分的放大图和示出半导体器件的透视图；
图4是示出根据本公开的示例实施方式的半导体器件的一部分的放大图；
图5A至图5C是示出根据本公开的示例实施方式的半导体器件的一部分的放大图；
图6A和图6B分别是示出根据本公开的示例实施方式的半导体器件的剖视图和示出半导体器件的一部分的放大图；
图7是示出根据本公开的示例实施方式的半导体器件的剖视图；
图8是示出根据本公开的示例实施方式的半导体器件的剖视图；
图9是示出根据本公开的示例实施方式的半导体器件的剖视图；
图10是示出根据本公开的示例实施方式的半导体器件的剖视图；
图11A至图11O是示出根据本公开的示例实施方式的制造半导体器件的方法的剖视图；
图12A至图12F是示出根据本公开的示例实施方式的制造半导体器件的方法的放大图，示出了半导体器件的一部分；
图13是示出根据本公开的示例实施方式的包括半导体器件的数据存储系统的视图；
图14是示出根据本公开的示例实施方式的包括半导体器件的数据存储系统的透视图；以及
图15是示出根据本公开的示例实施方式的半导体封装的剖视图。
具体实施方式
在下文中，将参照附图描述本公开的实施方式如下。
图1是示出根据示例实施方式的半导体器件的俯视图。
图2A和图2B是示出根据示例实施方式的半导体器件的剖视图。图2A是沿图1中的线I-I'截取的剖视图。图2B是沿图1中的线II-II'截取的剖视图。
图3A和图3B分别是示出根据本公开的示例实施方式的半导体器件的一部分的放大图和示出半导体器件的透视图。图3A是示出图2A中的区域“A”的放大图，图3B是示出区域“A”的透视图。
图4是示出根据示例实施方式的半导体器件的一部分的放大图，示出了图2A中的区域“B”。
参照图1至图4，半导体器件100可以包括外围电路区PERI和存储器单元区CELL，外围电路区PERI可以是包括第一衬底201的第一半导体结构，存储器单元区CELL可以是包括第二衬底101的第二半导体结构。存储器单元区CELL可以设置在外围电路区PERI上。在一些示例实施方式中，单元区CELL可以设置在外围电路区PERI下方。
外围电路区PERI可以包括第一衬底201、在第一衬底201中的源极/漏极区205和器件隔离层210、设置在第一衬底201上的电路器件220、电路接触插塞270、电路互连线280以及外围区绝缘层290。
第一衬底201可以具有在X方向和Y方向上延伸的上表面。有源区可以由器件隔离层210限定在第一衬底201中。包括杂质的源极/漏极区205可以设置在有源区的一部分中。第一衬底201可以包括半导体材料，诸如例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。第一衬底201可以提供为体晶片或外延层。
电路器件220可以包括平面晶体管。每个电路器件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。源极/漏极区205可以设置在第一衬底201中在电路栅电极225的两侧。
电路接触插塞270和电路互连线280可以形成电连接到电路器件220和源极/漏极区205的电路互连结构。电路接触插塞270可以具有圆柱形形状，电路互连线280可以具有线性形状。电路接触插塞270和电路互连线280可以包括导电材料，诸如例如钨(W)、铜(Cu)、铝(Al)等，并且每个部件可以进一步包括扩散屏障。然而，在示例实施方式中，电路接触插塞270和电路互连线280的层数及其布置可以变化。
外围区绝缘层290可以设置为覆盖第一衬底201上的电路器件220。外围区绝缘层290可以由绝缘材料形成并且可以包括一个或更多个绝缘层。
存储器单元区CELL可以包括具有第一区R1和第二区R2的第二衬底101、堆叠在第二衬底101上的栅电极130、与栅电极130交替堆叠的层间绝缘层120、设置为穿透栅电极130的堆叠结构的沟道结构CH、通过穿透栅电极130的堆叠结构而延伸的分离区MS、连接到栅电极130的焊盘区130P并垂直延伸的接触插塞170、以及围绕接触插塞170的接触绝缘层160。
存储器单元区CELL可以包括在第一区R1上设置在栅电极130下方的第一水平导电层102和第二水平导电层104、在第二区R2上设置在栅电极130下方的水平绝缘层110、穿透栅电极130的一部分的上分离区SS、在栅电极130外侧的牺牲绝缘层118、连接到第二衬底101的衬底接触175、穿透牺牲绝缘层118的贯通通路180、在接触插塞170上的上互连185、以及覆盖栅电极130的单元区绝缘层190。
在第二衬底101的第一区R1中，可以垂直堆叠栅电极130并且可以设置沟道结构CH，第一区R1可以是其中可设置存储器单元的区域。在第二衬底101的第二区R2中，栅电极130可以延伸不同的长度，第二区R2可以是将存储器单元电连接到外围电路区PERI的区域。第二区R2可以设置在第一区R1的在至少一个方向(诸如例如，X方向)上的至少一端上。第二衬底101可以是镀层的形式，并且可以用作半导体器件100的公共源极线的至少一部分。
第二衬底101可以具有在X方向和Y方向上延伸的上表面。第二衬底101可以包括半导体材料，诸如例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。第二衬底101可以进一步包括杂质。第二衬底101可以被提供为多晶半导体层，诸如多晶硅层或外延层。
第一水平导电层102和第二水平导电层104可以按顺序堆叠在第二衬底101的第一区R1的上表面上。第一水平导电层102可以不延伸到第二衬底101的第二区R2，第二水平导电层104可以延伸到第二区R2。第一水平导电层102可以用作半导体器件100的公共源极线的一部分，例如，可以与第二衬底101一起用作公共源极线。如图2B中的放大图所示，第一水平导电层102可以在沟道层140周围直接连接到沟道层140。第二水平导电层104可以在其中未设置第一水平导电层102和水平绝缘层110的区域中与第二衬底101接触。第二水平导电层104可以在该区域中覆盖第一水平导电层102或水平绝缘层110的端部，并且可以弯曲以延伸至第二衬底101。
第一水平导电层102和第二水平导电层104可以包括半导体材料，诸如例如多晶硅。在这种情况下，至少第一水平导电层102可以掺有与第二衬底101的导电类型相同导电类型的杂质，第二水平导电层104可以是掺杂层或包括从第一水平导电层102扩散的杂质的层。然而，第二水平导电层104的材料不限于半导体材料，并且可以用绝缘层代替。
水平绝缘层110可以在第二区R2的至少一部分中与第一水平导电层102并排设置在第二衬底101上。水平绝缘层110可以包括交替堆叠在第二衬底101的第二区R2上的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以是在制造半导体器件100的工艺中水平绝缘层110的一部分被第一水平导电层102替换之后剩余的层。
水平绝缘层110可以包括硅氧化物、硅氮化物、硅碳化物或硅氮氧化物。第一水平绝缘层111和第二水平绝缘层112可以包括不同的绝缘材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，第二水平绝缘层112可以由与层间绝缘层120的材料不同的材料形成。
衬底绝缘层121可以设置为在第二区R2的至少一部分中穿透第二衬底101、水平绝缘层110和第二水平导电层104。此外，衬底绝缘层121可以设置在存储器单元区CELL的从其去除了第二衬底101的第三区R3中。第三区R3可以是例如设置在第二衬底101的外侧和/或第一区R1和第二区R2中的贯通互连区。衬底绝缘层121的下表面可以与第二衬底101的下表面共面或者可以设置在比第二衬底101的下表面的水平低的水平。
在第二区R2中，衬底绝缘层121可以设置为在俯视图中围绕接触插塞170。衬底绝缘层121可以设置为在俯视图中围绕整个接触插塞170，但是其示例实施方式不限于此。接触插塞170可以通过衬底绝缘层121彼此电分离。衬底绝缘层121可以包括绝缘材料，诸如例如硅氧化物、硅氮化物、硅碳化物或硅氮氧化物。
栅电极130可以在第二衬底101上垂直堆叠并间隔开，并且可以形成堆叠结构。栅电极130可以包括形成地选择晶体管的栅极的下栅电极、形成多个存储器单元的存储器栅电极、以及形成串选择晶体管的栅极的上栅电极。包括在存储器单元中的存储器栅电极的数量可以根据半导体器件100的容量来确定。根据示例实施方式，上栅电极的数量和下栅电极的数量中的每个可以是1至4或更多，并且可以具有与存储器栅电极相同、相似或不同的结构。在示例实施方式中，栅电极130可以进一步包括擦除栅电极，该擦除栅电极设置在上栅电极上方和/或下栅电极下方并形成在利用栅极诱导漏极泄漏(GIDL)现象的擦除操作中使用的擦除晶体管。此外，栅电极130的一部分(诸如例如与上栅电极或下栅电极相邻的存储器栅电极130)可以是虚设栅电极。
栅电极130可以通过从第一区R1连续延伸到第二区R2的分离区MS在Y方向上彼此分离。分离区MS之间的栅电极130可以形成单个存储器块，但是存储器块的示例实施方式不限于此。栅电极130的一部分(诸如例如存储器栅电极)可以在单个存储器块中形成单层。
栅电极130可以在第一区R1和第二区R2上垂直堆叠并且彼此间隔开，可以以不同长度从第一区R1延伸到第二区R2，并且可以在第二区R2的一部分中形成具有阶梯形状的台阶结构。栅电极130可以设置为甚至在Y方向上也具有台阶结构。由于台阶结构，在栅电极130当中，下部的栅电极130可以比上部的栅电极130延伸得长，使得栅电极130可以具有上表面从层间绝缘层120和其它栅电极130向上暴露的区域，并且以上区域可以被称为焊盘区130P。在每个栅电极130中，焊盘区130P可以是包括栅电极130在X方向上的端部的区域。焊盘区130P可以是在第二区R2中的堆叠结构中包括的栅电极130当中的在每个区域中的最上面的栅电极130的区域。栅电极130可以分别在焊盘区130P中连接到接触插塞170。栅电极130可以在焊盘区130P中具有增加的厚度。
如图3A和图3B所示，栅电极130可以以第一厚度T1从第一区R1向第二区R2延伸，并且可以在图3A和图3B中由虚线标记的焊盘区130P中具有大于第一厚度T1的第二厚度T2和第三厚度T3。焊盘区130P可以包括第一焊盘部分130P1和第二焊盘部分130P2，第一焊盘部分130P1包括与接触插塞170接触的区域并且具有第三厚度T3，第二焊盘部分130P2围绕第一焊盘部分130P1并且具有小于第三厚度T3的第二厚度T2。第一焊盘部分130P1可以包括在Z方向上与接触插塞170重叠的区域，并且可以包括与接触绝缘层160重叠的区域。第一焊盘部分130P1可以在与形成第二焊盘部分130P2的工艺不同的工艺中形成，使得第一焊盘部分130P1和第二焊盘部分130P2之间的边界可以是明显的。
例如，第二厚度T2可以在第一厚度T1的约120％至约180％的范围内。第二厚度T2可以大于栅电极130当中的在第一区R1中最厚的栅电极130的厚度。与第二焊盘部分130P2不同，在第一焊盘部分130P1中可以不设置第二栅极电介质层145B。因此，第一焊盘部分130P1可以具有比第二焊盘部分130P2大达第二焊盘部分130P2的上表面和下表面上的第二栅极电介质层145B的厚度的第三厚度T3。在示例实施方式中，在第一焊盘部分130P1的一侧的第二焊盘部分130P2在X方向上的长度L1可以变化，并且在第一焊盘部分130P1的另一侧的第二焊盘部分130P2在X方向上的长度可以变化。
焊盘区130P，特别是第一焊盘部分130P1，可以与设置在其下方的接触绝缘层160一起在接触插塞170周围朝向接触插塞170突出。因此，焊盘区130P的上表面的一部分、侧表面、以及下表面的一部分可以与接触插塞170接触。由于焊盘区130P可以通过三个表面与接触插塞170连续接触，所以与其中焊盘区130P仅通过侧表面与接触插塞170接触的示例相比，可以减小接触电阻。
焊盘区130P的相对于层间绝缘层120朝向接触插塞170突出的长度L2可以与在其下方的接触绝缘层160的突出部分的长度L3基本相同。在示例实施方式中，“基本相同”可以表示元素可以相同或者可能存在在制造工艺中出现的偏差范围内的差异，并且即使当省略表述“基本”时，也可以以相同的方式解释该构造。突起的长度L2和L3可以是例如在Z方向上的中心上的长度，并且突起的程度可以在示例实施方式中变化。焊盘区130P的上表面与接触插塞170接触的面积可以大于焊盘区130P的下表面与接触插塞170接触的面积，接触面积之间的相对关系可以取决于焊盘区130P上的接触插塞170的宽度、接触插塞170的倾斜度等而变化。
在焊盘区130P下方，栅电极130可以具有与接触绝缘层160直接接触的侧表面。也就是，如图3A所示，第二栅极电介质层145B可以不插置在栅电极130和接触绝缘层160之间。
栅电极130可以包括金属材料，诸如例如钨(W)。在示例实施方式中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施方式中，栅电极130可以进一步包括扩散屏障，诸如例如钨氮化物(WN)、钽氮化物(TaN)或钛氮化物(TiN)或其组合。
层间绝缘层120可以设置在栅电极130之间。类似于栅电极130，层间绝缘层120可以在垂直于第二衬底101的上表面的方向上彼此间隔开，并且可以在X方向上延伸。层间绝缘层120可以包括绝缘材料，诸如硅氧化物或硅氮化物。
牺牲绝缘层118可以设置在与栅电极130的水平相同的水平上，可以在第三区R3中具有与栅电极130的厚度相同的厚度，并且在未示出的区域中其侧表面可以与栅电极130接触。牺牲绝缘层118可以设置为在俯视图中围绕贯通通路180，并且可以在彼此相邻的贯通通路180之间彼此连接。牺牲绝缘层118可以设置为具有与衬底绝缘层121的宽度相同或不同的宽度。牺牲绝缘层118可以由与层间绝缘层120的绝缘材料不同的绝缘材料形成，并且可以包括例如硅氧化物、硅氮化物或硅氮氧化物。
分离区MS可以设置为穿透栅电极130，并且可以在第一区R1和第二区R2中沿X方向延伸。如图1所示，分离区MS可以设置为彼此平行。分离区MS中的一些可以作为一体部分沿着第一区R1和第二区R2延伸，并且另一部分可以仅沿着第二区R2的一部分延伸，或者分离区MS可以断续地设置在第一区R1和第二区R2中。然而，在示例实施方式中，分离区MS的排列顺序和分离区MS之间的距离可以变化。如图2B所示，分离区MS可以穿透堆叠在第二衬底101上的全部栅电极130，并且可以连接到第二衬底101。分离绝缘层105可以设置在分离区MS中。
上分离区SS可以在分离区MS之间沿X方向延伸。上分离区SS可以设置在第二区R2的一部分和第一区R1中以穿透栅电极130的包括栅电极130中的最上面的栅电极130的部分。如图2B所示，上分离区SS可以在Y方向上将例如三个栅电极130彼此分离。然而，在示例实施方式中，由上分离区SS分离的栅电极130的数量可以变化。上分离区SS可以包括上分离绝缘层103。
每个沟道结构CH可以形成单个存储器单元串，并且可以在第一区R1上形成行和列的同时彼此间隔开。沟道结构CH可以在X-Y平面上形成网格图案，或者可以在一个方向上以Z字形图案设置。每个沟道结构CH可以具有柱形状，并且可以具有其宽度可取决于纵横比朝向第二衬底101减小的倾斜的侧表面。如图1所示，虚设沟道DCH可以设置在第二区R2中。虚设沟道DCH也可以设置在第一区R1中并且可以在制造半导体器件100的工艺期间作为支撑件，并且可以具有与沟道结构CH相同、相似或不同的结构。在示例实施方式中，与第一区R1的端部相邻设置的沟道结构CH也可以是不实质上形成存储器单元串的虚设沟道。
沟道结构CH可以包括垂直堆叠的第一沟道结构CH1和第二沟道结构CH2。沟道结构CH可以具有下部的第一沟道结构CH1和上部的第二沟道结构CH2彼此连接的形状，并且可以由于连接区域中的宽度差异而具有弯曲部分。然而，在示例实施方式中，在Z方向上堆叠的沟道结构的数量可以变化。
每个沟道结构CH可以包括设置在沟道孔中的沟道层140、第一栅极电介质层145A、沟道填充绝缘层150和沟道焊盘155。如图2B中的放大图所示，沟道层140可以形成为围绕其中的沟道填充绝缘层150的环形形状，或者在示例实施方式中，沟道层140可以具有诸如圆柱体或棱柱的柱形状而没有沟道填充绝缘层150。沟道层140可以在下部连接到第一水平导电层102。沟道层140可以包括半导体材料，诸如多晶硅或单晶硅。
第一栅极电介质层145A可以与第二栅极电介质层145B一起设置在栅电极130和沟道层140之间。尽管未具体示出，但是第一栅极电介质层145A可以包括从沟道层140起按顺序堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以使电荷隧穿到电荷存储层中，并且可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。电荷存储层可以是电荷陷阱层或浮栅导电层。阻挡层可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料或其组合。
沟道焊盘155可以仅设置在上部的第二沟道结构CH2的上端。沟道焊盘155可以包括例如掺杂的多晶硅。
第一沟道结构CH1的沟道层140、第一栅极电介质层145A和沟道填充绝缘层150和第二沟道结构CH2的沟道层140、第一栅极电介质层145A和沟道填充绝缘层150可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。具有相对较大厚度的上层间绝缘层125可以设置在第一沟道结构CH1和第二沟道结构CH2之间。然而，在示例实施方式中，层间绝缘层120和上层间绝缘层125的厚度和形状可以变化。
第二栅极电介质层145B可以沿着栅电极130的外表面延伸。第二栅极电介质层145B可以沿着栅电极130的上表面和下表面水平地延伸，并且可以覆盖栅电极130的面对沟道结构CH的侧表面和栅电极130的端部的侧表面。如图3A所示，在焊盘区130P中，第二栅极电介质层145B可以延伸到第二焊盘部分130P2，并且可以不延伸到第一焊盘部分130P1。然而，在示例实施方式中，可以不提供第二栅极电介质层145B。在这种情况下，可以形成其中栅电极130可扩展并且可设置于在图3A中的在其中设置第二栅极电介质层145B的区域中的结构。
接触插塞170可以连接到第二区R2中最上面的栅电极130的焊盘区130P。接触插塞170可以穿透单元区绝缘层190的至少一部分并且可以连接到栅电极130的向上暴露的每个焊盘区130P。接触插塞170可以穿透焊盘区130P下方的栅电极130，可以穿透衬底绝缘层121，并且可以连接到设置在外围电路区PERI中的电路互连线280。接触插塞170可以通过接触绝缘层160与设置在焊盘区130P下方的栅电极130间隔开。接触插塞170可以通过衬底绝缘层121与水平绝缘层110、第二水平导电层104和第二衬底101间隔开。
接触插塞170可以包括设置在与第一沟道结构CH1和第二沟道结构CH2的水平对应的水平上的下接触插塞和上接触插塞，因宽度变化形成的弯曲部分可以形成在下接触插塞和上接触插塞之间。接触插塞170可以具有圆柱形形状，其宽度可以由于纵横比而朝向第二衬底101减小。接触插塞170的宽度可以在焊盘区130P上方和下方不连续地变化。如图3A所示，第一焊盘部分130P1的下表面上的接触插塞170的第二直径D2可以小于第一焊盘部分130P1的上表面上的接触插塞170的第一直径D1。第一直径D1和第二直径D2之间的差异可能大于考虑到接触插塞170的倾斜度(其可能由于在制造半导体器件100时单元区绝缘层190和层间绝缘层120之间的相对蚀刻程度)的差异。
如图3A和图3B所示，焊盘区130P和接触绝缘层160可以被配置为相对于接触插塞170周围的层间绝缘层120突出到接触插塞170中。焊盘区130P和接触绝缘层160可以朝向接触插塞170水平突出。因此，接触插塞170的外表面可以具有对应于层间绝缘层120并且向外侧突出的突起。接触插塞170可以与突出的焊盘区130P的上表面的一部分、侧表面和/或下表面的一部分接触，并且可以与每个突出的接触绝缘层160的上表面的一部分、侧表面、和/或下表面的一部分接触。
接触插塞170可以包括导电材料，诸如例如钨(W)、铜(Cu)、铝(Al)和其合金中的至少一种。在一些示例实施方式中，接触插塞170可以在其中具有气隙。接触插塞170可以设置为穿透栅电极130并且可以在焊盘区130P中自对准，并且可以与焊盘区130P的上表面、侧表面和/或下表面接触，从而可以确保接触面积。
接触绝缘层160可以设置为在俯视图中在焊盘区130P下方围绕接触插塞170的侧表面。接触绝缘层160可以设置在与栅电极130的水平相同的水平上，并且可以设置为使得接触绝缘层160的侧表面可与栅电极130接触。接触绝缘层160的厚度可以与栅电极130的厚度和栅电极130的上表面和下表面上的第二栅极电介质层145B的厚度之和基本相同。接触绝缘层160可以通过层间绝缘层120在Z方向上彼此间隔开。即使在彼此相邻的接触插塞170之间，接触绝缘层160也可以彼此间隔开。
如图3B所示，接触绝缘层160的内侧表面可以围绕接触插塞170，接触绝缘层160的外侧表面可以被栅电极130围绕。接触插塞170可以通过接触绝缘层160在焊盘区130P中物理地和电地连接到单个栅电极130，并且可以与设置在焊盘区130P下方的栅电极130电分离。
接触绝缘层160可以包括绝缘材料，并且可以包括与层间绝缘层120的材料不同的材料。接触绝缘层160可以包括例如硅氮化物和硅氮氧化物中的至少一种。
衬底接触175可以在栅电极130的外侧连接到第二衬底101。衬底接触175的下端可以设置在第二衬底101中。
贯通通路180可以设置在第三区R3中，可以穿透存储器单元区CELL，并且可以延伸到外围电路区PERI。贯通通路180可以将存储器单元区CELL的上互连185连接到外围电路区PERI的电路互连线280。贯通通路180可以在牺牲绝缘层118保留而没有被栅电极130替换的区域中穿透牺牲绝缘层118和层间绝缘层120的堆叠结构。
如图4所示，在贯通通路180周围，牺牲绝缘层118可以具有比层间绝缘层120更远地朝向贯通通路180突出的形状。因此，贯通通路180的外表面可以具有与层间绝缘层120对应的突起。然而，在示例实施方式中，牺牲绝缘层118的突出程度可以变化。
类似于接触插塞170，衬底接触175和/或贯通通路180也可以在对应于第一沟道结构CH1和第二沟道结构CH2之间的边界的水平上具有弯曲部分。
衬底接触175和贯通通路180可以在与形成接触插塞170的工艺相同的工艺中形成并且可以包括相同的材料。与衬底接触175和贯通通路180的材料相比，上述接触插塞170的材料可以相似或不同。
上互连185可以形成电连接到存储器单元区CELL中的存储器单元的单元互连结构。上互连185可以连接到沟道结构CH、接触插塞170、衬底接触175和贯通通路180，并且可以电连接到沟道结构CH和栅电极130。在图2A和图2B中，上互连185以插塞的形式示出，但其示例实施方式不限于此，上互连185可以具有线形式。在示例实施方式中，包括在单元互连结构中的插塞和互连线的数量可以变化。上互连185可以包括金属，诸如例如钨(W)、铜(Cu)和/或铝(Al)。
单元区绝缘层190可以设置为覆盖或重叠第二衬底101、在第二衬底101上的栅电极130和/或外围区绝缘层290。单元区绝缘层190可以由绝缘材料形成，或者可以包括多个绝缘层。
图5A至图5C是示出根据示例实施方式的半导体器件的一部分的放大图，示出了对应于图3A的区域。
参照图5A，在半导体器件100a中，在与接触插塞170相邻的区域中第二栅极电介质层145B的形状可以不同于图3A中的示例。在示例实施方式中，第二栅极电介质层145B可以进一步延伸到与图3A中的第一焊盘部分130P1的一部分对应的焊盘区130P的上表面和下表面。然而，在与接触插塞170接触的区域中，第二栅极电介质层145B可以被去除并且可以不设置在焊盘区130P的上表面、侧表面和下表面上。
该结构可以通过在下面参照图11I描述的工艺期间不从栅电极130的上表面和下表面去除第二栅极电介质层145B并且通过例如在后续工艺中在形成接触插塞170之前去除第二栅极电介质层145B的一部分来制造。
参照图5B，在半导体器件100b中，与接触插塞170相邻的区域中的第二栅极电介质层145B的形状可以不同于图3A和图5A中的示例。在示例实施方式中，第二栅极电介质层145B可以进一步延伸到与图3A中的第一焊盘部分130P1对应的焊盘区130P的上表面和下表面，并且可以仅暴露焊盘区130P的侧表面。也就是，即使在重叠接触插塞170的区域中，第二栅极电介质层145B也可以覆盖焊盘区130P的上表面和下表面。
该结构可以通过在下面参照图11I描述的工艺中不执行从栅电极130的上表面和下表面去除第二栅极电介质层145B的工艺来制造。
参照图5C，在半导体器件100c中，接触插塞170c可以进一步包括位于其中设置接触插塞170c的接触孔的侧壁和底表面上的屏障层172。在屏障层172上填充接触孔的层可以被称为接触导电层174。屏障层172可以包括例如钛(Ti)、钛氮化物(TiN)、钽(Ta)和钽氮化物(TaN)中的至少一种。接触导电层174可以包括例如钨(W)、铜(Cu)、铝(Al)和其合金中的至少一种。在这种情况下，类似于接触插塞170c，图2A中的衬底接触175和贯通通路180可以包括屏障层和导电层。接触插塞170c的结构可以应用于其它示例实施方式。
图6A和图6B分别是示出根据示例实施方式的半导体器件的剖视图和示出半导体器件的一部分的放大图。图6A示出了对应于图2A的区域，图6B示出了对应于图3A的区域。
参照图6A和图6B，在半导体器件100d中，焊盘区130P和接触绝缘层160可以不朝向接触插塞170突出。因此，焊盘区130P可以仅通过侧表面连接到接触插塞170。焊盘区130P的与接触插塞170接触的侧表面、接触绝缘层160的与接触插塞170接触的侧表面和层间绝缘层120的与接触插塞170接触的侧表面可以设置在沿Z方向或从Z方向倾斜的线性线上。此外，在接触插塞170周围，焊盘区130P的上表面上的宽度和下表面上的宽度可以相同，或者可以仅具有根据倾斜度的差异。
该结构可以通过不执行下面参照图11M和图11N描述的工艺来制造，或者替代地，通过不执行下面参照图11L至图11N描述的工艺并且在形成参照图11O描述的接触插塞170的同时一起形成焊盘区130P来制造。因此，可以简化制造半导体器件100d的工艺。在后一示例中，由于接触插塞170和第一焊盘部分130P1一起形成，所以其间的分界表面可能不明显，仅第一焊盘部分130P1和第二焊盘部分130P2之间的分界表面可能是明显的。
图7是示出根据示例实施方式的半导体器件的剖视图，该剖视图对应于图2A。
参照图7，在半导体器件100e中，接触插塞170可以不延伸到外围电路区PERI中，并且接触插塞170的下端可以设置在衬底绝缘层121中。
在一些示例实施方式中，接触插塞170的下端可以设置在衬底绝缘层121的上表面上。在一些示例实施方式中，接触插塞170的下端可以不设置在衬底绝缘层121中，而是可以设置于在其中未形成衬底绝缘层121的第二衬底101中。在这种情况下，第二衬底101可以被分成多个部分，使得接触插塞170在第二区R2中不彼此电连接。在一些实施方式中，接触插塞170的下端可以设置在第二衬底101中的从第二衬底101的上表面延伸的绝缘区中。
在示例实施方式中，接触插塞170可以通过包括上互连185和贯通通路180的上互连结构电连接到外围电路区PERI的电路器件220。
图8是示出根据示例实施方式的半导体器件的剖视图，该剖视图对应于图2A。
参照图8，在半导体器件100f中，贯通通路180f和衬底绝缘层121f可以具有与图2A和图4中的示例实施方式的形状和/或结构不同的形状和/或结构。
具体地，贯通通路180f可以在没有突起设置在侧表面上的情况下设置为穿透牺牲绝缘层118和层间绝缘层120。此外，贯通通路180f可以不包括在与第一沟道结构CH1和第二沟道结构CH2之间的边界的水平对应的水平上的弯曲部分。贯通通路180f的内部结构和材料可以与接触插塞170的内部结构和材料相同、相似或不同。贯通通路180f的结构可以因为贯通通路180f与接触插塞170在不同的工艺中分开形成而形成。在示例实施方式中，衬底接触175也可以具有与接触插塞170的形状不同的形状。
衬底绝缘层121f可以彼此间隔开以在俯视图中在第二区R2中分别围绕接触插塞170。衬底绝缘层121f可以设置为在俯视图中围绕每个接触插塞170的侧表面。
贯通通路180f和衬底绝缘层121f的这些结构在示例实施方式中可以彼此独立地应用，并且在其它示例实施方式中可以彼此独立地应用。
图9是示出根据示例实施方式的半导体器件的剖视图，示出了对应于图2B的区域。
参照图9，在半导体器件100g中，存储器单元区CELL可以不包括在第二衬底101上的第一水平导电层102和第二水平导电层104，与图2A和图2B中的示例实施方式不同。因此，衬底绝缘层121可以穿透第二区R2中的第二衬底101。此外，沟道结构CHg可以进一步包括外延层107。
外延层107可以设置在第二衬底101上在沟道结构CHg的下端上，并且可以设置在栅电极130中的至少一个的侧表面上。外延层107可以设置在第二衬底101的凹入区中。外延层107的上表面的水平可以高于最下面的栅电极130的上表面的水平并且可以低于设置在最下面的栅电极130上方的栅电极130的下表面的水平，但是其示例实施方式不限于此。外延层107可以通过外延层107的上表面连接到沟道层140。栅极绝缘层141可以进一步设置在外延层107和最下面的栅电极130之间。
图10是示出根据示例实施方式的半导体器件的剖视图，该剖视图对应于图2A。
参照图10，半导体器件100h可以具有其中外围电路区PERI和存储器单元区CELL使用晶片接合方法彼此垂直接合的结构。为此，外围电路区PERI可以进一步包括第一接合通路295和第一接合焊盘298，存储器单元区CELL可以包括单元互连线192、第二接合通路195、第二接合焊盘198和在第二衬底101上的钝化层191。
第一接合通路295可以设置在最上面的电路互连线280上方并且可以连接到电路互连线280。第一接合焊盘298的至少一部分可以在第一接合通路295上连接到第一接合通路295。第一接合焊盘298可以连接到存储器单元区CELL的第二接合焊盘198。第一接合焊盘298可以与第二接合焊盘198一起根据外围电路区PERI与存储器单元区CELL的接合来提供电连接路径。第一接合通路295和第一接合焊盘298可以包括导电材料，诸如例如铜(Cu)。
单元互连线192可以设置在上互连185下方并且可以连接到第二接合通路195。单元互连线192可以由导电材料形成，并且可以包括例如钨(W)、铝(Al)和铜(Cu)中的至少一种。
第二接合通路195和第二接合焊盘198可以设置在最下面的单元互连线192下方。第二接合通路195可以将单元互连线192连接到第二接合焊盘198，第二接合焊盘198可以接合到外围电路区PERI的第一接合焊盘298。第二接合通路195和第二接合焊盘198可以包括导电材料，诸如例如铜(Cu)。
外围电路区PERI和存储器单元区CELL可以形成半导体结构，并且可以通过第一接合焊盘298和第二接合焊盘198由铜(Cu)到铜(Cu)接合来接合。除了铜(Cu)到铜(Cu)接合之外，外围电路区PERI和存储器单元区CELL可以进一步通过电介质到电介质接合来接合。电介质到电介质接合可以通过电介质层形成外围区绝缘层290和单元区绝缘层190中的每个的一部分并围绕第一接合焊盘298和第二接合焊盘198中的每个而执行。因此，外围电路区PERI和存储器单元区CELL可以在没有粘合层的情况下彼此接合。
图11A至图11O是示出根据示例实施方式的制造半导体器件的方法的剖视图，该剖视图对应于图2A。
图12A至图12F是示出根据示例实施方式的制造半导体器件的方法的放大图，示出了半导体器件的一部分。图12A至图12F示出了图11I至图11N中的区域“A”。
参照图11A，可以在第一衬底201上形成包括电路器件220和电路互连结构的外围电路区PERI，并且可以在外围电路区PERI上形成存储器单元区CELL中包括的第二衬底101、水平绝缘层110、第二水平导电层104和衬底绝缘层121。
首先，可以在第一衬底201中形成器件隔离层210，并且可以在第一衬底201上按顺序形成电路栅极电介质层222和电路栅电极225。可以通过例如浅沟槽隔离(STI)工艺形成器件隔离层210。可以使用原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺来形成电路栅极电介质层222和电路栅电极225。电路栅极电介质层222可以由硅氧化物形成，电路栅电极225可以由多晶硅和金属硅化物层中的至少一种形成，但是其示例实施方式不限于此。此后，可以在电路栅极电介质层222和电路栅电极225的两个侧壁上形成间隔物层224。在示例实施方式中，间隔物层224可以由多个层形成。此后，可以通过执行离子注入工艺在电路栅电极225的两侧形成源极/漏极区205。
电路互连结构的电路接触插塞270可以通过在外围电路区PERI中部分地形成外围区绝缘层290、通过蚀刻去除其一部分并填充导电材料来形成。电路互连线280可以通过例如沉积导电材料和图案化导电材料来形成。
外围区绝缘层290可以包括多个绝缘层。外围区绝缘层290的一部分可以在形成电路互连结构的每个工艺中形成，并且外围区绝缘层290的另一部分可以形成在最上面的电路互连线280上方，使得外围区绝缘层290可以形成为覆盖电路器件220和电路互连结构。
此后，可以在外围区绝缘层290上形成第二衬底101。第二衬底101可以由例如多晶硅形成，并且可以通过CVD工艺形成。第二衬底101中包括的多晶硅可以包括杂质。
包括在水平绝缘层110中的第一水平绝缘层111和第二水平绝缘层112可以交替地堆叠在第二衬底101上。水平绝缘层110可以通过随后的工艺由图2A中的第一水平导电层102部分地替换。第一水平绝缘层111可以包括与第二水平绝缘层112的材料不同的材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，第二水平绝缘层112可以由与在后续工艺中形成的牺牲绝缘层118的材料相同的材料形成。水平绝缘层110可以通过图案化工艺在一些区域中(也就是，例如，在第二衬底101的第二区R2中)被部分地去除。
第二水平导电层104可以形成在水平绝缘层110上，并且可以在从其去除了水平绝缘层110的区域中与第二衬底101接触。因此，第二水平导电层104可以沿着水平绝缘层110的端部弯曲，可以覆盖所述端部，并且可以延伸到第二衬底101。
衬底绝缘层121可以形成为在存储器单元区CELL的第三区R3和第二区R2当中的在其中设置接触插塞170(见图2A)的区域中穿透第二衬底101。衬底绝缘层121可以通过去除第二衬底101的一部分、水平绝缘层110的一部分和第二水平导电层104的一部分并在其中填充绝缘材料来形成。在填充绝缘材料之后，可以使用化学机械抛光(CMP)工艺进一步执行平坦化工艺。因此，衬底绝缘层121的上表面可以与第二水平导电层104的上表面基本共面。
参照图11B，可以在第二水平导电层104上交替地堆叠包括在下堆叠结构中的牺牲绝缘层118和层间绝缘层120，可以形成台阶结构，并且可以形成牺牲焊盘区118P。
在该工艺中，牺牲绝缘层118和层间绝缘层120可以形成于在其中设置第一沟道结构CH1(见图2A)的区域中。可以在最上部形成具有相对较大厚度的上层间绝缘层125。牺牲绝缘层118可以通过后续工艺用栅电极130(见图2A)替换。
牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成。例如，层间绝缘层120和上层间绝缘层125可以由硅氧化物和硅氮化物中的至少一种形成，并且牺牲绝缘层118可以由选自硅、硅氧化物、硅碳化物和硅氮化物当中的与层间绝缘层120的材料不同的材料形成。在示例实施方式中，层间绝缘层120的厚度可以不同。此外，层间绝缘层120和牺牲绝缘层118的厚度以及层间绝缘层120和牺牲绝缘层118的数量可以与所示示例不同。
此后，可以使用掩模层对牺牲绝缘层118重复地执行光刻工艺和蚀刻工艺，使得在第二区R2中上部的牺牲绝缘层118可以比下部的牺牲绝缘层118延伸得短。因此，牺牲绝缘层118可以以预定单位形成阶梯形状的台阶结构。
此后，通过在台阶结构上进一步形成牺牲绝缘层118，可以在每个区域中形成设置在最上部的牺牲焊盘区118P。牺牲焊盘区118P可以通过例如形成沿着下堆叠结构的阶梯形状覆盖牺牲绝缘层118的暴露的上表面和侧表面的氮化物层以及通过部分地去除氮化物层而仅在牺牲绝缘层118的上表面上保留氮化物层来形成。氮化物层的厚度可以在牺牲绝缘层118的厚度的约20％至约110％的范围内，但是其示例实施方式不限于此。可以在使用例如等离子体改变氮化物层的水平沉积区域的特性之后执行部分地去除氮化物层的工艺。因此，牺牲绝缘层118可以在牺牲焊盘区118P中具有相对较大的厚度。
参照图11C，可以形成穿透下堆叠结构的第一垂直牺牲层116a。
首先，可以形成覆盖或重叠牺牲绝缘层118和层间绝缘层120的下堆叠结构的一部分单元区绝缘层190。
此后，第一垂直牺牲层116a可以在第一区R1的与第一沟道结构CH1(见图2A)对应的区域中形成，并且可以在第二区R2的在其中设置接触插塞170和衬底接触175的区域以及第三区R3的在其中设置贯通通路180的区域中形成。取决于在其中形成第一垂直牺牲层116a的区域，第一垂直牺牲层116a可以形成为具有不同的尺寸。
第一垂直牺牲层116a可以通过形成下部孔以穿透下堆叠结构并且在下部孔中沉积形成第一垂直牺牲层116a的材料来形成。第一垂直牺牲层116a可以包括例如多晶硅。
参照图11D，可以形成上堆叠结构，并且可以形成穿透上堆叠结构的第二垂直牺牲层116b。
可以通过在下堆叠结构上交替地堆叠包括在上堆叠结构中的牺牲绝缘层118和层间绝缘层120来形成台阶结构，并且可以形成牺牲焊盘区118P。在该工艺中，在其中设置第二沟道结构CH2(见图2A)的上部区域中，可以执行与以上参照图11B描述的用于下堆叠结构的相同工艺。
此后，可以进一步形成覆盖牺牲绝缘层118和层间绝缘层120的上堆叠结构的一部分单元区绝缘层190，并且可以形成第二垂直牺牲层116b。第二垂直牺牲层116b可以通过形成穿透上堆叠结构并暴露第一垂直牺牲层116a的上端的上部孔以及在上部孔中沉积包括在第二垂直牺牲层116b中的材料来形成。第二垂直牺牲层116b可以包括例如多晶硅。
参照图11E，在第一区R1中，可以去除第一垂直牺牲层116a和第二垂直牺牲层116b并且可以形成沟道结构CH。
首先，可以通过部分地去除牺牲绝缘层118和层间绝缘层120的一部分来形成上分离区SS(见图2B)。为了形成上分离区SS，可以使用掩模层来暴露在其中形成上分离区SS的区域，可以从最上部去除预定数量的牺牲绝缘层118和层间绝缘层120，可以沉积绝缘材料，从而形成上分离绝缘层103(见图2B)。
此后，可以在上堆叠结构上形成暴露第一区R1的掩模层ML，并且可以在第一区R1中形成沟道结构CH。可以通过去除第一垂直牺牲层116a和第二垂直牺牲层116b形成沟道孔并填充沟道孔来形成沟道结构CH。具体地，可以通过在沟道孔中按顺序形成第一栅极电介质层145A、沟道层140、沟道填充绝缘层150和沟道焊盘155来形成沟道结构CH。沟道层140可以在沟道结构CH中形成在第一栅极电介质层145A上。沟道填充绝缘层150可以形成为填充沟道结构CH，并且可以是绝缘材料。然而，在示例实施方式中，沟道层140之间的空间可以填充有导电材料而不是沟道填充绝缘层150。沟道焊盘155可以由诸如例如多晶硅的导电材料形成。
参照图11F，可以通过部分地去除水平绝缘层110来形成第一水平导电层102，并且可以通过去除牺牲绝缘层118来形成第一隧道部分TL1。
首先，可以进一步形成单元区绝缘层190，并且可以在与分离区MS(见图1)对应的位置形成穿透牺牲绝缘层118和层间绝缘层120并延伸到第二衬底101的开口。
此后，可以执行回蚀刻工艺，同时在开口中形成单独的牺牲间隔物层，使得第二水平绝缘层112可以在第一区R1中暴露。可以从暴露区域选择性地去除第二水平绝缘层112，并且可以去除上部和下部的第一水平绝缘层111。可以通过例如湿蚀刻工艺去除第一水平绝缘层111和第二水平绝缘层112。在去除第一水平绝缘层111和第二水平绝缘层112的工艺中，还可以去除第一栅极电介质层145A的在从其去除了第二水平绝缘层112的区域中暴露的部分。可以通过在从其去除了第一水平绝缘层111和第二水平绝缘层112的区域中沉积导电材料来形成第一水平导电层102，并且可以从开口去除牺牲间隔物层。通过该工艺，可以在第一区R1中形成第一水平导电层102。
此后，可以使用例如湿蚀刻相对于层间绝缘层120、第二水平导电层104和衬底绝缘层121选择性地去除包括牺牲焊盘区118P的牺牲绝缘层118。
参照图11G，可以在第一隧道部分TL1中形成第二栅极电介质层145B和栅电极130。
第二栅极电介质层145B和栅电极130可以形成在从其去除了牺牲绝缘层118的第一隧道部分TL1中。第二栅极电介质层145B可以在栅电极130之前沉积并且可以覆盖栅电极130的外表面，诸如例如上表面、下表面和侧表面。栅电极130的焊盘区130P可以形成在牺牲焊盘区118P中。
栅电极130可以包括导电材料，诸如例如金属、多晶硅或金属硅化物材料。在形成栅电极130之后，可以在分离区MS中形成的开口中形成分离绝缘层105(见图2B)。
参照图11H，可以通过在第二区R2中形成上部开口OH并通过去除第一垂直牺牲层116a和第二垂直牺牲层116b来形成接触孔MCH。
当在工艺期间在第二区R2中的第二垂直牺牲层116b上形成单元区绝缘层190和/或其它层时，可以通过去除单元区绝缘层190和/或其它层来形成上部开口OH以暴露上部的第二垂直牺牲层116b。因此，上部开口OH的具体形状和深度可以在示例实施方式中改变。
可以通过去除经由上部开口OH暴露的第二垂直牺牲层116b和在其下方的第一垂直牺牲层116a来形成接触孔MCH。
参照图11I和图12A，可以通过横向地去除栅电极130的经由接触孔MCH暴露的部分来形成第二隧道部分TL2。
通过经由接触孔MCH施加蚀刻剂，第二隧道部分TL2可以通过在X方向上去除在接触孔MCH周围由接触孔MCH暴露的栅电极130和第二栅极电介质层145B预定长度来形成。栅电极130和第二栅极电介质层145B可以通过例如湿蚀刻工艺去除。栅电极130和第二栅极电介质层145B可以在单个工艺中一起去除，或者可以在多个连续工艺中按顺序去除。第二隧道部分TL2可以形成为在接触孔MCH周围的侧表面上具有基本相同的长度。在最上部区域中从其去除了一部分焊盘区130P的区域中，第二隧道部分TL2可以形成为具有相对较大的高度。
参照图11J和图12B，可以在第二隧道部分TL2中形成初始接触绝缘层160P，该初始接触绝缘层160P形成接触绝缘层160(见图2A)。
初始接触绝缘层160P可以形成为使得初始接触绝缘层160P可以不填满最上面的第二隧道部分TL2(其可以焊盘区130P)，并且可以完全填满最上面的第二隧道部分TL2下方的第二隧道部分TL2。初始接触绝缘层160P的厚度可以选择为等于或大于设置在最上面的第二隧道部分TL2下方的第二隧道部分TL2的高度的一半，并且小于最上面的第二隧道部分TL2的高度的一半。例如，初始接触绝缘层160P的厚度可以为约25nm或更小，诸如例如约15nm或更小。
参照图11K和图12C，可以通过部分地去除初始接触绝缘层160P来形成接触绝缘层160。
例如，可以使用湿蚀刻工艺将初始接触绝缘层160P去除预定厚度。因此，可以从最上面的第二隧道部分TL2和接触孔MCH的内侧壁去除初始接触绝缘层160P，并且可以形成填满在最上面的第二隧道部分TL2下方的第二隧道部分TL2的接触绝缘层160。
参照图11L和图12D，可以形成焊盘导电层130PL，该焊盘导电层130PL形成焊盘区130P的第一焊盘部分130P1(见图3A)。
焊盘导电层130PL可以形成为填满最上面的第二隧道部分TL2并覆盖或重叠接触孔MCH的内侧壁。焊盘导电层130PL可以通过例如ALD工艺形成。
参照图11M和图12E，可以通过部分地去除焊盘导电层130PL来形成焊盘区130P的第一焊盘部分130P1。
例如，可以使用湿蚀刻工艺将焊盘导电层130PL去除预定厚度。因此，焊盘导电层130PL可以填满最上面的第二隧道部分TL2，从而可以形成焊盘区130P的第一焊盘部分130P1，并且可以从接触孔MCH的内侧壁去除焊盘导电层130PL。这样，由于第一焊盘部分130P1通过与形成其它区域的工艺不同的工艺形成，所以与第二焊盘部分130P2的分界表面可以是明显的。此外，在一些示例实施方式中，第一焊盘部分130P1可以包括与第二焊盘部分130P2和栅电极130的材料不同的材料。
参照图11N和图12F，可以在接触孔MCH周围部分地去除层间绝缘层120和单元区绝缘层190。
在接触孔MCH周围通过接触孔MCH暴露的层间绝缘层120和单元区绝缘层190可以通过经由接触孔MCH施加蚀刻剂而在X方向上被去除预定长度。可以通过例如湿蚀刻工艺选择性地去除层间绝缘层120和单元区绝缘层190。因此，层间绝缘层120可以在焊盘区130P下方凹入，使得栅电极130和接触绝缘层160可以比层间绝缘层120突出得远。
蚀刻剂的流入可以在焊盘区130P上相对较大，从而可以去除相对大量的单元区绝缘层190，并且可以去除相对少量的层间绝缘层120。然而，在示例实施方式中，单元区绝缘层190和层间绝缘层120可以被去除相似的长度。
在该工艺中，衬底绝缘层121也可以在接触孔MCH下方凹入。在对应于衬底接触175的区域中，第二水平绝缘层112也可以在接触孔MCH周围部分地凹入。此外，在第三区R3中，层间绝缘层120、单元区绝缘层190和衬底绝缘层121可以在接触孔MCH周围部分地凹入，使得牺牲绝缘层118可以相对突出。
参照图11O，可以通过在接触孔MCH中沉积导电材料来形成接触插塞170、衬底接触175和贯通通路180。
接触插塞170、衬底接触175和贯通通路180可以一起形成，使得接触插塞170、衬底接触175和贯通通路180可以包括相同的材料并且可以具有相同的内部结构。在示例实施方式中，可以优先形成第一垂直牺牲层116a和第二垂直牺牲层116b，并且可以执行图11H至图11O中的工艺以形成接触插塞170，使得接触插塞170可以在栅电极130上自对准。
在示例实施方式中，焊盘区130P和接触插塞170可以由相同的材料形成。然而，即使在这种情况下，由于焊盘区130P和接触插塞170通过不同的工艺形成，所以边界可以由于分界表面上晶体结构的不连续性、分界表面上存在氧化物等而是明显的。
此后，返回参照图2A，可以在接触插塞170、衬底接触175和贯通通路180上进一步形成诸如上互连185的上互连结构，从而可以制造半导体器件100。
图13是示出根据示例实施方式的包括半导体器件的数据存储系统的视图。
参照图13，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以实现为包括一个或多个半导体器件1100的存储装置或包括存储装置的电子设备。例如，数据存储系统1000可以实现为包括一个或多个半导体器件1100的固态驱动(SSD)器件、通用串行总线(USB)、计算系统、医疗设备或通信设备。
半导体器件1100可以被实现为非易失性存储器装置，并且可以被实现为例如参照图1至图10描述的NAND闪存器件。半导体器件1100可以包括第一半导体结构1100F和在第一半导体结构1100F上的第二半导体结构1100S。在示例实施方式中，第一半导体结构1100F可以设置在第二半导体结构1100S的一侧。第一半导体结构1100F可以被配置为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二半导体结构1100S可以被配置为包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及在位线BL和公共源极线CSL之间的存储器单元串CSTR的存储器单元结构。
在第二半导体结构1100S中，每个存储器单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。在示例实施方式中，下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以变化。
在示例实施方式中，上晶体管UT1和UT2可以包括串选择晶体管，下晶体管LT1和LT2可以包括地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储器单元晶体管MCT的栅电极，上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例实施方式中，下晶体管LT1和LT2可以包括彼此串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括彼此串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于使用GIDL现象擦除存储在存储器单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL以及第一上栅极线UL1和第二上栅极线UL2可以通过从第一半导体结构1100F延伸到第二半导体结构1100S的第一连接互连1115电连接到解码器电路1110。位线BL可以通过从第一半导体结构1100F延伸到第二半导体结构1100S的第二连接互连1125电连接到页缓冲器1120。
在第一半导体结构1100F中，解码器电路1110和页缓冲器1120可以对所述多个存储器单元晶体管MCT当中的至少一个被选择的存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入和输出焊盘1101与控制器1200通信。输入和输出焊盘1101可以通过从第一半导体结构1100F延伸到第二半导体结构1100S的输入和输出连接互连1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在示例实施方式中，数据存储系统1000可以包括多个半导体器件1100，在这种情况下，控制器1200可以控制所述多个半导体器件1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括用于处理与半导体器件1100的通信的NAND接口1221。用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储器单元晶体管MCT中的数据、以及要从半导体器件1100的存储器单元晶体管MCT读取的数据可以通过NAND接口1221传输。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。
图14是示出根据示例实施方式的包括半导体器件的数据存储系统的透视图。
参照图14，根据示例实施方式的数据存储系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、一个或更多个半导体封装2003以及DRAM 2004。半导体封装2003和DRAM 2004可以通过形成在主衬底2001上的互连图案2005连接到控制器2002。
主衬底2001或主板可以包括连接器2006，该连接器2006包括联接到外部主机的多个引脚。连接器2006中的所述多个引脚的数量和排列可以取决于数据存储系统2000和外部主机之间的通信接口而变化。在示例实施方式中，数据存储系统2000可以通过通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-phy中的一个与外部主机通信。在示例实施方式中，数据存储系统2000可以通过从外部主机经由连接器2006供应的电力来操作。数据存储系统2000可以进一步包括用于将从外部主机供应的电力分配给控制器2002和半导体封装2003的电力管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装2003中或者可以从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以被配置为缓冲存储器，用于减轻半导体封装2003、数据存储空间和外部主机之间的速度差异。包括在数据存储系统2000中的DRAM 2004也可以作为高速缓冲存储器操作，并且可以在半导体封装2003的控制操作中提供用于临时存储数据的空间。当DRAM 2004包括在数据存储系统2000中时，除了用于控制半导体封装2003的NAND控制器之外，控制器2002进一步可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以被配置为包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装衬底2100、在封装衬底2100上的半导体芯片2200、设置在每个半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装衬底2100的连接结构2400、以及覆盖或重叠封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以被配置为包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入和输出焊盘2210。输入和输出焊盘2210可以对应于图13中的输入和输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括参照图1至图10描述的半导体器件。
在示例实施方式中，连接结构2400可以是将输入和输出焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在示例实施方式中，在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以通过贯通硅通路(TSV)的连接结构而不是接合线方法的连接结构2400彼此电连接。
在示例实施方式中，控制器2002和半导体芯片2200可以被包括在单个封装中。例如，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的单独的插入衬底上，并且控制器2002可以通过形成在插入衬底上的互连而连接到半导体芯片2200。
图15是示出根据示例实施方式的半导体器件的剖视图。图15示出了图14中的半导体封装2003的示例实施方式，并示出了沿线III-III'截取的图14中的半导体封装2003。
参照图15，在半导体封装2003中，封装衬底2100可以被配置为印刷电路板。封装衬底2100可以包括封装衬底主体部分2120、设置在封装衬底主体部分2120的上表面上的封装上焊盘2130(见图14)、设置在封装衬底主体部分2120的下表面上或通过下表面暴露的下焊盘2125、以及在封装衬底主体部分2120中将封装上焊盘2130电连接到下焊盘2125的内部互连2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以如图14中那样地通过导电连接部分2800连接到数据存储系统2000的主衬底2001的互连图案2005。
每个半导体芯片2200可以包括半导体衬底3010以及在半导体衬底3010上按顺序堆叠的第一半导体结构3100和第二半导体结构3200。第一半导体结构3100可以包括外围电路区，外围电路区包括外围互连3110。第二半导体结构3200可以包括公共源极线3205、在公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的沟道结构3220和分离结构、电连接到沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线WL(见图13)的单元接触插塞3235。如参照图1至图10所述，在每个半导体芯片2200中，接触插塞170可以接触栅电极130的焊盘区130P的上表面、侧表面和下表面，并且可以延伸穿过栅极堆叠结构3210到第一半导体结构3100中。
每个半导体芯片2200可以包括电连接到第一半导体结构3100的外围互连3110并延伸到第二半导体结构3200中的贯通互连3245。贯通互连3245可以设置在栅极堆叠结构3210的外侧，并且可以进一步设置为穿透第二半导体结构3200。每个半导体芯片2200可以进一步包括电连接到第一半导体结构3100的外围互连3110的输入和输出焊盘2210(见图14)。
根据前述示例实施方式，通过包括其中栅电极的焊盘区突出到接触插塞中的结构，可以提供具有改进的电特性和可靠性的半导体器件以及包括该半导体器件的数据存储系统。
尽管上面已经示出和描述了示例实施方式，但是对于本领域技术人员将明显的是，在不背离如由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。
本申请要求享有2021年8月13日在韩国知识产权局提交的第10-2021-0107340号韩国专利申请的优先权权益，其公开内容通过引用整体合并于此。

Claims (20)

1.一种半导体器件，包括：
第一半导体结构，包括第一衬底、在所述第一衬底上的电路器件、以及电连接到所述电路器件的电路互连线；以及
在所述第一半导体结构上的第二半导体结构，
其中所述第二半导体结构包括：
第二衬底，具有第一区和第二区；
栅电极，在垂直于所述第二衬底的上表面的第一方向上堆叠并且彼此间隔开，并在所述第二区上沿第二方向以不同长度延伸，并且包括具有在所述第二区上暴露的上表面的焊盘区；
与所述栅电极交替堆叠的层间绝缘层；
在所述第一区上的沟道结构，穿透所述栅电极并在所述第一方向上延伸，其中每个所述沟道结构包括沟道层；
接触插塞，连接到所述栅电极的所述焊盘区，在所述第一方向上延伸，并穿透所述焊盘区；以及
接触绝缘层，在所述焊盘区下方并分别围绕所述接触插塞，
其中所述栅电极的所述焊盘区具有第一厚度，并且所述栅电极的其它区域具有小于所述第一厚度的第二厚度，以及
其中所述接触插塞接触所述焊盘区中的相应焊盘区的上表面的部分、侧表面的部分和下表面的部分。
2.根据权利要求1所述的半导体器件，其中所述焊盘区和所述接触绝缘层相对于所述层间绝缘层朝向所述接触插塞突出。
3.根据权利要求2所述的半导体器件，其中每个所述焊盘区的相对于所述层间绝缘层突出的部分的第一长度与每个所述接触绝缘层的相对于所述层间绝缘层突出的部分的第二长度基本相同。
4.根据权利要求1所述的半导体器件，其中所述接触插塞接触所述接触绝缘层的上表面的部分、侧表面的部分和下表面的部分。
5.根据权利要求1所述的半导体器件，其中围绕每个所述接触插塞的所述接触绝缘层在所述第一方向上彼此间隔开。
6.根据权利要求1所述的半导体器件，其中所述接触绝缘层彼此间隔开并且在所述接触插塞中的相邻接触插塞之间。
7.根据权利要求1所述的半导体器件，其中所述接触绝缘层包括与所述层间绝缘层的材料不同的材料。
8.根据权利要求7所述的半导体器件，其中所述接触绝缘层包括硅氮化物。
9.根据权利要求1所述的半导体器件，
其中每个所述焊盘区具有包括在所述第一方向上重叠所述接触绝缘层的区域的第一焊盘部分以及围绕所述第一焊盘部分的第二焊盘部分，以及
其中所述第一焊盘部分和所述第二焊盘部分具有不同的厚度。
10.根据权利要求9所述的半导体器件，
其中所述第二半导体结构进一步包括栅极电介质层，所述栅极电介质层沿着所述栅电极的平行于所述第二衬底的外表面延伸，以及
其中所述栅极电介质层在每个所述焊盘区中的所述第二焊盘部分的上表面和下表面上，并且不延伸至所述第一焊盘部分的上表面和下表面。
11.根据权利要求1所述的半导体器件，
其中所述第二半导体结构进一步包括栅极电介质层，所述栅极电介质层沿着所述栅电极的平行于所述第二衬底的外表面延伸，以及
其中所述栅电极的侧表面与所述接触绝缘层在所述焊盘区下方接触而没有插置于其间的所述栅极电介质层。
12.根据权利要求1所述的半导体器件，其中所述第二半导体结构进一步包括：
在其中未设置所述第二衬底的第三区中的牺牲绝缘层，在所述栅电极的外侧并与所述层间绝缘层交替地堆叠；以及
贯通通路，穿透所述牺牲绝缘层和所述层间绝缘层，延伸到所述第一半导体结构中，并且包括与所述接触插塞的材料相同的材料。
13.根据权利要求12所述的半导体器件，其中所述牺牲绝缘层相对于所述层间绝缘层朝向所述贯通通路突出。
14.根据权利要求1所述的半导体器件，其中所述接触插塞延伸到所述第一半导体结构中。
15.根据权利要求1所述的半导体器件，
其中所述第二半导体结构进一步包括穿透所述第二衬底的衬底绝缘层，以及
其中所述接触插塞的下端延伸到所述衬底绝缘层中。
16.根据权利要求1所述的半导体器件，其中所述第二半导体结构进一步包括：
第一水平导电层，在所述第一区上的所述栅电极下方；
水平绝缘层，在所述第二区上的所述栅电极下方；以及
第二水平导电层，在所述第一水平导电层和所述水平绝缘层上。
17.一种半导体器件，包括：
具有第一区和第二区的衬底；
栅电极，在垂直于所述衬底的上表面的第一方向上堆叠并彼此间隔开，其中所述栅电极包括在所述第二区上的焊盘区，以及其中所述栅电极中的栅电极在所述第二区上具有彼此不同的长度并沿第二方向延伸；
与所述栅电极交替堆叠的层间绝缘层；
在所述第一区上的沟道结构，穿透所述栅电极并在所述第一方向上延伸，其中每个所述沟道结构包括沟道层；
接触插塞，在所述第二区上并且穿透所述焊盘区并在所述第一方向上延伸；以及
在所述焊盘区下方的接触绝缘层，插置在所述栅电极和所述接触插塞中的接触插塞之间，
其中所述焊盘区和所述接触绝缘层在水平方向上相对于所述层间绝缘层朝向所述接触插塞突出。
18.根据权利要求17所述的半导体器件，其中所述接触插塞接触所述焊盘区的上表面的部分、侧表面的部分和下表面的部分。
19.根据权利要求17所述的半导体器件，其中所述接触插塞在所述焊盘区的上表面上具有第一直径，并且在所述焊盘区下方具有等于或小于所述第一直径的第二直径。
20.一种数据存储系统，包括：
半导体存储装置，包括具有第一区和第二区的衬底、在所述衬底的一侧的电路器件、以及电连接到所述电路器件的输入/输出焊盘；以及
控制器，通过所述输入/输出焊盘中的一个或更多个电连接到所述半导体存储装置并且被配置为控制所述半导体存储装置，
其中所述半导体存储装置进一步包括：
栅电极，在垂直于所述衬底的上表面的第一方向上堆叠并彼此间隔开，在所述第二区上沿第二方向以不同长度延伸，并包括在所述第二区上的焊盘区；
与所述栅电极交替堆叠的层间绝缘层；
在所述第一区上的沟道结构，穿透所述栅电极并在所述第一方向上延伸，其中每个所述沟道结构包括沟道层；
接触插塞，在所述第二区上穿透所述焊盘区并沿所述第一方向延伸；以及
接触绝缘层，在所述焊盘区下方插置在所述栅电极和所述接触插塞中的接触插塞之间，
其中所述接触插塞接触所述焊盘区的上表面的部分、侧表面的部分和下表面的部分。
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