TW201721807A - 多層矽／鎵氮化物半導體 - Google Patents

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Abstract

各種半導體之電及電化學性質可限制為了一或多個目的之各種材料的有用性。包含若干個GaN電源管理積體電路(PMIC)晶粒之完整的氮化鎵(GaN)半導體層可被接合到包含若干個互補金屬氧化物(CMOS)控制電路晶粒之完整的矽半導體層。完整的GaN層和完整的矽層可為全尺寸(例如，300mm)。可使用層轉移操作來將完整的GaN層接合到完整的矽層。可在全尺寸晶圓上進行層轉移操作。在將全尺寸晶圓切成大量的多層晶粒之後，可生成使GaN晶粒層被層轉移到矽晶粒的各者。

Description

多層矽/鎵氮化物半導體
本揭露係關於積體電路。
積體電路，像是微處理器、場可編程閘陣列(FPGA；field programmable gate array)、記憶體裝置，係依賴集結於格外小的面積之上百萬的電晶體之適當的操作。在其最基本的形式上，包含閘極、源極以及汲極的電晶體可被類推為開關，其中在閘極與源極之間的電壓差動(voltage differential)控制了電晶體之操作(亦即，通過裝置的電流之流動)。個別的電晶體電路可包括電容，其被充電或放電來確定電晶體的二元狀態(binary state)。系統之時脈速度可取決於供應給裝置以快速地對在電路中出現的電容充電的電源之能力上的範圍。散佈在分佈於相對小面積中的上百萬電晶體，電源分佈(power distribution)在達成由現代使用者所預期較高時脈速度和系統可靠性上扮演必要的角色。
給定電源供應(power supply)之尺寸(大 的)和由供應端(Supply)所給電的電晶體之尺寸(小的)，跨積體電路之電源分佈變為重大的挑戰。與電源遞送關聯的問題為眾多的，且可包括像是與在積體電路之供應端處降低的電壓關聯的操作潛時(latency)、與電壓突波(voltage surge)關聯的可靠性問題、由於進入「靜(quiet)」電晶體之變動(fluctuation)電壓的漏電而在「靜」電晶體狀態中變動、以及與劣化的電壓供應波形關聯的時序錯誤。在現代處理器內，閘延遲(gate delay)和線延遲(wire delay)衝擊系統時脈速度。對於各個處理器，區別的電壓/頻率曲線存在，描繪在系統速度(亦即，頻率)上之電壓的衝擊。變動造成低電壓不利地衝擊處理器(因而系統)速度，同時變動造成高電壓可妥協掉系統穩定度。因此，最小化壓降(voltage drop)且限制在積體電路之電源供應端的電壓突波係為典型由電源系統設計者面對的問題。
典型地使用於積體電路製造的矽具有在約305℃之溫度大概1.1電子伏特(ev)的帶隙(band gap)。矽的帶矽提供在施加至像是在許多處理器中發現的互補金屬氧化物半導體(CMOS；complementary metal oxide semiconductor)的半導體相對低電壓上可接受的效能。除了此電及電化學性質，矽的相對容易製造促進相對大的(300mm和450mm直徑)晶圓之低成本生產。
造成矽對於CMOS生產有誘因的電及電化學性質一般對於製造電源供應組件是不利的。因此，迄今已 避免多層矽積體電路。在晶粒上的半導體組件之增加的密度增加了晶粒之電源供應需求。給定大多積體電路之相對小的覆蓋區(footprint)，限制了可利用於熱轉移的表面面積，因而高效電源供應(例如，>90%效率)對在積體電路封裝內限制熱堆積(heat buildup)是不理想的。這類電源供應必需遞送穩定電壓，甚至跨晶粒之相對小表面積。矽之相對低帶隙限制用於矽基礎的基板電源供應之電源遞送能力。所以，針對使用為用於矽基礎的晶粒之電源供應已探討且提出其它的基板。
氮化鎵(GaN)具有大概3.4eV GaN帶隙且非常硬、具有高熱能力(heat capacity)及導熱性(thermal conductivity)之機械穩定的半導體材料。氮化鎵之機械的、電的及電化學的性質使氮化鎵為對於在電源供應的應用中使用是有吸引力的選擇。
100‧‧‧積體氮化鎵(GaN)/矽(Si)裝置
102‧‧‧矽層
104‧‧‧矽晶圓
106‧‧‧互補金屬氧化物半導體(CMOS)裝置
108‧‧‧導體
120‧‧‧GaN層/氮化鎵層
122‧‧‧GaN晶圓/氮化鎵晶圓
124‧‧‧裝置
126‧‧‧導體
128‧‧‧極化
140‧‧‧互連層
142‧‧‧導體
144‧‧‧導體
146‧‧‧GaN通孔(氮化鎵通孔)
200‧‧‧多層GaN/矽裝置(多層氮化鎵/矽裝置)
202‧‧‧極化
302‧‧‧矽基板
406‧‧‧第二矽基板
請求的標的之各種實施例的特徵及益處如下列詳細的說明進行及同時參考圖式而將變為明白的，其中相似的數字標定相似的部分，且其中：圖1為依據本揭露之至少一實施例藉由將全尺寸、完整的氮化鎵晶圓層轉移至全尺寸、完整的矽晶圓之表面所形成的範例多層矽/氮化鎵積體電路之剖面；圖2為依據本揭露之至少一實施例藉由將全尺寸、完整的氮化鎵晶圓層轉移至全尺寸、完整的矽晶圓之表面所 形成的另一範例多層矽/氮化鎵積體電路之剖面；圖3A依據本揭露之至少一實施例描繪在矽基板上沉積之完整的GaN層。
圖3B依據本揭露之至少一實施描繪例自圖3A倒置及接合的或另以貼附至包括包含眾多的裝置及眾多的導體之完工的矽晶圓之完整的矽層的完整的GaN層。
圖3C依據本揭露之至少一實施例描繪在從GaN層移除矽基板之後接合至完整的矽層之完整的GaN層。
圖3D依據本揭露之至少一實施例描繪圖案化的或另以配置在GaN晶圓之曝露的表面上的互連層、將在互連層中一或多個導體導電地耦接至在完整的GaN層中一或多個裝置及/或導體的眾多的導體、以及將在互連層中一或多個導體導電地耦接至在完整的矽層中一或多個導體及/或裝置的眾多的GaN通孔。
圖4A依據本揭露之至少一實施例描繪在第一矽基板上沉積之完整的GaN層。
圖4B依據本揭露之至少一實施例描繪自圖4A倒置及接合的或另以貼附404至第二矽基板的完整的GaN層。
圖4C依據本揭露之至少一實施例描繪在從GaN層移除矽基板之後接合(例如，經由層轉移)至第二矽基板406的完整的GaN層。
圖4D描繪依據本揭露之至少一實施例描繪自圖4C倒置及接合的或另以貼附408至包括包含眾多的裝置及眾 多的導體之完整的矽層之完整的GaN層。
圖4E依據本揭露之至少一實施例描繪隨著第二矽基板移除接合408(例如，經由層轉移)至完整的矽層之完整的GaN層。
圖4F依據本揭露之至少一實施例描繪圖案化或另以配置在GaN晶圓之曝露表面上的互連層。
圖5為依據本揭露之至少一實施例之範例多層氮化矽/鎵積體電路製造方法之高階流程圖；
圖6為依據本揭露之至少一實施例包括在全尺寸、完整的氮化鎵層之表面上沉積互連層的範例多層氮化矽/鎵積體電路製造方法的高階流程圖；
圖7為依據本發明之至少一實施例包括在矽基板上生長氮化鎵晶圓的範例氮化鎵生長方法之高階流程圖；以及
圖8為依據本揭露之至少一實施例的範例積體的的氮化矽/鎵積體電路製造方法之高階流程圖。
雖然下列詳細的說明將隨作成之例示性的實施例的參考來進行，但其許多替代、修改及變異對本領域具有通常知識者而言是顯而易見的。
【發明內容及實施方式】
電絕緣材料之崩潰電壓(breakdown voltage)係為在材料變為導體的電壓密度(每公分毫伏-mV/cm)。具有較高的崩潰電壓之材料可支援較高組件密度(component density)。在電源供應中，提供較高組件密 度的能力准許更密實的晶粒以及跨晶粒更緊密的接觸、當晶粒包括有用於供應電源到在多層積體電路封裝中相對小的矽晶粒的電源供應組件時的助益。
電子遷移率(electron mobility)為當被電場拉引時電子能多快的移動通過金屬或半導體的測量。材料之導電性係成比例於材料之電子遷移率。導電性之倒數稱為材料之「接通電阻(on-resistance)」。在電源供應中使用的材料因此會具有像是相對高崩潰電壓和相對高電子遷移率(或相反地，相對低的接通電阻)的性質。氮化鎵(GaN)之電及電化學性質包括相對高的崩潰電壓和相對低的接通電阻，特別是當對矽基礎的材料比較時。
層轉移操作(layer transfer operation)造成包含眾多的晶粒之全尺寸、完整的GaN晶圓(例如，300mm或450mmGaN晶圓)的接合，各者包含對含有類似數目之完整的晶粒的全尺寸、完整的矽晶圓的至少一電源管理積體電路(PMIC；power management integrated circuit)。層轉移工序係在全尺寸晶圓級上完成，有益地提供了製造效率。造成的多層積體電路封裝能夠有利地善用在GaN基板上形成的PMIC，該GaN基板提供適當的電及電化學性質，以用於被層轉移到在針對計算效率提供適當的電及電化學性質的矽基板上形成的CMOS裝置的層的功率分布。在GaN PMIC晶圓上製造的互連層將在GaN層上的PMIC導電地耦接至在矽層上的CMOS裝置。
這類實行利用GaN之電及電化學性質來提供 能夠以與現代處理器速度相當的遞送率遞送高品質電源到下層的超大型積體(ULSI；ultra-large scale integrated)電路之PMIC電源供應。有利地，在矽晶粒中的裝置(例如，互補金屬氧化物半導體(CMOS；complementary metal oxide semiconductor)裝置)可被使用來提供必要以實行GaN PMIC的控制邏輯之至少一部分。這類封裝媒合針對特定應用選擇的材料-特徵為需要用於在具有提供需要有效地操作和控制PMIC模組的裝置的Si基礎的ULSI製造之電源供應內之電壓調節的高崩潰場和高遷移率的GaN。這類封裝有利地將在兩個不同晶圓中的裝置連接且使用經由層轉移及完工製造各個晶圓後的互連的兩種技術來製造。有益地，這類積體GaN/Si裝置之層轉移製造准許個別的GaN PMIC和Si CMOS不依賴單體式(monolithic)或異質(heterogeneous)整合，其中GaN PMIC係直接在於Si CMOS上沉積的緩衝層上生長。
設想三層之最小限度，包括全尺寸、完整的GaN PMIC晶圓的第一層；包括全尺寸、完整的矽CMOS晶圓的第二層；以及將在GaN晶圓上的裝置導電地耦接至在矽晶圓上的CMOS裝置的第三、圖案化的互連層。可使用至少兩個不同的製造方法來使用層轉移工序組合裝置。這些製造方法調適GaN裝置之功能性且包括圖案化的互連層，其組態以准許下列任一者或兩者：至少部分基於出現在GaN晶圓上的GaN電晶體之極化向量(polarization vector)之從PMIC到CMOS的電源遞送和 PMIC之CMOS控制。在GaN晶圓內，極化向量從通道指向閘極。
在第一組合方法中，GaN晶圓製造(例如，半導體裝置製造和圖案化導體層沉積)首先在矽基板或承載體上發生。造成的全尺寸、完整的GaN晶圓係倒置且層轉移至全尺寸、完整的矽晶圓，且移除矽基板。造成的多層裝置安置圖案化GaN層導體於GaN晶圓與在完整的矽晶圓上沉積的圖案化導體之間。在造成的封裝內，GaN層之極化向量向下指向完整的矽晶圓。第一組合方法之益處係為僅需要單一層轉移步驟來將全尺寸、完整的GaN層直接轉移到全尺寸、完整的矽層。將GaN層圖案化導體安置於GaN晶圓與矽層之間可能增加在多層封裝內的GaN及矽晶粒之晶粒尺寸，用以調適使用來將GaN晶粒互連至矽晶粒之延伸的GaN層圖案化導體。
在第二組合方法中，全尺寸、完整的GaN晶圓係在矽基板上製造。第一層轉移步驟將全尺寸、完整的GaN晶圓倒置及轉移至第二矽基板。移除矽基板且第二層轉移步驟將全尺寸、完整的GaN層轉移至全尺寸、完整的矽晶圓。相較於第一組合方法，造成的多層裝置安置GaN晶圓於圖案化GaN層導體與在全尺寸、完整的矽晶圓上沉積的圖案化導體之間。GaN層之極化向量向上指離完整的矽晶圓。對第二組合方法的益處為GaN PMIC晶粒之減小的覆蓋區，其准許在各個300mm GaN晶圓上較大數目的GaN晶粒之製造，儘管使用兩個層轉移步驟。
在各種實施例中提供複合半導體裝置。裝置可包括包含眾多的矽晶粒之完整的矽層，矽晶粒之各者包括至少一矽積體電路。裝置更可包括包含眾多的GaN晶粒之完整的氮化鎵(GaN)層，GaN晶粒之各者包括至少一GaN積體電路、經由層轉移接合到完整的矽層之完整的GaN層，使得眾多的矽晶粒之各者座落在緊鄰眾多的GaN晶粒之分別一者。裝置可更包括在完整的GaN層上沉積的互連層，互連層包括眾多的GaN通孔，其將在各個GaN晶粒上的至少一GaN積體電路與在各個矽晶粒上的至少一矽積體電路導電地耦接。
在各種實施例中提供形成複合半導體的方法。方法可包括將具有第一直徑且包括眾多完整的GaN晶粒之完整氮化鎵(GaN)層接合至具有第二直徑且包括眾多完整的矽晶粒之完整的矽層，以及將在眾多GaN晶粒之各者上的至少一積體電路導電地耦接至在完整的矽晶粒之各者上的至少一積體電路。
在各種實施例中提供了用於形成複合半導體的系統。系統可包括用於將包括眾多完整的GaN晶粒之完整的氮化鎵(GaN)層接合至包括眾多完整的矽晶粒之完整的矽層的機構，以及用於將在眾多GaN晶粒之各者上至少一積體電路導電地耦接至在完整的矽晶粒之各者上的至少一積體電路的機構。
圖1為依據本揭露之至少一實施例的積體氮化鎵(GaN)/矽(Si)裝置100之剖面視圖，其中具有指 向下的極化126之完整的GaN層120被層轉移到完整的矽層102，用以形成積體GaN/Si裝置100。在完整的GaN層120中、上或附近配置的一或多個裝置122及在完整的矽層102中、上或附近配置的一或多個裝置係由互連層140電耦接。在實施例中，互連層140可被圖案化或另以在將完整的GaN層120層轉移到完整的矽層102之後在所有或部分的完整的GaN層120上形成或跨所有或部分的完整的GaN層120而形成。
在實施例中，完整的GaN層120可包括任何數目結合或類型的積體電路。在一些實行中，完整的GaN層120可包括電源管理積體電路(PMIC)，其在實施例中可被使用以對在完整的矽層102中、上或附近配置的一些或所有裝置106供電。在進一步實施例中，完整的矽層102可包括一或多個互補金屬氧化物半導體(CMOS)裝置106，其能夠提供可通信地耦接至GaN層120的一或多個電路。這類電路可包括任何數目或類型的電路。舉例來說，在矽層102上的一或多個電路之至少一者可包括(但不限於)一或多個控制電路，其能夠變更、調整或另以控制配置在完整的GaN層120上的一或多個積體電路或裝置之一或多個態樣。在一些實施例中，CMOS裝置106可形成一或多個處理器或微處理器之至少一部分。
完整的矽層102可包括全尺寸、完整的矽晶圓104。全尺寸、完整的矽晶圓104可包括任何數目之完工的矽晶粒。完工的矽晶粒之各者可包括一或多個電路或 系統，例如互補金屬氧化物半導體(CMOS)控制電路。在該數目之完工的矽晶粒之各者中形成各種電路或系統的任何數量的裝置106可被沉積、圖案化或另以形成於矽晶圓104中、上或附近。典型地排列(arrange)在若干個導電層中的若干個導體108可跨包括在矽晶圓104中的該若干個矽晶粒之各者的所有或部分來被圖案化或另以被沉積。該若干個導體108之至少一些可被使用來導電地耦接形成在矽晶圓104中的裝置106之所有或部分以提供一或多個特化的電路(例如，CMOS控制電路)。在各種實施例中，矽晶圓104能具有自約25mm到約450mm的直徑。在例示性的實施例中，矽晶圓104可具有約300mm的直徑。在各種實施例中，矽晶圓104之厚度可定範圍以從約275微米(μm)到約925μm。在例示性的實施例中，例示性的矽晶圓能具有約775μm之厚度。
在實施例中，矽晶圓104可包括必要的純矽(例如，99.99999+%純度)。在其它實施例中，矽晶圓104可包括一或多個摻雜劑。在實施例中，矽晶圓可包括一或多個摻雜劑，諸如硼、磷、砷或銻，其將晶圓界定為本體n型半導體(砷、磷等)或本體p型半導體(銻、硼等)。任何數目之個別的矽晶粒可形成於矽晶圓104上。可從較大的單晶體矽晶(monocrystalline silicon crystal)或人造胚晶(boule)來將矽晶圓104進行切(slice)、鋸(saw)或另以割(cut)。從人造胚晶將個別的矽晶圓104進行切、鋸或另以割，使得晶圓之表面對齊或在相對 晶格面(lattice plane)或晶體之分子定向(molecular orientation)所測量界定的角度。在實施例中，可以提供具有100、110或111之米勒指數(Miller index)的晶格面之角度從單晶塊(ingot)或人造胚晶將矽晶圓104進行切、鋸或另以割。在實施例中，可以自具有100、110或111之米勒指數的晶格面起低於約1°、低於約3°、低於約5°或低於約10°的固定角度從單晶塊或人造胚晶將矽晶圓104進行切、鋸或另以割。
可在矽晶圓104中、上或附近沉積、圖案化、植入、注射或另以形成任何數目及結合的裝置106。在實施例中，裝置106可包括(但不限於)傳統的電裝置(電阻器、電容器、電感器等)及/或半導體裝置(電晶體、二極體等)。可使用任何目前或未來發展的工序或多個工序來沉積、圖案化、植入、注射或另以形成裝置106。在實施例中，導體108可被沉積為跨所有或一部分之矽晶圓104之表面的若干導電層。導體108之至少一部分可以形成或另以提供一或多個界定的電路之方式將裝置106電耦接在一起。舉例而言，導體108可沉積在裝置106之至少一部分上，使得裝置係互連以提供多核心處理器中之單一核心，像是由英特爾(Intel®)公司(加州聖塔克拉拉)製造的i7多核心處理器。
完整的GaN層120可包括全尺寸、完整的GaN晶圓122。全尺寸、完整的GaN晶圓120可包括任何數目之完工的GaN晶粒。完工的GaN晶粒之各者可包括 一或多個電路或系統。在該數目的GaN晶粒之各者中形成各種電路或系統之任何數目的裝置124可被沉積、圖案化或另以形成於GaN晶圓122中、上或附近。典型地排列在若干個導電層中的若干個導體126可跨包括在GaN晶圓122中的該若干個晶粒之各者之所有或部分而被圖案化或另以沉積。可使用該若干個導體126之至少一些來將在GaN晶圓122中形成的裝置124之所有或一部分導電地耦接以提供一或多個特化電路(例如，PMIC電路)。在實施例中，可使用導體126之至少一些來將在完整的GaN層120上完工的GaN晶粒之各者電耦接至一或多個外部裝置，像是在完整的矽層102上之對應完工的矽晶粒。完整的GaN層120能具有大概等於完整的矽層102之直徑的直徑。舉例來說，在各種實施例中，完整的GaN層120可具有從約25mm到約450mm的直徑。在一或多個特定實施例中，完整的GaN層120可具有約300mm之直徑。
完整的GaN層120可被接合或另以貼附至完整的矽層102。完整的GaN層120可使用任何目前或未來發展的技術來接合、層轉移或另以貼附至完整的矽層102。在一些實行中，在將完整的GaN層120接合或層轉移至完整的矽層102之前，可配置一或多個目前或未來發展的接合劑(bonding agent)(氧化物、氧化矽、聚合物(polymer)等)於完整的GaN層120與完整的矽層102之間。
在至少一些實例中，包括在GaN晶圓122上的晶粒之各者上的GaN裝置124之各者可具有界定的極化。舉例來說，GaN裝置124之極化128可延伸遠離裝置124已被圖案化或另以沉積於其上的GaN晶圓122之表面。在一些實行中，完整的GaN層120可被層轉移到完整的矽層，使得裝置124之極化128延伸朝向完整的矽層102。如在圖1中所描繪，GaN導體126係安置於GaN裝置124與完整的矽層102之間。
互連層140可被圖案化、沉積或另以形成於完整的GaN層120之表面上，使得GaN層120之至少部分係安置於互連層140與完整的矽層102之間。任何數目的走線(trace)、佈線(wire)或類似的導體142可包括在互連層140中。可使用任何目前或未來發展的沉積及/或圖案化技術(例如，光刻(photolithography))來圖案化、沉積或另以形成這些走線、佈線或類似的導體142。在至少一些實行中，導體142可呈現為若干個導電層。導體142之至少一些可將在完整的GaN層120中一或多個裝置124及/或一或多個導體126電耦接至一或多個其它GaN裝置124及/或耦接至在完整的矽層102中一或多個裝置106及/或導體108。
在實施例中，互連層140可包括一或多個導體144或一或多個GaN通孔(thru-GaN via)146。一或多個導體144和一或多個GaN通孔146可將在完整的GaN層120中一或多個裝置124及/或導體126導電地耦 接至在完整的矽層102中一或多個裝置106及/或導體108。在一或多個特定實施例中，GaN通孔146可准許電源從完整的GaN層120中實行的電源管理積體電路(PMIC)流動到在完整的矽層102中實行的裝置106及/或導體108之至少一些。在一或多個其它特定實施例中，GaN通孔146之至少一些可准許電源從在完整的GaN層120中實行的電源管理積體電路(PMIC)流動到在完整的矽層102中實行的若干個CMOS裝置106。又在其它實施例中，GaN通孔146之至少一些可准許在完整的矽層102中實行的一或多個CMOS裝置106變更、調整、限制或控制由在完整的GaN層120中的裝置124所實行的PMIC之一或多個操作態樣。
在圖1中描繪的排列將GaN裝置124放置於互連層140與GaN層導體126之間。在這樣的排列中，在GaN晶圓122上的完工的GaN晶粒之各者上圖案化的導體126可被延伸而超過分別完工的GaN晶粒上裝置124之「陰影」以為了耦接至在互連層140中的導體144。因此，這類的排列可增加由該若干完工的GaN晶粒之各者所佔據的面積，用以容納由延伸的GaN層導體126所佔據的額外面積。
圖2為依據本揭露之至少一實施例之例示性多層GaN/矽裝置200之剖面圖，其中具有指向上之極化202的完整的GaN層120被層轉移到完整的矽層102。相較於圖1，完整的GaN層120在圖2中被倒置，使得在完 工的GaN晶圓122中的裝置124之極化被引導向上、遠離完整的矽層102而非如圖1所描繪的向下、朝向完整的矽層102。在一些實行中，完整的GaN層120可被接合或另以貼附至完整的矽層102，使得GaN層120之極化202被引導向上、在遠離完整的矽層102的方向上。相對於在圖1中GaN/矽裝置100的組態，GaN/矽裝置200之組態造成GaN裝置124被安置於在完工的GaN晶圓122上圖案化的導體126與完整的矽層102之間。
在圖2中描繪的排列將導體126放置在互連層140與GaN裝置124之間。在圖2中描繪的排列中，導體126不需要延伸超過裝置124之「陰影」來准許將導體144從互連層140導電耦接至導體126。這類的排列有利地減少完工的GaN晶粒之「覆蓋區」，從而允許在完工的GaN層120之各者上更多數目的GaN晶粒。
圖3A~3D依據本揭露之至少一實施例描繪像是在圖1中所描繪的用於GaN/Si裝置100之例示性製造工序300，在其中具有指向下的極化128之完整的GaN層120係層轉移到完整的矽層102。製造工序300之益處為在將互連層140圖案化到完整的GaN層120上之前，僅單一層轉移操作304和僅單一基板移除操作306。
圖3A依據本揭露之至少一實施例描繪在矽基板302上沉積之完整的GaN層120。在一些實行中，一或多個釋放的化劑(agent)可在將GaN晶圓122生長在矽基板302之表面之前配置在矽基板302上。完整的GaN 層120包括在GaN晶圓中、上或附近配置的若干個裝置124。已在GaN晶圓122之表面上圖案化或另以沉積若干個導體126。導體126之至少一些可將該若干個裝置124之至少一些彼此導電地耦接。在一些實施例中，該若干個裝置124之至少一些可經由該若干個導體126導電地耦接來提供進行界定功能的特定機器，像是電源管理積體電路(PMIC)。在實施例中，該若干個導體126之至少一些可促進將該若干個裝置124之至少一些導電耦接到一或多個外部裝置。
GaN晶圓122可為任何尺寸的或維度的且可與矽基板302相同或不同尺寸。舉例來說，在實施例中，GaN晶圓122可在具有從約25mm到約450mm之直徑的一般圓形矽基板302上生長。在這類的實施例中，GaN晶圓122可具有從約25mm或較小到約450mm或較小之直徑。在一實施例中，具有約300mm之GaN晶圓122可在具有約300mm之類似的直徑之矽基板302上生長。GaN晶圓122之一或多個性質可基於矽基板302之晶體結構而受影響或否則被左右的。在一些實行中，GaN晶圓122可經由在矽基板302上之側向磊晶生長(LEO；lateral epitaxial overgrowth)來生長。在一些實行中，GaN晶圓122可在具有100之米勒指數的矽基板302上生長。在一些實行中，GaN晶圓122可在具有自界定的米勒指數定向之界定的角度偏向的矽基板302上生長。舉例來說，GaN晶圓122可在具有自100米勒指數定向之4°角度偏向的 矽基板上生長。
在一些實行中，GaN晶圓122可在具有一或多個表面特徵的矽基板302上生長。在實施例中，這類特徵可包括跨所有或部分的矽基板302之表面而圖案化或另以沉積的規則或不規則的圖案。舉例來說，複數個一般平行的凹槽(trench)可藉由在矽基板302之表面上將若干個矽柱圖案化而形成於矽基板302之表面上。這類凹槽可具有從約0.5μm到約1.5μm之寬度且可具有從約0.05μm到約0.3μm之深度。在一實行中，在矽基板之表面上的表面特徵可為約0.725μm之寬度和約0.15μm之深度的凹槽。這類凹槽可准許具有從約0.75μm到約5μm的厚度之GaN晶圓122之生長。雖然討論的為一系列一般平行的凹槽，但亦可使用其它表面結構。這類表面結構可包括同心幾何圖、複斜線(skew line)、平行線、規則或不規則點、或是具有類似或不類似幾何形狀的凸塊、或是其結合。GaN晶圓122之極化係向上、遠離矽基板302。
圖3B依據本揭露之至少一實施例描繪自圖3A倒置及接合或另以貼附306至包括包含若干個裝置106和若干個導體108之完工的矽晶圓104的完整的矽層102的完整的GaN層120。可使用任何目前或未來發展的接合技術來將完整的GaN晶圓122接合306到完整的Si晶圓104。在至少一些實行中，可使用層轉移工序來將完整的GaN晶圓122接合306到完整的Si晶圓104。由於完整的GaN層120在接合到完整的矽晶圓104之前被倒置，故完 整的GaN層120之極化128被引導向下、朝向完整的矽晶圓104。在接合之後，完整的GaN層120係配置於矽基板302與完整的矽晶圓104之間。
任何數目的裝置106可在矽晶圓104之表面中、上或附近沉積或另以製造。舉例來說，任何數目傳統的及/或半導體裝置106可在矽晶圓104之表面上沉積或製造。這類裝置可使用任何目前或未來發展的工序或多個工序來沉積或製造，包括(但不限於)光刻、化學汽相沉積、化學蝕刻、機械磨蝕(mechanical abrasion)或平面化/平坦化(planarization)。完整的GaN層120可包括若干個完工的晶粒，並且完整的矽層102可包括任何數目之完整的矽晶粒120。在完整的GaN層120上之GaN晶粒的數目可與在完整的矽層102上之矽晶粒之數目相同。
在一些實行中，完整的GaN層120可與完整的Si層102相同尺寸。在一些實行中，完整的GaN晶圓122之尺寸可能與完工的矽晶圓104之尺寸不同。在完整的GaN層120之後層轉移(Post-layer transfer)、裝置124以及導體126可配置貼近在完整的矽層102中的裝置106和導體108，使得當晶圓被切片時，個別完工的GaN晶粒係貼近個別完工的矽晶粒，從而形成集成的、多層的積體電路。由於完整的GaN層120在接合至完整的矽層102之前已被倒置，在完整的GaN層120中的裝置124之極化128被引導朝向完整的矽層102。
在實施例中，可在全尺寸晶圓級(例如，在 300mm晶圓級)進行完整的GaN層120對完整的矽層102之倒置及接合。藉由完整的GaN層120對完整的矽層102在全尺寸晶圓級進行倒置及接合，可於隨後製造步驟期間進行額外的處理。
圖3C依據本揭露之至少一實施例描繪在從GaN層120移除矽基板302之後接合306(例如，經由層轉移)至完整的矽層102之完整的GaN層120。可使用任何目前或未來發展的移除技術來移除矽基板302。舉例來說，可經由一或多個化學移除技術、一或多個機械移除技術或其任何結合從完整的GaN層120移除矽基板302。在實行中，經由拋光及蝕刻(polishing and etching)從完整的GaN層120移除矽基板302。在實施例中，矽基板302可經由化學機械平坦化(CMP；chemical mechanical planarization)來移除矽基板302。移除矽基板302可曝露在完整的GaN晶圓122中裝置124之至少一些。
圖3D依據本揭露之至少一實施例描繪在GaN晶圓122之曝露的表面上圖案化或另以配置的互連層140、將在互連層140中一或多個導體142導電地耦接至在完整的GaN層120中一或多個裝置124及/或導體126的若干個導體144、以及將在互連層140中的一或多個導體142導電地耦接至在完整的矽層102中一或多個導體108及/或裝置108的GaN通孔146。在從GaN晶圓122移除矽基板302之後，可在曝露的GaN晶圓122之表面上圖案化、沉積或否則形成互連層140。可在互連層140 中形成若干個金屬層，各者包括走線、佈線或類似的導體142。這些導體142可使用一或多個導體144及/或一或多個GaN通孔146來將在完整的GaN晶圓122中至少一些裝置124及/或導體126導電地耦接至在完整的矽層102中裝置106及/或導體108之至少一些。
可使用任何目前或未來發展的沉積及/或圖案化技術(例如，光刻)來在互連層140中圖案化、沉積或另以形成走線、佈線或類似的導體142。在實施例中，GaN通孔146之至少一些可准許電源從在完整的GaN層120中以整體或部分實行的電源管理積體電路(PMIC)流動到在完整的矽層102中裝置106及/或導體108之至少一些。又在其它實施例中，GaN通孔146之至少一些可准許電源從在完整的GaN層120中以整體或部分實行的電源管理積體電路(PMIC)流動到在完整的矽層102中以整體或部分實行的若干個CMOS裝置106及/或導體108。又在其它實施例中，GaN通孔146之至少一些可准許在完整的矽層102中以整體或部分實行的一或多個CMOS裝置106控制由在完整的GaN層120中的裝置124及/或導體126以整體或部分實行的電源管理積體電路之一或多個操作態樣或功能。
圖4A~4F依據本揭露之至少一實施例描繪像是在圖2中所描繪的裝置200之用於GaN/Si裝置的例示性製造方法400，在其中具有指向上之極化128的完整的GaN層120被層轉移到全尺寸、完整的矽層102，用以形 成集成的GaN/Si裝置200。製造方法400之益處是將GaN裝置124安置於GaN導體126與完整的矽層120之間。藉由將GaN裝置124安置於GaN導體126與完整的矽層120之間，超大GaN連接126可能不需要將GaN裝置124導電地耦接到互連層140，從而淮許造成的多層封裝之較小的封裝。
圖4A依據本揭露之至少一實施例描繪在第一矽基板402上沉積之完整的GaN層120。在一些實行中，一或多個釋放的化劑可在於表面上生長GaN晶圓122之前配置於第一矽基板402上。若干個裝置124可配置於GaN晶圓122中、上或附近。已在GaN晶圓122之表面上圖案化、沉積或另以形成若干個導體126來將該若干個裝置124之至少一些彼此導電地耦接。在實施例中，可經由該若干個導體126導電地耦接該若干個裝置124之至少一些以提供進行界定的功能的特定機器，像是電源管理積體電路(PMIC)。在實施例中，該若干個導體126之至少一些可將該若干個裝置124之至少一些導電地耦接至一或多個外部裝置。
GaN晶圓122可為任何尺寸或維度的且可與矽基板302相同或不同的尺寸。舉例來說，在實施例中，GaN晶圓122可在具有約25mm到約450mm之直徑的一般圓形矽基板302上生長。在這類的實施例中，GaN晶圓122可具有從約25mm或較小到約450mm或較小的直徑。在一實施例中，具有約300mm之直徑的GaN晶圓122可 在具有約300mm之類似的直徑之矽基板302上生長。GaN晶圓122之一或多個性質可基於矽基板302之晶體結構而受影響或被左右的。在一些實行中，GaN晶圓122可經由在矽基板302上的側向磊晶生長(LEO)來生長。在一些實行中，GaN晶圓122可在具有對應100之米勒指數之定向的矽基板302上生長。在一些實行中，GaN晶圓122可在具有自界定的米勒指數定向之界定的角度偏向的矽基板302上生長。舉例來說，GaN晶圓122可在具有自對應於100之米勒指數定向之4°角度偏向的矽基板上生長。
在一些實行中，GaN晶圓122可在具有一或多個表面特徵的矽基板302上生長。在實施例中，這類表面特徵可包括跨所有或部分的矽基板302之表面而圖案化或另以沉積之規則的或不規則的圖案。舉例來說，複數個一般平行的凹槽可藉由圖案化在矽基板302之表面上的若干個矽柱而形成於矽基板302之表面上。這類凹槽可具有從約0.5μm到約1.5μm之寬度且具有從約0.05μm到約0.3μm之深度。在一實行中，在矽基板之表面上的表面特徵可為具有約0.725μm之寬度及約0.15μm之深度的凹槽。這類凹槽可准許具有從約0.75μm到約5μm之厚度的GaN晶圓122之生長。雖然討論的是一系列一般平行的凹槽，亦可使用其它表面結構。這類表面結構可包括同心幾何圖、複斜線、平行線、規則或不規則點、或是具有類似或不類似幾何形狀的凸塊、或是其結合。GaN晶圓122之 極化係向上、遠離矽基板302。
圖4B依據本揭露之至少一實施例描繪自圖4A倒置且接合的或另以貼附404至第二矽基板406之完整的GaN層120。可使用任何目前或未來發展的接合技術來將完整的GaN晶圓122接合404到第二矽基板406。在至少一些實行中，可使用層轉移來將完整的GaN晶圓122接合404到第二矽基板。由於在接合到第二矽基板406之前倒置完整的GaN層120，完整的GaN層120之極化128以向下的方向被引導、朝向第二矽基板406。在接合之後，完整的GaN層120係配置於矽基板302與第二矽基板406之間。在一些實行中，完整的GaN層120可與第二矽基板406相同尺寸。
在實施例中，可在全尺寸晶圓級(例如，在300mm的晶圓級)進行完整的GaN層120對第二矽基板406之倒置及接合。藉由在全尺寸晶圓級進行完整的GaN層120對第二矽基板406之倒置及接合，可促進在隨後矽製造期間之額外的處理。
圖4C依據本揭露之至少一實施例描繪在從GaN層120移除矽基板302之後接合404(例如，經由層轉移)到第二矽基板406之完整的GaN層120。可使用任何目前或未來發展的移除技術來移除矽基板302。可經由一或多個化學移除技術、一或多個機械移除技術或其任何結合來從完整的GaN層120移除矽基板302。在實行中，經由拋光及蝕刻來從完整的GaN層120移除矽基板302。 在實施例中，可經由化學機械平坦化(CMP)來移除矽基板302。矽基板302之移除可曝露配置在完工的GaN晶圓122中裝置126的一些或所有的裝置126。
圖4D依據本揭露之至少一實施例描繪自圖4C對包括若干個裝置106和若干個導體108之完整的矽層102倒置及接合或否則貼附408至完整的矽層102之完整的GaN層120。可使用任何目前或未來發展的接合技術來將完整的GaN層120接合408至完整的矽層102。在至少一些實行中，可使用層轉移工序來將完整的GaN層120接合306到完整的矽層102。由於在接合到完整的矽層102之前倒置完整的GaN層120，故完整的GaN層120之極化128係以向上的方向引導遠離完整的矽層102。在接合408之後，完整的GaN層120係配置於第二矽基板406與完整的矽層102之間。
在一些實行中，完整的GaN層120可與完整的矽層102相同的尺寸。在一些實行中，完整的GaN層120之尺寸可不同於完工的矽層102之尺寸。在層轉移之後，可配置在GaN層120中的裝置124和導體126貼近在矽層102中曝露的裝置106和導體108，使得當晶圓被切片時，每一個個別的GaN晶粒係貼近分別個別的Si晶粒，從而形成多層的積體電路。由於已在接合到矽層102之前倒置GaN層120，故GaN層120之極化128可在遠離完整的矽層102之方向上。
在實施例中，可在全尺寸晶圓級(例如，在 300mm的晶圓級)進行完整的GaN層120對完整的矽層102之倒置及接合。藉由在全尺寸晶圓級進行完整的GaN層120對完整的矽層102之倒置及接合，可在隨後矽製造期間進行額外的處理。
圖4E依據本揭露之至少一實施例描繪隨著第二矽基板406移除、接合408(例如，經由層轉移)到完整的矽層102的完整的GaN層120。在使用任何目前或未來發展的移除技術將GaN層120接合408到矽層102之後可移除第二矽基板406。可經由一或多個化學移除技術、一或多個機械移除技術、或其任何結合來從完整的GaN層120移除第二矽基板406。在實行中，可經由拋光及蝕刻來從完整的GaN層120移除第二矽基板406。在實施例中，可經由化學機械平坦化(CMP)來移除第二矽基板406。第二矽基板406之移除可曝露被圖案化到完工的GaN晶圓122上之一些或所有的導體126中。
圖4F描繪在GaN晶圓122之曝露表面上圖案化或另以配置的互連層140。依據本揭露之至少一實施例，若干個導體144將在互連層140中的一或多個導體142導電地耦接到在完整的GaN層120中的裝置124及/或導體126，並且若干個GaN通孔146將在互連層140中的一或多個導體142導電地耦接到在完整的矽層120中的裝置106及/或導體108。在從完整的GaN層120移除第二矽基板406之後，可在完整的GaN層120之曝露的表面上圖案化、沉積或另以形成互連層140。
互連層140可包括任何數目的金屬層，各者包括走線、佈線或類似的導體142。該些走線、佈線或類似的導體142可使用一或多個導體144或GaN通孔146來將一或多個GaN層裝置124導電地耦接至一或多個矽層裝置106。舉例而言，在完整的矽層102上的一或多個裝置或裝置之結合可被組態以導電地及/或可通信地耦接至在完整的GaN層120上一或多個裝置或裝置之結合。這類耦接可准許在可組態多層封裝中矽基礎(Si based)裝置和GaN基礎(GaN based)裝置之增效(synergistic)結合。
在一範例實行中，導體144及/或GaN通孔146中至少一些可准許電源從在完整的GaN層120中實行的電源管理積體電路(PMIC)流動到矽層裝置106之至少一些。在另一範例實行中，導體144及/或GaN通孔146之至少一些可准許電源從在完整的GaN層120中實行的電源管理積體電路(PMIC)流動到在完整的矽層102中的若干個CMOS裝置106。又在另一範例實行中，導體144及/或GaN通孔146之至少一些可允許由在完整的矽層102中之裝置106及/或導體108所實行的一或多個CMOS控制電路控制由在GaN層120中之裝置124及/或導體126實行的電源管理積體電路之一或多個操作態樣。
圖5為依據本揭露之至少一實施例用於製造包括接合至完整的矽層102之完整的氮化鎵(GaN)層120的多層積體電路的例示性工序500之高階流程圖。在 一些實行中，完整的GaN層120可被形成為在矽基板302上的GaN晶圓122。完整的GaN層120可包括任何數目的裝置124，其包括在GaN晶圓122內植入或否則製造的半導體裝置及/或電裝置之任何數目或結合。完整的GaN層120可包括任何數目的導體126，用以將裝置124之至少一些彼此導電地耦接及/或導電地耦接至一或多個外部裝置。完整的GaN層120可在範圍從約25mm到約450mm的直徑上之全尺寸GaN晶圓上製造。在一些實行中，完整的GaN層120可包括包含若干個完整的GaN晶粒之全尺寸晶圓。
在一些實行中，完整的Si層102可包括在矽晶圓104中、上或附近沉積的任何數目的裝置106。裝置106可包括(但不限於)半導體裝置及/或電裝置之任何數目或結合。完整的Si層102可包括被圖案化到矽晶圓104之表面上任何數目的導體層。該若干個導體層之各者可包括耦接至裝置106之至少一些的任何數目的導體108。在實施例中，導體108之至少一些可促進裝置106之至少一些對一或多個外部裝置之導電耦接。在實施例中，完整的矽層102可包括具有從約25mm到約450mm之直徑的矽晶圓104。在若干個特定實施例中，完整的矽層102可具有約300mm的直徑(亦即，全尺寸晶圓)。在實施例中，GaN晶圓122和矽晶圓可為相同直徑的(例如，兩者可在300mm晶圓上製造)。在一些實行中，完整的Si層102可包括包含若干個完整的晶粒之全尺寸晶圓，晶粒之 各者包括對於控制配置在GaN層120上的一或多個裝置有用的至少一CMOS控制電路。方法500在502處開始。
在504處，完整的GaN層120係接合至Si層102，使得包括在GaN層120中若干個GaN晶粒之各者與包括在Si層102中若干個晶粒之分別一者對準。可使用任何目前或未來發展的接合技術來實體地將GaN層120交接(join)、耦接或貼附到Si層102。在一些實行中，可將完整的GaN層120層轉移到完整的矽層102，使得形成若干個的個別多層IC封裝。在實施例中，接合劑，像是一或多個氧化層，可配置於完整的GaN層120與完整的矽層102之間，用以促進在層轉移工序期間的接合。
在506處，在完整的GaN層120中的裝置124之至少一些可被可通信地耦接到在完整的Si層102中裝置106之至少一些。在一些實行中，包括在完整的GaN層120上GaN晶粒之各者中的PMIC被配置貼近包括在完整的矽層102上矽晶粒之各者中的CMOS電路。在一些實行中，包括在完整的矽層102之各個矽晶粒中之至少一部分的CMOS電路可被可通信地耦接到包括在完整的GaN層120上各個GaN晶粒中的一或多個分別的裝置。在這類實行中，在多層(亦即，GaN/Si)封裝內，在矽晶粒中的CMOS電路可變更、調整或另以控制在GaN晶粒上可通信地耦接的裝置之一或多個態樣。方法總結於508處。
圖6為依據本揭露之至少一實施例用於將在完整的GaN層120之至少一些裝置124導電地耦接至在 完整的Si層102中的裝置之至少一些的例示性方法600之高階流程圖。在實施例中，可配置互連層140貼近完整的GaN層120之至少一部分。互連層140提供在完整的GaN層120中一或多個裝置與在完整的Si層102中一或多個裝置之間的導電耦接。
在至少一範例中，完整的GaN層120可包括藉由以界定的排列導電地及/或可通信地耦接在GaN層120中的一些或所有裝置124所形成的一或多個系統或裝置。完整的Si層102可包括一或多個系統，像是藉由以界定的排列耦接在完整的Si層102中的CMOS裝置106所實行的控制電路。在這類實施例中，互連層140可使用一或多個GaN通孔導電地耦接204至在GaN層120中裝置124之至少一些以及導電地耦接144在Si層102中裝置106之至少一些。方法600在602處開始。
在604處，若干個導體144將在完整的GaN層120中一或多個裝置124導電地耦接至配置貼近完整的GaN層120之互連層140中一或多個導電走線142。在一些實行中，該若干個導體144之至少一部分可直接導電地耦接到配置在完整的GaN層120中的裝置124。在一些實行中，該若干個導體144之至少一部分可導電地耦接至在完整的GaN層120中之走線或導體126(例如，在一或多個金屬層中圖案化的走線或導體)。
在606處，若干個導體144將在完整的Si層102中一或多個裝置106導電地耦接至配置貼近完整的 GaN層120之互連層140中的一或多個導電走線142。導體144之至少一些包括GaN通孔。在一些實行中，該若干個導體144之至少一部分可直接導電地耦接至配置在完整的Si層102中的裝置106。在一些實行中，該若干個導體144之至少一部分可導電地耦接至在完整的Si層102中之走線或導體108(例如，在一或多個金屬層中圖案化的走線或導體)。方法600在608處總結。
圖7為依據本揭露之至少一實施例用於在矽基板302上生長GaN晶圓122的例示性方法700之高階流程圖。在實施例中，使用來生長GaN晶圓122的矽基板302可具有與形成完整的Si層102的矽相同或不同的晶體組態(例如，相同或不同的米勒指數)。舉例來說，使用來生長GaN晶圓的矽基板可具有100之米勒指數，同時在矽層102中使用的矽晶圓可具有111之米勒指數。在一些實行中，矽基板302可具有與使用來製造完整的Si層102之矽晶圓相同的維度，例如矽基板302與使用來製造完整的Si層102的矽晶圓兩者皆可具有類似的直徑(例如，300mm)。方法700在702處開始。
在704處，GaN晶圓122係生長在矽基板302上。可使用任何目前或未來晶體生長技術在矽基板302上生長GaN晶圓122。在至少一些實行中，可使用側向磊晶生長(LEO)在矽基板302上生長GaN晶圓122。在一些實行中，可在具有100之米勒指數的矽基板上進行GaN晶圓122之LEO。
在一些實行中，矽基板302可包括藉由跨矽基板302之表面的至少部分沉積矽柱所形成的若干個凹槽。在一些實行中，凹槽可形成為跨矽基板302之表面的至少部分延伸的一連串一般平行結構。在矽基板302之表面上形成的凹槽可具有從約0.25μm到約1μm之寬度。在至少一實行中，形成在矽基板302之表面上的凹槽具有大概0.725μm之寬度。在矽基板302之表面上形成的凹槽可具有約0.05μm到約0.5μm之深度。在至少一實施例中，在矽基板302之表面上形成的凹槽可具有約0.15μm之深度。
在矽基板302之表面上形成的GaN晶圓可具有從約3μm到約10μm之厚度。在一些實行中，在矽基板302之表面上形成的GaN晶圓可具有約6.5μm之厚度。方法700在704處總結。
圖8為依據本揭露之至少一實施例用於製造包括接合至完整的矽(Si)層102之完整的氮化矽(GaN)層120的多層積體電路的例示性工序800。若GaN層120係以使得GaN晶圓122之極化被引導遠離矽基板的方式製造，則導體126將配置於GaN晶圓122與互連層140之間。在GaN晶圓122與互連層140之間導體126之這類安置准許將導體126直接耦接到互連層而不需要避開在GaN晶圓122上中介的裝置124。這類排列可准許更緊密的GaN晶圓122佈局，其降低或最小化在晶圓上各個GaN晶粒之尺寸，從而允許將使用GaN晶粒生 成之造成的多層IC更緊密封裝。方法800在802處開始。
在804處，GaN晶圓122係在矽基板302上生長。可使用任何晶體生長方法來在矽基板上生長GaN晶圓122。在至少一些實行中，可使用橫向磊晶生長(LEO)技藝來在矽基板302之上生長GaN晶圓122。在一些實行中，GaN晶圓122可在具有100之米勒指數的矽基板302上生長。在一些實行中，GaN晶圓122可在以自100平面4度(4°)偏向之具有100的米勒指數的矽基板上生長。GaN晶圓122之直徑可與矽基板302之直徑相同。GaN晶圓之直徑可從約25mm到約450mm。
在一些實行中，可在生長GaN晶圓122之前於矽基板302之表面上形成若干個一般平行溝槽(groove)或通道。在這類實施例中，可使用若干個圖案化的氧化矽柱來在矽基板302之表面上形成溝槽或通道。在實施例中，這類柱可具有約0.1μm到約0.5μm之寬度以及約0.05μm到約0.5μm之高度。在一或多個特定實施例中，這類柱可具有約0.2μm之寬度和約0.15μm之高度。在實施例中，這類柱可以從約0.25μm到約3μm之距離隔開。在一或多個特定實施例中，這類柱可被隔開了約0.725μm之距離。於LEO期間，由於氧化矽與氮化鎵之晶格不匹配的緣故，在矽基板之表面上的凹槽可引起在GaN晶圓122中的缺陷及/或雜質「彎曲」或另以至少部分側向地成長。如「彎曲」GaN晶圓122之後果可包括在側向 雜質之上相對純的GaN層。在至少一些實行中，GaN晶圓122可具有從約1μm到約10μm之整體厚度，並且相對純的GaN層可具有從約1μm到約5μm之厚度。在一或多個特定實施例中，GaN晶圓122可具有約3μm之整體厚度，並且相對純的GaN層可具有約1.5μm之厚度。
在806處，藉由在GaN晶圓122中、上或附近形成若干個裝置124且藉由在GaN晶圓122之表面上圖案化若干個導體層來完成GaN層120。導電層之各者可包括任何數目的導體126，其耦接至配置在GaN晶圓122中、上或附近的一些或所有的裝置124。在至少一實施例中，完整的GaN層120可包括在GaN晶圓122中、上或附近沉積的若干個裝置124且包括兩個導體層，各者包括任何數目的導體126。在實施例中，完整的GaN層120可包括任何數目的完整的、個別的GaN晶粒。在一些實行中，完整的GaN層120可具有從約25mm到約450mm之直徑。在一或多個特定實施例中，完整的GaN層120可具有約300mm之直徑。
在808處，完整的GaN層120係對於第二矽基板406倒置及接合404，使得完整的GaN層120安置於矽基板302與第二矽基板406之間。可使用任何目前或未來發展的接合技術來將完整的GaN層120接合404到第二矽基板406。在一些實行中，可使用層轉移工序來將完整的GaN層120接合404到第二矽基板406。在一些實行中，一或多個接合劑(例如，一或多個氧化物)可配置於 完整的GaN層120與第二矽基板406之間。這類接合劑之使用可促進在GaN層120與第二矽基板406之間的接合404。由於在接合到第二矽基板406之前倒置完整的GaN層120，故在完整的GaN層120內GaN晶圓122之極化被引導朝向第二矽基板406且遠離矽基板302。
在810處，移除矽基板302以曝露完整的GaN層120。可使用任何目前或未來的材料移除工序來移除矽基板302。在一些實行中，可藉由化學蝕刻、機械磨蝕、化學機械平坦化(CMP)或其結合來移除矽基板302。在一些實行中，包含瑕疵或缺點的GaN晶圓122之至少一部分可隨著矽基板302一起移除。
在812處，曝露的GaN層120係接合至完整的矽層102。完整的矽層102可包括在矽晶圓104中、上或附近沉積的任何數目的裝置106。完整的矽層102可額外地包括被圖案化到矽晶圓104上之任何數目的導體層。導體層之各者可包括任何數目的導體108，其導電地耦接至在矽晶圓104中、上或附近沉積的裝置106之至少部分。在實施例中，完整的矽層102可包括任何數目的完整的、個別的矽晶粒。在一些實行中，完整的矽層102可具有從約25mm到約450mm之直徑。在一或多個特定實施例中，完整的矽層102可具有約300mm之直徑。
完整的GaN層120可接合至完整的矽層102，使得包括在GaN層120中若干個GaN晶粒之各者與包括在Si層102中若干個矽晶粒之分別者對準。在一些 實行中，完整的GaN層120可被層轉移到完整的矽層102，使得形成若干個的個別多層IC封裝。在實施例中，接合劑，像是一或多個氧化物層，可配置於完整的GaN層120與完整的矽層102之間，用以促進在層轉移工序期間的接合。在將完整的GaN層120接合到完整的矽層102的時候，完整的GaN層120係配置於完整的矽層102與第二矽基板406之間。
在814處，移除第二矽基板406以曝露完整的GaN層120。可使用任何目前或未來的材料移除工序來移除第二矽基板406。在一些實行中，可藉由化學蝕刻、機械磨蝕、化學機械平坦化(CMP)或其結合來移除第二矽基板406。第二矽基板406之移除曝露在被圖案化到GaN晶圓122之表面上的導電層中導體126之至少一些。在移除第二矽基板406的時候，配置在GaN晶圓122中、上或附近的裝置124係在曝露的導電層與完整的矽層102之間。
在816處，互連層140係配置在於814處曝露的GaN層120之表面上。互連層140可包括配置在任何數目的導電層中的任何數目的導體142。互連層140可包括任何數目的導體144，其將一或多個互連導體142導電地耦接至在完整的GaN層120中任何數目的裝置124及/或導體126。互連層140可額外地或替代地包括任何數目的GaN通孔146，其將一或多個互連導體142導電地耦接至在完整的矽層102中任何數目的裝置106及/或導體 108。方法800在818處總結。
下列範例屬於運用一些或所有說明的多層GaN/矽設備、系統及於此說明的方法。附上的範例不應視為窮舉的且不應將附上的範例建構來排除於此揭示的系統、方法及設修之結合，且其並非周詳地列舉於此。
依據範例1，提供一種複合半導體裝置。該裝置可包括完整的矽層，其包括若干個矽晶粒，該矽晶粒之各者包括至少一矽積體電路。該裝置可更包括完整的氮化鎵(GaN)層，其包括若干個GaN晶粒，該GaN晶粒之各者包括至少一GaN積體電路，該完整的GaN層經由層轉移接合到該完整的矽層，使得該若干個矽晶粒之各者位於貼近該若干個GaN晶粒之分別一者。該裝置可更包括在該完整的GaN層上沉積的互連層，該互連層包括若干個GaN通孔，其將在各個GaN晶粒上的至少一GaN積體電路與在各個矽晶粒上至少一矽積體電路導電地耦接。
範例2可包括範例1之元素，其中該GaN晶粒可具有界定的極化。
範例3可包括範例2之元素，其中該界定的極化向量可從該通道導向該至少一GaN積體電路之閘極。
範例4可包括範例1到3之任一者的元素，其中該至少一GaN積體電路可包括電源管理積體電路(PMIC)，並且該至少一矽積體電路包含互補金屬氧化物半導體(CMOS)PMIC控制器。
依據範例5，提供一種複合半導體。該複合半導體可包括完整的矽層，其包括若干個矽晶粒。該複合半導體可額外包括完整的氮化鎵(GaN)層，其包括若干個GaN晶粒，該完整的GaN層經由層轉移被接合至該完整的矽層，使得該若干個矽晶粒之各者位於貼近該若干個GaN晶粒之分別一者。該複合半導體可額外的包括若干個互連，其將該若干個矽晶粒之各者導電地耦接至該GaN晶粒之分別一者，用以提供多層半導體封裝。
範例6可包括範例5之元素，其中該GaN晶粒可具有界定的極化。
範例7可包括範例6之元素，其中該GaN晶粒可包括一或多個GaN半導體裝置且其中該GaN半導體裝置之各者之界定的極化可從該通道延伸至該分別GaN半導體裝置之閘極。
範例8可包括範例5到7之任一者的元素，其中該若干個互連可包括被圖案化到該完整的GaN層上的互連層。
依據範例9，提供一種形成複合半導體的方法。該方法可包括將具有第一直徑且包括若干個完整的GaN晶粒之完整的氮化鎵(GaN)層接合至具有第二直徑且包括若干個完整的矽晶粒之完整的矽層，並且將在該若干個GaN晶粒之各者上至少一積體電路導電地耦接至在該完整的矽晶粒之各者上的至少一積體電路。
範例10可包括範例9之元素，其中將完整的 氮化鎵(GaN)層接合至完整的矽層的步驟可包括層轉移該完整的GaN層到該完整的矽層。
範例11可包括範例9之元素，其中將具有第一直徑且包括若干個完整的GaN晶粒之完整的氮化鎵(GaN)層接合至具有第二直徑之完整的矽層的步驟可包括將具有第一直徑且包括若干個完整的GaN晶粒之完整的氮化鎵(GaN)層接合至具有大概等於第一直徑之第二直徑的完整的矽層。
範例12可包括範例11之元素，其中將具有第一直徑且包括若干個完整的GaN晶粒之氮化鎵(GaN)層接合到具有大概等於該第一直徑之第二直徑的完整的矽層的步驟包括將具有約300mm之直徑且包括若干個完整的GaN晶粒之完整的氮化鎵(GaN)層接合到具有約300mm之直徑之完整的矽層。
範例13可包括範例9之元素，且該方法可額外包括在矽基板上生長GaN晶圓、在該GaN晶圓中、上或附近配置若干個裝置以及在該GaN晶圓上圖案化若干個導體，用以導電地耦接該若干個裝置之至少一些以提供該完整的GaN層。
範例14可包括範例13之元素，其中在矽基板上生長GaN晶圓的步驟可包括以小於約10°之偏向在具有100之米勒指數的矽基板上生長該GaN晶圓。
範例15可包括範例13之元素，其中在矽基板上生長GaN晶圓的步驟可包括在具有約300毫米之直 徑的矽基板上生長GaN晶圓。
範例16可包括範例13之元素，其中在矽基板上生長GaN晶圓的步驟可包括經由側向磊晶生長(LEO)在該矽基板上生長GaN晶圓。
範例17可包括範例16之元素，其中經由LEO在該矽基板上生長GaN晶圓的步驟可包括在該矽基板之表面上圖案化若干個矽柱用以在該矽基板之該表面上提供若干個凹槽，並且包括在該若干個凹槽之上生長該GaN晶圓。
範例18可包括範例17之元素，其中在該矽基板之表面上圖案化若干個矽柱用以在該矽基板之該表面上提供若干個凹槽的步驟可包括在該矽基板之表面上圖案化若干個矽柱用以在該矽基板之該表面上提供若干個凹槽，該凹槽之各者具有從約0.5微米(μm)到約1μm之寬度及從約0.1μm到約0.3μm之深度。
範例19可包括範例13到18之任一項的元素，其中將完整的GaN層接合到完整的矽層之步驟可包括將完整的GaN層接合到該完整的矽層使得該完整的GaN層配置於該矽基板與該完整的矽層之間。
範例20可包括範例19之元素，且該方法可額外包括從該完整的GaN層移除該矽基板之至少一部分，用以曝露該完整的GaN層之表面的至少部分。
範例21可包括範例20之元素，其中從該完整的GaN層移除該矽基板之至少一部分用以曝露該完整 的GaN層之至少部分的步驟可包括從該完整的GaN層移除該矽基板之至少部分用以使用下列至少一方式來曝露該完整的GaN層之至少部分：化學蝕刻、機械磨蝕或化學機械平坦化(CMP)。
範例22可包括範例20之元素，其中將在該若干個GaN晶粒上至少一積體電路導電地耦接至該完整的矽晶粒之各者上至少一積體電路的步驟可包括在該完整的GaN層之該表面的該曝露部分上圖案化一或多個導電互連層。
範例23可包括範例13到18之任一項的元素，其中將完整的GaN層接合到完整的矽層之步驟包括將該完整的GaN層接合到第二矽基板使得該完整的GaN層配置於該矽基板與該第二矽基板之間。該方法亦可包括從該完整的GaN層移除該矽基板之至少部分用以曝露該完整的GaN層之表面的至少部分。該方法亦可包括將該完整的GaN層之該表面的該曝露部分接合到該完整的矽層，使得該完整的GaN層配置於該第二矽基板與該完整的矽層之間。
範例24可包括範例23之元素，並且該方法可額外包括從該完整的GaN層移除該第二矽基板之至少部分用以曝露該完整的GaN層之第二表面的至少部分。
範例25可包括範例24之元素，其中從該完整的GaN層移除該第二矽基板之至少部分用以曝露該完整的GaN層之第二表面的至少部分的步驟可包括從該完 整的GaN層移除該第二矽基板之該部分用以使用下列至少一方式來曝露該完整的GaN層之該第二表面之至少該部分：化學蝕刻、機械磨蝕或化學機械平坦化(CMP)。
範例26可包括範例25之元素，其中將在該若干個GaN晶粒之各者上至少一積體電路導電地耦接至在該完整的矽晶粒之各者上的至少一積體電路的步驟可包括在該完整的GaN層之該第二表面的該曝露部分上圖案化至少一互連層。
範例27可包括範例23之元素，其中將該完整的GaN層接合至第二矽基板使得該完整的GaN層配置於該矽基板與該第二矽基板之間的步驟可包括層轉移該完整的GaN層到第二矽基板使得該完整的GaN層配置於該矽基板與該第二矽基板之間。
範例28可包括範例23之元素，其中將該完整的GaN層之該表面的該曝露部分接合至該完整的矽層使得該完整的GaN層配置於該第二矽基板與該完整的矽層之間的步驟可包括層轉移該完整的GaN層之該表面的該曝露部分到該完整的矽層使得該完整的GaN層配置於該第二矽基板與該完整的矽層之間。
依據範例29，提供了一種用於形成複合半導體的系統。系統可包括用於將包括若干個完整的GaN晶粒之完整的氮化矽(GaN)層接合至包括若干個完整的矽晶粒之完整的矽層的機構，且包括用於將在該若干個GaN晶粒之各者上至少一積體電路導電地耦接到在該完整的矽 晶粒之各者上至少一積體電路的機構。
範例30可包括範例29之元素，其中用於將完整的GaN層接合至完整的矽層的機構可包括用於層轉移該完整的GaN層到該完整的矽層的機構。
範例31可包括範例29之元素，並且該系統可更包括用於在矽基板上生長GaN晶圓的機構、用於在該GaN晶圓中、上或附近配置若干個裝置的機構、以及用於在該GaN晶圓上圖案化若干個導體以導電地耦接該若干個裝置之至少一些以提供該完整的GaN層的機構。
範例32可包括範例31之元素，其中用於在該矽基板上生長該GaN晶圓的該機構可包括用於以小於約10°之偏向在具有100之米勒指數的矽基板上生長該GaN晶圓的機構。
範例33可包括範例31之元素，其中用於在該矽基板上生長該GaN晶圓的該機構可包括用於在具有約300毫米之直徑的矽基板上生長GaN晶圓的機構。
範例34可包括範例31之元素，其中用於在矽基板上生長GaN晶圓的該機構可包括用於經由側向磊晶生長(LEO)在該矽基板上生長GaN晶圓的機構。
範例35可包括範例34之元素，其中用於經由LEO在該矽基板上生長GaN晶圓的該機構可包括用於在該矽基板之表面上圖案化若干個矽柱以在該矽基板之該表面上形成若干個凹槽的機構和用於在該若干個凹槽之上生長該GaN晶圓的機構。
範例36可包括範例35之元素，其中用於在該矽基板之表面上圖案化若干個矽柱以在該矽基板之該表面上形成若干個凹槽的該機構可包括用於在該矽基板之表面上圖案化若干個矽柱以在該矽基板之該表面上提供若干個凹槽的機構，該凹槽之各者具有從約0.5微米(μm)到約1μm之寬度以及從約0.1μm到約0.3μm之深度。
範例37可包括範例31到36之任一項的元素，其中用於將完整的GaN層接合至完整的矽層的該機構可包括用於將該完整的GaN層接合至該完整的矽層使得該完整的GaN層配置於該矽基板與該完整的矽層之間的機構。
範例38可包括範例37之元素，其中該系統可額外包括用於從該完整的GaN基礎的半導體層移除該第一矽基板之至少部分用以曝露該完整的GaN基礎的半導體層之至少部分。
範例39可包括範例38之元素，其中用於將在該若干個GaN晶粒之各者上至少一積體電路導電地耦接至在完整的矽晶粒之各者上至少一積體電路的機構可包括用於在該完整的GaN層之該表面的該曝露部分上圖案化一或多個導電互連層的機構。
範例40可包括範例31到36之任一項之的元素，其中用於將包括若干個完整的GaN晶粒之完整的GaN層接合至包括若干個完整的矽晶粒之完整的矽層的機構可包括用於將該完整的GaN層接合到第二矽基板使得 該完整的GaN層配置於該矽基板與該第二矽基板之間的機構，用於從該完整的GaN層移除該矽基板的至少部分用以曝露該完整的GaN層之表面的至少部分以及包括用於將該完整的GaN層之該表面的該曝露部分接合至該完整的矽層使得該完整的GaN層配置於該第二矽基板與該完整的矽層之間的機構。
範例41可包括範例40之元素，並且該系統可額外包括用於從該完整的GaN層移除該第二矽基板之至少部分用以曝露該完整的GaN層之第二表面的至少部分的機構。
範例42可包括範例41之元素，其中用於將在該若干個GaN晶粒之各者上至少一積體電路導電地耦接至在該完整的矽晶粒之各者上的至少一積體電路的機構可包括用於在該完整的GaN層之該第二表面的該曝露部分上圖案化至少一互連層的機構。
範例43可包括範例40之元素，其中用於將該GaN層接合至第二矽基板使得該完整的GaN層配置於該矽基板與該第二矽基板之間的該機構包括用於層轉移該完整的GaN層到第二矽基板使得該完整的GaN層配置於該矽基板與該第二矽基板之間的機構。
範例44可包括範例43之元素，其中用於將該完整的GaN層接合到第二矽基板使得該完整的GaN層配置於該矽基板與該第二矽基板之間的機構可包括用於層轉移該完整的GaN層之該表面的該曝露部分到該完整的 矽層使得該完整的GaN層配置於該第二矽基板與該完整的矽層之間的機構。
依據範例45，提供一種組態用於製造多層GaN/矽積體電路的裝置，該裝置被排列以進行範例9到28之任一者的方法。
已被運用於此的術語及表達係使用為描述的術語而非限制，並且在使用這類術語和表達中不打算排除所顯示和描述的任何特徵之等效(或其部分)，並且認知的是，各種修改在請求項的範圍內是可能的。據此，申請專利範圍係打算涵蓋所有這類等效。
100‧‧‧積體氮化鎵(GaN)/矽(Si)裝置
102‧‧‧矽層
104‧‧‧矽晶圓
106‧‧‧互補金屬氧化物半導體(CMOS)裝置
108‧‧‧導體
120‧‧‧GaN層/氮化鎵層
122‧‧‧GaN晶圓/氮化鎵晶圓
124‧‧‧裝置
126‧‧‧導體
128‧‧‧極化
140‧‧‧互連層
142‧‧‧導體
144‧‧‧導體
146‧‧‧GaN通孔(氮化鎵通孔)

Claims (25)

  1. 一種複合半導體裝置，包含：完整的矽層，其包括若干個矽晶粒，該矽晶粒之各者包括至少一矽積體電路；完整的氮化鎵(GaN)層，其包括若干個GaN晶粒，該GaN晶粒之各者包括至少一GaN積體電路，該完整的GaN層經由層轉移接合至該完整的矽層，使得該若干個矽晶粒之各者位於貼近該若干個GaN晶粒之分別一者；以及互連層，在該完整的GaN層上沉積，該互連層包括若干個GaN通孔，其將在各個GaN晶粒上的至少一GaN積體電路與在各個矽晶粒上的至少一矽積體電路導電地耦接。
  2. 如申請專利範圍第1項的複合半導體裝置，其中該GaN晶粒具有界定的極化。
  3. 如申請專利範圍第2項的複合半導體裝置，其中該界定的極化向量係從該通道導向該至少一GaN積體電路之閘極。
  4. 如申請專利範圍第1到3項之任一項的複合半導體裝置，其中該至少一GaN積體電路包含電源管理積體電路(PMIC)，並且該至少一矽積體電路包含互補金屬氧化物半導體(CMOS)PMIC控制器。
  5. 一種複合半導體，包含完整的矽層，其包括若干個矽晶粒； 完整的氮化鎵(GaN)層，其包括若干個GaN晶粒，該完整的GaN層經由層轉移接合至該完整的矽層，使得該若干個矽晶粒之各者位於貼近該若干個GaN晶粒之分別一者；以及若干個互連，其將該若干個矽晶粒之各者導電地耦接至該GaN晶粒之分別一者，用以提供多層半導體封裝。
  6. 如申請專利範圍第5項的多層半導體，其中該GaN晶粒具有界定的極化。
  7. 如申請專利範圍第6項的多層半導體，其中該GaN晶粒包括一或多個GaN半導體裝置；以及其中該GaN半導體裝置之各者之界定的極化從該通道延伸至該分別的GaN半導體裝置之閘極。
  8. 如申請專利範圍第5到7項之任一項的多層半導體，其中該若干個互連包含被圖案化到該完整的GaN層上的互連層。
  9. 一種形成複合半導體的方法，該方法包含：將具有第一直徑且包括若干個完整的GaN晶粒之完整的氮化鎵(GaN)層接合到具有第二直徑且包括若干個完整的矽晶粒之完整的矽層；以及將在該若干個GaN晶粒之各者上至少一積體電路導電地耦接至在該完整的矽晶粒之各者上之至少一積體電路。
  10. 如申請專利範圍第9項的方法，其中將完整的氮化鎵(GaN)層接合至完整的矽層的步驟包含： 層轉移該完整的GaN層到該完整的矽層。
  11. 如申請專利範圍第9項的方法，其中將具有第一直徑且包括若干個完整的GaN晶粒之完整的氮化鎵(GaN)層接合至具有第二直徑之完整的矽層的步驟包含：將具有第一直徑且包括若干個完整的GaN晶粒之完整的氮化鎵(GaN)層接合至具有大概等於該第一直徑之第二直徑的完整的矽層。
  12. 如申請專利範圍第9項的方法，更包含：在矽基板上生長GaN晶圓；在該GaN晶圓中、上或附近配置若干個裝置；以及在該GaN晶圓上圖案化若干個導體，用以導電地耦接該若干個裝置之至少一些以提供該完整的GaN層。
  13. 如申請專利範圍第12項的方法，其中在矽基板上生長GaN晶圓的步驟包含：經由側向磊晶生長(LEO)在該矽基板上生長GaN晶圓。
  14. 如申請專利範圍第13項的方法，其中經由LEO在該矽基板上生長GaN晶圓的步驟包含：在該矽基板之表面上圖案化若干個矽柱，用以在該矽基板之該表面上提供若干個凹槽；以及在該若干個凹槽之上生長該GaN晶圓。
  15. 如申請專利範圍第12到14項之任一項的方法，其中將完整的GaN層接合到完整的矽層的步驟包含： 將該完整的GaN層接合到該完整的矽層，使得該完整的GaN層係配置於該矽基板與該完整的矽層之間。
  16. 如申請專利範圍第15項的方法，更包含：將該矽基板之至少一部分從該完整的GaN層移除以曝露該完整的GaN層之表面的至少部分。
  17. 如申請專利範圍第16項的方法，其中將在該若干個GaN晶粒之各者上的至少一積體電路導電地耦接到在該完整的矽晶粒之各者上的至少一積體電路的步驟包含：在該完整的GaN層之該表面的該曝露部分上圖案化一或多個導電互連層。
  18. 如申請專利範圍第12到14項之任一項的方法，其中將完整的GaN層接合至完整的矽層的步驟包含：將該完整的GaN層接合到第二矽基板，使得該完整的GaN層係配置於該矽基板與該第二矽基板之間；從該完整的GaN層移除該矽基板之至少部分用以曝露該完整的GaN層之表面的至少部分；以及將該完整的GaN層之該表面的該曝露部分接合至該完整的矽層，使得該完整的GaN層係配置於該第二矽基板與該完整的矽層之間。
  19. 如申請專利範圍第18項的方法，更包含從該完整的GaN層移除該第二矽基板之至少部分，用以曝露該完整的GaN層之第二表面的至少部分。
  20. 如申請專利範圍第19項的方法，其中從該完整 的GaN層移除該第二矽基板之至少部分用以曝露該完整的GaN層之第二表面的至少部分的步驟包含：使用下列至少一方式從該完整的GaN層移除該第二矽基板之該部分用以曝露該完整的GaN層之該第二表面的至少該部分：化學蝕刻、機械磨蝕或化學機械平坦化(CMP)。
  21. 如申請專利範圍第20項的方法，其中將在該若干個GaN晶粒之各者上的至少一積體電路導電地耦接至在該完整的矽晶粒之各者上的至少一積體電路的步驟包含：在該完整的GaN層之該第二表面的該曝露部分上圖案化至少一互連層。
  22. 如申請專利範圍第18項的方法，其中將該完整的GaN層接合到第二矽基板使得該完整的GaN層係配置於該矽基板與該第二矽基板之間的步驟包含：層轉移該完整的GaN層到第二矽基板，使得該完整的GaN層係配置於該矽基板與該第二矽基板之間。
  23. 如申請專利範圍第18項的方法，其中將該完整的GaN層之該表面的該曝露部分接合到該完整的矽層使得該完整的GaN層係配置於該第二矽基板與該完整的矽層之間的步驟包含：將該完整的GaN層之該表面的該曝露部分層轉移到該完整的矽層，使得該完整的GaN層係配置於該第二矽基板與該完整的矽層之間。
  24. 一種用於形成複合半導體的系統，該系統包含：用於將包括若干個完整的GaN晶粒之完整的氮化鎵(GaN)層接合至包括若干個完整的矽晶粒之完整的矽層的機構；以及用於將在該若干個GaN晶粒之各者上至少一積體電路導電地耦接至在該完整的矽晶粒之各者上至少一積體電路的機構。
  25. 如申請專利範圍第24項的系統，其中該用於將完整的GaN層接合至完整的矽層的機構包含：用於層轉移該完整的GaN層到該完整的矽層的機構。
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