CN112117270A - 具有背面金属接触部和子鳍状物区域的无衬底finfet二极管结构 - Google Patents

具有背面金属接触部和子鳍状物区域的无衬底finfet二极管结构 Download PDF

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Abstract

实施例包括二极管器件和晶体管器件。二极管器件包括第一导电区域和绝缘体区域之上的第一鳍状物区域以及在第二导电区域和绝缘体区域之上的第二鳍状物区域，其中第二鳍状物区域与第一鳍状物区域横向相邻，并且绝缘体区域在第一和第二导电区域之间。二极管器件包括：第一导电区域上的第一导电过孔，其中第一导电过孔与第一鳍状物区域垂直相邻；以及第二导电区域上的第二导电过孔，其中第二导电过孔与第二鳍状物区域垂直相邻。二极管器件可以包括导电接触部、第一鳍状物区域上的第一部分、第二鳍状物区域上的第二部分、以及第一部分和第二部分与导电接触部之间的栅电极。

Description

具有背面金属接触部和子鳍状物区域的无衬底FINFET二极管 结构
技术领域
实施例涉及电子结构和处理。更具体地，实施例涉及具有带有背面金属接触部和子鳍状物区域的无衬底FinFET二极管架构的电子结构。
背景技术
在过去的几十年中，集成电路(IC)器件的特征缩放一直是不断发展的半导体产业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限芯片面积上增加功能单元的密度。例如，缩小的晶体管/二极管尺寸允许在芯片上并入增加数量的存储器件，从而有助于制造具有增加的容量的产品。然而，对更大容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
诸如通常在互补金属氧化物半导体(CMOS)中使用的金属氧化物半导体(MOS)二极管器件的IC二极管通常依赖于硅衬底来提供从阳极区域到阴极区域的电流路径。然而，近来已经通过去除为这种二极管提供电流路径的硅衬底来实现对缩放IC的驱动。因此，在诸如绝缘体上硅(SOI)器件之类的现有无衬底技术中，可以通过将鳍状物留在绝缘体的顶部来完全去除硅体块。因此，当静电放电(ESD)电流从阳极区域流向阴极区域时，这些SOI器件中的ESD电流通常包含在鳍状物内。
大的ESD电流导致二极管内的极端温度，这最终导致故障。在传统的体二极管中，浅沟槽隔离(STI)形成了阳极区域与阴极区域之间的分隔，从而导致电流路径行进到衬底中，在衬底中产生的热量中有大量的热量要散发。在传统的SOI二极管中，在体积小得多的鳍状物中会发生电流流动并因此产生热量。此外，鳍状物下方的绝缘体隔绝了热量散发，从而在低得多的电流密度下导致热故障。
因而，为了获得类似水平的ESD保护，将需要附加的SOI二极管，从而由于反向偏置泄漏电流而导致更大的面积利用、更高的电容负载以及更多的静态功耗。另外，由于SOI二极管依赖于多晶硅栅极来分隔阳极和阴极区域，因此将应用一些晶体管泄漏机制，例如亚阈值电流机制。这些泄漏机制通常比反向偏置的P/N结泄漏机制高几个数量级，从而导致泄漏电流的大幅增加，从而进一步增加了静态功耗。
附图说明
通过示例而不是限制的方式在附图的图中示出本文描述的实施例，其中类似的附图标记指示相似的特征。此外，省略了一些常规细节，以免使本文描述的发明构思难以理解。
图1是根据一个实施例的具有N型鳍状物区域、P型鳍状物区域和多个背面过孔的横向二极管的截面图和相应平面图的图示，其中多个背面过孔放置在相应的N型和P型鳍状物区域的外边缘上。
图2是根据一个实施例的具有N型鳍状物区域、P型鳍状物区域和多个平行背面过孔的横向二极管的截面图和相应平面图的图示，其中多个平行背面过孔被放置为平行于相应的N型和P型鳍状物区域。
图3是根据一个实施例的具有N型鳍状物区域、P型鳍状物区域和多个背面过孔的双极性横向二极管的截面图和相应平面图的图示。
图4是根据一个实施例的具有N型鳍状物区域、P型鳍状物区域和多个平行背面过孔的双极性横向二极管的截面图和相应平面图的图示，其中多个平行背面过孔被放置为平行于相应的N型和P型鳍状物区域。
图5是根据一个实施例的具有N型鳍状物区域、P型鳍状物区域和多个背面过孔的垂直二极管的截面图和相应平面图的图示。
图6是根据一个实施例的具有N型鳍状物区域、P型鳍状物区域和平行背面过孔的垂直二极管的截面图和相应平面图的图示，其中平行背面过孔被放置为与N型鳍状物区域平行。
图7是根据一个实施例的具有N型鳍状物区域、P型鳍状物区域和多个平行背面过孔的浅隔离二极管的截面图和相应平面图的图示，其中多个平行背面过孔被放置为与相应的N型和P型鳍状物区域平行。
图8A是根据一个实施例的具有发射极区域、集电极区域、基极区域、 N型鳍状物区域、P型鳍状物区域和多个背面过孔的横向三端子带隙二极管的截面图和相应平面图的图示。
图8B是根据一个实施例的通过具有发射极区域、集电极区域、基极区域、N型鳍状物区域、P型鳍状物区域和多个背面过孔的相应的横向三端子带隙二极管子鳍状物的电流路径的截面图的图示。
图9A是根据一个实施例的具有发射极区域、集电极区域、基极区域、 N型鳍状物区域、P型鳍状物区域和多个平行背面过孔的浅隔离三端子带隙二极管的截面图的图示。
图9B是根据一个实施例的通过具有发射极区域、集电极区域、基极区域、N型鳍状物区域、P型鳍状物区域和多个平行背面过孔的相应的浅隔离三端子带隙二极管子鳍状物的电流路径的截面图的图示。
图10A-10C是根据一些实施例的形成具有N型鳍状物区域、P型鳍状物区域和多个背面过孔的横向二极管的工艺流程的相应的鳍状物和栅极截面图，其中多个背面过孔放置在相应的N型和P型鳍状物区域的外边缘上。
图11A和图11B是根据一些实施例的具有晶片和管芯的电子器件的俯视图的图示，所述管芯还包括多个二极管。
图12是示出根据一个实施例的利用输入/输出(I/O)设备和半导体封装的电子系统的示意性框图，该半导体封装包括处理器、存储设备和控制单元。
图13是根据一个实施例的包括多个二极管的集成电路(IC)器件组件的截面图。
图14是示出根据一个实施例的利用具有多个二极管的器件封装的计算机系统的示意性框图。
具体实施方式
本文描述了具有无衬底FinFET二极管的电子结构以及形成这种电子结构的方法。根据实施例，下文描述的电子结构(或半导体封装)以及形成这种电子结构的方法包括具有子鳍状物区域/部分(例如，N型/P型子鳍状物区域)、鳍状物区域/部分(例如，N型/P型外延生长部分)和背面过孔的无衬底FinFET二极管(或无衬底FinFET管芯上二极管)。另外，在另一实施例中，以下描述的电子结构以及形成这种电子结构的方法包括具有子鳍状物区域/部分(例如，N型/P型子鳍状物区域)、鳍状物区域/部分(例如， N型/P型外延生长部分)、发射极/集电极/基极区域和背面过孔的无衬底三端子双极结型晶体管(BJT)(或无衬底FinFET带隙二极管)。
本文所述的无衬底二极管的实施例提供：(i)能够实现更大的热量传播的子鳍状物传导路径，(ii)具有可以外延生长、注入和/或类似方式的N型 /P型掺杂剂(或杂质)的子鳍状物区域，并且这种掺杂的子鳍状物区域可以分别被设置(或实施/形成)在没有全局/基础衬底的掺杂外延生长鳍状物部分的下方(或之下/下面)，以及(iii)背面金属层/过孔，其将子鳍状物区域的底部直接耦合到外延生长的鳍状物部分上的顶侧导电接触部。
此外，可以通过使子鳍状物(或鳍状物)区域直接与导热性良好的背面导电层(或背面金属)接触来实施这些无衬底二极管的热益处。在这些实施例中，利用子鳍状物区域的存在和(多个)背面接触部来提供改进的静电放电(ESD)保护和对现有的横向绝缘体上硅(SOI)二极管(如上所述)的低泄漏替代方案。
另外，无衬底二极管的实施例包括通过实施子鳍状物和背面金属接触部而对现有处理技术的改进，这极大地增加了这些二极管的热极限并且相应地增加了这些二极管的载流能力。这也导致用于ESD保护的面积/空间更小、输入/输出(I/O)网络的电容性负载减少、以及通过泄漏电流产生的静态功耗减少。子鳍状物区域还允许浅隔离区域大幅减少泄漏电流，而不会切断从阳极区域到阴极区域的电流路径。此外，这些无衬底二极管的实施例能够以简化的ESD设计将ESD电流直接路由到大的背面导电层，这减小了电压降，并且从而使这种二极管能够更有效地钳位电压，从而实现更鲁棒的 ESD设计。
在下面的描述中，阐述了许多具体细节，例如具体的材料和加工方式，以便提供对本公开的实施例的透彻理解。对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，未详细描述诸如集成电路设计布局(诸如单或双镶嵌处理)之类的公知特征，以免不必要地使本公开的实施例难以理解。此外，应当理解，附图中示出的各种实施例是说明性表示，并且不一定按比例绘制。在一些情况下，将以对理解本公开最有帮助的方式将各种操作依次描述为多个分立的操作，然而，描述的顺序不应解释为暗示这些操作必须是与顺序相关的。特别是，这些操作无需按呈现的顺序执行。
如本文中所使用的，术语“顶部”、“底部”、“上部”、“下部”、“最下部”和“最上部”在关于一个或多个元件使用时，旨在传达相对的而不是绝对的物理配置。因此，当倒置器件时，在器件中被描述为“最上部元件”或“顶部元件”的元件可以替代地在器件中形成“最下部元件”或“底部元件”。类似地，当倒置器件时，在器件中被描述为“最下部元件”或“底部元件”的元件可以替代地在器件中形成“最上部元件”或“顶部元件”。
同样，某些术语也可以在以下描述中仅出于参考的目的而使用，并且因此不旨在进行限制。例如，诸如“上部”、“下部”、“上方”、“下方”、“底部”和“顶部”之类的术语指代图中进行参考的方向。诸如“正面”、“背面”、“后面”和“侧面”之类的术语描述了部件的部分在一致但任意的参照系内的取向和/或位置，通过参考描述所讨论的部件的文本和相关联的附图可以清楚地理解所述取向和/或位置。这种术语可以包括以上具体提到的词语、其派生词语以及类似含义的词语。
本文描述的实施例可以针对前端制程(FEOL)半导体处理和结构。 FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中对各个器件(例如，晶体管、电容器、电阻器等)进行图案化。FEOL通常覆盖直至(但不包括)金属互连层的沉积的所有操作。在最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何导线)的晶片。
本文描述的实施例可以针对后端制程(BEOL)半导体处理和结构。 BEOL是IC制造的第二部分，其中各个器件(例如，晶体管、电容器、电阻器等)与晶片上的布线(例如，一个或多个金属化层)互连。BEOL包括接触部、绝缘层(电介质)、金属层级、和芯片至封装连接的接合部位。在制造阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺，BEOL中可以添加10个以上的金属层。
以下描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或FEOL和BEOL处理和结构两者。特别地，尽管可以使用FEOL处理场景来示出示例性处理方案，但是这种方式也可以适用于BEOL处理。同样，尽管可以使用BEOL处理场景来示出示例性处理方案，但是这种方式也可以适用于FEOL处理。
如本文中所使用的，术语金属互连层、金属线、互连线、迹线、导线、导体、信号路径和信令介质都相关并且经常互换使用。此外，如本文中所使用的，“金属层”是指可以包括但不限于迹线、导线、线、互连、平面和任何其他导电形式的导电层。在一些示例中，导电/金属层可以是用作导体以提供用于耦合或互连电路的信号路径的任何合适的金属，诸如铝(Al)、铜 (Cu)和/或Al和Cu的合金。另外，金属层可以包括金属迹线(或金属线 /平面/焊盘)和耦合到金属迹线的过孔，其中，过孔(或接触部)可以指用于电耦合/连接来自不同金属/互连层级的导体(例如金属迹线)的导电互连 /结构。
本文所述的这些互补金属氧化物半导体(CMOS)器件可以在与IC相关联的一个或多个部件中和/或在各种这种部件之间实施。如本文所述，术语芯片、IC、单片器件、半导体器件、半导体封装和微电子器件在半导体封装领域中经常互换使用，并且因此，本文所述的实施例可以适用于本领域中已知的上述所有器件。在各种实施例中，与IC相关联的部件包括例如晶体管、二极管、电源、电阻器、电容器、电感器、传感器、收发器、接收器、天线等。与IC相关联的部件可以包括安装在IC上的那些部件或连接到IC 的那些部件。IC可以是模拟的或数字的，并且取决于与IC相关联的部件， IC可以用于诸如微处理器、光电子、逻辑块、音频放大器等许多应用中。 IC可以用作芯片组的一部分，以在例如计算机中执行一个或多个相关功能。
另外，本文描述的实施例可以进一步在一个或多个电子设备中实施。可以利用本文所述的技术的电子设备的非限制性示例包括任何种类的移动设备和/或固定设备，诸如基于微机电系统(MEMS)的电气系统、陀螺仪、高级驾驶辅助系统(ADAS)、5G通信系统、照相机、手机、计算机终端、台式计算机、电子阅读器、传真机、信息亭、上网本计算机、笔记本计算机、互联网设备、支付终端、个人数字助理、媒体播放器和/或录音机、服务器 (例如，刀片式服务器、机架安装式服务器及其组合等)、机顶盒、智能电话、平板个人计算机、超移动个人计算机、有线电话及其组合等。这样的设备可以是便携式的或固定的。在一些实施例中，本文所述的技术可以用于台式计算机、膝上型计算机、智能电话、平板计算机、上网本计算机、笔记本计算机、个人数字助理、服务器及其组合等中。更一般地，本文描述的技术可以用于各种电子设备中的任何一种，包括具有带有N型鳍状物区域、P型鳍状物区域、背面过孔和/或平行背面过孔的无衬底二极管(例如，横向二极管、横向双极性二极管、垂直二极管、STI双极性二极管等)和/或晶体管 (例如，横向三端子BJT、浅三端子BJT等)的电子设备。
在以下描述中，将使用由本领域中的技术人员通常采用以将其工作的实质传达给本领域中的其他技术人员的术语来描述说明性的实施方式的各个方面。然而，对于本领域中的技术人员将显而易见的是，可以仅利用所述的方面中的一些来实践本实施例。出于解释的目的，阐述了具体的数字、材料和构造，以提供对说明性的实施方式的透彻理解。然而，对于本领域中的技术人员将显而易见的是，可以在没有具体细节的情况下实践本实施例。在其他实例中，省略或简化了公知的特征，以免使说明性的实施方式难以理解。
将以对理解本实施例最有帮助的方式将各种操作依次描述为多个分立的操作，然而，描述的顺序不应解释为暗示这些操作必须是与顺序相关的。特别是，这些操作无需按呈现的顺序执行。
如上所述，诸如ESD二极管的常规的二极管依赖于硅衬底来提供从阳极到阴极的电流路径。在无衬底技术中，随着二极管器件继续缩小，去除了这些半导体衬底并且因此去除了电流/传导路径。这就需要新的且改进的方式来构造这些二极管等(例如，ESD二极管)。因此，下面在图1-7中描述的实施例包括若干二极管器件/设计，这些器件/设计利用了上面强调的优点，包括ESD保护和/或类似特性。例如，图1-7中所示的这些二极管器件的设计可以使得在ESD应力条件下在前端二极管中观察到的电阻以及在热故障之前在这种二极管器件中观察到的总载流(因为这些观察到的电阻和电流测量结果都可以通过暴露的拉二极管扩散区域进行归一化)能够胜过现有的体二极管器件和/或类似器件。
下面在图1-7中示出的实施例表示不同的方式，其中可以利用所强调的优点/益处来创建具有子鳍状物/鳍状物区域和背面金属接触部(例如阴极和阳极的背面金属区域)和背面过孔和/或平行背面过孔的ESD无衬底 FinFET二极管器件。在图1-7的实施例中，示出了双鳍状物二极管器件，但是可以增加/扩展鳍状物(或鳍状物/子鳍状物区域)的数量(即，增加到超过2个鳍状物)以提高这种二极管器件的面积效率。同样，在图1-7的二极管器件中，相邻的背面金属接触部的数量、这种接触部之间的空间、鳍状物切割的背面过孔的数量和/或平行背面过孔的长度可以改变(或增加/减少)，而不改变固有设计。而且，(i)通过改变鳍状物和/或鳍状物的外延生长部分的背景掺杂种类/浓度/能量，以及(ii)通过改变鳍状物中掺杂的种类和浓度，可以调节(或优化)以下在图1-7中描述的二极管器件的性能，从而反转鳍状物的极性(例如，可以用图1-2的横向二极管器件来实施)。在图1-7的每一个中示出了这种实施例的示例。注意，在下面描述的实施例中，可以示出二极管器件，其中这样示出的二极管器件可以是较大的二极管器件的完整阵列的一小部分。
图1-图2示出了实施横向二极管器件的方式，该横向二极管器件包括具有背面过孔和/或平行背面过孔的子鳍状物传导。最初，下面描述的横向二极管器件可以具有生长的N型鳍状物区域(或N型鳍状物)，并且然后P 型鳍状物区域(或P型鳍状物)可以在P型外延(epi)生长的部分下面被注入。在没有该P型鳍状物区域注入的情况下，阳极和阴极区域的背面金属将穿过N型鳍状物区域短路，并且P型epi生长部分(或阳极的P-epi部分)将通过背面过孔短路至N型鳍状物区域。另外，可以在N型鳍状物和注入的P型鳍状物的界面处形成P/N二极管结，而生长的N型/P型epi部分可以形成顶侧金属接触部与相应的N型/P型鳍状物之间的接触部。最后，顶侧路由(或路由线)可以将顶侧金属接触部耦合在一起，并且背面过孔因此可以切割相应的N型/P型鳍状物区域，并在相应的顶侧epi部分与阳极和阴极区域的背面金属之间建立连接。图2示出了使用平行背面过孔的类似的横向二极管。这些平行背面过孔平行于鳍状物区域延伸，并且可以占据鳍状物组之间的空间。在两个实施例中，阳极区域和阴极区域的背面金属直接接触鳍状物区域，并且因此在不在阳极和阴极区域之间产生短路的情况下，可以不延伸鳍状物区域的长度。可以改变背面金属区域之间的间隔，以权衡用于散热的电容。注意，在一些视图中，为清楚起见，可能已在这种器件中去除了鳍状物、绝缘体、金属和过孔的部分。
现在参考图1，示出了根据实施例的二极管器件100的截面图和相应的俯视图。在一个实施例中，二极管器件100可以是具有背面过孔的无衬底FinFET横向二极管(即，没有半导体衬底、硅层体块、SOI衬底等的横向 FinFET二极管设计)。二极管器件100可以包括设置在阴极区域104、绝缘体区域102和阳极区域106之上的N型鳍状物区域116和P型鳍状物区域 118。对于一个实施例，多个N型外延(epi)生长部分126(以下称为“N 型epi部分”)、多个栅电极114和多个P型epi生长部分128(以下称为“P 型epi部分”)设置在N型鳍状物区域116和P型鳍状物区域118之上，其中每个栅电极114被放置(或设置)在N型/P型epi部分126和128中的两个之间(即，栅电极114在两个N型epi部分126、两个P型epi部分128 和/或一个N型epi部分126和一个P型epi部分128之间)。
在一些实施例中，多个导电接触部112设置在N型/P型epi部分126 和128之上以形成二极管器件100的顶侧导电/金属接触部。导电接触部112 可以被放置在栅电极114之间和/或在一个栅电极114与多个背面过孔110 之一之间。背面过孔110可以垂直地设置在阴极区域104和阳极区域106 上，其中背面过孔110放置为与N型/P型鳍状物区域116和118的外边缘相邻。
如上所述，在一些实施例中，二极管器件100可以在绝缘体、阴极和/ 或阳极区域102、104和106之上设置N型鳍状物区域116，而P型鳍状物区域118可以被注入在P型epi部分128下方(或之下)(例如，如下面在图10A-10C中更详细地示出/描述的)。该注入的P型鳍状物区域118可以帮助将阴极区域104与阳极区域106导电隔离，并且将P型epi部分128与阴极区域104导电隔离。另外，在实施例中，二极管器件100可以包括多个路由线141-142以将顶侧导电接触部112耦合在一起，其中，例如，路由线141可以用于将N型鳍状物区域116之上的导电接触部112彼此耦合，并且路由线142可以用于将P型鳍状物区域118之上的导电接触部112彼此耦合。
在一些实施例中，二极管器件100可以是由晶体管器件(或晶体管块/ 阵列)或晶体管器件的部分实施的二极管单元。为了清楚起见，二极管器件 100可以具有可以被省略(或未示出)的部分。在一个实施例中，二极管器件100可以将绝缘体区域102设置在阴极区域104与阳极区域106之间。在一个实施例中，绝缘体区域102可以是由隔离材料(或电绝缘材料)形成的隔离区域/部分/层，其可以包括可以隔离导电的半导体部件的任何合适的材料(例如，N型/P型鳍状物区域、背面过孔等)。即，在一些实施例中，绝缘体区域102可以用于切割阴极104和阳极106的背面(或后端)导电 (或金属)区域并避免其间的短路，从而隔离横向二极管器件100内的阴极区域104和阳极区域106。此外，在一个实施例中，绝缘体区域102具有将阴极区域104与阳极区域106分隔开的宽度，其中绝缘体区域102的宽度(即，背面金属阴极和阳极区域/段之间的分隔)可以改变，以权衡用于二极管器件100的散热的电容。
在一些实施例中，绝缘体区域102可以包括玻璃、二氧化硅、电介质等。电介质可以是任何已知的电介质材料，例如低k电介质材料。可以使用的电介质材料的示例包括但不限于氧化硅、碳掺杂氧化物(CDO)、氮化硅、有机聚合物(例如全氟环丁烷和/或聚四氟乙烯)、氟硅酸盐玻璃(FSG)和 /或有机硅酸盐，例如倍半硅氧烷、硅氧烷和/或有机硅酸盐玻璃。
如图1所示，阴极和阳极区域104和106设置在背面过孔110和N型 /P型鳍状物区域116和118下方。在一个实施例中，阴极区域104可以是被实施为二极管器件100的阴极的背面导电/金属层，并且阳极区域106可以是被实施为二极管器件100的阳极的背面导电/金属层。对于一个实施例，阴极和阳极区域104和106可以包括诸如金属等的导电材料。
在一些实施例中，可以使用FinFET技术来实施(或制造)二极管器件 100。因此，如图1所示，二极管器件100包括多个鳍状物/子鳍状物(或鳍状物结构)，其可以随后被分隔开并实施成N型鳍状物区域116和P型鳍状物区域118。根据实施例，在制造期间，鳍状物结构可以由硅(基于硅等) 形成，其设置在相应的绝缘体、阴极和/或阳极区域102、104和106之上，从二极管器件100的一侧/边缘(例如，图1的左侧)连续地延伸到二极管器件100的另一侧/边缘(例如，图1的右侧)。即，在一个实施例中，鳍状物结构可以最初(或起初)延伸越过整个二极管器件/单元，并且连续延伸越过其他相邻二极管器件/单元。在一个实施例中，鳍状物结构(即，单个连续鳍状物)可以被分成单独的鳍状物结构(或鳍状物部分/段)以实施(或形成)N型鳍状物区域和P型鳍状物区域。
因此，在一些实施例中，二极管器件100可以具有设置在绝缘体、阴极和/或阳极区域102、104和106上/之上的鳍状物结构(或类似结构)，其中鳍状物结构可以被分成两组，每个组具有多个、大致相等数量的鳍状物结构 /段/部分，一组用于在其上实施诸如P型鳍状物区域118的P型注入区域，并且另一组用于在其上实施诸如N型鳍状物区域116的N型掺杂区域。例如，N型/P型鳍状物区域116和118可以是基于硅的鳍状物结构的鳍状物部分，其可能已经被掺杂有N型和P型掺杂剂(或杂质)以形成相应的N 型鳍状物区域116和P型鳍状物区域118，如图1所示。
这样，在一些实施例中，P型鳍状物区域118可以包括本领域已知的任何P型(或P+)掺杂剂/杂质，例如硼、BF2、铝、镓、铟等，而N型鳍状物区域116可以包括本领域已知的任何N型(或N+)掺杂剂/杂质，例如磷、砷、锑、铋等。在一个实施例中，诸如N型/P型鳍状物区域116和118 的鳍状物结构可以通过如下方式来制造：通过利用包括沉积、光刻和/或蚀刻工艺的适当工艺来实施设置在绝缘体、阴极和阳极区域102、104和106 之上的光致抗蚀剂层和硬掩模层；通过图案化并蚀刻沉积在绝缘体、阴极和阳极区域102、104和106之上的基于硅的层；通过使用双图案化光刻(DPL) 工艺；和/或通过类似工艺。
在鳍状物结构/段的形成之后，N型/P型鳍状物区域116和118的处于 N型epi部分126、P型epi部分128和栅电极114的底表面下方的区域(或部分)可以被称为二极管器件100的子鳍状物区域。然而，N型/P型epi部分126和128的处于N型/P型鳍状物区域116和118(或上面提到的子鳍状物区域)的顶表面上方的部分(或区域)可以被称为二极管器件100的鳍状物区域(或部分)。
每个栅电极114可以被放置(或设置)在N型/P型epi部分126和128 中的两个之间。如图1所示，这些细长的栅电极114设置在二极管器件100 的诸如N型/P型鳍状物区域116和118的子鳍状物区域之上。栅电极114 基本上等间隔且彼此平行，并且垂直于N型/P型鳍状物区域116和118延伸。在本文针对FinFET二极管描述的实施例中，栅电极114可以被实施为非有源区域，并被用于划分细长的掺杂的N-型/P型epi区域126和128。在一个实施例中，栅电极114可以包括诸如多晶硅或任何其他常用金属(包括 Ni、Ti，Ta、Hf及其组合)、金属硅化物(例如NiSi、MoSi、HfSi、其组合)、以及金属氮化物(例如TiN、TaN、HfN、HfAlN、MoN、NiAlN及其组合) 的栅极材料。
栅电极114可以通过本领域中已知的任何合适的工艺来形成，包括沉积、光刻图案化和蚀刻工艺。沉积合适的栅极材料以形成栅电极层可以包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)、高密度等离子体CVD(HDPCVD)、金属有机CVD (MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、镀覆、任何其他合适的工艺、和/或其组合。此外，在一个实施例中，可以通过任何合适的工艺在栅电极114与N型/P型鳍状物区域116和118之间进一步设置(或形成)栅极电介质层。电介质材料可以包括常用的材料，例如氧化物、氮化物、氮氧化物、以及高k电介质，例如Ta2O5、Al2O3、HfO、SiTiO3、HfSiO、HfSiON或其组合。在另一实施例中，栅极间隔体可以进一步设置(或形成)在栅极电介质层和栅极结构的一个或多个侧壁上。
如图1的两个图示所示，栅电极114可以设置在细长的N型/P型epi 区域126和128之间，其中N型/P型epi区域126和128中的两个被栅电极114之一分隔开。在一些实施例中，N型/P型epi部分126和128可以分别外延生长在N型鳍状物区域116和P型鳍状物区域118的顶表面上/之上。在一个实施例中，可以通过选择性外延生长工艺来形成N型/P型epi部分126和128。外延工艺可以包括具有气相外延(VPE)和/或超高真空CVD (UHV-CVD)的CVD、PVD、MBE、HDPCVD、MOCVD、RPCVD、无电沉积、镀覆、任何本领域已知的合适的工艺、和/或其组合。这种外延工艺可以使用气态和/或液态前体。
在一个实施例中，N型/P型epi部分126和128可以由与用于形成相应的N型/P型鳍状物区域116和118的半导体材料相同的半导体材料形成。在另一实施例中，N型/P型epi部分126和128的半导体材料可以与用于形成相应的N型/P型鳍状物区域116和118的半导体材料不同。例如，epi部分(例如，N型/P型epi部分126和128)的半导体材料可以包括硅锗(SiGe) 和/或碳化硅(SiC)。
在外延生长形成期间，可以通过本领域已知的任何合适的注入工艺来原位掺杂N型/P型epi部分126和128。即，在一个实施例中，二极管器件100的epi生长部分可以分别掺杂有诸如磷、砷等的N型杂质以及诸如硼、 BF2的P型杂质，以形成掺杂的N型/P型epi部分126和128。如本领域中已知的，诸如光致抗蚀剂掩模的掩模可以设置为覆盖不被注入(或掺杂)的区域。
另外，在注入工艺之后，可以执行一个或多个退火工艺以激活这些掺杂区域。退火工艺可以包括快速热退火(RTA)、激光退火工艺和/或类似工艺。在一些实施例中，在上述这些工艺之后，所得结构可以实施二极管器件100 的P/N结，该P/N结可以形成在P型鳍状物区域118或N型鳍状物区域116 之间，或者形成在P型鳍状物区域118和N型鳍状物区域116的界面处。注意，在图1所示的实施例中，在通过蚀刻工艺等形成N型/P型鳍状物区域的鳍状物结构/段之后，通过外延生长形成掺杂的N型/P型epi部分126 和128。然而，注意，在替代实施例中，鳍状物结构/段本身可以通过在诸如阴极、绝缘体和阳极区域的无衬底区域的平面背面上进行外延生长而形成，而不是通过蚀刻工艺而形成。在该替代实施例中，掺杂的N型/P型epi部分可以通过外延生长与鳍状物结构同时形成，作为鳍状物结构的整体部分，同时被原位掺杂。
在一些实施例中，导电接触部件112可以设置在N型/P型epi部分126 和128的顶表面上，作为二极管器件100的顶侧金属接触部。如图1的俯视图所示，导电接触部112放置于栅电极114和/或背面过孔110中的两个之间，其中，导电接触部112在栅电极114之间可以具有间隙(小开口)。另外，如图1的俯视图中所示，根据实施例，导电接触部112可以着陆在相应的N型/P型epi部分126和128上，然而，导电接触部112的宽度可以小于相应的N型/P型epi部分126和128的宽度。而且，在一个实施例中，导电接触部112可以与相应的N型/P型epi部分126和128垂直地延伸，其中导电接触部112的长度可以突出(或延伸超过)相应的N型/P型epi部分126和128的长度。
这些导电接触部112形成在掺杂且有源的N型/P型epi区域126和128 之上，以为二极管器件100的阴极和阳极区域提供传导路径。另外，路由线 141-142可以被设置(或实施/形成)在导电接触部112之上以将顶侧导电接触部112耦合在一起，其中，例如，路由线141可以用于将N型鳍状物区域116之上的导电接触部112彼此耦合，并且路由线142可以用于将P型鳍状物区域118之上的导电接触部112彼此耦合。
导电接触部112可以由诸如金属等的导电材料形成。导电接触部可以通过自对准硅化物(自对准的硅化物)工艺形成，该工艺涉及经由诸如CVD 的合适的工艺沉积过渡金属以形成薄金属层，施加热量以允许过渡金属与有源区域中的暴露的硅发生反应从而形成低电阻过渡金属硅化物，以及通过化学蚀刻去除任何剩余的过渡金属，仅在有源区域中留下硅化物接触部。典型的过渡金属可以包括镍、钴、钨、钽、钛、铂、铒、钯和/或其组合。
最后，背面过孔110可以垂直设置在阴极区域104和阳极区域106上。背面过孔110可以放置为与N型/P型鳍状物区域116和118的外边缘相邻。在一个实施例中，背面过孔110的厚度可以大于相应的N型/P型鳍状物区域116和118的厚度。类似地，在这种实施例中，背面过孔110的顶表面可以与导电接触部112的顶表面基本上共面。在另一实施例中，背面过孔110 和导电接触部112的顶表面可以位于栅电极114的顶表面下方(在z轴上)。
在一些实施例中，背面过孔110可以由诸如Al、Cu、钨、金属合金(例如，Al和Cu的合金)和/或任何其他合适的形成电接触部的导电材料之类的导电材料形成，以提供用于阴极和/或阳极区域104和106的电接触部。此外，根据实施例，每个背面过孔110可以用作用于将诸如阴极区域104和 /或阳极区域106的第一导体耦合到诸如导电接触部112的第二导体的导电互连，其中第一导体和第二导体可以设置在不同的互连层级上。最后，在这些实施例中，二极管器件100可以另外将顶侧路由线141-142设置(或实施 /形成)为导电/金属导线(或类似物)，以将相应的顶侧N型/P型epi部分 126和128上/之上的顶侧导电接触部112耦合到阴极和阳极区域104和106 的相应的背面金属。
注意，基于期望的封装设计，二极管器件100可以包括更少的、附加的或替代的封装部件。
现在参考图2，示出了根据实施例的二极管器件200的截面图。在一个实施例中，二极管器件200可以是具有平行背面过孔的无衬底FinFET横向二极管。二极管器件200可以基本上类似于以上在图1中描述的二极管器件100，除了平行背面过孔210平行于N型/P型鳍状物区域216和218水平地设置(或放置)。尽管在图1中，背面过孔110设置为与相应的N型/P型鳍状物区域116和118的外边缘相邻并耦合，但平行背面过孔210与图2 中的相应的N型/P型鳍状物区域216和218完全分隔开。即，如图2的两个视图所示，平行背面过孔210平行于相应的N型/P型鳍状物区域216和 218水平延伸。
如上所述，二极管器件200的N型/P型鳍状物区域216和218、N型 /P型epi部分226和228、平行背面过孔210、栅电极214、以及绝缘体、阴极和阳极区域202、204和206可以基本上类似于图1中的二极管器件 100的N型/P型鳍状物区域116和118、N型/P型epi部分126和128、背面过孔110、栅电极114、以及绝缘体、阴极和阳极区域102、104和106。在一个实施例中，如图2的俯视图所示，平行背面过孔210可以平行于相应的N型/P型鳍状物区域226和228水平地设置，其中绝缘体区域210之上的间隙(或开口)可以将耦合到N型鳍状物区域216的背面过孔210与耦合到P型鳍状物区域218的背面过孔210分隔开。在替代实施例中，平行背面过孔210可以占据鳍状物区域组之间的空间。
在一些实施例中，背面过孔210的厚度可以基本上等于相应的N型/P 型鳍状物区域216和218的厚度。类似地，在这种实施例中，背面过孔210 的顶表面可以与相应的N型/P型鳍状物区域216和218的顶表面基本上共面。此外，导电接触部212可以设置在平行背面过孔210的顶表面和相应的N型/P型鳍状物区域216和218的顶表面这两者上。这样，导电接触部 212(或大多数导电接触部212)的长度可以在平行背面过孔210的长度和相应的N型/P型鳍状物区域216和218的长度这两者之上/之外延伸(或突出)。注意，导电接触部212之一可以仅设置在放置于绝缘体区域202之上的N型鳍状物区域216之上，而不设置在平行背面过孔210之一之上。
对于一个实施例，平行背面过孔210通过绝缘体材料203与相应的N 型/P型鳍状物区域216和218完全分隔开。绝缘体材料203可以包围每个平行背面过孔210，其中绝缘体材料203可以设置为与每个平行背面过孔 210的长边外边缘相邻(如图2的俯视图所示)。在一个实施例中，绝缘体材料203的厚度小于平行背面过孔210以及N型/P型鳍状物区域216和218的厚度。在一些实施例中，绝缘体材料203可以与用于形成绝缘体区域202的材料相同。在替代实施例中，绝缘体材料203可以是与用于形成绝缘体区域202的材料不同的材料。在一个实施例中，绝缘体材料203可以包括玻璃、二氧化硅、电介质等。电介质可以是任何已知的电介质材料，例如低k电介质材料。可以使用的电介质材料的示例包括但不限于氧化硅、CDO、氮化硅、有机聚合物(例如全氟环丁烷和/或聚四氟乙烯)、FSG和/或有机硅酸盐，例如倍半硅氧烷、硅氧烷和/或有机硅酸盐玻璃。
注意，基于期望的封装设计，二极管器件200可以包括更少的、附加的或替代的封装部件。
图3-图4示出了实施具有背面过孔和/或平行背面过孔的双极性横向二极管器件的方式。这些双极性横向二极管可以使用具有相反极性epi部分的分隔开的N型和P型鳍状物区域来形成二极管结。由于每个鳍状物区域仅具有一个极性，因此每个阴极和阳极区域的背面金属可以延伸鳍状物区域的长度，以提供优越的散热。然而，为了为这种二极管的两个端子提供背面连接，可以相继地使用N型和P型鳍状物区域以实施双极性横向二极管。 N型鳍状物区域和相应的背面过孔可以为阴极区域以及N-epi区域上的所有鳍状物提供背面接触部，而P型鳍状物区域和相应的背面过孔可以为阳极区域以及P-epi区域上的所有鳍状物提供背面接触部。类似于图1-2的横向二极管，下面描述的这些实施例还可以使用鳍状物切割的背面过孔和平行背面过孔两者来实施图3-图4的双极性横向二极管。注意，在一些视图中，为清楚起见，可能已在这种器件中去除了鳍状物、绝缘体、金属和过孔的部分。
现在参考图3，示出了根据实施例的二极管器件300的截面图和相应的俯视图。在一个实施例中，二极管器件300可以是具有背面过孔的无衬底 FinFET双极性横向二极管。二极管器件300可以基本上类似于上文在图1 中描述的二极管器件100，除了绝缘体、阴极和阳极区域302、304和306 横向(在横向方向上)延伸以覆盖相应的N型/P型鳍状物区域316和318 宽度，并且使用相反极性的N型/P型epi部分326和328单独实施N型/P 型鳍状物区域316和318以形成相应的二极管结。如上所述，二极管器件 300的N型/P型鳍状物区域316和318、N型/P型epi部分326和328、背面过孔310、导电接触部312a-b、栅电极314、以及绝缘体、阴极和阳极区域302、304和306可以基本上类似于图1中的二极管器件100的N型/P型鳍状物区域116和118、N型/P型epi部分126和128、背面过孔110、导电接触部112、栅电极114、以及绝缘体、阴极和阳极区域102、104和106。
在一些实施例中，二极管器件300可以包括设置在阴极区域304和绝缘体区域302的部分之上的N型鳍状物区域316，而P型鳍状物区域318 设置在阳极区域306和绝缘体区域302的部分之上。对于一个实施例，多个N型epi生长部分326、多个栅电极314和多个P型epi生长部分328可以设置在相应的N型鳍状物区域316和P型鳍状物区域318之上，其中每个栅电极314放置于N型/P型epi部分326和328中的两个之间(或至少与其中的至少一个相邻)。在一些实施例中，多个导电接触部312a-b(或顶侧金属接触部)设置在N型/P型epi部分326和328和/或N型/P型鳍状物区域316和318之上以形成二极管器件300的顶侧金属接触部，其中导电接触部312a的长度大于导电接触部312b的长度。在一个实施例中，导电接触部312a耦合到N型/P型鳍状物区域316和318两者并在其之上延伸，而导电接触部312b耦合到N型/P型鳍状物区域316和318中的仅一个并在其之上延伸。导电接触部312a-b可以放置于栅电极314之间和/或一个栅电极314与背面过孔310之一之间。
在一些实施例中，背面过孔310可以垂直设置在阴极区域304和/或阳极区域306上，其中两个或更多个背面过孔310可以放置为与P型鳍状物区域318的外边缘相邻，并且一个或多个背面过孔310可以放置于N型鳍状物区域316内(即，背面过孔310可以在一侧(如图3所示的左侧)上被N型鳍状物区域316的一部分包围(或嵌入)并且在另一侧/相对侧(如图3所示的右侧)上被N型鳍状物区域318的另一部分包围(或嵌入))。在一个实施例中，N型鳍状物区域316具有导电接触部312a和一个背面过孔310，以耦合阴极和阳极区域304和306的N型epi部分326。对于另一实施例，P型鳍状物区域318具有导电接触部312a和设置在P型鳍状物区域318的相对端上的两个背面过孔310，其中这两个背面过孔310用于耦合阴极和阳极区域304和306的P型epi部分328。注意，二极管器件300的这些实施例可以仅描述二极管器件的整个阵列的一部分，其中背面过孔310 不限于该确切构造。
如图3所示，阴极区域304的长度可以大于N型鳍状物区域316和/或 P型鳍状物区域318的长度。类似地，阳极区域306的长度可以大于N型鳍状物区域316和/或P型鳍状物区域318的长度。在一个实施例中，阴极区域304的长度可以大约等于阳极区域306的长度。同样，在另一实施例中，绝缘体区域302的长度大约等于阴极和阳极区域304和306的长度。另外，如上所述，与图1-2的N型/P型鳍状物区域不同，每个N型/P型鳍状物区域316和318可以实施(或外延生长)N型/P型epi部分326和328 两者，从而为N型鳍状物区域316和P型鳍状物区域318创建二极管P/N 结。
注意，基于期望的封装设计，二极管器件300可以包括更少的、附加的或替代的封装部件。
现在参考图4，示出了根据实施例的二极管器件400的截面图和相应的俯视图。在一个实施例中，二极管器件400可以是具有平行背面过孔的无衬底FinFET双极性横向二极管。二极管器件400可以与以上在图3中描述的二极管器件300基本上类似，除了平行背面过孔410平行于N型/P型鳍状物区域416和418水平地设置(或放置)。尽管在图3中背面过孔310设置在N型鳍状物区域316中并且与P型鳍状物区域318的外边缘相邻，但是在图4中平行背面过孔410与相应的N型/P型鳍状物区域416和418完全分隔开。即，如图4的两个视图所示，平行背面过孔410平行于相应的N 型/P型鳍状物区域416和418水平延伸。
如上所述，二极管器件400的N型/P型鳍状物区域416和418、N型 /P型epi部分426和428、平行背面过孔410、导电接触部412a-b、栅极电极414、以及绝缘体、阴极和阳极区域402、404和406可以基本上类似于图3中的二极管器件300的N型/P型鳍状物区域316和318、N型/P型epi 部分326和328、背面过孔310、导电接触部312a-b、栅电极314、以及绝缘体、阴极和阳极区域302、304和306。
在一个实施例中，如图4的俯视图所示，平行背面过孔410可以平行于相应的N型/P型鳍状物区域416和418水平设置，其中阴极区域和阳极区域404和406之上的间隙(或开口)可以将相应的平行背面过孔410与 N型/P型鳍状物区域416和418分隔开。也就是说，一个背面过孔410可以完全设置在阴极区域404之上并且与N型鳍状物区域416相邻，而另一背面过孔410可以完全设置在阳极区域406之上并且与P型鳍状物区域418 相邻。另外，在一些实施例中，阴极区域404之上的平行背面过孔410可以利用导电接触部412a耦合到N型/P型鳍状物区域416和418的N型epi 部分426。类似地，在另一实施例中，阳极区域406之上的平行背面过孔410 可以利用导电接触部412a耦合到N型/P型鳍状物区域416和418的P型 epi部分428。
在一些实施例中，平行背面过孔410的宽度可以基本上等于相应的N 型/P型鳍状物区域416和418的宽度。在另一实施例中，平行背面过孔410 的宽度可以与相应的N型/P型鳍状物区域416和418的宽度不同。因此，阴极区域404之上的平行背面过孔410的宽度可以基本上等于阳极区域406 之上的背面过孔410的宽度。在替代实施例中，阴极区域404之上的平行背面过孔410的宽度可以与阳极区域406之上的平行背面过孔410的宽度不同。
在一些实施例中，平行背面过孔410的厚度可以基本上等于相应的N 型/P型鳍状物区域416和418的厚度。类似地，在这种实施例中，平行背面过孔410的顶表面可以与相应的N型/P型鳍状物区域416和418的顶表面基本上共面。此外，导电接触部412a可以设置在平行背面过孔410的顶表面和相应的N型/P型鳍状物区域416和418的顶表面这两者上。另外，导电接触部件412a的长度可以在N型/P型鳍状物区域416和418的长度和相应的平行背面过孔410的长度这两者之上/之外延伸(并突出)。
对于一个实施例，平行背面过孔410可以通过绝缘体材料403与相应的N型/P型鳍状物区域426和428完全分隔开。绝缘体材料403可以与以上在图2中描述的绝缘体材料203基本上类似。绝缘体材料403可以包围每个平行背面过孔410，其中绝缘体材料403可以设置为与每个平行背面过孔410的长边外边缘相邻(如图4的俯视图所示)。此外，在一个实施例中，绝缘体材料403可以设置在绝缘体区域402之上，以将阴极区域404上的 N型鳍状物区域416与阳极区域406上的P型鳍状物区域418分隔开。在一个实施例中，绝缘体材料403的厚度小于平行背面过孔410以及N型/P 型鳍状物区域416和418的厚度。
注意，基于期望的封装设计，二极管器件400可以包括更少的、附加的或替代的封装部件。
图5和图6示出了实施具有背面过孔和/或平行背面过孔的垂直二极管器件的方式。这些垂直二极管实施了具有相反极性epi部分的N型/P型鳍状物区域，以形成相应的二极管结。与图1-4中的横向二极管不同，下面描述的这些垂直二极管可以在没有沟道区域和通常与沟道区域相关联的亚阈值泄漏的情况下实施。例如，垂直二极管可以依赖于阳极区域的背面金属与 P型鳍状物区域之间的欧姆连接来为垂直二极管的一个端子提供接触部。因此，由于另一二极管端子可能不会在不引起短路的情况下路由到同一背面金属迹线，因此可以将相邻的一组鳍状物(例如N型鳍状物区域)用作背面过孔阵列，以提供垂直二极管的缺失的连接/端子。类似于图1-4的二极管器件，下面描述的这些实施例也可以使用鳍状物切割的背面过孔和平行背面过孔两者来实施图5-6的垂直二极管。注意，在一些视图中，为清楚起见，可能已在这种器件中去除了鳍状物、绝缘体、金属和过孔的部分。
现在参考图5，示出了根据实施例的二极管器件500的截面图和相应的俯视图。在一个实施例中，二极管器件500可以是具有背面过孔的无衬底 FinFET垂直二极管。二极管器件500可以基本上类似于以上在图3中描述的二极管器件300，除了背面过孔510仅利用设置在阴极和绝缘体区域504 和502之上的N型鳍状物区域516来实施，并且N型/P型鳍状物区域516 和518都仅包括N型epi部分526。如上所述，二极管器件500的N型/P 型鳍状物区域516和518、N型epi部分526、背面过孔510、导电接触部 512、栅电极514、以及绝缘体、阴极和阳极区域502、504和506可以基本上类似于图3中的二极管器件300的N型/P型鳍状物区域316和318、N 型epi部分326、背面过孔310、导电接触部312、栅电极314、以及绝缘体、阴极和阳极区域302、304和306。
在一些实施例中，二极管器件500可以包括设置在阴极区域504和绝缘体区域502的部分之上的N型鳍状物区域516，而P型鳍状物区域518 设置在阳极区域506和绝缘体区域502的部分之上。注意，这些二极管器件500可以用N型鳍状物中的P型epi或用P型鳍状物中的N型epi来实施。对于一个实施例，N型epi部分526可以设置在N型/P型鳍状物区域516和518两者之上，而N型epi部分526和栅电极514可以仅设置在P型鳍状物区域516之上。注意，在这些二极管器件500中，在背面过孔510周围形成的epi类型和鳍状物类型不限于任何特定构造，但是epi类型必须与设置在相应二极管部分之上的鳍状物类型相反。
在该实施例中，每个栅电极514可以放置于外延生长在P型鳍状物区域516上的N型epi部分526中的两个之间。此外，注意，可以通过在阴极区域上的N型鳍状物区域之上生长P-epi部分，同时将背面过孔移至阳极区域来实施二极管器件500。在一些实施例中，多个导电接触部512(或顶侧金属接触部)设置在N型/P型鳍状物区域516和518的N型epi部分 526之上，以形成二极管器件500的顶侧金属接触部。在一个实施例中，导电接触部512耦合到分别设置在阴极和阳极区域504和506之上的N型/P 型鳍状物区域516和518两者并在其之上延伸。导电接触部512可以放置于栅电极514之间和/或一个栅电极514与N型鳍状物区域516的背面过孔 510之一之间。
在一些实施例中，背面过孔510可以垂直设置在阴极区域504上，并且仅放置于N型鳍状物区域516内(即，背面过孔510可以被N型鳍状物区域516的部分包围(或嵌入))。例如，在如图5的俯视图中所示的一些实施例中，N型鳍状物区域516和N型epi部分526的顶表面可以被背面过孔510和导电接触部512基本上覆盖。这样，在一个实施例中，N型鳍状物区域516具有导电接触部512(和/或背面过孔510)，以耦合阴极和阳极区域504和506的N型epi部分526。
注意，基于期望的封装设计，二极管器件500可以包括更少的、附加的或替代的封装部件。
现在参考图6，示出了根据实施例的二极管器件600的截面图和相应的俯视图。在一个实施例中，二极管器件600可以是具有平行背面过孔的无衬底FinFET垂直二极管。二极管器件600可以与以上在图5中描述的二极管器件500基本上类似，除了平行背面过孔610平行于N型鳍状物区域616 水平地设置(或放置)并且仅设置(或放置)在阴极区域604之上，并且栅电极614设置在N型/P型鳍状物区域616和618两者之上。尽管在图5中背面过孔510仅设置有N型鳍状物区域516并且在阴极和绝缘体区域504 和502两者之上，在图6中平行背面过孔610与N型鳍状物区域616完全分隔开并且仅设置于阴极区域604之上。也就是说，如图6的两个视图所示，平行背面过孔610平行于相应的N型/P型鳍状物区域616和618水平延伸。
如上所述，二极管器件600的N型/P型鳍状物区域616和618、N型 epi部分626、平行背面过孔610、导电接触部612、栅电极614、以及绝缘体、阴极和阳极区域602、604和606可以与图5中的二极管器件500的N 型/P型鳍状物区域516和518、N型epi部分526、背面过孔510、导电接触部512、栅电极514、以及绝缘体、阴极和阳极区域502、504和506基本上类似。
在一个实施例中，如图6的俯视图所示，平行背面过孔610可以与N 型鳍状物区域616平行且相邻地水平设置(例如，注意，可以将该部分/区域制成N型鳍状物或P型鳍状物)，其中阴极区域604之上的间隙(或开口)可以将平行背面过孔610与N型鳍状物区域616分隔开。也就是说，平行背面过孔610可以完全设置在阴极区域604之上并且与N型鳍状物区域616相邻。另外，在一些实施例中，阴极区域604之上的平行背面过孔 610可以利用导电接触部612耦合到N型/P型鳍状物区域616和618的N 型epi部分626。
在一些实施例中，平行背面过孔610的宽度可以基本上等于相应的N 型/P型鳍状物区域616和618的宽度。在另一实施例中，平行背面过孔610 的宽度可以与N型鳍状物区域616和/或P型鳍状物区域618的宽度不同。在一些实施例中，平行背面过孔610的厚度可以基本上等于N型/P型鳍状物区域616和618的厚度。类似地，在这种实施例中，平行背面过孔610的顶表面可以与N型/P型鳍状物区域616和618的顶表面基本上共面。此外，导电接触部612可以设置在平行背面过孔610和N型/P型鳍状物区域616 和618的顶表面上。另外，导电接触部612的长度可以在N型/P型鳍状物区域616和618的长度和平行背面过孔610的长度这两者之上/之外延伸 (并突出)。
对于一个实施例，平行背面过孔610可以通过绝缘体材料603与N型鳍状物区域626完全分隔开。绝缘体材料603可以与以上在图2中描述的绝缘体材料203基本上类似。绝缘体材料603可以包围每个平行背面过孔 610，其中绝缘体材料603可以设置为与每个平行背面过孔610的长边外边缘相邻(如图6的俯视图所示)。此外，在一个实施例中，绝缘体材料603可以设置在绝缘体区域602之上，以将阴极区域604上的N型鳍状物区域 616与阳极区域606上的P型鳍状物区域618分隔开。在一个实施例中，绝缘体材料603的厚度小于平行背面过孔610以及N型/P型鳍状物区域616 和618的厚度。
注意，基于期望的封装设计，二极管器件600可以包括更少的、附加的或替代的封装部件。
图7示出了用于实施具有平行背面过孔的双极性浅沟槽隔离(STI)二极管器件的方式之一。这些双极性STI二极管可能类似于图3-4中的双极性横向二极管。同样，双极性STI二极管的一些设计部件(或特征)可以用图1-2中的横向二极管来实施(或者可以添加到图1-2中的横向二极管)。以下描述的实施例使二极管器件能够在相应的鳍状物/子鳍状物区域的相对 epi部分之间使用STI区域，同时通过去除沟道区域来提供显著减少的反向偏置泄漏。类似于图1-6的二极管器件，以下描述的实施例也可以使用鳍状物切割的背面过孔和/或平行背面过孔两者来实施图7的双极性STI二极管。注意，在一些视图中，为了清楚起见，在这种器件中可能已去除了鳍状物、绝缘体、金属和过孔的部分。
现在参考图7，示出了根据实施例的二极管器件700的截面图和相应的俯视图。在一个实施例中，二极管器件700可以是具有平行背面过孔的无衬底FinFET双极性STI二极管。二极管器件700可以基本上类似于以上在图3-4中描述的二极管器件300和400，除了N型/P型鳍状物区域716a和 718a具有相应的N型/P型STI区域716b和718b，并且N型epi部分726 设置在N型/P型鳍状物区域716a和718a的一侧上(例如，图7的二极管器件700的左侧上)，并且P型epi部分728设置在N型/P型鳍状物区域 716a和718a的另一/相对侧上(例如，图7的二极管器件700的右侧上)。即，N型鳍状物区域716a可以具有位于N型STI区域716b的左侧上的N 型epi部分726，而N型鳍状物区域716a可以具有位于N型STI区域716b 的右侧上的P型epi部分728。类似地，即，P型鳍状物区域718a可以具有位于P型STI区域718b的左侧上的N型epi部分726，而P型鳍状物区域 718a可以具有位于P型STI区域718b的右侧上的P型epi部分728。
如上所述，二极管器件700的N型/P型鳍状物区域716a和718a、N型 /P型epi部分726和728、平行背面过孔710、导电接触部712a-b、栅电极 714、绝缘体材料703、以及绝缘体、阴极和阳极区域702、704和706可以与图4中的二极管器件400的N型/P型鳍状物区域416和418、N型/P型 epi部分426和428、平行背面过孔410、导电接触部412a-b、栅电极414、绝缘体材料403、以及绝缘体、阴极和阳极区域402、404和406基本上类似。
在一些实施例中，二极管器件700可以包括设置在阴极区域704和绝缘体区域702的部分之上的N型鳍状物区域716a，而P型鳍状物区域718a 设置在阳极区域706和绝缘体区域702的部分之上。对于一个实施例，N型 epi部分726、栅电极714和P型epi部分728可以设置在相应的N型/P型鳍状物区域716a和718a之上，其中栅电极714放置于设置在N型/P型鳍状物区域716a和718a之上的两个N型epi部分726或两个P型epi部分 728之间。在一些实施例中，导电接触部712a设置在N型/P型鳍状物区域 716a和718b的N型epi部分726之上，而导电接触部712b设置在N型/P 型鳍状物区域716a和718b的N型epi部分726之上。在一个实施例中，导电接触部712a的长度可以近似等于导电接触部712b的长度。在一个实施例中，导电接触部712a耦合到N型/P型鳍状物区域716a和718a以及阴极区域704之上的平行背面过孔710两者并在这两者之上延伸，而导电接触部712b耦合到N型/P型鳍状物区域716a和718a以及阳极区域706之上的平行背面过孔710两者并在这两者之上延伸。导电接触部712a-b可以放置为与栅电极714相邻。
在一个实施例中，阴极区域704的/阴极区域704上的平行背面过孔710 具有导电接触部712a以耦合N型/P型鳍状物区域716a和718b的N型epi 部分726。对于另一实施例，阳极区域706的/阳极区域706上的平行背面过孔710具有导电接触部712b，以耦合N型/P型鳍状物区域716a和718a 的P型epi部分728。另外，如上所述，与图3-4的N型/P型鳍状物区域不同，N型/P型鳍状物区域716a和718a可以分别实施N型/P型STI区域716b和718b，其中这种N型/P型STI区域716b和718b可以是浅鳍状物切口，其被图案化成相应的N型/P型鳍状物区域716a和718a。在这些实施例中，N型STI区域716b可以与P型STI区域718b类似地被图案化，其中N型STI区域716b可以包括与N型鳍状物区域716a相同的材料，并且P型STI区域718b可以包括与P型鳍状物区域718a相同的材料。在一些实施例中，N型/P型STI区域716b和718b的厚度可以远远小于N型/P 型鳍状物区域716a和718a的厚度。在一个实施例中，N型STI区域716b 的厚度可以大约等于P型STI区域718b的厚度。
另外，平行背面过孔710可以基本上类似于以上在图4中描述的平行背面过孔410，除了阴极区域704之上的平行背面过孔710可以延伸以仅覆盖N型/P型鳍状物区域716a和718a的左侧的长度(即，该平行背面过孔 710可以仅从N型/P型鳍状物区域716a和718a的左边缘大致延伸到N型 /P型STI区域716b和718b的左边缘(或最近的边缘))，并且阳极区域706 之上的平行背面过孔710可以延伸以仅覆盖N型/P型鳍状物区域716a和 718a的右侧的长度(即，该平行背面过孔710可以仅从N型/P型鳍状物区域716a和718a的右边缘大致延伸到N型/P型STI区域716b和718b的右边缘(或最近的边缘))。这样，如图7所示，阴极区域704之上的平行背面过孔710与N型鳍状物区域716a平行且相邻地水平设置(或放置)，而阳极区域706之上的平行背面过孔710与P型鳍状物区域718a平行且相邻地水平设置。
在一个实施例中，如图7的俯视图所示，平行背面过孔710可以平行于相应的N型/P型鳍状物区域716a和718a水平地设置，其中阴极区域704 和阳极区域706之上的间隙(或开口)可以将相应的平行背面过孔710与 N型/P型鳍状物区域716a和718a分隔开。即，一个背面过孔710可以完全设置在阴极区域704之上并且与N型鳍状物区域716a相邻，而另一背面过孔710可以完全设置在阳极区域706之上并且与P型鳍状物区域718a相邻。另外，在一些实施例中，阴极区域704之上的平行背面过孔710可以利用导电接触部712a耦合到N型/P型鳍状物区域716a和718a的N型epi 部分726，而阳极区域706之上的平行背面过孔710可以利用导电接触部 712b耦合到N型/P型鳍状物区域716a和718a的P型epi部分728。
在一些实施例中，平行背面过孔710的宽度可小于相应的N型/P型鳍状物区域716a和718a的宽度。在另一实施例中，阴极区域704之上的平行背面过孔710的宽度可以基本上等于阳极区域406之上的平行背面过孔 710的宽度。在替代实施例中，阴极区域704之上的平行背面过孔710的宽度可以与阳极区域706之上的平行背面过孔710的宽度不同。
在一些实施例中，平行背面过孔710的厚度可以基本上等于相应的N 型/P型鳍状物区域716a和718a的厚度。同样，在这种实施例中，平行背面过孔710的顶表面可以与相应的N型/P型鳍状物区域716a和718a的顶表面基本上共面。此外，导电接触部712a可以设置在阴极区域704的平行背面过孔710的顶表面以及N型/P型鳍状物区域716a和718a两者的顶表面上，而导电接触部712b可以设置在阳极区域706的平行背面过孔710的顶表面以及N型/P型鳍状物区域716a和718a两者的顶表面上。另外，导电接触部712a可以具有在N型/P型鳍状物区域716a和718a的长度和阴极区域704的平行背面过孔710的长度这两者之上/之外延伸(并突出)的长度，而导电接触部712b可以具有在N型/P型鳍状物区域716a和718a的长度和阴极区域706的平行背面过孔710的长度这两者之上/之外延伸(并突出)的长度。在一个实施例中，导电接触部712a的长度可以基本上等于导电接触部712b的长度。在替代实施例中，导电接触部712a的长度可以与导电接触部712b的长度不同。
对于一个实施例，平行背面过孔710可以通过绝缘体材料703与相应的N型/P型鳍状物区域716a和718a完全分隔开。绝缘体材料703可以与以上在图2中描述的绝缘体材料203基本上类似。绝缘体材料703可以包围每个平行背面过孔710，其中绝缘体材料703可以与每个平行背面过孔 710的长边外边缘相邻放置(如图7的俯视图所示)。此外，在一个实施例中，绝缘体材料703可以进一步设置在绝缘体区域702之上，以将具有N 型STI区域716b的N型鳍状物区域716a与具有P型STI区域718b的P型鳍状物区域718a分隔开。在另一实施例中，可以省略绝缘体材料703而不设置在绝缘体区域702之上。而且，在实施例中，绝缘体材料703的厚度小于平行背面过孔710和N型/P型鳍状物区域716a和718a的厚度。
注意，基于期望的封装设计，二极管器件700可以包括更少的、附加的或替代的封装部件。
如上所述，诸如带隙二极管的常规的三端子STI BJT依赖于硅衬底在发射极、基极和集电极结/区域之间提供传导。在无衬底技术中，随着二极管/晶体管器件继续缩小，这些半导体衬底被完全抛光(或去除)，从而切断了常规电流路径。例如，如上所述，在常规的SOIFinFET横向BJT器件中， epi部分下方的子鳍状物区域被完全去除，仅在绝缘体区域的顶部上留下高掺杂的epi部分。在这些示例中，P型(或P+)发射极和集电极epi被用作基极区域的具有相反的背景掺杂的N鳍状物区域分隔开，其中电流传导路径通常仅限于发射极和集电极epi部分/接触部之间的N鳍状物基极区域。
这些基于SOI的横向BJT器件具有几个缺点，包括(i)在这种设计中无法接触并收集基极电流(例如，如果生长了epi部分，则这种部分会阻塞通往集电极区域的电流路径；替代地，可以在侧面上形成N抽头，但是这种抽头不能反映真实的基极电流；(ii)电流和热量生成被限制于很小的体积，其中epi部分下面的绝缘体区域阻止了散热，并且因此被限制于小得多的电流范围；以及(iii)对BJT性能的可调性的附加约束(例如，可以注入额外的P+发射极来调整发射极-基极结特性，这反过来调节BJT性能指标，但会增加尺寸、成本等，而在SOI器件中，鳍状物被完全蚀刻掉，仅留下P 型epi部分，并且因此不存在类似的这种可调特征，例如额外的P+发射极)。
因此，在现有的无衬底技术中，硅体块(或硅衬底)被完全抛光掉，这去除了这种BJT器件的传导路径。这创建了对用于构建基于三端子FinFET 的横向BJT器件的新的且改进的方式的需要。这样，如下面在图8A-8B、图9和图10A-10C中所描述的，这些实施例提供了具有背面接触部的横向无衬底BJT器件，所述背面接触部例如是用于发射极、集电极和基极结的背面金属区域、以及背面过孔和/或平行背面过孔。这种实施例使得能够通过背面接触部来接触/耦合BJT器件的发射极、基极和集电极结。
因此，本文所述的实施例包括通过以下方式对现有处理技术的改进：(i) 将子鳍状物区域留在epi部分之下，这有助于传导过程，并且还增加了器件的载流能力和热极限，(ii)在横向BJT器件的有源鳍状物区域之下实施背面金属接触部以充当散热器(例如，与常规SOI横向BJT器件下面的绝缘体区域相比)，以帮助降低路由电阻，并且，即使有源BJT鳍状物区域在绝缘体区域上(例如，与常规的基于SOI的横向BJT器件相比)，也增加了浅隔离BJT器件中子鳍状物区域的热容量；(iii)对发射极和集电极结区域都使用附加的P+注入，以防止发射极/集电极与基极区域之间通过背面过孔发生短路，其中可以修改掺杂种类和能量以调整正向偏置的发射极-基极结特性和横向BJT器件的性能；以及(iv)允许通过子鳍状物区域偏置并创建基极电流(例如，与SOI横向BJT器件相比)。
图8A-图10C示出了实施横向BJT器件的方式，该横向BJT器件包括具有本文所述的背面金属接触部的子鳍状物传导。例如，一种方式包括初始形成N型鳍状物区域，并且然后实施特殊的P+注入以创建发射极和集电极区域，而中间的N鳍状物区域形成基极区域。这种方法使用在相同的鳍状物区域上形成要由栅电极分隔开的相反类型的epi部分。因此，第一P/N结可以形成在P+发射极区域与N型基极结区域之间，并且第二P/N结可以形成在N型基极区域与P+集电极区域之间。注意，在没有特殊的P+注入的情况下，在P+发射极/P+集电极结区域与N型鳍状物基极区域之间通过鳍状物区域下方的背面金属接触部而发生短路。这样，下面描述的横向BJT晶体管器件的这些实施例允许在同一鳍状物区域内形成两个背对背二极管结，而背面过孔将电流向下传送到相应的背面金属接触部/区域，并且这种鳍状物区域之上的顶部层级金属路由结合单独的抽头中的背面过孔有助于收集基极电流。在图8A-图10C的每一个中示出了这种实施例的示例。还应注意，在一些视图中，为清楚起见，可能已在这种器件中去除了鳍状物、绝缘体、金属和过孔的部分。
现在参考图8A，示出了根据实施例的晶体管器件800的截面图和相应的俯视图。而在图8B中，示出了根据实施例的晶体管器件800的鳍状物区域801的相应截面图。在一个实施例中，晶体管器件800可以是具有背面过孔的无衬底的基于FinFET的横向BJT晶体管器件。晶体管器件800可以包括无衬底FinFET横向二极管器件/设计，其可以基本上类似于以上在图1 中描述的二极管器件100(和/或以上在图1-7中描述的任何其他二极管器件)。
也就是说，在一些实施例中，晶体管器件800可以具有N型鳍状物区域816和两个P型鳍状物区域818，它们耦合并设置在发射极区域804、绝缘体区域802和/或集电极区域806之上。在这些实施例中，N型鳍状物区域816可以在N型鳍状物区域816的左侧上被P型鳍状物区域818之一包围(例如，如图8A-8B的截面图所示，在N型鳍状物区域816的两个相对的短边边缘/侧壁上)，并且在N型鳍状物区域816的右侧上被两个P型鳍状物区域818中的另一个包围(如图8A-8B所示)。另外，在一个实施例中，背面过孔810可以垂直地设置在发射极和集电极区域804和806上，并且放置为与两个P型鳍状物区域818的外边缘/侧壁相邻。类似地，在该实施例中，晶体管器件800还可以具有设置在基极区域808之上的N型鳍状物区域816，其中背面过孔810可以垂直地设置在基极区域808上并放置于N 型鳍状物区域816之间。因此，晶体管器件800使得能够通过背面过孔810 和路由线841-843耦合(或接触)发射极、集电极和基极区域804、806和 808的结。
对于一些实施例，多个N型epi部分826、多个栅电极814和多个P型 epi部分828设置在绝缘体、发射极和集电极区域802、804和806的N型 /P型鳍状物区域816和818之上，而N型epi部分826和栅电极814设置在基极区域808的N型鳍状物区域816之上。另外，在实施例中，多个导电接触部812设置在绝缘体、发射极、集电极和基极区域802、804、806和 808的N型/P型epi部分826和828和/或N型/P型鳍状物区域816和818 之上，以形成晶体管器件800的顶侧金属接触部。如图8A所示，栅电极 814可以放置于导电接触部812之间，而导电接触部812可以放置于栅电极 814和/或背面过孔810之间。
如上所述，在一些实施例中，晶体管器件800可以初始设置(或形成) N型鳍状物区域816，并且然后注入P型鳍状物区域818以创建发射极和集电极区域804和806，而放置于中间的N型鳍状物区域816形成基极区域 808。这种实施例可以在相同/相应的N型/P型鳍状物区域816和818上实施N型/P型epi部分826和828的形成，并可以将这种N型/P型epi部分 826和828与栅电极814分隔开。即，N型/P型epi部分826和828可以外延生长在相同的相应的N型/P型鳍状物区域816和818上，其中N型epi 部分826设置在N型鳍状物区域816之上，并且P型epi部分828相应地设置在P型鳍状物区域818之上。因此，如图8B所示，第一P/N结可以实施在P型鳍状物区域818(或P+发射极区域)与N型鳍状物区域816(或 N型基极结区域)之间(例如，如图8A的左侧的在发射极和绝缘体区域804 和802的界面之上的P型/N型鳍状物区域818和816所示)；并且第二P/N 结可以实施在N型鳍状物区域816(或N型基极结区域)与P型鳍状物区域818(或P+集电极区域)之间(例如，如图8A的右侧的在绝缘体与集电极区域802和806的界面之上的P型/N型鳍状物区域818和816所示)。注意，利用P型鳍状物区域818的注入，晶体管器件800避免了P+发射极 /集电极区域804和806与基极区域808的N型鳍状物区域816之间通过相应的N型/P型鳍状物区域816和818下方的发射极、集电极和基极区域804、806和808的背面金属接触部而发生短路。
这样，在本文所述的这些实施例中，晶体管器件800(或三端子横向BJT 晶体管器件)在同一鳍状物内提供至少两个背对背P/N二极管结的形成(即，如图8A所示，在绝缘体、发射极和集电极区域802、804和806之上具有 N型/P型鳍状物区域816和818)，而N型鳍状物区域818之上的顶部层级金属路由线842结合背面过孔将电流向下(如图8B中的箭头833所示)传送到发射极和集电极区域804和806的相应的背面金属接触部，因为这种相应的N型/P型鳍状物区域816和818之上的顶部层级金属路由线843结合基极区域808的单独金属抽头中的背面过孔810有助于收集基极电流(如图8B中的箭头832所示)。如上所述，晶体管器件800可以用如本文所述的无衬底FinFET二极管阵列或多个无衬底FinFET二极管器件来实施，也就是说，其中由晶体管器件800实施的这种二极管器件可以基本上类似于以上在图1-7中描述的二极管器件。
这样，晶体管器件800的N型/P型鳍状物区域816和818、N型/P型 epi部分826和828、背面过孔810、导电接触部812、栅电极814、路由线 841-843、以及绝缘体、发射极、集电极和基极区域802、804、806和808 可以基本上类似于图1中的二极管器件100的N型/P型鳍状物区域116和 118、N型/P型epi部分126和128、背面过孔110、导电接触部112、栅电极114、路由线141-142、以及绝缘体、阴极和阳极区域102、104和106。也就是说，例如，发射极、集电极和基极区域804、806和808可以由类似于图1中的阴极和阳极区域104和106的导电/金属区域(或层/部分)形成。
注意，基于期望的封装设计，图8A-8B的晶体管器件800和鳍状物区域801可以包括更少的、附加的或替代的封装部件。
现在参考图9A，示出了根据实施例的晶体管器件900的截面图和相应的俯视图。而在图9B中，示出了根据实施例的晶体管器件900的鳍状物区域901的相应截面图。在一个实施例中，晶体管器件900可以是具有平行背面过孔的无衬底的基于FinFET的浅隔离BJT晶体管器件。晶体管器件 900可以基本上类似于以上在图8A中描述的晶体管器件800，除了N型鳍状物区域916a包括STI区域916b(或N型浅隔离区域)，N型鳍状物区域 916a与P型鳍状物区域918分隔开，并且N型/P型鳍状物区域916和918 与分别设置于集电极、基极和发射极区域906、908和904的金属抽头上的平行背面过孔910耦合并相邻。
也就是说，在一些实施例中，晶体管器件900可以具有N型鳍状物区域916a和与STI区域916b耦合并设置在绝缘体区域902之上的两个P型鳍状物区域918(例如，在绝缘体区域902上的有源带隙二极管器件)。在这些实施例中，具有STI区域916b(如图9A-9B所示在N型鳍状物区域 916a的每一侧上)的N型鳍状物区域916a可以在N型鳍状物区域916a的 STI区域916b的左侧上被P型鳍状物区域918中的一个包围，并且在N型鳍状物区域916的STI区域916b的右侧上被另一P型鳍状物区域918包围 (如图9A-9B)。注意，这种实施例可以创建PNPBJT，替代地，也可以创建NPN BJT。
另外，在一个实施例中，晶体管器件900还可以具有设置在集电极、基极和发射极区域906、908和904之上的N型鳍状物区域916和两个P型鳍状物区域918。在实施例中，集电极、基极和发射极区域906、908和904 可以与绝缘体区域902分隔开，其中，这种集电极、基极和发射极区域906、 908和904可以是晶体管器件900的导电/金属抽头。在这些实施例中，N型鳍状物区域916可以设置在基极区域903之上，并且可以放置于左侧的P 型鳍状物区域918中的设置在集电极区域906之上的P型鳍状物区域918 与右侧的设置在发射极区域904之上的另一P型鳍状物区域918之间。
另外，对于一些实施例，平行背面过孔910可以垂直地设置在集电极、基极和发射极区域906、908和904上，并且放置为与P型鳍状物区域918 (左侧上)、N型鳍状物区域916和P型鳍状物区域(右侧上)相邻，P型鳍状物区域918(左侧上)、N型鳍状物区域916和P型鳍状物区域(右侧上)也分别设置在这种集电极、基极和发射极区域906、908和904上。如上所述，平行背面过孔910可以被隔离(在金属抽头上)，并且可以利用绝缘体材料903与相应的N型/P型鳍状物区域916和918分隔开。因此，晶体管器件900能够通过平行背面过孔910和路由线913耦合(或接触)集电极、基极和发射极区域906、908和904的结。例如，平行背面过孔910可以用于将电流传送到集电极、基极和发射极区域906、908和904的背面接触部，而单独的隔离的N型/P型鳍状物区域916a和918可以用于收集电流并通过路由线913将该电流供应到背面过孔910。即，如图9B所示，平行背面过孔910与相应的N型/P型鳍状物区域916a/916和918可以向下传送集电极电流(如箭头933所示)，并且到达发射极和集电极区域904和906的相应的背面金属接触部，因为相应的N型鳍状物区域916和916a结合基极区域908的平行背面过孔910可以帮助收集基极电流(如箭头932所示)。
对于一些实施例，类似于图8A-8B中的晶体管器件800，N型epi部分 926、栅电极914和P型epi部分928分别设置在N型/P型鳍状物区域 916a/916和918之上。另外，在实施例中，导电接触部912设置在N型/P 型epi部分926和928和/或集电极、基极和发射极区域906、908和904的平行背面过孔910之上，以形成晶体管器件900的顶侧金属接触部。如图 9A-9B所示，栅电极914可以放置于导电接触部912之间，而导电接触部 912可以放置于相应的N型/P型鳍状物区域916a/916和918的顶部外边缘上。另外，在如图9A所示的一个实施例中，设置在相应的N型/P型鳍状物区域916a/916和918的左侧上的路由线913可以与平行背面过孔910隔离，其中这些路由线913(在这种鳍状物区域的左侧上)可以仅设置在N型 /P型epi部分926和928之上并与之耦合；同时，设置在相应的N型/P型鳍状物区域916a/916和918的右侧上的其他路由线913可以导电耦合到平行背面过孔910，其中这些路由线913(在这种鳍状物区域的右侧上)可以设置在相应的N型/P型epi部分926和928以及平行背面过孔910的顶表面这两者之上并与之耦合。
如上所述，晶体管器件900可以用如本文所述的无衬底FinFET二极管阵列或多个无衬底FinFET二极管器件来实施，也就是说，其中，由晶体管器件900实施的这种二极管器件可以基本上类似于以上在图1-8B中描述的二极管/晶体管器件。这样，晶体管器件900的N型/P型鳍状物区域916a/916 和918、STI区域916b、N型/P型epi部分926和928、平行背面过孔910、导电接触部912、栅电极914、路由线913、绝缘体材料903、以及绝缘体、发射极、集电极和基极区域902、904、906和908可以基本上类似于图1和图7-8A中的二极管/晶体管器件100、700和800的N型/P型鳍状物区域 716a/116和118、N型STI区域716b、N型/P型epi部分126和128、平行背面过孔710、导电接触部112、栅电极114、路由线141-142、绝缘体材料703、以及绝缘体、发射极、集电极和基极区域802、804、806和808。
注意，基于期望的封装设计，图8A-8B的晶体管器件900和鳍状物区域801可以包括更少的、附加的或替代的封装部件。
现在参考图10A-10C，其是描绘根据一些实施例的晶体管器件1000的一系列截面鳍状物和栅极视图。图10A-10C所示的工艺流程形成了类似于以上在图8A-8B中描述的晶体管器件800的晶体管器件1000。因此，如上所述，晶体管器件1000的该工艺流程示出了能够实施具有背面过孔的无衬底的基于FinFET的横向BJT晶体管器件的方式之一。即，在一些实施例中，根据一些实施例，晶体管器件1000可以具有耦合并设置在发射极区域、绝缘体区域、集电极区域和/或基极区域之上的N型鳍状物区域、P型鳍状物区域和背面过孔。
现在参考图10A，示出了根据实施例的晶体管器件1000的一系列截面鳍状物和栅极图示。在实施例中，晶体管器件1000可以最初包括N型鳍状物区域1016，其中N型鳍状物区域1016可以是已经被掺杂(或创建)在P 型区域(或P型衬底)中的N型阱(或N阱)区域。在一个实施例中，晶体管器件1000可以在N型鳍状物区域1016之上设置多个P型鳍状物区域1018和多个绝缘体区域1003(或绝缘体材料)，其中，P型鳍状物区域1018 可以是浅P型(或P+)掺杂区域，并且其中绝缘体区域1003可以直接设置在N型鳍状物区域1016之上，并放置于晶体管器件1000的外边缘上并包围P型鳍状物区域1018。另外，多个栅电极1014可以设置(或形成/创建) 在N型/P型鳍状物区域1016和1018之上。在一个实施例中，如上所述，N型/P型鳍状物区域1016和1018、栅电极1014和绝缘体区域/材料1003 可以基本上类似于以上在图8A中描述的N型/P型鳍状物区域816和818、栅电极814和绝缘体区域/材料802。
另外，如图10A的鳍状物切割图示所示，栅电极1014可以设置在P型鳍状物区域1018和绝缘体区域1003上。最后，在一些实施例中，晶体管器件1000可以在P型鳍状物区域1018之上/上方实施P+掺杂能量1038(或 P+掺杂种类/浓度)以形成随后在下面的图10B中示出的发射极和集电极区域，而区域1036可以被P+掺杂能量1038(或P+掺杂暴露)阻挡(或覆盖)，以形成随后在图10B中示出的N型epi部分。
现在参考图10B，示出了根据实施例的晶体管器件1000的一系列截面鳍状物和栅极图示。在实施例中，多个P型epi部分1028可以设置在P型鳍状物区域1018之上，其中可以利用上述P+掺杂能量1038来形成(或注入)这种P型epi部分1028。例如，如图10B的鳍状物切割图示所示，P型 epi部分1028可以设置在P型鳍状物区域1018之上，其中P型epi部分 1028可以被嵌入(或包围)在绝缘体区域1003、栅电极1014和背面过孔 1010内。另外，在实施例中，N型epi部分1026可以设置在N型鳍状物区域1016之上并被包围(以及放置/定位)在栅电极1014之间。注意，在一个实施例中，可以使用N型/P型鳍状物区域的背景掺杂来定义基极区域和晶体管器件1000的各个掺杂结的区域(或面积)。在一些实施例中，多个背面过孔1010可以设置在N型鳍状物区域1016之上并且包围P型鳍状物区域1018和P型epi部分1028。
如上所述，这种实施例可以实施在相同/相应的N型/P型鳍状物区域 1016和1018上形成N型/P型epi部分1026和1028，并且可以将这种N型 /P型epi部分1026和1028与栅电极1014分隔开。也就是说，N型/P型epi 部分1026和1028可以在相同的相应的N型/P型鳍状物区域1016和1018 上外延生长，其中N型epi部分1026设置在N型鳍状物区域1016之上，并且P型epi部分1028分别设置在P型鳍状物区域1018之上，其中第一 P/N结可以实施在P型鳍状物区域1018(或P+发射极区域)与N型鳍状物区域1016(或N型基极结区域)之间，并且第二P/N结可以实施在N型鳍状物鳍状物区域1016(或N型基极结区域)与P型鳍状物区域1018(或P+ 集电极区域)之间。
现在参考图10C，示出了根据实施例的晶体管器件1000的一系列截面鳍状物和栅极图示。在实施例中，晶体管器件1000可以去除N型鳍状物区域1016的衬底部分，其中剩余的N型鳍状物区域1016可以基本上被嵌入 P型鳍状物区域1018。可以利用蚀刻工艺、抛光工艺或任何类似的去除/抛光工艺来实施衬底的去除，其中可以基于鳍状物/子鳍状物区域的期望厚度 (或z高度)来调节这种背面抛光。另外，发射极区域1004和集电极区域 1006可以设置在P型鳍状物区域1018和背面过孔1010下方。在一个实施例中，绝缘体区域1002可以设置在发射极区域和集电极区域1004和1006 之间。在另一实施例中，多个导电接触部1012可以设置在相应的N型/P型 epi部分1026和1028之上。
这样，如上所述，晶体管器件1000可以被实施为在同一鳍状物内具有至少两个背对背P/N二极管结的三端子横向BJT晶体管器件(即，具有处于绝缘体、发射极和集电极区域1002、1004和1006之上的N型/P型鳍状物区域1016和1018)，而背面过孔1010将电流传送到发射极和集电极区域 1004和1006的相应背面金属接触部，因为这种相应的N型/P型鳍状物区域1016和1018之上的顶部层级金属路由线(未示出)结合基极区域(例如，如图8A的基极区域808所示)的单独金属接触部中的背面过孔1010 可以帮助收集基极电流。
对于一个实施例，晶体管器件1000的N型/P型鳍状物区域1016和 1018、N型/P型epi部分1026和1028、背面过孔1010、导电接触部1012、栅电极1014、以及绝缘体、发射极和集电极区域1002、1004和1006(以及未示出的基极区域)可以基本上类似于图8A-8B中的晶体管器件800的N 型/P型鳍状物区域816和818、N-型/P型epi部分826和828、背面过孔 810、导电接触部812、栅电极814、以及绝缘体、发射极、集电极和基极区域802、804、806和808。注意，晶体管器件1000使得鳍状物/子鳍状物区域可以用作传导路径(例如，可以在集电极节点处收集载流子，其中，在较高的偏压下，集电极电流可以大于指示β大于1(这种器件的关键指标)的基极电流)。
还应注意，基于期望的封装设计，晶体管器件1000可以包括更少的、附加的或替代的封装部件。
现在参考图11A-11B。本文描述的集成电路结构可以被包括在电子器件中。作为一个这种装置的示例，图11A和图11B是根据本文描述的一个或多个实施例的晶片和管芯的俯视图，所述管芯包括具有多个二极管的一个或多个晶体管器件。
如图11A-11B所示，晶片1100可以由半导体材料组成，并且可以包括一个或多个具有形成在晶片1100的表面上的IC结构的管芯1102。每个管芯1102可以是包括任何合适的IC(例如，如上所述的具有一个或多个具有多个二极管的晶体管器件的IC)的半导体产品的重复单元。在完成半导体产品的制造之后，晶片1100可以经历单一化工艺，其中每个管芯1102彼此分隔开以提供半导体产品的分立的“芯片”。特别地，包括具有如本文所述的独立缩放的选择器的嵌入式非易失性存储器结构的结构可以采用晶片 1100(例如，未单一化)的形式或管芯1102(例如，单一化)的形式。管芯 1102可以包括一个或多个基于独立缩放的选择器的嵌入式非易失性存储器结构和/或用于路由电信号的支持电路、以及任何其他IC部件。在一些实施例中，晶片1100或管芯1102可以包括附加的存储器件(例如，SRAM器件)、逻辑器件(例如，与门、或门、与非门、或者或非门)或任何其他合适的电路元件。这些器件中的多个器件可以组合在单个管芯1102上。例如，由多个存储器件形成的存储阵列可以与处理设备或被配置为在存储器件中存储信息或执行存储在存储阵列中的指令的其他逻辑形成在同一管芯1102 上。
本文所述的实施例可以用于制造各种各样的不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用在本领域中已知的各种各样的电子设备中。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以潜在地使用本文中描述的方式来制造。
注意，基于期望的封装设计，图11A-11B的晶片1100和/或管芯1102 可以包括更少的或附加的部件和/或材料。
图12是示出根据一个实施例的利用I/O设备1210和微处理器1202的电子系统1200的示意框图，该微处理器1202包括处理器1204、存储设备 1208和控制单元1206。图12是根据一个实施例的电子系统1200的图示。电子系统1200可以对应于例如便携式系统、计算机系统、过程控制系统或利用处理器和相关联的存储器的任何其他系统。电子系统1200可以包括微处理器1202、处理器1204、控制单元1206、存储设备1208和I/O设备1210。注意，要认识到，在各种实施例中，电子系统1200可以具有多个处理器、控制单元、存储设备单元和/或I/O设备。在一个实施例中，电子系统1200 具有一组指令，这些指令定义了要由处理器1204对数据执行的操作以及处理器1204、存储设备1208和I/O设备1210之间的其他事务。控制单元1206 通过使一组操作循环进行来协调处理器1204、存储设备1208和I/O设备 1210的操作，所述一组操作使指令从存储设备1208被检索并执行。存储设备1208可以包括衬底(例如，这种设备还可以包括如上面在图1-10C中描述的二极管/晶体管器件)。在实施例中，存储设备1208被嵌入在微处理器 1202中，如图12所示。在另一实施例中，电子系统1200的处理器1204或另一部件可以包括例如本文所述的具有多个二极管/晶体管器件的衬底。
注意，基于期望的封装设计，图12的电子系统1200可以包括更少的或附加的封装部件和/或材料。
图13是根据本文描述的一个或多个实施例的可以包括一个或多个二极管和/或晶体管器件(如上所述)的IC器件组件的截面侧视图。如图13所示，IC器件组件1300包括具有一个或多个如本文所述的IC结构的部件。 IC器件组件1300包括设置在电路板1302(例如，母板)上的多个部件。IC 器件组件1300包括设置在电路板1302的第一面1340和电路板1302的相对的第二面1342上的部件。通常，部件可以设置在面1340和1342之一或两者上。具体而言，IC器件组件1300的部件中的任何合适的部件可以包括许多CMOS结构，例如本文所述的无衬底FinFET二极管和/或晶体管器件。
在一些实施例中，电路板1302可以是包括多个金属层的PCB，该多个金属层通过电介质材料层彼此分隔开并且通过导电过孔而互连。可以以期望的电路图案形成任何一个或多个金属层，以在耦合到电路板1302的部件之间路由电信号(可选地与其他金属层结合)。在其他实施例中，电路板1302 可能是非PCB衬底。
图13所示的IC器件组件1300包括通过耦合部件1316耦合到电路板 1302的第一面1340的内插件上封装结构1336。耦合部件1316可以将内插件上封装结构1336电和机械地耦合到电路板1302，并且可以包括焊球(如图13所示)、插座的公母部分、粘合剂、底部填充材料和/或任何其他合适的电和/或机械耦合结构。
内插件上封装结构1336可以包括通过耦合部件1318耦合到内插件 1304的IC封装1320。耦合部件1318可以采用用于该应用的任何合适的形式，例如以上参考耦合部件1316所讨论的形式。尽管在图13中示出了单个IC封装1320，但是可以将多个IC封装耦合到内插件1304。注意，要认识到，可以将附加的内插件耦合到内插件1304。内插件1304可以提供用于桥接电路板1302和IC封装1320的居间衬底。IC封装1320可以是或包括例如管芯(例如，图11B的管芯1102)或任何其他合适的部件。通常，内插件1304可以将连接扩展到更宽的间距，或者将连接重新路由到其他连接。例如，内插件1304可以将IC封装1320(例如，管芯)耦合到耦合部件1316 的球栅阵列(BGA)，以耦合到电路板1302。在图13所示的实施例中，IC 封装1320和电路板1302附接到内插件1304的相对侧。在其他实施例中， IC封装1320和电路板1302可以附接到内插件1304的同一侧。在一些实施例中，三个或更多部件可以通过内插件1304互连。
内插件1304可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施方式中，内插件1304可以由替代的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗和其他III-V族和IV族材料。内插件1304可以包括金属互连 1310和过孔1308，包括但不限于穿硅过孔(TSV)1306。内插件1304还可以包括嵌入式器件1314，包括无源和有源器件。这种器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、 ESD器件和存储器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件的更复杂的器件也可以形成在内插件1304上。内插件上封装结构1336可以采取本领域已知的任何内插件上封装结构的形式。
IC器件组件1300可以包括通过耦合部件1322耦合到电路板1302的第一面1340的IC封装1324。耦合部件1322可以采取以上参考耦合部件 1316所讨论的任何实施例的形式，并且IC封装1324可以采取以上参考IC 封装1320所讨论的任何实施例的形式。
图13所示的IC器件组件1300包括通过耦合部件1328耦合到电路板 1302的第二面1342的封装上封装结构1334。封装上封装结构1334可以包括IC封装1326和IC封装1332，二者通过耦合部件1330耦合在一起，使得IC封装1326设置在电路板1302与IC封装1332之间。耦合部件1328 和1330可以采取以上讨论的耦合部件1316的任何实施例的形式，并且IC 封装1326和1332可以采取上述IC封装1320的任何实施例的形式。可以根据本领域中已知的任何封装上封装结构来配置封装上封装结构1334。
注意，基于期望的封装设计，图13的IC器件组件1300可以包括更少或更多的封装部件和/或材料。
图14是示出根据一个实施例的利用具有多个二极管器件和/或多个晶体管器件的器件封装1410的计算机系统1400的示意框图。图14示出了计算设备1400的示例。计算设备1400容纳母板1402。对于一个实施例，母板1402可以类似于图14的电路板1402。母板1402可以包括多个部件，包括但不限于处理器1404、器件封装1410和至少一个通信芯片1406。处理器1404物理和电耦合到母板1402。对于一些实施例，至少一个通信芯片 1406也物理和电耦合到母板1402。对于其他实施例，至少一个通信芯片1406 是处理器1404的一部分。
根据其应用，计算设备1400可以包括可以或可以不物理和电耦合到母板1402的其他部件。这些其他部件包括但不限于易失性存储器(例如 DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速计、陀螺仪、扬声器、照相机和大容量存储设备(例如硬盘驱动器、压缩盘(CD)、数字多用盘(DVD)等)。
至少一个通信芯片1406实现了用于向和从计算设备1400传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质通过使用调制的电磁辐射来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何电线、尽管在一些实施例中它们可能不包含。至少一个通信芯片1406可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、 HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生词以及指定为3G、4G、5G及更高版本的任何其他无线协议。计算设备1400可以包括多个通信芯片1406。例如，第一通信芯片1406可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，而第二通信芯片1406 可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、 LTE、Ev-DO等。
计算设备1400的处理器1404包括封装在处理器1404内的集成电路管芯。器件封装1410可以是但不限于衬底、封装衬底、CMOS封装、微电子器件和/或PCB。器件封装1410可以包括如本文所述的无衬底FinFET二极管和/或晶体管器件(例如，如图1-10C所示)。器件封装1410还可以包括来自本文描述的附图的任何其他部件。
注意，由于材料、特征和部件可以限于器件封装1410和/或计算设备 1400的可能需要如上所述的这种二极管和/或晶体管器件的任何其他部件 (例如，母板1402、处理器1404和/或计算设备1400的任何其他部件)，器件封装1410可以是单个部件/器件、部件的子集和/或整个系统。
对于某些实施例，如本文所述，集成电路管芯可以与一个或多个器件一起封装在衬底上，所述衬底包括热稳定的RFIC和用于无线通信的天线以及如本文所述的器件封装，以减小计算设备的z高度。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
至少一个通信芯片1406也包括封装在通信芯片1406内的集成电路管芯。对于一些实施例，通信芯片的集成电路管芯可以与一个或多个器件一起封装在包括如本文所述的一个或多个器件封装的衬底上。
在前述说明书中，已经参考其特定的示例性实施例描述了实施例。但是，应该记住，所有这些和类似术语均与适当的物理量相关联，并且仅仅是应用于这些量的方便标签。显而易见的是，在不脱离更广泛的精神和范围的情况下，可以对其进行各种修改。因此，说明书和附图应被认为是说明性意义而不是限制性意义。
以下示例涉及其他实施例。不同实施例的各种特征可以与所包括的一些特征和被排除的其他特征进行各种组合，以适合各种不同的应用。
以下示例涉及其他实施例：
示例1是一种二极管器件，包括：第一导电区域和绝缘体区域之上的第一鳍状物区域；第二导电区域和绝缘体区域之上的第二鳍状物区域，其中第二鳍状物区域与第一鳍状物区域横向相邻，并且其中绝缘体区域在第一导电区域和第二导电区域之间；第一导电区域上的第一导电过孔，其中第一导电过孔与第一鳍状物区域垂直相邻；以及第二导电区域上的第二导电过孔，其中第二导电过孔与第二鳍状物区域垂直相邻。
在示例2中，示例1的主题可以可选地包括：第一鳍状物区域上的多个第一部分；第二鳍状物区域上的多个第二部分；第一鳍状物区域和第二鳍状物区域之上的多个栅电极，其中多个栅电极在多个第一部分与多个第二部分之间；以及多个第一和第二部分以及第一和第二鳍状物区域之上的多个导电接触部，其中多个栅电极在多个导电接触部之间。
在示例3中，示例1-2的主题可以可选地包括：第一导电过孔和第二导电过孔耦合到多个导电接触部。
在示例4中，示例1-3的主题可以可选地包括：第一鳍状物区域包括第一N型掺杂材料，并且其中第二鳍状物区域包括第一P型掺杂材料。
在示例5中，示例1-4的主题可以可选地包括：多个第一部分包括第二 N型掺杂材料，并且其中多个第二部分包括第二P型掺杂材料。
在示例6中，示例1-5的主题可以可选地包括：多个栅电极包括多晶硅材料。
在示例7中，示例1-6的主题可以可选地包括：多个导电接触部之上的多个导电线。
在示例8中，示例1-7的主题可以可选地包括：第一导电区域是阴极区域，其中第二导电区域是阳极区域，并且其中第一鳍状物区域的界面侧壁与第二鳍状物区域的界面侧壁直接相邻并耦合。
在示例9中，示例1-8的主题可以可选地包括：第一和第二导电过孔的顶表面与多个导电接触部的顶表面基本上共面。
在示例10中，示例1-9的主题可以可选地包括：第一导电过孔导电耦合到阴极区域，其中第二导电过孔导电耦合到阳极区域，并且其中第一和第二鳍状物区域的界面侧壁位于绝缘体区域之上。
示例11是一种二极管器件，包括：第一导电区域和绝缘体区域之上的第一鳍状物区域；第二导电区域和绝缘体区域之上的第二鳍状物区域，其中第二鳍状物区域与第一鳍状物区域横向相邻，并且其中绝缘体区域在第一导电区域和第二导电区域之间；第一导电区域之上的第一导电过孔，其中第一导电过孔与第一鳍状物区域平行相邻；以及第二导电区域之上的第二导电过孔，其中第二导电过孔与第二鳍状物区域平行相邻。
在示例12中，示例11的主题可以可选地包括：第一鳍状物区域上的多个第一部分；第二鳍状物区域上的多个第二部分；第一鳍状物区域和第二鳍状物区域之上的多个栅电极，其中多个栅电极在多个第一部分与多个第二部分之间；多个导电接触部，在多个第一和第二部分、第一和第二鳍状物区域以及第一和第二导电过孔之上，其中多个栅电极在多个导电接触部之间；以及第一导电区域和第二导电区域之上的绝缘体材料，其中绝缘体材料在第一导电过孔和第一鳍状物区域之间，并且其中绝缘体材料在第二导电过孔和第二鳍状物区域之间。
在示例13中，示例11-12的主题可以可选地包括：第一导电过孔和第二导电过孔耦合到多个导电接触部。
在示例14中，示例11-13的主题可以可选地包括：第一鳍状物区域包括第一N型掺杂材料，并且其中，第二鳍状物区域包括第一P型掺杂材料。
在示例15中，示例11-14的主题可以可选地包括：多个第一部分包括第二N型掺杂材料，并且其中多个第二部分包括第二P型掺杂材料。
在示例16中，示例11-15的主题可以可选地包括：多个栅电极包括多晶硅材料。
在示例17中，示例11-16的主题可以可选地包括：多个导电接触部之上的多个导电线。
在示例18中，示例11-17的主题可以可选地包括：第一导电区域是阴极区域，其中第二导电区域是阳极区域，并且其中第一鳍状物区域的界面侧壁与第二鳍状物区域的界面侧壁直接相邻并耦合。
在示例19中，示例11-18的主题可以可选地包括：第一和第二导电过孔的顶表面与第一和第二鳍状物区域的多个第一和第二部分的顶表面基本上共面。
在示例20中，示例11-19的主题可以可选地包括：第一导电过孔导电耦合到阴极区域，其中第二导电过孔导电耦合到阳极区域，并且其中，第一和第二鳍状物区域的界面侧壁位于绝缘体区域之上。
示例21是一种晶体管器件，包括：绝缘体区域之上的第一鳍状物区域，其中，第一鳍状物区域具有第一侧壁和与第一侧壁相对的第二侧壁；第一导电区域和绝缘体区域之上的第二鳍状物区域，其中第二鳍状物区域与第一鳍状物区域的第一侧壁横向相邻；第二导电区域和绝缘体区域之上的第三鳍状物区域，其中第三鳍状物区域与第一鳍状物区域的第二侧壁横向相邻，其中第一鳍状物区域被第二鳍状物区域和第三鳍状物区域包围，并且其中绝缘体区域在第一导电区域和第二导电区域之间；第三导电区域之上的第四鳍状物区域；第一导电区域上的第一导电过孔，其中第一导电过孔与第二鳍状物区域垂直相邻；第二导电区域上的第二导电过孔，其中第二导电过孔与第三鳍状物区域垂直相邻；以及第三导电区域上的第三导电过孔，其中第三导电过孔垂直地放置于第四鳍状物区域之间。
在示例22中，示例21的主题可以可选地包括：第一和第四鳍状物区域上的多个第一部分；第二和第三鳍状物区域上的多个第二部分；第一、第二、第三和第四鳍状物区域之上的多个栅电极，其中多个栅电极在多个第一和第二部分之间；多个第一和第二部分以及第一、第二、第三和第四鳍状物区域之上的多个导电接触部，其中多个栅电极在多个导电接触部之间，其中第一、第二和第三导电过孔耦合到多个导电接触部；以及多个导电接触部之上的多个导电线。
在示例23中，示例21-22的主题可以可选地包括：第一和第四鳍状物区域包括第一N型掺杂材料，并且其中第二和第三鳍状物区域包括第一P 型掺杂材料，其中第一导电区域是发射极区域，其中第二导电区域是集电极区域，并且其中第三导电区域是基极区域。
在示例24中，示例21-23的主题可以可选地包括：多个第一部分包括第二N型掺杂材料，其中多个第二部分包括第二P型掺杂材料，其中多个栅电极包括多晶硅材料，并且其中第一、第二和第三导电过孔的顶表面与多个导电接触部的顶表面基本上共面。
在示例25中，示例21-24的主题可以可选地包括：第一导电过孔导电耦合到发射极区域，其中第二导电过孔导电耦合到集电极区域，其中第三导电过孔是导电耦合到基极区域，其中多个导电线中的一个将第一鳍状物区域导电耦合到第四鳍状物区域，并且其中基极区域与发射极和集电极区域分隔开。
在前述说明书中，已经参考其特定的示例性实施例描述了方法和装置。将显而易见的是，在不脱离更广泛的精神和范围的情况下，可以对其进行各种修改。因此，说明书和附图应被认为是说明性意义而不是限制性意义。
本公开的实施例的说明性实施方式的以上描述(包括摘要中描述的内容)并非旨在穷举或将本公开限制为所公开的精确形式。尽管本文出于说明性目的描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内可以进行各种等效修改。
可以根据以上具体实施方式对本公开进行这些修改。在所附权利要求中使用的术语不应被解释为将本公开限制为在说明书和权利要求中公开的特定实施方式。相反，本公开的范围将完全由所附权利要求确定，所附权利要求书将根据权利要求解释所建立的原则来解释。

Claims (25)

1.一种二极管器件，包括：
第一导电区域和绝缘体区域之上的第一鳍状物区域；
第二导电区域和所述绝缘体区域之上的第二鳍状物区域，其中，所述第二鳍状物区域与所述第一鳍状物区域横向相邻，并且其中，所述绝缘体区域在所述第一导电区域与所述第二导电区域之间；
所述第一导电区域上的第一导电过孔，其中，所述第一导电过孔与所述第一鳍状物区域垂直相邻；以及
所述第二导电区域上的第二导电过孔，其中，所述第二导电过孔与所述第二鳍状物区域垂直相邻。
2.根据权利要求1所述的二极管器件，还包括：
所述第一鳍状物区域上的多个第一部分；
所述第二鳍状物区域上的多个第二部分；
所述第一鳍状物区域和所述第二鳍状物区域之上的多个栅电极，其中，所述多个栅电极在所述多个第一部分与所述多个第二部分之间；以及
多个导电接触部，所述多个导电接触部在所述多个第一部分和所述多个第二部分以及所述第一鳍状物区域和所述第二鳍状物区域之上，其中，所述多个栅电极在所述多个导电接触部之间。
3.根据权利要求1或2所述的二极管器件，其中，所述第一导电过孔和所述第二导电过孔耦合到所述多个导电接触部。
4.根据权利要求1或2所述的二极管器件，其中，所述第一鳍状物区域包括第一N型掺杂材料，并且其中，所述第二鳍状物区域包括第一P型掺杂材料。
5.根据权利要求2所述的二极管器件，其中，所述多个第一部分包括第二N型掺杂材料，并且其中，所述多个第二部分包括第二P型掺杂材料。
6.根据权利要求2所述的二极管器件，其中，所述多个栅电极包括多晶硅材料。
7.根据权利要求2所述的二极管器件，还包括所述多个导电接触部之上的多个导电线。
8.根据权利要求1或2所述的二极管器件，其中，所述第一导电区域是阴极区域，其中，所述第二导电区域是阳极区域，并且其中，所述第一鳍状物区域的界面侧壁与所述第二鳍状物区域的界面侧壁直接相邻并耦合。
9.根据权利要求2所述的二极管器件，其中，所述第一导电过孔和所述第二导电过孔的顶表面与所述多个导电接触部的顶表面基本上共面。
10.根据权利要求8所述的二极管器件，其中，所述第一导电过孔导电耦合到所述阴极区域，其中，所述第二导电过孔导电耦合到所述阳极区域，并且其中，所述第一鳍状物区域和所述第二鳍状物区域的界面侧壁位于所述绝缘体区域之上。
11.一种二极管器件，包括：
第一导电区域和绝缘体区域之上的第一鳍状物区域；
第二导电区域和所述绝缘体区域之上的第二鳍状物区域，其中，所述第二鳍状物区域与所述第一鳍状物区域横向相邻，并且其中，所述绝缘体区域在所述第一导电区域与所述第二导电区域之间；
所述第一导电区域之上的第一导电过孔，其中，所述第一导电过孔与所述第一鳍状物区域平行相邻；以及
所述第二导电区域之上的第二导电过孔，其中，所述第二导电过孔与所述第二鳍状物区域平行相邻。
12.根据权利要求11所述的二极管器件，还包括：
所述第一鳍状物区域上的多个第一部分；
所述第二鳍状物区域上的多个第二部分；
所述第一鳍状物区域和所述第二鳍状物区域之上的多个栅电极，其中，所述多个栅电极在所述多个第一部分与所述多个第二部分之间；
多个导电接触部，所述多个导电接触部在所述多个第一部分和所述多个第二部分、所述第一鳍状物区域和所述第二鳍状物区域、以及所述第一导电过孔和所述第二导电过孔之上，其中，所述多个栅电极在所述多个导电接触部之间；以及
所述第一导电区域和所述第二导电区域之上的绝缘体材料，其中，所述绝缘体材料在所述第一导电过孔与所述第一鳍状物区域之间，并且其中，所述绝缘体材料在所述第二导电过孔与所述第二鳍状物区域之间。
13.根据权利要求12所述的二极管器件，其中，所述第一导电过孔和所述第二导电过孔耦合到所述多个导电接触部。
14.根据权利要求11、12或13所述的二极管器件，其中，所述第一鳍状物区域包括第一N型掺杂材料，并且其中，所述第二鳍状物区域包括第一P型掺杂材料。
15.根据权利要求12或13所述的二极管器件，其中，所述多个第一部分包括第二N型掺杂材料，并且其中，所述多个第二部分包括第二P型掺杂材料。
16.根据权利要求12或13所述的二极管器件，其中，所述多个栅电极包括多晶硅材料。
17.根据权利要求12或13所述的二极管器件，还包括所述多个导电接触部之上的多个导电线。
18.根据权利要求12或13所述的二极管器件，其中，所述第一导电区域是阴极区域，其中，所述第二导电区域是阳极区域，并且其中，所述第一鳍状物区域的界面侧壁与所述第二鳍状物区域的界面侧壁直接相邻并耦合。
19.根据权利要求12或13所述的二极管器件，其中，所述第一导电过孔和所述第二导电过孔的顶表面与所述第一鳍状物区域和所述第二鳍状物区域的所述多个第一部分和所述多个第二部分的顶表面基本上共面。
20.根据权利要求18所述的二极管器件，其中，所述第一导电过孔导电耦合到所述阴极区域，其中，所述第二导电过孔导电耦合到所述阳极区域，并且其中，所述第一鳍状物区域和所述第二鳍状物区域的界面侧壁位于所述绝缘体区域之上。
21.一种晶体管器件，包括：
绝缘体区域之上的第一鳍状物区域，其中，所述第一鳍状物区域具有第一侧壁和与所述第一侧壁相对的第二侧壁；
第一导电区域和所述绝缘体区域之上的第二鳍状物区域，其中，所述第二鳍状物区域与所述第一鳍状物区域的所述第一侧壁横向相邻；
第二导电区域和所述绝缘体区域之上的第三鳍状物区域，其中，所述第三鳍状物区域与所述第一鳍状物区域的所述第二侧壁横向相邻，其中，所述第一鳍状物区域由所述第二鳍状物区域和所述第三鳍状物区域围绕，并且其中，所述绝缘体区域在所述第一导电区域与所述第二导电区域之间；
第三导电区域之上的第四鳍状物区域；
所述第一导电区域上的第一导电过孔，其中，所述第一导电过孔与所述第二鳍状物区域垂直相邻；
所述第二导电区域上的第二导电过孔，其中，所述第二导电过孔与所述第三鳍状物区域垂直相邻；以及
所述第三导电区域上的第三导电过孔，其中，所述第三导电过孔垂直设置于所述第四鳍状物区域中间。
22.根据权利要求21所述的晶体管器件，还包括：
所述第一鳍状物区域和所述第四鳍状物区域上的多个第一部分；
所述第二鳍状物区域和所述第三鳍状物区域上的多个第二部分；
多个栅电极，所述多个栅电极在所述第一鳍状物区域、所述第二鳍状物区域、所述第三鳍状物区域和所述第四鳍状物区域之上，其中，所述多个栅电极在所述多个第一部分与所述多个第二部分之间；
多个导电接触部，所述多个导电接触部在所述多个第一部分和所述多个第二部分以及所述第一鳍状物区域、所述第二鳍状物区域、所述第三鳍状物区域和所述第四鳍状物区域之上，其中，所述多个栅电极在所述多个导电接触部之间，其中，所述第一导电过孔、所述第二导电过孔和所述第三导电过孔耦合到所述多个导电接触部；以及
所述多个导电接触部之上的多个导电线。
23.根据权利要求21或22所述的晶体管器件，其中，所述第一鳍状物区域和所述第四鳍状物区域包括第一N型掺杂材料，并且其中，所述第二鳍状物区域和所述第三鳍状物区域包括第一P型掺杂材料，其中，所述第一导电区域为发射极区域，其中，所述第二导电区域是集电极区域，并且其中，所述第三导电区域是基极区域。
24.根据权利要求23所述的晶体管器件，其中，所述多个第一部分包括第二N型掺杂材料，其中，所述多个第二部分包括第二P型掺杂材料，其中，所述多个栅电极包括多晶硅材料，并且其中，所述第一导电过孔、所述第二导电过孔和所述第三导电过孔的顶表面与所述多个导电接触部的顶表面基本上共面。
25.根据权利要求24所述的晶体管器件，其中，所述第一导电过孔导电耦合到所述发射极区域，其中，所述第二导电过孔导电耦合到所述集电极区域，其中，所述第三导电过孔导电耦合到所述基极区域，其中，所述多个导电线中的一个将所述第一鳍状物区域导电耦合到所述第四鳍状物区域，并且其中，所述基极区域与所述发射极区域和所述集电极区域分隔开。
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