JP2005328026A - 薄膜デバイス、集積回路、電気光学装置、電子機器 - Google Patents

薄膜デバイス、集積回路、電気光学装置、電子機器 Download PDF

Info

Publication number
JP2005328026A
JP2005328026A JP2005020988A JP2005020988A JP2005328026A JP 2005328026 A JP2005328026 A JP 2005328026A JP 2005020988 A JP2005020988 A JP 2005020988A JP 2005020988 A JP2005020988 A JP 2005020988A JP 2005328026 A JP2005328026 A JP 2005328026A
Authority
JP
Japan
Prior art keywords
thin film
film element
layers
heat generation
element layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005020988A
Other languages
English (en)
Other versions
JP4465715B2 (ja
Inventor
Hiroyuki Hara
弘幸 原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005020988A priority Critical patent/JP4465715B2/ja
Priority to KR1020050026467A priority patent/KR100781232B1/ko
Priority to TW094110104A priority patent/TWI253104B/zh
Priority to US11/105,477 priority patent/US20050230682A1/en
Priority to CNB2005100673106A priority patent/CN100392857C/zh
Publication of JP2005328026A publication Critical patent/JP2005328026A/ja
Priority to KR1020070060336A priority patent/KR100823110B1/ko
Application granted granted Critical
Publication of JP4465715B2 publication Critical patent/JP4465715B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

【課題】 層方向に隣接して配置される薄膜素子の相互間における発熱の影響を回避し、安定動作を確保することが可能な薄膜デバイスを提供すること。
【解決手段】 一又は複数の薄膜素子を含む薄膜素子層(13,15)を複数積層してなる薄膜デバイス(1)であって、上記薄膜素子(20,30)は、電流が流れることにより発熱を生じる発熱領域(21,31)を有し、隣接する二の上記薄膜素子層において、一方の上記薄膜素子層(13)に含まれる上記薄膜素子(20)の上記発熱領域(21)と他方の上記薄膜素子層(15)に含まれる上記薄膜素子(30)の上記発熱領域(31)とが当該薄膜素子層の厚さ方向において重ならないように、上記薄膜素子のそれぞれが相対的に配置されることを特徴とする薄膜デバイスである。
【選択図】 図１

Description

本発明は、薄膜トランジスタ等の薄膜回路素子を含む回路層を積層して構成される薄膜デバイス（いわゆる３次元デバイス）に関する。
薄膜トランジスタ等の薄膜素子（回路素子）を含む薄膜素子層（回路層）を積層して構成される薄膜デバイス（いわゆる３次元デバイス）の開発が進められている。例えば、特開平１１−２５１５１７号公報（特許文献１）には、転写元となる基板（転写元基板）上に薄膜素子を含む被転写層を形成し、その後当該被転写層を転写先となる基板上へ転写する技術を適用して、３次元デバイスを製造する方法が開示されている。このような３次元デバイスでは、従来の平面的（２次元的）なレイアウトの工夫では達成し得ない高集積度のデバイスを得ることが可能となるので、その発展が期待されている。
特開平１１−２５１５１７号公報
上述したような薄膜素子層を積層してなる薄膜デバイスでは、各薄膜素子層の厚さが概ね１〜３μｍ程度と薄いため、隣接する各層に含まれる薄膜素子（回路素子）の相互間が非常に近接することになる。このため、各薄膜素子において電流が流れることによって生じる発熱が他の薄膜素子に与える影響が顕著となり、薄膜デバイスの安定動作を確保しにくくなるという不都合がある。
そこで、本発明は、層方向に隣接して配置される薄膜素子の相互間における発熱の影響を回避し、安定動作を確保することが可能な薄膜デバイスを提供することを目的とする。
第１の態様の本発明は、一又は複数の薄膜素子を含む薄膜素子層を複数積層してなる薄膜デバイスであって、薄膜素子は、電流が流れることにより発熱を生じる発熱領域を有しており、隣接する二の上記薄膜素子層において、一方の上記薄膜素子層に含まれる上記薄膜素子の上記発熱領域と他方の上記薄膜素子層に含まれる上記薄膜素子の上記発熱領域とが当該薄膜素子層の厚さ方向において重ならないように、上記薄膜素子のそれぞれが相対的に配置されることを特徴とするものである。ここで、本発明における「薄膜素子」とは、例えば薄膜トランジスタや薄膜ダイオード等の能動素子、或いは抵抗等の受動素子などの回路素子をいう。
かかる構成によれば、薄膜素子層の厚さ方向（積層方向）において発熱領域が重複しないように各薄膜素子層の薄膜素子がレイアウトされるので、放熱性に優れ、各薄膜素子が他の薄膜素子からの発熱の影響を受けにくい薄膜デバイスが得られる。したがって、層方向に隣接して配置される薄膜素子の相互間における発熱の影響を回避し、安定動作を確保することが可能な薄膜デバイスが実現される。
好ましくは、上述した薄膜素子層の相互間には接着材が介在する。
かかる構造を採用することにより、各薄膜素子層を別個に形成した後に、例えば上記特許文献１などに開示の転写技術を適用して各薄膜素子層を積層するという製造方法を採用することが可能となり都合がよい。
好ましくは、複数の薄膜素子層は、ガラス基板又は樹脂基板上に積層されており、ガラス基板又は樹脂基板と上記薄膜素子層との相互間には接着材が介在する。
かかる構造を採用することにより、各薄膜素子層を別個に形成した後に、例えば上記特許文献１などに開示の転写技術を適用して、ガラス基板等の上に各薄膜素子層を積層するという製造方法を採用することが可能となり都合がよい。
また、上記接着材としては、放熱性シリコーン又はナノ構造制御型エポキシ樹脂を含んで構成される放熱作用の高い接着材を用いることが好ましい。
これにより、接着材を介して発熱領域で生じた熱を効率的に逃がすことが可能となり、薄膜素子のより一層の動作安定化を図ることができる。
また、上記薄膜素子層のそれぞれに二以上の上記薄膜素子が含まれている場合においては、異なる二層の上記薄膜素子層のそれぞれに含まれる上記薄膜素子の上記発熱領域の相互間の最小距離は、同一の上記薄膜素子層内における上記薄膜素子の上記発熱領域間の最小距離よりも大きいことが好ましい。
これにより、多くの薄膜素子層を積層した場合であっても、各薄膜素子層の面内における素子配置の制約を抑えつつ、薄膜素子層の相互間における発熱の影響を回避することが可能となる。
また、上記発熱領域は、上記薄膜素子層内において当該薄膜素子層の一面側に偏在しており、隣接する二の上記薄膜素子層は、それぞれの上記一面（発熱領域が偏在している側の面）と反対側の面同士を対向させて積層されていることも好ましい。
これにより、発熱領域の相互間距離がより多く確保され、薄膜素子層の相互間における発熱の影響を効果的に回避することが可能となる。
好ましくは、上記薄膜素子は薄膜トランジスタであり、上記発熱領域は当該薄膜トランジスタの能動領域である。
これにより、薄膜トランジスタを用いて電気回路等を構成した薄膜デバイスにおける動作安定性を向上させることが可能となる。
第２の態様の本発明は、能動素子を含む薄膜素子層を複数積層してなる薄膜デバイスであって、上記能動素子は、電流が流れることにより発熱を生じる発熱領域を有しており、隣接する二の上記薄膜素子層において、一方の上記薄膜素子層に含まれる上記能動素子の上記発熱領域と他方の上記薄膜素子層に含まれる上記能動素子の上記発熱領域とが、当該各薄膜素子層を平面視方向から見たときに離間するように、上記能動素子のそれぞれが配置されることを特徴とするものである。ここで「能動素子」とは、薄膜トランジスタや薄膜ダイオード等が該当する。
かかる構成によれば、薄膜素子層の厚さ方向（積層方向）において発熱領域が重複しないように各薄膜素子層の薄膜素子がレイアウトされるので、放熱性に優れ、各薄膜素子が他の薄膜素子からの発熱の影響を受けにくい薄膜デバイスが得られる。したがって、層方向に隣接して配置される薄膜素子の相互間における発熱の影響を回避し、安定動作を確保することが可能な薄膜デバイスが実現される。
また、上記薄膜素子層のそれぞれに二以上の上記能動素子が含まれている場合においては、異なる二層の上記薄膜素子層のそれぞれに含まれる上記能動素子の上記発熱領域の相互間の最小距離は、同一の上記薄膜素子層内における上記能動素子の上記発熱領域間の最小距離よりも大きいことが好ましい。
これにより、多くの薄膜素子層を積層した場合であっても、各薄膜素子層の面内における素子配置の制約を抑えつつ、薄膜素子層の相互間における発熱の影響を回避することが可能となる。
また、上記発熱領域は、上記薄膜素子層内において当該薄膜素子層の一面側に偏在しており、隣接する二の上記薄膜素子層は、それぞれの上記一面（発熱領域が偏在している側の面）と反対側の面同士を対向させて積層されていることも好ましい。
これにより、発熱領域の相互間距離がより多く確保され、薄膜素子層の相互間における発熱の影響を効果的に回避することが可能となる。
好ましくは、上記能動素子は薄膜トランジスタであり、上記発熱領域は当該薄膜トランジスタの能動領域である。
これにより、薄膜トランジスタを用いて電気回路等を構成した薄膜デバイスにおける動作安定性を向上させることが可能となる。
好ましくは、上述した薄膜素子層の相互間には接着材が介在する。
かかる構造を採用することにより、各薄膜素子層を別個に形成した後に、例えば上記特許文献１などに開示の転写技術を適用して各薄膜素子層を積層するという製造方法を採用することが可能となり都合がよい。
好ましくは、複数の薄膜素子層は、ガラス基板又は樹脂基板上に積層されており、ガラス基板又は樹脂基板と上記薄膜素子層との相互間には接着材が介在する。
かかる構造を採用することにより、各薄膜素子層を別個に形成した後に、例えば上記特許文献１などに開示の転写技術を適用して、ガラス基板等の上に各薄膜素子層を積層するという製造方法を採用することが可能となり都合がよい。
また、上記接着材としては、放熱性シリコーン又はナノ構造制御型エポキシ樹脂を含んで構成される放熱作用の高い接着材を用いることが好ましい。
これにより、接着材を介して発熱領域で生じた熱を効率的に逃がす（放熱する）ことが可能となり、能動素子のより一層の動作安定化を図ることができる。
第３の態様の本発明は、上記した発明にかかる薄膜デバイスを備える集積回路である。ここで「集積回路」とは、一定の機能を奏するように薄膜デバイス及び関連する配線等が集積され配線された回路をいう。
第４の態様の本発明は、上記した発明にかかる薄膜デバイスを備える電気光学装置である。ここで「電気光学装置」とは、本発明にかかる薄膜デバイスを備えた、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等をいう。
第５の態様の本発明は、上記した発明にかかる薄膜デバイスを備える電子機器である。ここで「電子機器」とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定が無いが、例えば、ＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ等が含まれる。
以下、本発明の実施の態様について説明する。
図１は、一実施形態の薄膜デバイスの構成を説明する断面図である。図１に示す薄膜デバイス１は、ガラス基板又は樹脂基板などの絶縁性の基板１１上に、一又は複数の薄膜トランジスタを含む薄膜素子層１３、１５を積層してなるものである。なお、本例では２層の薄膜素子層を積層した場合について説明するが、３層以上の薄膜素子層を積層してもよい。これらの薄膜素子層１３、１５は、例えば、特開平１１−２５１５１７号公報などの文献に開示される周知の素子転写技術を用いて基板１１上に形成されるものである。
薄膜素子層１３は、複数の薄膜トランジスタ２０を含み、所定の機能を担うものである。例えば、薄膜素子層１３には、図示の２つの薄膜トランジスタ２０以外にも複数の薄膜トランジスタが含まれており、各素子間に配線を適宜設けることにより所定の機能を担う電気回路が構成されている。この薄膜素子層１３は、上記の素子転写技術を用いて形成される。具体的には、薄膜素子層１３は、一旦、転写元となる別基板（転写元基板）上に形成した後に接着材１２を介して基板１１と接合され、その後上記の転写元基板を取り外す、というプロセスを経ることにより、転写元基板から基板１１へ転写される。
薄膜素子層１３に含まれる各薄膜トランジスタ２０は、島状の半導体膜の一部としてそれぞれ形成されるチャネル形成領域（能動領域）２１及びソース／ドレイン領域２２、２３と、ゲート電極２４と、ソース／ドレイン電極２５、２６と、これらの間に適宜配置される絶縁膜と、を含んで構成されている。本実施形態の薄膜トランジスタ２０は、半導体膜、絶縁膜及びゲート電極を積層した構造（ＭＩＳ構造）を用いる電界効果型トランジスタである。また、各要素間に配置される絶縁膜としては、例えば酸化シリコン（ＳｉＯ2）膜、シリコン窒化物（Ｓｉ3Ｎ4）膜、リンシリケートガラス（ＰＳＧ）膜などが用いられる。
チャネル形成領域２１等を担う半導体膜は、例えば、非晶質シリコン膜や多結晶シリコン膜などが用いられる。本例では、この半導体膜に対して、ゲート電極２４をマスクとして用いて自己整合的にイオン注入を行うことにより、ゲート電極２４の直下をチャネル形成領域２１とし、その両側の高濃度にイオン注入された領域をソース／ドレイン領域２２、２３としている。チャネル形成領域２１が「発熱領域」に対応する。
ゲート電極２４は、半導体膜のチャネル形成領域２１の上側に絶縁膜（ゲート絶縁膜）を介して形成されている。このゲート電極２４は、例えば、タンタル、クロム、アルミニウム等の導電体膜からなる。
ソース／ドレイン電極２５、２６は、絶縁膜を貫通して半導体膜のソース／ドレイン領域２２、２３にそれぞれ接続されている。これらのソース／ドレイン電極２５等は、例えば、アルミニウム等の導電体膜からなる。
薄膜素子層１５は、一又は複数の薄膜トランジスタ３０を含み、所定の機能を担うものである。例えば、薄膜素子層１５には、図示の１つの薄膜トランジスタ３０以外にも複数の薄膜トランジスタが含まれており、各素子間に配線を適宜設けることにより所定の機能を担う電気回路が構成されている。この薄膜素子層１５についても、上記の素子転写技術を用いて形成される。具体的には、薄膜素子層１５は、一旦、転写元となる別基板（転写元基板）上に形成した後に接着材１４を介して基板１１上の薄膜素子層１３と接合され、その後上記の転写元基板を取り外す、というプロセスを経ることにより、転写元基板から薄膜素子層１３上へ転写される。本例では接着材１４として、導電性粒子を含む異方性導電材（又は異方性導電フィルム）が用いられており、当該接着材１４と各電極端子４１〜４４とを介して、薄膜素子層１３と薄膜素子層１５との間が電気的に接続されている。
ここで、接着材１４について更に詳細に説明する。接着材１４として、放熱作用の高いものを用いることも好ましい。このような放熱性の接着材としては、例えば、放熱性シリコーンを含有する接着材や、ナノ構造制御型エポキシ樹脂を含有する接着材などが挙げられる。なお、ナノ構造制御型エポキシ樹脂とは、樹脂中の結晶構造をナノメートルレベルで制御し、巨視的にはランダムに分子が並んだ等方性のアモルファス構造をもち、微視的には周期的に分子が並んだ秩序性の高い結晶性構造をもち、これらのアモルファス構造と結晶性構造とが相分離していないため界面が存在しない状態となっているエポキシ樹脂である。このようなナノ構造型エポキシ樹脂は、従来の汎用エポキシ樹脂の数倍の熱伝導率を有する。
薄膜素子層１５に含まれる各薄膜トランジスタ３０は、上記薄膜トランジスタ２０と同様に、「発熱領域」としてのチャネル形成領域（能動領域）３１や、それ以外のソース／ドレイン領域、ゲート電極、ソース／ドレイン電極、絶縁膜などの要素を含んで構成されている。
図２は、積層方向に隣接する二の薄膜素子層１３、１５の相互間におけるチャネル形成領域（発熱領域）の配置例を説明する図である。本図は、薄膜デバイス１を上面側から見た場合（平面視方向から見た場合）におけるチャネル形成領域の配置例を示すものであり、上層側のチャネル形成領域３１が実線により示され、下層側のチャネル形成領域２１が点線により示されている。なお、上述した図１は図２に示すＡ−Ａ線方向の断面に対応している。
図１及び図２に示すように、本実施形態の薄膜デバイス１では、隣接する二の薄膜素子層１３、１５において、一方の薄膜素子層１３に含まれる薄膜トランジスタ２０のチャネル形成領域と他方の薄膜素子層１５に含まれる薄膜トランジスタ３０のチャネル形成領域とが、これら薄膜素子層の厚さ方向において重ならないように相対的にずらして配置されている。すなわち、隣接する薄膜素子層においては、一方の薄膜素子層１３に含まれる薄膜トランジスタ２０のチャネル形成領域と他方の薄膜素子層１５に含まれる薄膜トランジスタ３０のチャネル形成領域とが、当該各薄膜素子層１３、１５を平面視方向から見たときに離間するように、各薄膜トランジスタが配置されている。換言すれば、各薄膜トランジスタのチャネル形成領域が二次元的に異なる位置に配置されるように各素子がレイアウトされている。
図１に示すように、各薄膜トランジスタのチャネル形成領域（発熱領域）は、薄膜素子層内において当該薄膜素子層の一面側に偏在している。より具体的には、図１に示す例では、薄膜素子層１３内の薄膜トランジスタ２０はそのチャネル形成領域２１が薄膜素子層１３の下面側に近くなるように偏在して配置されている。同様に、薄膜素子層１５内の薄膜トランジスタ３０はそのチャネル形成領域３１が薄膜素子層１５の上面側に近くなるように偏在して配置されている。そして、これらの隣接する二の薄膜素子層１３、１５は、それぞれにおいて発熱領域が偏在している側の面と反対側の面同士を対向させて積層されている。これにより、チャネル形成領域２１、３１の相互間距離がより多く確保され、薄膜素子層の相互間における発熱の影響を効果的に回避することが可能となる。
図３は、薄膜デバイスの他の構成例を説明する断面図である。上記図１に示す薄膜デバイス１とは、薄膜素子層の相互間における電気的な接続の方法が異なっている。図３に示すように、各電極端子４１等を直接的に接触させて電気的接続を図ってもよい。この場合に、各薄膜素子層１３、１５の相互間に介在させる接着材１４ａは、必ずしも上記したような異方性導電材である必要はなく、導電性を持たない接着材を用いることもできる。この場合においても、接着材としては放熱作用の高いものを用いることが好ましい。
図４は、薄膜デバイスの他の構成例を説明する断面図である。図４に示す薄膜デバイス１ｂは、上述した図１に示した薄膜デバイス１に対して、薄膜素子層１５の上側に更に３層目の薄膜素子層１７が形成されたものである。この薄膜素子層１７は、上述した他の薄膜素子層１３、１５と同様に、一又は複数の薄膜トランジスタ５０を含んで構成されている。薄膜素子層１７に含まれる各薄膜トランジスタ５０は、上記薄膜トランジスタ２０と同様に、「発熱領域」としてのチャネル形成領域（能動領域）５１や、それ以外のソース／ドレイン領域５２、５３、ゲート電極５４、ソース／ドレイン電極、絶縁膜などの要素を含んで構成されている。この薄膜素子層１７についても上記の素子転写技術を用いて形成される。２層目の薄膜素子層１５と３層目の薄膜素子層１７との間には接着材１６が介在する。この接着材１６としても、導電性粒子を含む異方性導電材（又は異方性導電フィルム）が用いられている。より好ましくは、この接着材１６についても上述したような放熱作用の高いものが用いられる。そして、隣接する二の薄膜素子層１５、１７において、一方の薄膜素子層１５に含まれる薄膜トランジスタ３０のチャネル形成領域と他方の薄膜素子層１７に含まれる薄膜トランジスタ３５のチャネル形成領域とが、これら薄膜素子層の厚さ方向において重ならないように相対的にずらして配置されている。すなわち、隣接する薄膜素子層においては、一方の薄膜素子層１５に含まれる薄膜トランジスタ３０のチャネル形成領域と他方の薄膜素子層１７に含まれる薄膜トランジスタ５０のチャネル形成領域とが、当該各薄膜素子層１５、１７を平面視方向から見たときに離間するように、各薄膜トランジスタが配置されている。
図５は、各チャネル形成領域の相互間に確保すべき距離について説明するための図である。図５は、説明の便宜上、上述した図４に示す薄膜デバイス１ｂについて、各薄膜トランジスタの構成のみを抜き出し、その他の構成を簡略化して表したものである。図５に示すように、同一の薄膜素子層内における薄膜トランジスタのチャネル形成領域の相互間の最小距離をＨとすると、異なる二層の薄膜素子層のそれぞれに含まれる薄膜トランジスタのチャネル形成領域の相互間の最小距離Ｄが上記の最小距離Ｈよりも大きくなるように各薄膜素子層を形成することが望ましい。具体的には、図５に示す構成例の薄膜デバイス１ｂは、異なる二の薄膜素子層１３、１７のそれぞれに含まれる薄膜トランジスタ２０と薄膜トランジスタ５０との相互間距離Ｄ１が上記の最小距離Ｈよりも大きくなるように形成されている。同様に、図５に示す薄膜デバイス１ｂは、異なる二の薄膜素子層１５、１７のそれぞれに含まれる薄膜トランジスタ３０と薄膜トランジスタ５０との相互間距離Ｄ２が上記の最小距離Ｈよりも大きくなるように形成されている。これらの相互間距離Ｄ１、Ｄ２は、例えば、ソース／ドレイン電極の厚みを加減すること、接着材に混入する導電性粒子の粒径を調整すること、或いは接着材中に別途スペーサを混入すること、などの方法によって調整することが可能である。これにより、多くの薄膜素子層を積層した場合であっても、各薄膜素子層の面内における素子配置の制約を抑えつつ、薄膜素子層の相互間における発熱の影響を回避することが可能となる。
このように、本実施形態によれば、薄膜素子層の厚さ方向においてチャネル形成領域（発熱領域）が重複しないように各薄膜素子層１３、１５のそれぞれに含まれる各薄膜トランジスタ（薄膜素子）がレイアウトされるので、放熱性に優れ、各薄膜素子が他の薄膜素子からの発熱の影響を受けにくい薄膜デバイスが得られる。したがって、層方向に隣接して配置される薄膜トランジスタの相互間における発熱の影響を回避し、安定動作を確保することが可能な薄膜デバイスが実現される。
また、本実施形態の薄膜デバイスは、各チャネル形成領域の重複を避けたレイアウトを行うことにより、各薄膜トランジスタが他の薄膜トランジスタのチャネル形成領域等から放射される電磁波による電磁干渉を受けにくくなるという効果も奏する。
次に、上述した半導体装置を含んで構成される集積回路、電気光学装置、電子機器の具体例について説明する。
図６は、半導体装置を含んで構成される電気光学装置１００の回路図である。本実施形態の電気光学装置（表示装置）１００は、各画素領域に電界発光効果により発光可能な発光層ＯＥＬＤ、それを駆動するための電流を記憶する保持容量を備え、さらに本発明にかかる薄膜デバイス（薄膜トランジスタＴ１〜Ｔ４）を備えて構成されている。ドライバ１０１からは、走査線Ｖsel及び発光制御線Ｖgpが各画素領域に供給されている。ドライバ１０２からは、データ線Ｉdataおよび電源線Ｖddが各画素領域に供給されている。走査線Ｖselとデータ線Ｉdataとを制御することにより、各画素領域に対する電流プログラムが行われ、発光部ＯＥＬＤによる発光が制御可能になっている。
なお、上記駆動回路は、発光要素に電界発光素子を使用する場合の回路の一例であり他の回路構成も可能である。また、ドライバ１０１、１０２のそれぞれを構成する集積回路を本発明にかかる薄膜デバイスによって形成することも好適である。
図７は、上述した電気光学装置を含んで構成される電子機器の具体例を説明する図である。図７（Ａ）は携帯電話への適用例であり、当該携帯電話５３０はアンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４、および本発明の電気光学装置１００を備えている。このように本発明に係る電気光学装置は表示部として利用可能である。図７（Ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ５４０は受像部５４１、操作部５４２、音声入力部５４３、および本発明の電気光学装置１００を備えている。図７（Ｃ）はテレビジョンへの適用例であり、当該テレビジョン５５０は本発明の電気光学装置１００を備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に本発明に係る電気光学装置を適用し得る。図７（Ｄ）はロールアップ式テレビジョンへの適用例であり、当該ロールアップ式テレビジョン５６０は本発明の電気光学装置１００を備えている。また、電子機器はこれらに限定されず、表示機能を有する各種の電子機器に適用可能である。例えばこれらの他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなども含まれる。なお、本発明にかかる薄膜デバイスは、電気光学装置の構成部品として上記のような電子機器に含まれる場合の他に、単独で電子機器の構成部品としても適用し得る。
また、上記例に限らず本発明にかかる薄膜デバイスはあらゆる電子機器の製造に適用可能である。例えば、この他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ、ＩＣカードなどにも適用することができる。
なお、本発明は上述した各実施形態に限定されることなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、薄膜素子の一例として薄膜トランジスタを採り上げて説明していたが、これ以外にも、薄膜ダイオード等の能動素子や抵抗等の受動素子など、電流が流れて発熱を生じる発熱領域を有する薄膜素子を含んでなる薄膜デバイス全般に対して本発明を適用可能である。また、薄膜素子は、発熱領域が半導体以外の導体（金属等）によって構成されているものであってもよい。
一実施形態の薄膜デバイスの構成を説明する断面図である。 積層方向に隣接する二の薄膜素子層の相互間におけるチャネル形成領域（発熱領域）の配置例を説明する図である。 薄膜デバイスの他の構成例を説明する断面図である。 薄膜デバイスの他の構成例を説明する断面図である。 各チャネル形成領域の相互間に確保すべき距離について説明するための図である。 薄膜デバイスを含んで構成される電気光学装置の回路図である。 電子機器の具体例を説明する図である。
符号の説明
１…薄膜デバイス、 １１…基板、 １２、１４…接着材、 １３、１５…薄膜素子層、 ２０、３０…薄膜トランジスタ（薄膜素子）、 ２１、３１…チャネル形成領域（発熱領域）

Claims (17)

  1. 一又は複数の薄膜素子を含む薄膜素子層を複数積層してなる薄膜デバイスであって、
    前記薄膜素子は、電流が流れることにより発熱を生じる発熱領域を有し、
    隣接する二の前記薄膜素子層において、一方の前記薄膜素子層に含まれる前記薄膜素子の前記発熱領域と他方の前記薄膜素子層に含まれる前記薄膜素子の前記発熱領域とが当該薄膜素子層の厚さ方向において重ならないように、前記薄膜素子のそれぞれが相対的に配置されることを特徴とする薄膜デバイス。
  2. 前記薄膜素子層の相互間には接着材が介在する、請求項１に記載の薄膜デバイス。
  3. 複数の前記薄膜素子層は、ガラス基板又は樹脂基板上に積層されており、
    前記ガラス基板又は前記樹脂基板と前記薄膜素子層との相互間には接着材が介在する、請求項１に記載の薄膜デバイス。
  4. 前記接着材は、放熱性シリコーン又はナノ構造制御型エポキシ樹脂を含んで構成される、請求項２又は３のいずれかに記載の薄膜デバイス。
  5. 前記薄膜素子層のそれぞれには二以上の前記薄膜素子が含まれており、
    異なる二層の前記薄膜素子層のそれぞれに含まれる前記薄膜素子の前記発熱領域の相互間の最小距離は、同一の前記薄膜素子層内における前記薄膜素子の前記発熱領域間の最小距離よりも大きい、請求項１に記載の薄膜デバイス。
  6. 前記発熱領域は、前記薄膜素子層内において当該薄膜素子層の一面側に偏在しており、
    隣接する二の前記薄膜素子層は、それぞれの前記一面と反対側の面同士を対向させて積層されている、請求項１に記載の薄膜デバイス。
  7. 前記薄膜素子は薄膜トランジスタであり、前記発熱領域は当該薄膜トランジスタの能動領域である、請求項１に記載の薄膜デバイス。
  8. 能動素子を含む薄膜素子層を複数積層してなる薄膜デバイスであって、
    前記能動素子は、電流が流れることにより発熱を生じる発熱領域を有し、
    隣接する二の前記薄膜素子層において、一方の前記薄膜素子層に含まれる前記能動素子の前記発熱領域と他方の前記薄膜素子層に含まれる前記能動素子の前記発熱領域とが、当該各薄膜素子層を平面視方向から見たときに離間するように、前記能動素子のそれぞれが配置されることを特徴とする薄膜デバイス。
  9. 前記薄膜素子層のそれぞれには二以上の前記能動素子が含まれており、
    異なる二層の前記薄膜素子層のそれぞれに含まれる前記能動素子の前記発熱領域の相互間の最小距離は、同一の前記薄膜素子層内における前記能動素子の前記発熱領域間の最小距離よりも大きい、請求項８に記載の薄膜デバイス。
  10. 前記発熱領域は、前記薄膜素子層内において当該薄膜素子層の一面側に偏在しており、
    隣接する二の前記薄膜素子層は、それぞれの前記一面と反対側の面同士を対向させて積層されている、請求項８に記載の薄膜デバイス。
  11. 前記能動素子は薄膜トランジスタであり、前記発熱領域は当該薄膜トランジスタの能動領域である、請求項８に記載の薄膜デバイス。
  12. 前記薄膜素子層の相互間には接着材が介在する、請求項８に記載の薄膜デバイス。
  13. 複数の前記薄膜素子層は、ガラス基板又は樹脂基板上に積層されており、
    前記ガラス基板又は前記樹脂基板と前記薄膜素子層との相互間には接着材が介在する、請求項８に記載の薄膜デバイス。
  14. 前記接着材は、放熱性シリコーン又はナノ構造制御型エポキシ樹脂を含んで構成される、請求項１２又は１３のいずれかに記載の薄膜デバイス。
  15. 請求項１乃至１４のいずれかに記載の薄膜デバイスを備える集積回路。
  16. 請求項１乃至１４のいずれかに記載の薄膜デバイスを備える電気光学装置。
  17. 請求項１乃至１４のいずれかに記載の薄膜デバイスを備える電子機器。
JP2005020988A 2004-04-16 2005-01-28 薄膜デバイス、集積回路、電気光学装置、電子機器 Active JP4465715B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2005020988A JP4465715B2 (ja) 2004-04-16 2005-01-28 薄膜デバイス、集積回路、電気光学装置、電子機器
KR1020050026467A KR100781232B1 (ko) 2004-04-16 2005-03-30 박막 디바이스, 집적 회로, 전기 광학 장치, 전자 기기
TW094110104A TWI253104B (en) 2004-04-16 2005-03-30 Thin film device, integrated circuit, electrooptic device, and electronic device
US11/105,477 US20050230682A1 (en) 2004-04-16 2005-04-14 Thin film device, integrated circuit, electrooptic device, and electronic device
CNB2005100673106A CN100392857C (zh) 2004-04-16 2005-04-18 薄膜设备、集成电路、电光学装置、电子机器
KR1020070060336A KR100823110B1 (ko) 2004-04-16 2007-06-20 박막 디바이스, 집적 회로, 전기 광학 장치, 전자 기기

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004122052 2004-04-16
JP2005020988A JP4465715B2 (ja) 2004-04-16 2005-01-28 薄膜デバイス、集積回路、電気光学装置、電子機器

Publications (2)

Publication Number Publication Date
JP2005328026A true JP2005328026A (ja) 2005-11-24
JP4465715B2 JP4465715B2 (ja) 2010-05-19

Family

ID=35095379

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005020988A Active JP4465715B2 (ja) 2004-04-16 2005-01-28 薄膜デバイス、集積回路、電気光学装置、電子機器

Country Status (5)

Country Link
US (1) US20050230682A1 (ja)
JP (1) JP4465715B2 (ja)
KR (2) KR100781232B1 (ja)
CN (1) CN100392857C (ja)
TW (1) TWI253104B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094492A (ja) * 2007-09-20 2009-04-30 Semiconductor Energy Lab Co Ltd 表示装置
JP2012216776A (ja) * 2011-03-31 2012-11-08 Sony Corp 半導体装置、および、その製造方法
WO2013080426A1 (ja) * 2011-12-01 2013-06-06 パナソニック株式会社 熱を考慮した構造を持つ集積回路装置、三次元集積回路、三次元プロセッサ装置、及びプロセススケジューラ
JP2015201667A (ja) * 2009-10-21 2015-11-12 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010102454A1 (zh) * 2009-03-13 2010-09-16 华为技术有限公司 一种射频单元以及集成天线
US9390974B2 (en) 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
US9466719B2 (en) 2009-07-15 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator with back side strain topology
TWI538173B (zh) * 2009-07-15 2016-06-11 瑟藍納半導體美國股份有限公司 具背側散熱能力之絕緣體上半導體結構、自絕緣體上半導體元件進行散熱之方法及製造具有絕緣體上半導體晶圓之積體電路之方法
US9034732B2 (en) * 2009-07-15 2015-05-19 Silanna Semiconductor U.S.A., Inc. Semiconductor-on-insulator with back side support layer
US9496227B2 (en) 2009-07-15 2016-11-15 Qualcomm Incorporated Semiconductor-on-insulator with back side support layer
KR101818556B1 (ko) 2009-07-15 2018-01-15 퀄컴 인코포레이티드 이면측 바디 연결을 가진 반도체-온-절연체
US8921168B2 (en) 2009-07-15 2014-12-30 Silanna Semiconductor U.S.A., Inc. Thin integrated circuit chip-on-board assembly and method of making
TW201324760A (zh) * 2011-12-07 2013-06-16 Chunghwa Picture Tubes Ltd 畫素結構及其製造方法
US20140127857A1 (en) * 2012-11-07 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier Wafers, Methods of Manufacture Thereof, and Packaging Methods
US9515181B2 (en) 2014-08-06 2016-12-06 Qualcomm Incorporated Semiconductor device with self-aligned back side features
US11239238B2 (en) 2019-10-29 2022-02-01 Intel Corporation Thin film transistor based memory cells on both sides of a layer of logic devices
US11756886B2 (en) 2020-12-08 2023-09-12 Intel Corporation Hybrid manufacturing of microeletronic assemblies with first and second integrated circuit structures
US11817442B2 (en) 2020-12-08 2023-11-14 Intel Corporation Hybrid manufacturing for integrated circuit devices and assemblies
US20220406754A1 (en) * 2021-06-17 2022-12-22 Intel Corporation Layer transfer on non-semiconductor support structures

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6089953A (ja) * 1983-10-22 1985-05-20 Agency Of Ind Science & Technol 積層型半導体装置の製造方法
JPH0344067A (ja) * 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JP2742747B2 (ja) * 1992-05-29 1998-04-22 株式会社半導体エネルギー研究所 薄膜トランジスタを有する多層半導体集積回路
JP3364081B2 (ja) * 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10214974A (ja) 1997-01-28 1998-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6097096A (en) * 1997-07-11 2000-08-01 Advanced Micro Devices Metal attachment method and structure for attaching substrates at low temperatures
JP4085459B2 (ja) * 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP4275336B2 (ja) 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4373063B2 (ja) 2002-09-02 2009-11-25 株式会社半導体エネルギー研究所 電子回路装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094492A (ja) * 2007-09-20 2009-04-30 Semiconductor Energy Lab Co Ltd 表示装置
JP2015201667A (ja) * 2009-10-21 2015-11-12 株式会社半導体エネルギー研究所 半導体装置
JP2012216776A (ja) * 2011-03-31 2012-11-08 Sony Corp 半導体装置、および、その製造方法
WO2013080426A1 (ja) * 2011-12-01 2013-06-06 パナソニック株式会社 熱を考慮した構造を持つ集積回路装置、三次元集積回路、三次元プロセッサ装置、及びプロセススケジューラ
US9122286B2 (en) 2011-12-01 2015-09-01 Panasonic Intellectual Property Management Co., Ltd. Integrated circuit apparatus, three-dimensional integrated circuit, three-dimensional processor device, and process scheduler, with configuration taking account of heat

Also Published As

Publication number Publication date
CN1684259A (zh) 2005-10-19
KR100781232B1 (ko) 2007-12-03
TWI253104B (en) 2006-04-11
CN100392857C (zh) 2008-06-04
JP4465715B2 (ja) 2010-05-19
US20050230682A1 (en) 2005-10-20
KR100823110B1 (ko) 2008-04-18
KR20070080607A (ko) 2007-08-10
TW200535980A (en) 2005-11-01
KR20060044999A (ko) 2006-05-16

Similar Documents

Publication Publication Date Title
JP4465715B2 (ja) 薄膜デバイス、集積回路、電気光学装置、電子機器
US10930197B2 (en) Display apparatus and tiled display apparatus
US7105422B2 (en) Thin film circuit device, manufacturing method thereof, electro-optical apparatus, and electronic system
KR100614073B1 (ko) 반도체 장치의 제조 방법, 전기 광학 장치, 집적 회로 및전자 기기
KR101107176B1 (ko) 유기 발광 표시 장치
JP2020031225A (ja) 半導体装置
JP2010272845A (ja) 半導体装置
KR102455891B1 (ko) 디스플레이 장치
JP2009301013A (ja) 表示装置
JP2016046215A (ja) 有機エレクトロルミネッセンス表示装置
JP2008084965A (ja) 電子装置、放熱用基板及び電子機器
JP4573267B2 (ja) 薄膜デバイス、薄膜デバイスの製造方法、集積回路、マトリクス装置、電子機器
JP2006344905A (ja) 電界効果トランジスタ、電気光学装置及び電子機器
WO2021051846A1 (zh) 一种显示面板及显示装置
JP4655266B2 (ja) 電気光学装置及び電子機器
JP2005093335A (ja) 電気光学装置及びその製造方法並びに表示装置
JP2009277985A (ja) 表示装置
JP2006163109A (ja) 回路基板、電気光学装置、電子機器及び回路基板の製造方法
JP2005234514A (ja) ディスプレイ装置
JP4513963B2 (ja) 電気光学装置の製造方法及び電子機器
JP2006186320A (ja) 半導体装置及びその作製方法、並びに表示装置
US20240049559A1 (en) Display device and method of manufacturing the same
JP2006120720A (ja) 薄膜装置の製造方法、アクティブマトリクス基板、電気光学装置、電子機器
JP2005301124A (ja) 電気光学装置および電子機器
JP2007096118A (ja) 半導体素子用電極の製造方法、トランジスタの製造方法、ｐｉｎダイオードの製造方法、回路基板、電気光学装置、電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090723

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100201

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100214

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3