CN102738168B - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法，该半导体装置包括：第一基板，其上提供第一场效应晶体管；以及第二基板，其上提供第二导电类型的第二场效应晶体管；第一和第二基板在其分别提供第一和第二场效应晶体管的基板面上彼此贴合；第一场效应晶体管和第二场效应晶体管彼此电连接。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，并且特别涉及包括在不同基板上形成且彼此电连接的多个场效应晶体管(FET)的半导体装置以及该半导体装置的制造方法。
背景技术
在半导体装置中，诸如FET的半导体元件的尺寸根据摩尔(Moore)的比例定律减小，以改善诸如处理速度和功耗的特性。然而，在半导体装置中，随着尺寸上的进一步减小以及性能上的进一步改善，如何有效地彼此连接半导体元件变得很重要。
特别是对于三维结构的半导体装置，其中层叠多个基板，以便堆叠多个基板来改善集成度，已经研究了各种元件的连接方法。
此外，对于集成不能以相同的工艺形成在相同基板上的晶体管以便改善性能的情况或类似的情况，对于层叠基板的需求日益增长。
上述这种情况增加的背景之一可为，例如，由于短沟道效应这样的因素，性能改善上的困难日益增加。
为了克服所述的困难，例如，已经提出向沟道区域施加应力以产生应变，从而改善载流子迁移率来增加导通状态电流。
特别地，已经知晓用应力衬层(stress liner layer)覆盖FET以在沟道区域中产生应变。这里，向n型MOS(金属氧化物半导体)FET的沟道区域施加拉应力的应力衬层用于改善电子迁移率。同样，对于p型MOSFET，应力衬层施加压应力以改善空穴迁移率(参见H.S.Yang et al.,“Dual Stress Liner for High Performance Sub-45 nm Gate LengthSOI CMOS Manufacturing,”IEDM Tech.Dig.,p.1075,2004(在下文称为非专利文件1)或日本专利特开No.2010-205951，[0030]和[0031]段等(在下文称为专利文件1)).
此外，已经提出采用晶格常数与半导体基板不同的外延层来形成一对源极-漏极区域，以为沟道区域施加应变。例如，在n型MOSFET中，诸如SIC的施加拉应力的材料用于形成一对源极-漏极区域。另一方面，在p型MOSFET中，诸如SiGe的施加压应力的材料用于形成一对源极-漏极区域(例如，参见日本专利特开No.2006-203091，[0076]段和图7等(在下文称为专利文件2))。
此外，已经知晓将FET形成为使沟道区域设置在半导体的具有高载流子迁移率的晶体取向平面上。例如，n型MOSFET形成为使“(100)”面用作沟道区域来改善电子迁移率。另一方面，p型MOSFET形成为使例如(110)面用作沟道区域来改善空穴迁移率(例如，参见M.Yang et al.,“High Performance CMOS Fabricated on Hybrid Substrate withDifferent Crystal Orientation,”IEDM,pp.453-456,2003(在下文称为非专利文件2)和日本专利特开No.2007-194337，[0003]段等(在下文称为专利文件3))。
此外，随着栅极绝缘膜的厚度不断减小，有时产生栅极漏电流而导致功耗增加等这样的故障。
已经提出一种高介电常数材料，即高k材料，其介电常数高于氧化硅，以形成栅极绝缘膜，以便防止如上所述的故障。例如，采用HfSiON等作为高k材料形成栅极绝缘膜。在采用高k材料形成栅极绝缘膜的情况下，为了促使特征表现出来，栅极电极不由多晶硅形成，而是由金属材料形成。这里，对于FET的阈值电压Vth的控制，n型MOSFET和p型MOSFET由彼此不同的金属材料形成，从而为n型MOSFET和p型MOSFET的栅极电压获得适当的功函数。特别地，在n型MOSFET中，采用使栅极电极的功函数位于导带的一端的金属形成栅极电极。同时，在p型MOSFET中，采用使栅极电极的功函数位于价带的一端的金属形成栅极电极(例如，参见L.Witters et al.,“Tinv Gate-First Dual Channel Technology Achieving Low-Vt High Performance,”IEEE,2010(在下文称为非专利文件3)和日本专利特开No.2005-285809，[0002]、[0134]和[0139]段等(在下文称为专利文件4))。
发明内容
如上所述，为了确保优良的特性，采用彼此不同的材料形成n型MOSFET和p型MOSFET。
因此，当在CMOS(互补金属氧化物半导体)装置的制造中n型MOSFET和p型MOSFET形成在相同的基板上时，它们需要彼此分开形成以确保MOSFET的特性。例如，在一种导电类型的MOSFET形成在半导体基板上后，另一种导电类型的MOSFET形成在相同的半导体基板上。因此，步骤数量多，制造效率低，并且制造成本有时增加。
例如，在不同的晶体取向平面设置在相同的基板上以便增加n型MOSFET和p型MOSFET中的载流子迁移率的情况下，需要采用将不同晶体取向平面的层贴合到基板的工艺。此外，当n型MOSFET和p型MOSFET分别形成在相同的基板上时，在某些情况下需要采用高晶体生长技术(参见非专利文件2)。
此外，如果先前设置的一个FET经受高温条件，如在栅极绝缘膜形成在另一个FET上或在离子注入后执行退火工艺的情况下，则有时出现一个FET的特性下降，导致组合有FET的装置的可靠性下降。特别是45nm节点代(generation)的后续代的FET，这样故障的出现显露出来(参见非专利文件3)。
从而，所希望的是提供一种半导体装置及其制造方法，其能够实现制造效率的提高、成本的降低和迁移率的提高。
根据本发明的实施例，所提供的半导体装置包括提供有第一场效应晶体管的第一基板和提供有第二导电类型的第二场效应晶体管的第二基板，第一和第二基板在其分别提供第一和第二场效应晶体管的基板面处彼此贴合，第一场效应晶体管和第二场效应晶体管彼此电连接。
在上述半导体装置中，提供有第三场效应晶体管的一个或更多个第三基板层叠在第二基板的与第一基板相对的面的相反侧的面上。此外，第二基板和第三基板分别在其一个面和另一个面上包括晶体管连接配线层和中继配线层，晶体管连接配线层连接到基板中的场效应晶体管，晶体管连接配线层通过层间绝缘层中形成的接触部(contact)连接到场效应晶体管的栅极电极或源极-漏极区域，并且每个基板的一个面侧和另一个面侧提供的两个中继配线层通过层间绝缘膜中形成的接触部和基板中以穿透状态形成的连接通路彼此连接。
在上述半导体装置中，用于检测从第一基板的第二基板相反侧的背面入射的入射光的光接收部分形成在第一基板上。
根据本发明的另一个实施例，所提供的半导体装置的制造方法包括：在第一基板上提供第一场效应晶体管，在第二基板上提供第二场效应晶体管，在第一基板和第二基板的每一个上形成用于第一场效应晶体管和第二场效应晶体管的连接结构，以及在其上分别提供有第一场效应晶体管和第二场效应晶体管的基板面处将第一基板和第二基板彼此贴合，以通过基板贴合而由连接结构将第一和第二场效应晶体管彼此电连接。
在半导体装置及其制造方法中，例如，第一导电类型的第一场效应晶体管提供在第一基板上。然后，与第一导电类型不同的第二导电类型的第二场效应晶体管提供在第二基板上。然后，第一基板和第二基板彼此相对且彼此贴合。这时，基板在其分别形成有第一和第二场效应晶体管的基板面处贴合。
特别地，根据本发明实施例的制造方法，在贴合基板时，第一场效应晶体管和第二场效应晶体管通过基板上预先形成的连接结构而彼此电连接。
根据本发明，可提供能实现制造效率提高、成本降低和可靠性提高的半导体装置以及半导体装置的制造方法。
通过下面的描述和所附的权利要求并接合附图，本发明的以上和其它特征以及优点将变得明显易懂，附图中相同的部件或原件由相同的参考标号表示。
附图说明
图1是根据实施例1的半导体装置的电路构造的电路图；
图2是示出图1的半导体装置的主要部分的透视图；
图3是沿着图2的X11-X12平面剖取的示意性截面图；
图4是沿着图2的X21-X22平面剖取的示意性截面图；
图5是沿着图2的X31-X32平面剖取的示意性截面图；
图6是示出n型MOSFET的主要部分的示意图，其构成图1的半导体装置的一部分；
图7是示出p型MOSFET的主要部分的示意图，其构成图1的半导体装置的一部分；
图8是示意性地示出图1的半导体装置的制造方法的流程图；
图9至图13是沿着图2的X11-X12平面剖取的示意性截面图，示出了图8所示的制造方法的不同步骤；
图14至图18是沿着图2的X21-X22平面剖取的示意性截面图，并且示出了图8的制造方法的电连接步骤的不同阶段；
图19是示出根据实施例2的半导体装置的制造方法的主要部分的示意性截面图；
图20是沿着图2的X11-X12平面剖取的示意性截面图，但是示出了根据实施例3的半导体装置的部分；
图21至图23是示出图20的半导体装置的制造方法的不同步骤的示意性截面图；
图24是沿着图2的X11-X12平面剖取的示意性截面图，但是示出了根据实施例4的半导体装置的主要部分；
图25是沿着图2的X11-X12平面剖取的示意性截面图，但是示出了根据实施例5的半导体装置的主要部分；
图26是示出图25的半导体装置的n型MOSFET的主要部分的示意性俯视平面图；
图27是示出图25的半导体装置的p型MOSFET的主要部分的示意性俯视平面图；
图28是根据实施例6的半导体装置的示意性俯视平面图；
图29是示出图28的半导体装置的n型MOSFET的主要部分的示意性俯视平面图；
图30是示出图28的半导体装置的p型MOSFET的主要部分的示意性俯视平面图；
图31是根据实施例7的半导体装置的示意性俯视平面图；
图32是示出图28的半导体装置的n型MOSFET的主要部分的示意性俯视平面图；
图33是示出图28的半导体装置的p型MOSFET的主要部分的示意性俯视平面图；
图34是示出根据实施例8的半导体装置的电路构造的电路图；
图35是示出图34的半导体装置的主要部分的透视图；
图36是图34的半导体装置的第一基板上设置的n型MOSFET的示意性俯视平面图；
图37是示出图34的半导体装置的第二基板上设置的p型MOSFET的示意性俯视平面图；
图38是示出根据实施例9的半导体装置的主要部分的电路图；
图39是示出根据实施例10的半导体装置的主要部分的示意性俯视平面图；
图40是沿着图39的X41-X42平面剖取的示意性截面图；
图41是示出n型MOSFET的主要部分的示意图，其构成图39的半导体装置的一部分；
图42是示出p型MOSFET的主要部分的示意图，其构成图39的半导体装置的一部分；
图43A和图43B至图47是沿着图39的X41-X42平面剖取的示意性截面图，示出了图39的半导体装置的制造方法的不同步骤；
图48是沿着图39的X41-X42平面剖取的示意性截面图，但是示出了根据实施例11的半导体装置的主要部分；
图49A和图49B至图52是沿着图39的X41-X42平面剖取的示意性截面图，但是示出了图39的半导体装置的制造方法的不同步骤；
图53A是示出根据实施例12的半导体装置的MOSFET的基本结构的示意性平面图，而图53B是沿着图53A的Y21-Y22线剖取的示意性截面图；
图54A至图54C、图55A和图55B是示出根据实施例12的装置构造1的半导体装置的主要部分的示意图，并且示出了该半导体装置的制造方法；
图56A至图56C、图57A和图57B是示出根据实施例12的装置构造2的半导体装置的主要部分的示意图，并且示出了该半导体装置的制造方法；
图58A至图58C、图59A和59B是示出根据实施例12的装置构造3的半导体装置的主要部分的示意图，并且示出了该半导体装置的制造方法；
图60和图61分别是示出根据实施例13的半导体装置的主要部分的示意性截面图和透视图；
图62A至图62B、图63A和图63B是示出根据实施例13的半导体装置的主要部分的示意图，并且示出了该半导体装置的制造方法；
图64A至图64C是示出根据实施例13的多个层叠的半导体装置及其制造方法示例的示意图；
图65A和图65B至图65D分别是示出根据实施例14的多个层叠的半导体装置及其制造方法示例的示意性透视图和示意性截面图；
图66A和图66B、图67A和图67B以及图68A和图68B分别是示出实施例14的不同变化的示意图和示意性截面图；
图69是示出根据修改1的半导体装置的示意性截面图；
图70是示出图39的半导体装置的不同部分的示意性截面图：
图71是示出根据修改2的半导体装置的示意性截面图；以及
图72是示出在不同修改的半导体装置中n型MOSFET的栅极电极的示意性截面图。
具体实施方式
下面，参考附图描述在此公开的本发明的优选实施例。
描述以下面的顺序给出。
1.实施例1(n型FET和p型FET设置在彼此贴合的不同基板上)
2.实施例2(同时形成通路)
3.实施例3(接合部分上的层间绝缘膜由低k材料制造)
4.实施例4(下基板的装置隔离部分不是STI)
5.实施例5(采用共享通路)
6.实施例6(n型FET和p型FET的栅极的纵向方向彼此垂直相交)
7.实施例7(n型FET和p型FET的栅极的纵向方向彼此以45°相交)
8.实施例8(形成NAND电路)
9.实施例9(形成NOR电路)
10.实施例10(配线层彼此直接连接)
11.实施例11(设置完全硅化的源极-漏极区域)
12.实施例12(在配线层彼此直接连接的情况下，沟道方向彼此平行或垂直)
13.实施例13(形成鳍FET)
14.实施例14(层叠三层或更多的多层基板)
15.修改(采用化合物半导体等)
<1.实施例1>
A.装置构造
图1至5分别示出了根据实施例1的半导体装置的主要部分。
具体地讲，图1是示出半导体装置的电路构造的电路图。
图2是示出半导体装置的主要部分的透视图。应当注意的是，图2是示意性平面图，其中两个基板一个设置在另一个上，并且为了确保高可见度，在左右方向上(即x方向上)以及在上下方向上(即y方向上)，以小距离错位的关系示出了两个基板上形成的图案。
图3至5是示出半导体装置的主要部分的截面图。具体而言，图3示出了沿着图2的X11-X12平面剖取的截面图；图4示出了沿着X21-X22平面剖取的截面图；而图5示出了沿着X31-X32平面剖取的截面图。应当注意的是，上述附图以不同的比例示出，从而可易于识别所示元件的布置。
参见图1至图5，半导体装置1包括CMOS电路，该CMOS电路包括n型MOSFET 111N和p型MOSFET 211P。应当注意的是，在图2中，p型MOSFET 211P由圆点表示，而没有圆点应用于n型MOSFET 111N。
参见图1，n型MOSFET 111N和p型MOSFET 211P彼此电连接，以构造例如CMOS反相电路(CMOS inverter circuit)或NOT电路。换言之，半导体装置1中的n型MOSFET 111N和p型MOSFET 211P电连接为，当高电平的输入信号输入到半导体装置1时，半导体装置1输出低电平的输出信号，但是，当低电平的输入信号输入到半导体装置1时，半导体装置1输出高电平的输出信号。
具体而言，n型MOSFET 111N和p型MOSFET 211P的栅极彼此电连接，并且还电连接到半导体装置1的输入端子In，如图1所示。
n型MOSFET 111N的漏极和p型MOSFET 211P的漏极彼此电连接，并且还电连接到半导体装置1的输出端子Out。
n型MOSFET 111N的源极电连接到接地GND。同时，p型MOSFET 211P的源极电连接到电源电压端子Vdd。
半导体装置1的N型MOSFET 111N和p型MOSFET 211P彼此以相对的关系设置，如图2所示。这里，“MOSFET以彼此相对的关系设置”是指栅极电极的沟道侧的相反侧的面彼此面对。
现在参见图3至图5，半导体装置1包括第一基板101和第二基板201。第一基板101和第二基板201彼此以相对的关系设置。N型MOSFET 111N设置在第一基板101的与第二基板201相对的面上，即第一基板101的上面上。同时，p型MOSFET 211P设置在第二基板201的与第一基板101相对的面上，即第二基板201的下面上。
多层配线层310设置在第二基板201的面(位于与第一基板101相对的下面的相反侧)上，即第二基板201的上面上。尽管在下文描述细节，但是n型MOSFET 111N和p型MOSFET211P通过多个配线彼此电连接，所述配线例如为多层配线层310中设置的配线层321H。
图6示出了n型MOSFET的主要部分，其构成半导体装置的一部分，而图7示出了p型MOSFET的主要部分，其构成半导体装置的一部分。
在图6和图7中，示出了上面，并且由上层覆盖的下层中的构件部分的轮廓由细虚线表示。此外，在n型MOSFET 111N和p型MOSFET 211P之上，构成多层配线层310的多个配线中的一些配线，即最下部分的那些配线由粗虚线表示。
参见图6，n型MOSFET 111N包括栅极电极111G和一对源极-漏极区域111A和111B。
如图7所示，p型MOSFET 211P包括栅极电极211G和一对源极-漏极区域211A和211B.
下面继续描述所述部件的细节。
A-1.第一基板101
第一基板101是(100)基板，例如，由单晶硅半导体制造。
N型MOSFET 111N设置在第一基板101的与第二基板201相对的面上，即第一基板的上面上，如图3至图5所示。
如图3等所示，n型MOSFET 111N具有LDD(轻掺杂漏极)结构。N型MOSFET 111N设置为，例如，沟道方向指向第一基板101的(100)面的<110>取向，从而可使电子迁移率很高。应当注意的是，本发明中的“沟道方向”是指沟道电流流动的方向或者源极-漏极区域彼此分开的方向。
如图3等所示，n型MOSFET 111N设置在由元件隔离层110分隔的第一基板101的区域中。
元件隔离层110设置为，例如，设置STI(浅沟槽隔离)结构。特别地，元件隔离层110在平面上形成沟槽(没有示出)，该平面即为第一基板101的xy平面，从而使其隔离成n型MOSFET 111N要形成在该面上的区域。因此，元件隔离层110通过在沟槽(没有示出)中埋设诸如氧化硅的绝缘体而形成。
n型MOSFET 111N的栅极电极111G设置在平面上，即第一基板101的xy平面上，从而使其以凸起的方式突出，并且其间插设有栅极绝缘膜111Z，如图3所示。栅极电极111G设置为使其在平面上具有矩形截面，该平面即为垂直于第一基板101的平面(即xy平面)的yz平面。
此外，栅极电极111G延伸为使其纵向方向对应于第一基板101的平面(即xy平面)上的y方向，如图6所示。
栅极绝缘膜111Z采用高介电常数或高k材料形成，其介电常数高于二氧化硅。同时，栅极电极111G采用使其功函数位于导带的一端的金属材料形成。
侧壁SW1设置在栅极电极111G的相反侧上，其间插设有绝缘膜Z1。侧壁SW1采用诸如SiN的绝缘材料形成。绝缘膜Z1设置为覆盖栅极电极111G的侧面以及第一基板101的上面与栅极电极111G的相反侧部分接触的部分。绝缘膜Z1采用诸如SiO2的绝缘材料形成。
关于n型MOSFET 111N，成对的源极-漏极区域111A和111B设置为夹着沟道区域的一部分，在该部分的沟道区域中栅极电极111G设置在第一基板101上。
源极-漏极区域111A和111B具有低浓度杂质区域111AL或111BL和高浓度杂质区域111AH或111BH，如图3等所示。低浓度杂质区域111AL和111BL以及高浓度杂质区域111AH和111BH掺杂有n型杂质。
如图3等所示，低浓度杂质区域111AL和111BL设置在第一基板101的一部分之下，在该部分处绝缘膜Z1和侧壁SW1设置在第一基板101的上面侧。低浓度杂质区域111AL和111BL是延伸区域，并且设置为在其间夹着沟道区域。
如图3等所示，高浓度杂质区域111AH和111BH设置在第一基板101的该部分的相反侧，在该部分处绝缘膜Z1和侧壁SW1设置在第一基板101的上面侧。高浓度杂质区域111AH和111BH设置为在其间夹着沟道区域，并且其间插设有低浓度杂质区域111AL和111BL。高浓度杂质区域111AH和111BH的杂质浓度高于低浓度杂质区域111AL和111BL的杂质浓度，并且高浓度杂质区域111AH和111BH形成在较深位置。
例如，在第一基板101上形成凹陷部分后通过从凹陷部分外延生长晶体而形成高浓度杂质区域111AH和111BH。例如，高浓度杂质区域111AH和111BH由晶格常数与第一基板101不同的材料形成，并且设置为向沟道区域施加拉力，以提高电子迁移率。
第一基板101上设置有应力衬层121，如图3至图5所示。
应力衬层121设置为覆盖第一基板101的其上设置n型MOSFET 111N的上面，如图3等所示。这里，为了提高n型MOSFET 111N的电子迁移率，应力衬层121采用向沟道区域施加拉应力的材料形成。此外，应力衬层121构造为用作蚀刻停止层。换言之，应力衬层121是CESL(接触蚀刻停止的衬垫)层。
平坦化膜131设置在第一基板101上，如图3至图5所示。平坦化膜131设置为使其覆盖第一基板101上的应力衬层121的上面，以设置平坦面，如图3等所示。
多个配线层111HA、111HB和111HG设置在第一基板101上，如图3至图5所示。配线层111HA、111HB和111HG设置在平坦化膜131的上面上，如图3至图5所示。
应当注意的是，在本发明中，“配线层”和“配线”不是表明线状的表示，而是意味着在多层的配线层中使相同的导电层工作的层。从而，配线层或配线的平面形状不限于线状，而是可为任何其它形状，例如，正方形或矩形形状。
配线层111HA设置为使其通过延伸穿过平坦化膜131的接触部C11电连接到一个源极-漏极区域111A，如图3所示。特别地，配线层111HA连接到源极-漏极区域111A的高浓度杂质区域111AH。此外，配线层111HA形成为包括沿着y方向在源极-漏极区域111A之上延伸的部分，如图6所示。换言之，配线层111HA形成为使其纵向方向对应于y方向。此外，配线层111HA形成为包括从其在y方向上延伸的部分的上端在x方向上延伸到外侧的部分。
配线层111HB设置为使其通过延伸穿过平坦化膜131的另一个接触部C11电连接到另一个源极-漏极区域111B，如图3所示。特别地，配线层111HB连接到源极-漏极区域111B的高浓度杂质区域111BH。此外，配线层111HB形成为包括沿着y方向在源极-漏极区域111B之上延伸的部分。换言之，配线层111HB形成为使其纵向方向对应于y方向。此外，配线层111HB形成为包括从其在y方向上延伸的部分的下端在x方向上延伸到外侧的部分。
配线层111HG设置为通过延伸穿过平坦化膜131的再一个接触部C11电连接到栅极电极111G，如图4所示。此外，配线层111HG形成为包括从栅极电极111G的上端在栅极电极111G之上在x方向上延伸的部分，如图6所示。换言之，配线层111HG形成为使其纵向方向与x方向一致。
配线层111HA、111HB和111HG涂有多个层间绝缘膜132和151，如图3至图5所示。
例如，平坦化膜131以及层间绝缘膜132和151采用诸如氧化硅或氮化硅的绝缘材料形成。例如，配线层111HA、111HB和111HG以及接触部C11采用诸如Al或Cu的金属材料形成。
A-2.第二基板201
第二基板201是(110)基板，例如，由单晶硅半导体形成。
P型MOSFET 211P设置在第二基板201的与第一基板101相对的面上，即第二基板201的下面上，如图3至图5所示。
P型MOSFET 211P具有LDD结构，如图3等所示。这里，p型MOSFET 211P设置为，例如，使其沟道方向指向第二基板201的(110)面上的<110>方向，从而可获得高空穴迁移率。
如图3等所示，p型MOSFET 211P设置在第二基板201上由元件隔离层210分隔的区域中。
这里，元件隔离层210设置为，例如，设置STI结构。特别地，元件隔离层210在第二基板201的平面(即xy平面)上形成沟槽(没有示出)，从而分隔出p型MOSFET 211P要设置在第二基板201上的区域。在形成沟槽后，例如，诸如氧化硅的绝缘体埋设在沟槽中以形成元件隔离层210。
p型MOSFET 211P的栅极电极211G设置为在第二基板201的平面(即xy平面)上经由栅极绝缘膜211Z以凸起的状态突出，如图3等所示。栅极电极211G设置为使其在与xy平面上的第二基板201的平面垂直的平面(即yz平面)上具有矩形截面。
此外，栅极电极211G延伸为使其纵向方向对应于第二基板201的平面(即xy平面)上的y方向，如图7所示。
栅极绝缘膜211Z采用高介电常数或高k材料形成。栅极电极211G采用使其功函数位于价带的一端的金属材料形成。
侧壁SW2设置在栅极电极211G的相反侧上，并且其间插设有绝缘膜Z2。例如，侧壁SW2采用诸如SiN的绝缘材料形成。绝缘膜Z2设置为覆盖栅极电极211G的侧面以及第二基板201的面上设置为相邻于栅极电极211G的相反侧的部分。例如，绝缘膜Z2采用诸如SiO2的绝缘材料形成。
p型MOSFET 211P的成对的源极-漏极区域211A和211B以夹着沟道区域的一部分的方式设置，在该部分的沟道区域中栅极电极211G设置在第二基板201上，如图3等所示。
源极-漏极区域211A和211B具有低浓度杂质区域211AL或211BL以及高浓度杂质区域211AH或211BH，如图3等所示。低浓度杂质区域211AL和211BL以及高浓度杂质区域211AH和211BH掺杂有p型杂质。
低浓度杂质区域211AL和211BL设置在第二基板201的一部分之上，在该部分上绝缘膜Z2和侧壁SW2设置在第二基板201的下面侧，如图3等所示。低浓度杂质区域211AL和211BL是延伸区域，并且设置为其间夹着沟道区域。
如图3等所示，高浓度杂质区域211AH和211BH设置在第二基板201的该部分的相反侧，在该部分处绝缘膜Z2和侧壁SW2设置在第二基板201的下面侧。高浓度杂质区域211AH和211BH设置为其间夹着沟道区域，并且其间插设有低浓度杂质区域211AL和211BL。高浓度杂质区域211AH和211BH的杂质浓度高于低浓度杂质区域211AL和211BL的杂质浓度，并且高浓度杂质区域211AH和211BH形成在较深的位置。
例如，在第二基板201上形成凹陷部分后通过从凹陷部分外延生长晶体而形成高浓度杂质区域211AH和211BH。例如，高浓度杂质区域211AH和211BH由晶格常数与第二基板201不同的材料形成，并且设置为向沟道区域施加压力，以提高空穴迁移率。
第二基板201上设置有应力衬层221，如图3至图5所示。
应力衬层221设置为覆盖第二基板201的其上设置p型MOSFET 211P的面，如图3等所示。这里，为了提高p型MOSFET 211P的空穴迁移率，应力衬层221采用为沟道区域施加压应力的材料形成。此外，应力衬层221构造为用作蚀刻停止层。换言之，应力衬层221是CESL层。
平坦化膜231设置在第二基板201上，如图3至图5所示。平坦化膜231设置为使其覆盖第二基板201上的应力衬层221以设置平坦面，如图3等所示。
多个配线层211HA、211HB和211HG设置在第二基板201上，如图3至图5所示。配线层211HA、211HB和211HG设置在平坦化膜231的与第一基板101相对的面上，如图3至图5所示。
配线层211HA设置为使其通过延伸穿过平坦化膜231的接触部C21电连接到一个源极-漏极区域211A，如图3所示。特别地，配线层211HA连接到源极-漏极区域211A的高浓度杂质区域211AH。此外，配线层211HA形成为包括沿着y方向在源极-漏极区域211A之下延伸的部分，如图7所示。换言之，配线层211HA形成为使其纵向方向对应于y方向。
配线层211HB设置为使其通过延伸穿过平坦化膜231的另一个接触部C21电连接到另一个源极-漏极区域211B，如图3所示。特别地，配线层211HB连接到源极-漏极区域211B的高浓度杂质区域211BH。此外，配线层211HB形成为包括沿着y方向在源极-漏极区域211B之下延伸的部分。换言之，配线层211HB形成为使其纵向方向对应于y方向。此外，配线层211HB形成为包括从其在y方向上延伸的部分的下端在x方向上延伸到外侧的部分。
配线层211HG设置为通过延伸穿过平坦化膜231的再一个接触部C21电连接到栅极电极211G，如图4所示。此外，配线层211HG形成为包括在x方向上从栅极电极211G的上端在栅极电极211G之下延伸的部分，如图7所示。换言之，配线层211HG形成为使其纵向方向与x方向一致。
配线层211HA、211HB和211HG涂有多个层间绝缘膜232和251，如图3至图5所示。
例如，平坦化膜231以及层间绝缘膜232和251采用诸如氧化硅或氮化硅的绝缘材料形成。例如，配线层211HA、211HB和211HG以及接触部C21采用诸如Al或Cu的金属材料形成。
如图3至图5所示，第二基板201与第一基板101相对。这里，第二基板201的其上设置p型MOSFET 211P的面与第一基板101的其上设置n型MOSFET 111N的面相对。换言之，第二基板201设置为其上设置的层间绝缘膜251与第一基板101上设置的层间绝缘膜151相对。
第二基板201贴合到第一基板101。这里，第二基板201上设置的层间绝缘膜251贴合到第一基板101上设置的层间绝缘膜151。
在本实施例中，各部件设置为使n型MOSFET 111N和p型MOSFET 211P相对于沿其将第一基板101和第二基板201接合在一起的接合平面SM对称设置。
A-3.多层配线层310
多层配线层310设置在第二基板201的上面上，该上面与第一基板101相对的下面相反，如图3至图5所示。
多层配线层310包括多个绝缘层311至316以及多个配线，诸如配线层321H等。例如，六个绝缘层311至316顺序层叠。包括所述配线层321H的配线层叠在多层配线层310的内部，并且适当地通过接触部(例如接触部331C)而彼此电连接。
多层配线层310构造为电连接n型MOSFET 111N和p型MOSFET 211P，如图4和图5所示。
特别地，在多层配线层310中，第一层绝缘层311的上面上设置的配线层321H通过接触部C12电连接到第一基板101上设置的配线层111HG。此外，配线层321H通过接触部C22电连接到第二基板201中设置的配线层211HG。配线层321H形成为使其在平面上具有矩形形状，如图6和图7所示。此外，如图4所示，配线层321H通过接触部331C连接到第三层绝缘层313的上面上设置的配线层341H。配线层341H通过接触部351C连接到第五层绝缘层315的上面上设置的配线层361H。配线层361H电连接到输入端子In。这样，多层配线层310将n型MOSFET 111N的栅极电极111G和p型MOSFET 211P的栅极电极211G彼此电连接，并且将它们进一步电连接到输入端子In(参见图1)。
此外，如图4所示，在多层配线层310中，第一层绝缘层311的上面上设置的配线层322H通过接触部C12电连接到第一基板101上设置的配线层111HA。配线层322H形成为使其在平面上具有矩形形状，如图6所示。此外，如图4所示，配线层322H通过接触部332C连接到第三层绝缘层313的上面上设置的配线层342H。配线层342H通过接触部352C连接到第五层绝缘层315的上面上设置的配线层362H。配线层362H电连接到接地GND。这样，多层配线层310将n型MOSFET 111N的源极-漏极区域111A电连接到接地GND(参见图1)。
此外，如图5所示，在多层配线层310中，第一层绝缘层311的上面上设置的配线层323H通过接触部C22电连接到第二基板201上设置的配线层211HB。配线层323H形成为使其在平面上具有矩形形状，如图7所示。此外，如图5所示，配线层323H通过接触部333C连接到第三层绝缘层313的上面上设置的配线层343H。配线层343H通过接触部353C连接到第五层绝缘层315的上面上设置的配线层363H。配线层363H电连接到电源电压端子Vdd。这样，多层配线层310将p型MOSFET 211P的源极-漏极区域211B电连接到电源电压端子Vdd(参见图1)。
此外，如图5所示，在多层配线层310中，第一层绝缘层311的上面上设置的配线层324H通过接触部C12电连接到第一基板101上设置的配线层111HB。此外，配线层321H通过接触部C22电连接到第二基板201上设置的配线层211HA。配线层324H形成为使其在平面上具有矩形形状，如图6和图7所示。此外，如图5所示，配线层324H通过接触部334C连接到第三层绝缘层313的上面上设置的配线层344H。配线层344H通过接触部354C连接到第五层绝缘层315的上面上设置的配线层364H。此外，配线层364H电连接到输出端子Out。这样，多层配线层310将n型MOSFET 111N的源极-漏极区域111B和p型MOSFET 211P的源极-漏极区域211A彼此电连接(参见图1)。此外，多层配线层310将n型MOSFET 111N的源极-漏极区域111B和p型MOSFET 211P的源极-漏极区域211A电连接到输出端子Out(参见图1)。
B.制造方法
下面描述制造上述半导体装置1的制造方法。
图8至图18分别示出了实施例1中的半导体装置的制造方法的主要部分。
图8是制造流程图。
图9至图18是类似于图3至图5的截面图，并且示出了图8所示的步骤形成的截面。图9至图13特别示出了类似于图3沿着X11-X12平面剖取的截面。同时，图14至图18示出了沿着图2的X21-X22平面剖取的截面。
B-1.在第一基板101上形成n型MOSFET 111N
第一步骤ST10，n型MOSFET 111N形成在第一基板101上，如图8所示。
这里，n型MOSFET 111N以如上所述的方式形成在第一基板101的上面上由元件隔离层110分隔的区域中，如图9所示。
在本实施例中，n型MOSFET 111N设置为，例如，使其沟道方向指向第一基板101的(100)面的<110>取向。
特别地，元件隔离层110首先形成在第一基板101的上面上。例如，在第一基板101的上面上形成沟槽，使其具有150nm至200nm的深度，并且用氧化硅填充，以形成元件隔离层110。
然后，形成栅极绝缘膜111Z，并且然后形成栅极电极111G。
在本实施例中，栅极绝缘膜111Z采用高介电常数或高k材料形成。然后，栅极电极111G采用使其功函数位于导带的一端的金属材料形成。
例如，栅极绝缘膜111Z和栅极电极111G根据下面给出的条件适当形成。
栅极绝缘膜111Z的形成条件
材料：HfO2
厚度：0.5nm至2nm
膜形成方法：CVD或溅射
栅极电极111G的形成条件
下层：含Al的TiN(Al的成分比例：0.5至5原子％)，厚度1nm至2nm
上层：Al或W，厚度20nm至40nm
膜形成方法：CVD或溅射
应当注意的是，不仅上面所列的HfO2而且诸如HfSiON或Ta2O3的各种高k材料可用于形成栅极绝缘膜111Z。
然后，形成低浓度杂质区域111AL和111BL。
优选地，例如，在下面给出的条件下形成低浓度杂质区域111AL和111BL。
低浓度杂质区域111AL和111BL的形成条件
深度：0.5nm至20nm
宽度：10nm至40nm
杂质浓度：约1×1013cm-2
在形成绝缘膜Z1之后，形成侧壁SW1。然后，通过诸如蚀刻这样的工艺选择性去除第一基板101的上面的要形成高浓度杂质区域111AH和111BH的部分，以在第一基板101的上面上形成凹陷部分。然后，从凹陷部分外延生长晶体，并且然后注入杂质离子，以形成高浓度杂质区域111AH和111BH。
在本实施例中，晶格常数与第一基板101不同并且向沟道区域施加拉力的材料被用于形成高浓度杂质区域111AH和111BH。
优选地，例如，在下面的条件下形成高浓度杂质区域111AH和111BH。
高浓度杂质区域111AH和111BH的形成条件
材料：SiC(C浓度低于3原子％)
深度：50nm至100nm
膜形成方法：CVD
杂质浓度：约1×1015cm-2
然后，执行诸如活化退火工艺这样的工艺，以形成n型MOSFET 111N。在形成n型MOSFET 111N后，以覆盖第一基板101的设置n型MOSFET 111N的上面的方式，设置应力衬层121。这里，在高浓度杂质区域111AH和111BH的上面形成硅化物层(没有示出)后，以覆盖整个n型MOSFET 111N的方式设置应力衬层121。
在本实施例中，向n型MOSFET 111N的沟道区域施加拉应力的材料被用于形成应力衬层121。
例如，优选地，在下面所述的条件下形成应力衬层121。
应力衬层121的形成条件
材料：SiN
厚度：20nm至200nm
膜形成方法：CVD
然后，平坦化膜131设置为覆盖第一基板101上应力衬层121的上面。平坦化膜131采用绝缘材料形成。
然后，配线层111HA和111HB形成在平坦化膜131的上面上。尽管图9中没有示出，但是配线层111HG也以如图4所示的类似方式设置。
这里，配线层111HA和111HB(111HG，图4)在形成接触部C11后设置，使其延伸穿过平坦化膜131。例如，在形成深度为80nm至130nm的接触孔后，将导电材料填充在接触孔中以形成接触部C11。然后，多个配线层111HA和111HB(111HG，图4)形成为使其厚度可为75nm至100nm。应当注意的是，在形成接触孔时，应力衬层121用作蚀刻停止层。
其后，以覆盖多个配线层111HA和111HB(111HG，图4)的方式依次设置多个层间绝缘膜132和151。例如，在设置厚度为约10nm至20nm的蚀刻停止层(没有示出)后，设置层间绝缘膜132和151。层间绝缘膜151形成为使其具有例如约20nm至50nm的厚度。
B-2.在第二基板201上形成p型MOSFET 211P
其后，在第二基板201上形成p型MOSFET 211P，如图8所示(步骤ST20)。
这里，p型MOSFET 211P以如上所述的方式形成在第二基板201的上面由元件隔离层210分隔的区域中。
在本实施例中，p型MOSFET 211P设置为使沟道方向例如指向第二基板201的(110)面上的<110>取向。
特别地，首先在第二基板201的上面上形成元件隔离层210。例如，通过在第二基板201的上面上形成沟槽以具有150nm至200nm的深度，并且然后在沟槽中埋设氧化硅，形成元件隔离层210。
然后，在形成栅极绝缘膜211Z后，形成栅极电极211G。
在本实施例中，栅极绝缘膜211Z采用高介电常数或高k材料形成。同时，栅极电极211G采用使其功函数位于价带的一端的金属材料形成。
优选地，例如，在下面给出的条件下形成栅极绝缘膜211Z和栅极电极211G。
栅极绝缘膜211Z的形成条件
材料：HfO2
厚度：0.5nm至2nm
膜形成方法：CVD或溅射
栅极电极211G的形成条件
下层：不含Al的TiN，厚度1nm至2nm
上层：Al或W，厚度20nm至40nm
膜形成方法：CVD或溅射
应当注意的是，除了上面列出的HfO2，诸如HfSiON或Ta2O3的各种高k材料可用于形成栅极绝缘膜111Z。
然后，形成低浓度杂质区域211AL和211BL。
优选地，例如，在下面给出的条件下形成低浓度杂质区域211AL和211BL。
低浓度杂质区域211AL和211BL的形成条件
深度：0.5nm至20nm
宽度：10nm至40nm
杂质浓度：约1×1013cm-2
然后，在形成绝缘膜Z2后，形成侧壁SW2。然后，通过诸如蚀刻这样的工艺，选择性去除第二基板201的上面上要形成高浓度杂质区域211AH和211BH的部分，以在第二基板201的上面上形成凹陷部分。然后，从凹陷部分外延生长晶体，并且注入杂质离子，以形成高浓度杂质区域211AH和211BH。
在本实施例中，晶格常数与第二基板201不同并且向沟道区域施加拉应力的材料被用于形成高浓度杂质区域211AH和211BH。
优选地，例如，在下面给出的条件下形成高浓度杂质区域211AH和211BH。
高浓度杂质区域211AH和211BH的形成条件
材料：SiGe(Ge浓度：10至45原子％)
深度：50nm至100nm
膜形成方法：CVD
杂质浓度：约1×1015cm-2
然后，执行诸如活化退火工艺这样的工艺，以形成p型MOSFET 211P。在形成p型MOSFET 211P后，以覆盖第二基板201的设置有p型MOSFET 211P的上面的方式，设置应力衬层221。这里，在高浓度杂质区域211AH和211BH的上面形成硅化物层(没有示出)后，以覆盖整个p型MOSFET 211P的方式，设置应力衬层121。
在本实施例中，向p型MOSFET 211P的沟道区域施加压应力的材料被用于形成应力衬层221。
优选地，在下面给出的条件下形成应力衬层221。
应力衬层221的形成条件
材料：SiN
厚度：20nm至200nm
膜形成方法：CVD
然后，以覆盖第二基板201上的应力衬层221的上面的方式，设置平坦化膜231。平坦化膜231采用绝缘材料形成。
然后，配线层211HA和211HB设置在平坦化膜231的上面上。尽管图10中没有示出，但是配线层211HG也与如图4所示的类似方式设置。这里，在形成接触部C21后设置多个配线层211HA和211HB(211HG，图4)，使它们延伸穿过平坦化膜231。例如，通过形成深度为80nm至130nm的接触孔，并且然后在接触孔中埋设导电材料，形成接触部C21。然后，多个配线层211HA和211HB(211HG，图4)形成为使其厚度为75nm至100nm。应当注意的是，在形成接触孔时，应力衬层221用作蚀刻停止层。
其后，以覆盖多个配线层211HA和211HB(211HG，图4)的方式，依次设置多个层间绝缘膜232和251。例如，在设置厚度为约10nm至20nm的蚀刻停止层(没有示出)后，设置层间绝缘膜232和251。层间绝缘膜251形成为使其厚度例如为约20nm至50nm。
在本实施例中，类似于第一基板101上设置的层间绝缘膜151的材料被用于形成层间绝缘膜251。应当注意的是，层间绝缘膜251可采用与第一基板101上设置的层间绝缘膜151不同的材料形成。
B-3.第一基板101和第二基板201的贴合
然后，在步骤ST30，第一基板101和第二基板201彼此贴合，如图8所示。
这里，第一基板101和第二基板201以彼此相对的关系设置，并且然后彼此贴合，如图11所示。
特别地，第一基板101的设置有n型MOSFET 111N的面和元件隔离层210的设置有p型MOSFET 211P的面以彼此相对的关系设置。换言之，第二基板201翻转以与第一基板101相对。
然后，第一基板101上设置的层间绝缘膜151和第二基板201上设置的层间绝缘膜251设置成彼此接触，并且然后贴合在一起。
第一基板101上设置的层间绝缘膜151和第二基板201上设置的层间绝缘膜251接合在一起，并且通过等离子体接合而彼此贴合。换言之，等离子体处理的面利用脱水聚合反应而接合在一起。因为等离子体贴合在低温环境下执行，例如，在低于400℃的温度下，所以设备的可靠性不会变坏，这从防止杂质再分布的发生和金属配线的耐热性等角度上考虑是优选的。
应当注意的是，尽管没有示出，但是第一基板101和第二基板201在采用其上设置的对准标记(没有示出)以高精度执行其定位后而彼此贴合。
B-4.第二基板201的薄化
然后，在步骤ST40，元件隔离层210形成为薄膜，如图8所示。
这里，第二基板201的上面(位于与第一基板101相对的下面的相反侧)被抛光，以使第二基板201形成为薄膜。
例如，执行CMP(化学机械抛光)工艺，以将第二基板201的上面抛光至第二基板201的设置有STI结构的元件隔离层210的部分。
B-5.n型MOSFET 111N和p型MOSFET 211P的电连接
其后，在步骤ST50，将n型MOSFET 111N和p型MOSFET 211P彼此电连接，如图8所示。
这里，如图3至图5所示，多层配线层310设置在第二基板201的上面上(位于与第一基板101相对的下面的相反侧)，以将n型MOSFET 111N和p型MOSFET 211P彼此电连接。
特别地，设置包括多个绝缘层311至316和多个配线(例如配线层321H)以及接触部(例如接触部331C)的多层配线层310。
特别地，第一层绝缘层311形成在第二基板201的上面上(位于与第一基板101相对的下面的相反侧)，如图13所示。在当前步骤，第一层绝缘层311也形成在图4所示的截面中，如图14所示。尽管没有示出，但是在图5所示的截面中，也形成第一层绝缘层311。例如，厚度为10nm至50nm的氧化硅膜形成为第一层绝缘层311。
然后，孔V12形成为暴露第一基板101上设置的导电层111HA和111HG的表面。此外，在当前状态下，在图5所示的截面中，孔V12也形成为暴露配线层111HB的表面。这里，通过从第一基板101和第二基板201的层叠体去除要形成孔V12的部分，形成孔V12。例如，形成底部直径为30nm至50nm的孔V12。此外，孔V12形成为使其深宽比(aspect ratio)可为例如7.5至20。
然后，另一个孔V22形成为暴露第二基板201上设置的配线层211HG的上面，如图16所示。在当前步骤上，尽管图16没有示出，但是其它孔V22形成为使配线层211HA和211HB的面也可暴露在图5所示的截面中。这里，通过采用光刻和蚀刻去除第一基板101和第二基板201的层叠体要形成孔V22的部分，形成孔V22。例如，形成底部直径为30nm至50nm的孔V22。此外，孔V22形成为深宽比可为例如5至13。优选地，孔V12和V22形成为其间的距离可大于孔V12和V22的直径。
然后，将导电材料填充在孔V12和V22内，以在第二基板201的上面侧形成金属膜501，如图17所示。在当前步骤上，尽管没有示出，但是在图5所示的截面上导电材料也填充在孔V12和V22内，以在第二基板201的上面侧形成金属膜501。金属膜501例如通过设置Ti或TiN的阻挡金属层(没有示出)并且然后通过CVD形成诸如W的金属材料膜而形成。
以这样的方式通过在孔V21和V22中填充导电材料而形成接触部。应当注意的是，在本发明中，在接触部当中，特别是延伸穿过基板的任何接触部有时称为“连接通路”，而在层间绝缘膜中设置的任何接触部有时简称为“接触部”。此外，在不区别形成孔的物体是基板或层间绝缘膜的情况下，孔中的接触部称为“接触部”。
然后，从第一层绝缘层311的上面去除金属膜501，以形成接触部C12和C22，如图18所示。在当前步骤上，尽管没有示出，但是在图5所示的截面中从第一层绝缘层311的上面也去除金属膜501，以形成接触部C12和C22。例如，执行CMP以从第一层绝缘层311的上面去除金属膜501。
其后，形成构成多层配线层310的其它绝缘层312至316、诸如配线层321H的多个配线以及诸如接触部331C的接触部，如图3至图5所示。诸如配线层321H的配线由Cu通过镶嵌技术形成。
以这样的方式完成半导体装置1。
C.结论
如上所述，在本实施例中，半导体装置1包括设置n型MOSFET 111N的第一基板101和设置p型MOSFET 211P的第二基板201。第一基板101和第二基板201彼此相对且贴合。此外，n型MOSFET 111N和p型MOSFET 211P彼此电连接。
这里，n型MOSFET 111N设置在第一基板101的与第二基板201相对的面上。同时，p型MOSFET 211P设置在第二基板201的与第一基板101相对的面上。n型MOSFET 111N和p型MOSFET 211P以彼此相对的关系设置。
配线层321H等设置在第二基板201的面(位于与第一基板101相对的面的相反侧)上。n型MOSFET 111N和p型MOSFET 211P通过配线层321H等彼此电连接。此外，半导体装置1包括延伸穿过第二基板201的接触部C12和C22，并且电连接到n型MOSFET 111N。n型MOSFET111N和p型MOSFET 211P通过接触部C12和C22彼此电连接。
以这种方式，在本实施例中，n型MOSFET 111N设置在第一基板101上，并且p型MOSFET 211P设置在第二基板201上。
因此，在本实施例中，例如，如下面给出的表格所示，n型MOSFET 111N和p型MOSFET211P可采用不同的MOSFET来改善特性。
[表1]
特别地，在本实施例中，第一基板101和第二基板201可采用具有不同面取向的主表面的基板，从而在n型MOSFET 111N和p型MOSFET 211P二者中载流子迁移率都可以很高。更特别地，n型MOSFET 111N可设置在(100)面上，(100)面的电子迁移率高于(110)面。同时，p型MOSFET 211P可设置在(110)面上，(110)面的空穴迁移率高于(100)面。
此外，在第一基板101中，应力衬层121可容易地形成为施加拉应力，以便提高n型MOSFET 111N的电子迁移率。此外，在第二基板201中，与应力衬层121不同的应力衬层221可易于形成为施加压应力，以便提高p型MOSFET 211P的空穴迁移率。换言之，应力不同的应力衬层121和221可易于形成，而不采用复杂的工艺。
此外，为了提高n型MOSFET 111N的电子迁移率，能够采用诸如SiC的施加拉力的材料而容易地形成成对的源极-漏极区域111A和111B。此外，为了提高p型MOSFET 211P的空穴迁移率，能够采用诸如SiGe的施加压应力的材料而容易地形成成对的源极-漏极区域211A和211B。换言之，具有不同应力方向的n型MOSFET 111N的成对的源极-漏极区域111A和111B和p型MOSFET 211P的成对的源极-漏极区域211A和211B可易于形成，而不采用复杂的工艺。
此外，n型MOSFET 111N的栅极电极111G和p型MOSFET 211P的栅极电极211G可采用功函数彼此不同的金属材料而容易地形成。例如，不采用复杂的工艺，可执行采用包含Al的TiN形成n型MOSFET 111N的栅极电极111G以及采用不含Al的TiN形成p型MOSFET 211P的栅极电极211G。
以这种方式，根据本实施例，可容易地实施形成n型MOSFET 111N和p型MOSFET211P，使它们分别具有优选的特性。
特别地，在本实施例中，对第一基板101和第二基板201分开执行影响晶体管特性的活化退火工艺，而不是在它们彼此贴合后执行。因此，对于n型MOSFET 111N和p型MOSFET211P二者，不发生杂质的再分布，并且可防止短沟道特性的下降。
从而，对于本实施例，可容易地实现制造效率的提高、成本的降低以及设备可靠性的提高。
<2.实施例2>
A.制造方法
图19示出了根据实施例2的半导体装置制造方法的主要部分。
图19示出了沿着图2的X21-X22平面剖取的截面图，类似于图4。图19示出了关于实施例1在图14所示的步骤后的步骤。
在实施例1中图14所示的步骤后，执行图19所示的工艺，而不执行图15所示的步骤。除了刚刚描述的事项以及相关事项外，本实施例与实施例1相类似。因此，在本实施例的描述中，与实施例1的事项重复的事项的描述这里适当省略以免赘述。
在本实施例中，与实施例1相类似，也形成第一层绝缘层311，如图14所示。
其后，孔V12形成为可暴露第一基板101上设置的配线层111HA和111HG的表面，如图19所示。同时，孔V22形成为可暴露第二基板201上设置的配线层211HG的上面。在本步骤，尽管没有示出，但是孔V12形成为使配线层111HB的表面也可暴露在图5所示的截面中。同时，孔V22形成为可暴露配线层211HA和211HB的表面。
以这种方式，在本实施例中，不同深宽比的孔V12和V22不是通过不同的步骤形成，而是由相同的步骤共同形成。
这里，光刻技术和蚀刻技术被用于去除第一基板101和第二基板201的层叠体的要形成孔V12和V22的部分。特别地，干蚀刻工艺在这样的条件下执行，由干蚀刻工艺要去除的部分和要留下的其它部分(如配线层，例如配线层111HA)表现出高蚀刻选择比，以形成孔V12和V22。
或者，为了同时形成不同深宽比的孔V12和V22，可执行第一基板101上设置的诸如配线层111HA的配线层和第二基板201上设置的诸如配线层211HA的配线层之间不同材料选择或厚度调整。
其后，应用与实施例1类似的步骤(参见图17、图18以及图3至图5)以完成半导体装置1。
B.结论
如上所述，在本实施例中，与实施例1相类似，n型MOSFET 111N设置在第一基板101上，并且p型MOSFET 211P设置在另一个第二基板201上。此外，将第一基板101和第二基板201彼此贴合以使n型MOSFET 111N和p型MOSFET 211P彼此电连接。
从而，同样对于本实施例，也与实施例1类似，可容易地实现制造效率的提高、成本的下降以及设备可靠性的提高。
应当注意的是，在本实施例中，不同深宽比的孔V12和V22在相同的步骤共同且同时形成，而不是在不同的步骤形成。因此，可进一步优选地提高制造效率。
<3.实施例3>
A.装置构造
图20示出了根据实施例3的半导体装置的主要部分。
特别地，图20示出了沿着图2的X11-X12平面剖取的截面图，类似于图3。
在本实施例中，不设置层间绝缘膜151和251(参见图3)，如图20所示。除了上述事项和相应事项外，本实施例与实施例1相类似。因此，在本实施例的描述中，与实施例1的事项重复的事项的描述这里适当省略以避免赘述。
如图20所示，第一基板101的设置n型MOSFET 111N的面和第二基板201的设置p型MOSFET 211P的面彼此相对。
这里，第一基板101上设置的层间绝缘膜132和第二基板201上设置的层间绝缘膜232设置为使它们彼此相对并且彼此直接接触。此外，第一基板101上设置的层间绝缘膜132和第二基板201上设置的层间绝缘膜232接合在一起。
在本实施例中，采用其介电常数低于氧化硅的低介电常数或低k材料形成层间绝缘膜132和232。
B.制造方法
图21至图23示出了根据实施例3的半导体装置的制造方法的主要部分。
特别地，图21至图23是类似于图20的截面图。更特别地，图21示出了在图8所示的步骤ST10形成的截面。图22示出了在图8所示的步骤ST20形成的截面。图23示出了在图8所示的步骤ST30形成的截面。
B-1.在第一基板101上形成n型MOSFET 111N
首先，在第一基板101上形成n型MOSFET 111N，如图8(步骤ST10)所示。
这里，n型MOSFET 111N以与实施例1类似的方式形成在第一基板101的上面由装置隔离层110分隔的区域中。
然后，在形成n型MOSFET 111N后，与实施例1类似地，依次设置应力衬层121、平坦化膜131和多个配线层111HA和111HB(111HG，参见图4)。
其后，设置层间绝缘膜132。在本实施例中，不设置图9所示的第二层层间绝缘膜151。
在本实施例中，层间绝缘膜132采用低介电常数或低k材料形成。
例如，诸如SiOC、SiOCH、SiOF或HSQ的材料用于形成层间绝缘膜132。此外，这样材料的多孔膜可形成为层间绝缘膜132。或者，层间绝缘膜132可采用有机膜形成。
B-2.在第二基板201上形成p型MOSFET 211P
然后，在第二基板201上形成p型MOSFET 211P，如图8(步骤ST20)所示。
这里，如图22所示，p型MOSFET 211P形成在第二基板201的上面由装置隔离层210分隔的区域中，与实施例1类似。
在形成p型MOSFET 211P后，与实施例1的情况类似，依次设置应力衬层221、平坦化膜231和多个配线层211HA和211HB(211HG，参见图4)。
其后，设置层间绝缘膜232。在本实施例中，不设置图10所示的第二层层间绝缘膜251。
在本实施例中，层间绝缘膜232采用低介电常数或低k材料形成。
例如，与第一基板101中设置的层间绝缘膜132所采用的材料类似的材料被用于形成层间绝缘膜232。应当注意的是，可采用与第一基板101上设置的层间绝缘膜132所采用的材料不同的材料形成层间绝缘膜232。
B-3.第一基板101和第二基板201的贴合
然后，第一基板101和第二基板201彼此贴合，如图8(步骤ST30)所示。
这里，将第一基板101和第二基板201彼此相对并且彼此贴合，如图23所示。
特别地，第一基板101的设置n型MOSFET 111N的面和第二基板201的设置p型MOSFET 211P的面彼此相对。换言之，第二基板201翻转且与第一基板101相对。
然后，第一基板101上设置的层间绝缘膜132和第二基板201上设置的层间绝缘膜232彼此接触且接合。
例如，层间绝缘膜132和层间绝缘膜232通过等离子体接合而接合在一起并且彼此贴合。应当注意的是，如果构成层间绝缘膜132和232的材料自身不包括-OH基团，则对层间绝缘膜132和232执行采用H2O或H2等的等离子体工艺，以将-OH基团引入到表面中，然后执行接合。换言之，层间绝缘膜132和232被处理，从而获得在等离子体接合时可执行脱水聚合工艺的表面状态。
B-4.其它步骤
其后，与实施例1类似地，将第二基板201薄化，如图8(步骤ST40)所示。
然后，n型MOSFET 111N和p型MOSFET 211P彼此电连接，如图8所示，类似于实施例1(步骤ST50)的情况。这里，如同实施例2的情况，不同深宽比的孔V12和V22可同时形成。
以这种方式，完成如图20所示的半导体装置1。
C.结论
如上所述，在本实施例中，n型MOSFET 111N设置在第一基板101上，并且p型MOSFET211P设置在第二基板201上，与其它实施例的情况类似。然后，将第一基板101和第二基板201彼此贴合以将n型MOSFET 111N和p型MOSFET 211P彼此电连接。
从而，同样对于本实施例，与实施例1类似地，可容易地实现制造效率的提高、成本降低以及设备可靠性的提高。
特别地在本实施例中，通过由介电常数低于氧化硅的低k材料形成的层间绝缘膜132和232之间的接合而将第一基板101和第二基板201彼此贴合。
因此，在本实施例中，可减小第一基板101上设置的诸如配线层111HA的多个配线层和第二基板201上设置的诸如配线层211HA的多个配线层之间的耦合电容。因此，可进一步提高装置的可靠性。
<4.实施例4>
A.装置构造
图24示出了根据实施例4的半导体装置的主要部分。
特别地，图24示出了沿着图2的X11-X12平面剖取的截面图，与图20相类似。
在本实施例中，装置隔离层110d与实施例3的不同，如图24所示。除了上述事项和相应的事项外，本实施例与实施例3相类似。因此，在本实施例的描述中，与实施例3的事项重复的事项的描述在这里适当省略以避免赘述。
如图24所示，在本实施例中，由通过在第一基板101中掺杂杂质形成的杂质扩散层形成装置隔离层110d。
B.结论
如上所述，在本实施例中，与其它实施例类似地，n型MOSFET 111N设置在第一基板101上，并且p型MOSFET 211P设置在第二基板201上。然后，将第一基板101和第二基板201彼此贴合以将n型MOSFET 111N和p型MOSFET 211P彼此电连接。
从而，同样对于本实施例，与其它实施例类似地，可容易地实现制造效率的提高、成本的下降以及设备可靠性的提高。
特别地，在本实施例中，装置隔离层110不是STI结构，而是由通过在第一基板101中掺杂杂质形成的杂质扩散层形成。因此，因为装置隔离层110d可由简单易行的工艺形成，所以可进一步改善制造效率。应当注意的是，第二基板201优选由具有STI结构或类似结构的绝缘体形成，这是因为接触部C12和C22延伸穿过第二基板201。
<5.实施例5>
A.装置构造
图25至图27示出了根据实施例5的半导体装置的主要部分。
特别地，图25示出了沿着图2的X11-X12平面剖取的截面图，与图3类似。
此外，图26示出了n型MOSFET的主要部分，其构成半导体装置的一部分，与图6相类似。图27示出了p型MOSFET的主要部分，其构成半导体装置的一部分，与图7相类似。图26和图27示出了俯视平面上的MOSFET。
在本实施例中，如图25至图27所示，接触部C212的形状与实施例1的不同，接触部C212连接到多层配线层310中第一层绝缘层311的上面上设置的配线层321H。除了刚刚描述的事项和相关事项外，本实施例与实施例1类似。因此，在本实施例的描述中，与实施例1的事项重复的事项的描述在此适当省略以避免赘述。
参见图25至图27，接触部C212设置为连接到多层配线层310中第一层绝缘层311的上面上设置的配线层321H。
这样的接触部C212设置为电连接第一基板101上设置的配线层111HG和第二基板201上设置的配线层211HG二者。换言之，接触部C212形成共享通路。
在形成接触部C212中，孔V212首先形成为可暴露第一基板101上设置的配线层111HG和第二基板201上设置的配线层211HG二者的上面。其后，用导电材料填充孔V212以形成接触部C212。
B.结论
如上所述，在本实施例中，与其它实施例类似地，n型MOSFET 111N设置在第一基板101上，并且p型MOSFET 211P设置在第二基板201上。然后，将第一基板101和第二基板201彼此贴合，以将n型MOSFET 111N和p型MOSFET 211P彼此电连接。
从而，同样对于本实施例，与实施例1类似地，可容易地实现制造效率的提高、成本的下降以及设备可靠性的提高。
特别地，在本实施例中，设置将第一基板101上设置的配线层111HG和第二基板201上设置的配线层211HG二者彼此电连接的接触部C212。因此，可减小半导体装置占据的面积。
<6.实施例6>
A.装置构造
图28至图30示出了根据实施例6的半导体装置的主要部分。
特别地，图28示出了半导体装置的俯视图。
图29示出了n型MOSFET的主要部分，其构成半导体装置的一部分，类似于图6。
图30示出了p型MOSFET的主要部分，其构成半导体装置的一部分，类似于图7。
图29和图30示出了俯视图，类似于图6和图7，并且在图29和图30中，覆盖有上层的下层中构件部分的轮廓由细虚线表示。此外，在n型MOSFET 111N和p型MOSFET 211P之上，构成多层配线层310的多个配线中的一些配线、即最下部的某些配线由粗虚线表示。图29所示的n型MOSFET和图30所示的p型MOSFET之间的位置关系如图28所示。
在本实施例中，如图28至图30所示，n型MOSFET 111N和p型MOSFET 211P在构造上与实施例1的不同。除了刚刚所述的事项以及相关事项外，本实施例与实施例1类似。因此，在本实施例的描述中，与实施例1的事项重复的事项的描述在此适当省略以避免赘述。
参见图28至图30，在本实施例中，n型MOSFET 111N和p型MOSFET 211P设置为使其沟道方向彼此垂直相交。特别地，n型MOSFET 111N的成对的源极-漏极区域111A和111B并置的方向，即y方向，以及p型MOSFET 211P的成对的源极-漏极区域211A和211B并置的方向，即x方向，彼此垂直相交。
依次描述各部件的细节。
A-1.n型MOSFET 111N
如图29所示，在n型MOSFET 111N中，栅极电极111G的纵向方向与x方向一致，与图6所示的实施例1的情况不同。
此外，如图29所示，成对的源极-漏极区域111A和111B的纵向方向与x方向一致，并且源极-漏极区域111A和111B设置为并置在y方向上，其间插设有栅极电极111G。
此外，如图29所示，多个配线层111HA、111HB和111HG设置在n型MOSFET 111N之上。
关于配线层111HA、111HB和111HG，配线层111HA设置为通过接触部C11电连接到源极-漏极区域111A，如图29所示。配线层111HA形成为包括在源极-漏极区域111A之上沿着x方向延伸的部分。换言之，配线层111HA形成为使其纵向方向与x方向一致。
关于多个配线层111HA、111HB和111HG，配线层111HB设置为通过另一个接触部C11电连接到源极-漏极区域111B，如图29所示。配线层111HB形成为包括在源极-漏极区域111B之上沿着x方向延伸的部分。换言之，配线层111HB形成为使其纵向方向与x方向一致。
关于配线层111HA、111HB和111HG，配线层111HG设置为通过再一个接触部C11电连接到栅极电极111G，如图29所示。配线层111HG形成为包括在栅极电极111G之上从栅极电极111G的左端沿着y方向延伸的部分。换言之，配线层111HG形成为使其纵向方向与x方向一致。
A-2.p型MOSFET 211P
如图30所示，在p型MOSFET 211P中，栅极电极111G的纵向方向与y方向一致，与实施例1(参见图7)的情况类似。
此外，如图30所示，成对的源极-漏极区域211A和211B的纵向方向与y方向一致，并且成对的源极-漏极区域211A和211B并置在x方向上，其间插设有栅极电极111G。
此外，如图30所示，多个配线层211HA、211HB和211HG设置p型MOSFET 211P下。
关于配线层211HA、211HB和211HG，配线层211HA设置为通过接触部C21电连接到源极-漏极区域211A，如图30所示。配线层211HA形成为包括在源极-漏极区域211A下沿着y方向延伸的部分。换言之，配线层211HA形成为使其纵向方向与y方向一致。
关于配线层211HA、211HB和211HG，配线层211HB设置为通过另一个接触部C21电连接到源极-漏极区域211B，如图30所示。配线层211HB形成为包括在源极-漏极区域211B下沿着y方向延伸的部分。换言之，配线层211HB形成为使其纵向方向与y方向一致。
关于配线层211HA、211HB和211HG，配线层211HG设置为通过再一个接触部C21电连接到栅极电极211G，如图30所示。配线层211HG形成为包括在栅极电极211G下从栅极电极211G的上端部沿着x方向延伸的部分。换言之，配线层211HG形成为使其纵向方向与y方向一致。
A-3.构成多层配线层310的多个配线层中的一些配线层(参见图3至图5)，即诸如配线层321H的最下层配线层
配线层321H通过接触部C12电连接到配线层111HG，如图28至图30所示。此外，配线层321H通过接触部C22电连接到配线层211HG。配线层321H形成为使其在平面上具有矩形形状。此外，配线层321H通过不同的配线和接触部电连接到输入端子In，与实施例1类似。
配线层322H通过另一个接触部C12电连接到配线层111HA，如图28和图29所示。配线层322H形成为使其在平面上具有矩形形状。此外，配线层322H通过不同的配线和接触部电连接到接地GND，与实施例1类似。
配线层323H通过另一个接触部C22电连接到配线层211HB，如图28和图30所示。配线层323H形成为使其在平面上具有矩形形状。此外，配线层323H通过不同的配线和接触部电连接到电源电压端子Vdd，与实施例1类似。
配线层324H通过再一个接触部C12电连接到配线层111HB，如图28至图30所示。此外，配线层324H通过再一个接触部C22电连接到配线层211HA。配线层324H形成为使其在平面上具有矩形形状。此外，配线层324H通过不同的配线和接触部电连接到输出端子Out，与实施例1类似。
以这种方式，配线层321H至324H彼此电连接，从而使n型MOSFET 111N和p型MOSFET211P独立地构成CMOS反相电路，即NOT电路，与实施例1类似。
B.结论
如上所述，在本实施例中，n型MOSFET 111N设置在第一基板101上，并且p型MOSFET211P设置在第二基板201上，与其它实施例类似。然后，将第一基板101和第二基板201彼此贴合，以将n型MOSFET 111N和p型MOSFET 211P彼此电连接。
从而，同样对于本实施例，与其它实施例类似地，可容易地实现制造效率的提高、成本的下降以及设备可靠性的提高。
特别地，在本实施例中，n型MOSFET 111N和p型MOSFET 211P设置为使其沟道方向彼此垂直地相交。特别地，n型MOSFET 111N中成对的源极-漏极区域111A和111B并置的方向，即y方向，以及p型MOSFET 211P中成对的源极-漏极区域211A和211B并置的方向，即x方向，彼此垂直地相交。因此，第一基板101上设置的配线层(例如配线层211HA)与第二基板201上设置的配线层(例如配线层211HA)的相对面的面积小于实施例1等中。因此，可减小配线层之间出现的耦合电容，并且从而可防止诸如延迟的故障发生，并且可进一步提高装置的可靠性。
<7.实施例7>
A.装置构造
图31至图33示出了根据实施例7的半导体装置的主要部分。
特别地，图31示出了半导体装置的俯视图，与图28类似。
图32示出了n型MOSFET的主要部分，其构成半导体装置的一部分，与图29类似。
图33示出了p型MOSFET的主要部分，其构成半导体装置的一部分，与图30类似。
图32和图33示出了俯视图，类似于图29和图30，并且在图32和图33中，下层中构件部分的轮廓由细虚线表示。图32所示的n型MOSFET和图33所示的p型MOSFET之间的位置关系在图31中示出。
在本实施例中，如图31至图33所示，n型MOSFET 111N和p型MOSFET 211P在构造上与实施例6中的不同。除了刚刚描述的事项和相关事项外，本实施例与实施例6类似。因此，在本实施例的描述中，与实施例6中的事项重复的事项的描述在此适当省略以避免赘述。
参见图31至图33，在本实施例中，n型MOSFET 111N和p型MOSFET 211P设置为使其沟道方向彼此相交。特别地，n型MOSFET 111N中成对的源极-漏极区域111A和111B并置的方向，即y方向，与p型MOSFET 211P中成对的源极-漏极区域211A和211B并置的方向，即x方向，彼此相交。这里，作为示例，n型MOSFET 111N和p型MOSFET 211P设置为使沟道方向不彼此垂直相交，而是从垂直相交状态倾斜45°。
依次描述各部件的细节。
A-1.n型MOSFET 111N
如图32所示，在n型MOSFET 111N中，与上面参考图28描述的实施例6的情况不同，栅极电极111G的纵向方向延伸在相对于x方向和y方向倾斜45°角的方向上。
此外，如图32所示，成对的源极-漏极区域111A和111B设置为使它们彼此并置，并且其间插设有栅极电极111G，其沿着相对于x方向和y方向倾斜45°角的方向延伸。
此外，如图32所示，多个配线层111HA、111HB和111HG设置在n型MOSFET 111N之上。
关于配线层111HA、111HB和111HG，配线层111HA设置为通过接触部C11电连接到源极-漏极区域111A，如图32所示。配线层111HA形成为其纵向方向与源极-漏极区域111A之上的栅极电极111G的纵向方向一致的方式。换言之，配线层111HA形成为使其纵向方向与相对于x方向和y方向倾斜45°角的方向一致。
关于配线层111HA、111HB和111HG，配线层111HB设置为通过另一个接触部C11电连接到源极-漏极区域111B，如图32所示。配线层111HB形成为使其纵向方向与源极-漏极区域111B之上的栅极电极111G的纵向方向一致。换言之，配线层111HB形成为使其纵向方向与相对于x方向和y方向倾斜45°角的方向一致。
关于配线层111HA、111HB和111HG，配线层111HG设置为通过再一个接触部C11电连接到栅极电极111G，如图32所示。配线层111HG形成为这样的方式，其包括在栅极电极111G之上从栅极电极111G的上端在垂直于栅极电极111G的纵向方向的方向上延伸的部分。换言之，配线层111HG形成为使其纵向方向与栅极电极111G的纵向方向垂直的方向一致。
A-2.p型MOSFET 211P
如图33所示，在p型MOSFET 211P中，栅极电极211G的纵向方向与y方向一致，类似于上面参考图30描述的实施例6的情况。
此外，如图33所示，成对的源极-漏极区域211A和211B设置为使其纵向方向与y方向一致，并且源极-漏极区域211A和211B并置在x方向上，其间插设有栅极电极211G。
此外，如图33所示，多个配线层211HA、211HB和211HG设置在p型MOSFET 211P下。
关于配线层211HA、211HB和211HG，配线层211HA设置为通过接触部C21电连接到源极-漏极区域211A，如图33所示。配线层211HA形成为使其包括在源极-漏极区域211A下沿着y方向延伸的部分。换言之，配线层211HA形成为使其纵向方向与y方向一致。
关于配线层211HA、211HB和211HG，配线层211HB设置为通过另一个接触部C21电连接到源极-漏极区域211B，如图33所示。配线层211HB形成为使其包括在源极-漏极区域211B下沿着y方向延伸的部分。换言之，配线层211HB形成为使其纵向方向与y方向一致。
关于配线层211HA、211HB和211HG，配线层211HG设置为通过再一个接触部C21电连接到栅极电极211G，如图33所示。配线层211HG形成为使其包括在栅极电极211G下从栅极电极211G的上端部沿着x方向延伸的部分。换言之，配线层211HG形成为使其纵向方向与x方向一致。
A-3.其它
如图31和图32所示，连接到n型MOSFET 111N的相应部分的多个配线层111HA、111HB和111HG通过接触部C12电连接到相应部分，与实施例6的情况类似。
特别地，如图32所示，配线层111HG电连接到输入端子In。配线层111HA电连接到接地GND。配线层111HB电连接到输出端子Out。这样的电连接通过多层配线层(没有示出)中的配线和接触部实现，与实施例6的情况类似。
此外，如图31和图33所示，连接到p型MOSFET 211P的相关部分的多个配线层211HA、211HB和211HG通过接触部C22电连接到相关部分，与实施例6的情况类似。
特别地，如图33所示，配线层211HG电连接到输入端子In。配线层211HA电连接到输出端子Out。配线层211HB电连接到电源电压端子Vdd。这样的电连接通过多层配线层(没有示出)中的配线和接触部实现，与实施例6的情况类似。
以这种方式，n型MOSFET 111N和p型MOSFET 211P彼此电连接，从而构成CMOS反相电路，与实施例6的情况类似。
B.结论
如上所述，在本实施例中，n型MOSFET 111N设置在第一基板101上，并且p型MOSFET211P设置在第二基板201上，与其它实施例类似。然后，将第一基板101和第二基板201彼此贴合，以将n型MOSFET 111N和p型MOSFET 211P彼此电连接。
从而，同样对于本实施例，与其它实施例类似地，可容易地实现制造效率的提高、成本的下降以及设备可靠性的提高。
特别地，在本实施例中，n型MOSFET 111N和p型MOSFET 211P设置为使其沟道方向彼此相交。因此，第一基板101中设置的配线层(例如配线层111HA)的面和第二基板201中设置的配线层(例如配线层211HA)的面彼此相对的面积相比于实施例1等的情况减小。因此，可减小它们之间出现的耦合电容，并且从而可防止诸如延迟的故障发生，并且可进一步提高装置的可靠性。
此外，在采用如下所述构造的情况下，通过将第一基板101和第二基板201上预先设置的凹口相对于彼此定位并且然后将它们彼此贴合，可有利地制造本实施例的半导体装置。
第一基板101：(100)基板
n型MOSFET 111N的沟道方向：<110>
第二基板201：(100)基板
p型MOSFET 211P的沟道方向：<100>
<8.实施例8>
A.装置构造
图34至图37示出了根据实施例8的半导体装置的主要部分。
特别地，图34示出了半导体装置的电路构造，类似于图1。
图35是示出半导体装置的主要部分的透视图，类似于图2。在图35中，与图2的情况类似，第二基板201上设置的p型MOSFET(参见图3等)由圆点表示。同时，没有圆点被应用于第一基板101上设置的n型MOSFET(参见图3等)。
图36示出了半导体装置的一部分，并且示出了第一基板101上设置的n型MOSFET(参见图3等)的顶面。
图37示出了半导体装置的一部分，并且示出了第二基板201上设置的p型MOSFET(参见图3等)的上面。
图36和图37示出了顶面，类似于图6和图7，并且在图36和图37中，覆盖有上层的下层中构件部分的轮廓由细虚线表示。
参见图34至图37，本实施例与实施例1的不同在于构成半导体装置1的n型MOSFET111N和112N以及p型MOSFET 211P和212P的构造部分。这里，半导体装置1包括两个n型MOSFET 111N和112N以及两个p型MOSFET 211P和212P。除了刚刚描述的事项和相关事项外，本实施例与实施例1类似。因此，在本实施例的描述中，与实施例1中的事项重复的事项的描述在此适当省略以避免赘述。
参见图34，半导体装置1包括CMOS电路，其进而包括n型MOSFET 111N和112N以及p型MOSFET 211P和212P。半导体装置1电连接为使n型MOSFET 111N和112N以及p型MOSFET211P和212P独立地构成CMOS-NAND电路。特别地，半导体装置1构造为，当来自第一输入端子InA的输入信号和来自第二输入端子InB的另一个输入信号二者都显示高电平时，半导体装置1输出低电平的输出信号，但是，当两个输入信号显示任何其它信号电平组合时，半导体装置1输出高电平的输出信号。
特别地，第一n型MOSFET 111N和第二n型MOSFET 112N串联连接。此外，第一p型MOSFET 211P和第二p型MOSFET 212P并联连接。
同时，第一n型MOSFET 111N和第一p型MOSFET 211P在其栅极彼此电连接，并且电连接到第一输入端子InA。第二n型MOSFET 112N和第二p型MOSFET 212P在其栅极彼此电连接，并且电连接到第二输入端子InB。
此外，第一n型MOSFET 111N的源极和p型MOSFET 211P和212P的漏极彼此电连接，并且电连接到输出端子Out。
此外，第二n型MOSFET 112N在其漏极电连接到接地GND。此外，p型MOSFET 211P和212P在其源极电连接到电源电压端子Vdd。
参见图35，在半导体装置1中，n型MOSFET 111N和112N以及p型MOSFET 211P和212P以彼此相对的关系设置，与实施例1的情况类似。
尽管没有示出截面图，但是各部件设置为类似于实施例1。特别地，n型MOSFET111N和112N设置在第一基板101的与第二基板201相对的面上，即在第一基板101的上面上(参见图3至图5)。同时，p型MOSFET 211P和212P设置在第二基板201的与第一基板101相对的面上，即在第二基板201的下面上(参见图3至图5)。
此外，多层配线层310设置为类似于实施例1的情况(参见图3至图5)。n型MOSFET111N和112N以及p型MOSFET 211P和212P通过多层配线层310中设置的配线(例如配线321H)而彼此电连接。
依次描述各部件的细节。
A-1.n型MOSFET 111N和112N
参见图36，第一n型MOSFET 111N和第二n型MOSFET 112N以在x方向上彼此并置的关系设置。
第一n型MOSFET 111N和第二n型MOSFET 112N设置为使栅极电极111G和112G的纵向方向与y方向一致，如图36所示。
如图36所示，在第一n型MOSFET 111N中，源极-漏极区域111A和111B的纵向方向与y方向一致。源极-漏极区域111A和源极-漏极区域111B以在x方向上彼此并置的关系设置，其间插设有栅极电极111G。
类似地，同样在第二n型MOSFET 112N中，源极-漏极区域112A和112B的纵向方向与y方向一致。源极-漏极区域112A和源极-漏极区域112B以在x方向上彼此并置的关系设置，其间插设有栅极电极112G。
这里，构成第一n型MOSFET 111N的源极-漏极区域111B和构成第二n型MOSFET112N的源极-漏极区域112A形成为使它们彼此连接。
此外，如图36所示，多个配线层111HA和111HG设置在第一n型MOSFET 111N之上。另外，多个配线层112HB和112HG设置在第二n型MOSFET 112N之上。
关于配线层111HA和111HG以及配线层112HB和112HG，配线层111HA通过接触部C11电连接到构成第一n型MOSFET 111N的源极-漏极区域111A，如图36所示。配线层111HA形成为包括在源极-漏极区域111A之上沿着y方向延伸的部分。
如图36所示，配线层111HG通过另一个接触部C11电连接到构成第一n型MOSFET111N的栅极电极111G。配线层111HG形成为包括在栅极电极111G之上从栅极电极111G的上端沿着x方向延伸的部分。
如图36所示，配线层112HB通过再一个接触部C11电连接到构成第二n型MOSFET112N的源极-漏极区域112B。配线层112HB形成为包括在源极-漏极区域112B之上沿着y方向延伸的部分。
如图36所示，配线层112HG通过又一个接触部C11电连接到构成第二n型MOSFET112N的栅极电极112G。配线层112HG形成为包括在栅极电极112G之上从栅极电极112G的上端沿着x方向延伸的部分。
A-2.p型MOSFET 211P
参见图37，第一p型MOSFET 211P和第二p型MOSFET 212P以在x方向上彼此并置的关系设置。
第一p型MOSFET 211P和第二p型MOSFET 212P设置为使栅极电极211G和212G的纵向方向与y方向一致，如图37所示。
如图37所示，在第一p型MOSFET 211P中，源极-漏极区域211A和211B的纵向方向与y方向一致。源极-漏极区域211A和源极-漏极区域211B以在x方向上彼此并置的关系设置，其间插设有栅极电极211G。
类似地，同样在第二p型MOSFET 212P中，源极-漏极区域212A和212B的纵向方向与y方向一致。源极-漏极区域212A和源极-漏极区域212B以在x方向上并置的关系设置，其间插设有栅极电极212G。
这里，构成第一p型MOSFET 211P的源极-漏极区域211B和构成第二p型MOSFET212P的源极-漏极区域212A形成为使它们彼此连接。
此外，如图37所示，配线层211HA和211HG设置在第一p型MOSFET 211P下。此外，多个配线层212HB和212HG设置在第二p型MOSFET 212P下。另外，配线层210H设置在构成第一p型MOSFET 211P的源极-漏极区域211B和构成第二p型MOSFET 212P的源极-漏极区域212A下。
关于配线层211HA和211HG以及配线层212HB和212HG，配线层211HA通过接触部C21电连接到构成第一p型MOSFET 211P的源极-漏极区域211A，如图37所示。配线层211HA形成为包括在源极-漏极区域211A下沿着y方向延伸的部分。
如图37所示，配线层211HG通过另一个接触部C21电连接到构成第一p型MOSFET211P的栅极电极211G。配线层211HG形成为包括在栅极电极211G下从栅极电极211G的上端沿着x方向延伸的部分。
如图37所示，配线层212HB通过再一个接触部C21电连接到构成第二p型MOSFET212P的源极-漏极区域212B。配线层212HB形成为包括在源极-漏极区域212B下沿着y方向延伸的部分。
如图37所示，配线层212HG通过又一个接触部C21电连接到构成第二p型MOSFET212P的栅极电极212G。配线层212HG形成为包括在栅极电极212G下从栅极电极212G的上端沿着x方向延伸的部分。
如图37所示，配线层210H通过接触部C21电连接到第一p型MOSFET 211P的源极-漏极区域211B和第二p型MOSFET 212P的源极-漏极区域212A。配线层210H形成为包括沿着y方向延伸的部分。
A-3.其它
如图35和图36所示，连接到n型MOSFET 111N和112N的相关部分的多个配线层111HA、111HG、112HB和112HG通过接触部C12电连接到相关部分，与实施例1类似。
特别地，如图36所示，配线层111HG电连接到第一输入端子InA。配线层111HA电连接到输出端子Out。配线层112HG电连接到第二输入端子InB。配线层112HB电连接到接地GND。这样的电连接通过多层配线层中的配线和接触部(没有示出)实现，与实施例1类似。
如图35和图37所示，连接到p型MOSFET 211P和212P的相关部分的多个配线层211HA、211HG、212HB和212HG通过接触部C22电连接到相关部分，与实施例1类似。
特别地，如图37所示，配线层211HG电连接到第一输入端子InA。配线层211HA电连接到电源电压端子Vdd。配线层212HG电连接到第二输入端子InB。配线层212HB电连接到电源电压端子Vdd。这样的电连接通过多层配线层中的配线和接触部(没有示出)实现，与实施例1类似。
B.结论
如上所述，在本实施例中，n型MOSFET 111N和112N以及p型MOSFET 211P和212P以构成NAND电路的方式彼此电连接。这里，n型MOSFET 111N和112N设置在第一基板101上，并且p型MOSFET 211P和212P设置在第二基板201上，与其它实施例类似。然后，将第一基板101和第二基板201彼此贴合，以将n型MOSFET 111N和112N与p型MOSFET 211P和212P彼此电连接。
从而，同样对于本实施例，可容易地实现制造效率的提高、成本的下降以及设备可靠性的提高，与实施例1类似。
<9.实施例9>
A.装置构造
图38示出了根据实施例9的半导体装置的主要部分。
图38示出了半导体装置的电路构造。
参见图38，半导体装置1与实施例8中的半导体装置的电路构造不同。除了刚刚描述的事项以及相关事项外，本实施例与实施例8类似。因此，在本实施例的描述中，与实施例1的事项重复的事项的描述在此适当省略以免赘述。
如图38所示，在半导体装置1中，n型MOSFET 111N和112N与p型MOSFET 211P和212P彼此电连接以构成CMOS-NOR电路。具体而言，半导体装置1构造为，如果来自第一输入端子InA的输入信号和来自第二输入端子InB的另一个输入信号二者显示低电平，则输出信号显示高电平。然而，当两个输入信号显示任何其它信号电平组合时，输出信号显示低电平。
具体而言，第一n型MOSFET 111N和第二n型MOSFET 112N并联连接。此外，第一p型MOSFET 211P和第二p型MOSFET 212P串联连接。
第一n型MOSFET 111N和第一p型MOSFET 211P在其栅极处彼此电连接，并且电连接到第一输入端子InA。此外，第二n型MOSFET 112N和第二p型MOSFET 212P在其栅极处彼此电连接，并且电连接到第二输入端子InB。
第一p型MOSFET 211P的漏极以及第一和第二n型MOSFET 111N和112N的漏极彼此电连接，并且电连接到输出端子Out。
此外，第二p型MOSFET 212P在其源极处电连接到电源电压端子Vdd。此外，第一和第二n型MOSFET 111N和112N在其源极处电连接到接地GND。
尽管省略了对上面等的图示，但是，如果图35至37所示的半导体装置1中的MOSFET构造为具有分别相反的导电类型，则可构造本实施例中的半导体装置1。
B.结论
如上所述，在本实施例中，n型MOSFET 111N和112N与p型MOSFET 211P和212P彼此电连接，从而构成NOR电路。这里，如与其它实施例相类似的，n型MOSFET 111N和112N提供在第一基板101上，并且p型MOSFET 211P和212P提供在第二基板201上。此外，第一和第二基板101和201彼此贴合，从而将n型MOSFET 111N和112N与p型MOSFET 211P和212P彼此电连接。
从而，采用本实施例，与其它实施例相类似，也可易于实现制造效率的提高、成本的下降以及装置可靠性的提高。
上面描述的实施例1至9具有下面的特点。
第一基板上形成的第一场效应晶体管和第二基板上形成的第二场效应晶体管采用多层配线层中的配线层彼此电连接，该多层配线层提供在第二基板的在第一基板相反侧的一侧。
下面，从实施例10开始的实施例针对于第一基板上形成的第一场效应晶体管和第二基板上形成的第二场效应晶体管通过直接接合基板的贴合面上的配线层而彼此电连接。
<实施例10>
图39示出了根据本发明第十实施例的半导体装置的主要部分。具体而言，图39是示意性平面图，其中两个基板设置为一个在另一个上，并且为了保证高可见度以左右方向(即x方向)以及上下方向(即y方向)上彼此小距离错开的关系示出了两个基板上形成的图案。
图40是示出半导体装置的主要部分的截面图。具体而言，图40示出了沿着图39的X41-X42面剖取的截面图。考虑到图39和40之间的对应关系，在不同的部分上适当采用不同的比例，从而使各部分的布局可易于识别。此外，图39和40所示的半导体装置1的部分实现了图1的CMOS反相电路。因为上面参考图1描述了CMOS反相电路，所以这里省略了相同的描述以免赘述。
参见图39和40，半导体装置1包括CMOS电路，其进而包括n型MOSFET 111N和p型MOSFET 211P。应当注意的是，仅在p型MOSFET 211P中采用的元件(即沟道区域、配线层和栅极电极)在图39中由圆点表示。同时，圆点没有应用于n型MOSFET 111N。
首先参考图39，半导体装置1中的n型MOSFET 111N和p型MOSFET 211P以彼此相对的关系设置。应当注意的是，关于FET的“彼此相对”是指栅极电极的沟道侧的相反侧的面(即上面)彼此面对。
现在参见图40，半导体装置1包括第一基板101和第二基板201。第一基板101和第二基板201彼此相对。
n型MOSFET 111N提供在第一基板101的与第二基板201相对的面上，即在第一基板101的上面侧。同时，p型MOSFET 211P提供在第二基板201的与第一基板101相对的面上，即在第二基板201的下面侧。第一基板101和第二基板201在其形成MOSFET的侧上贴合在一起。
应当注意的是，关于n型MOSFET的平坦化膜131，图39所示的基板侧的结构与实施例1至9类似，因此，这里省略相同部分的重复描述以免赘述。类似地，关于p型MOSFET的平坦化膜231，基板侧的结构与实施例1至9类似，并且这里省略相同部分的重复描述以免赘述。
参见图40，多层配线层310提供在第二基板201的与第一基板101相对的面(即第二基板201的下面)的相反侧的面上，也就是，提供在第二基板201的上面上。多层配线层310构成全局配线组(global wiring line group)，用于将图40所示的CMOS反相电路与图40未示出的其它电路和元件彼此连接。图40所示的多层配线层310具有五层结构，与实施例1至9中的三层结构不同。然而，多层配线层的层数可任意确定，并且配线层322H、342H,...和接触部332C、352C,...交替设置的结构是相同的。从而，这里省略了多层配线层310的重复的详细描述以免赘述。
在本实施例中，与实施例1等不同，n型MOSFET 111N和p型MOSFET 211P不仅仅采用多层配线层310中提供的配线通过通道彼此连接。尽管下面描述细节，但是“配线层的直接接合，即第一和第二基板上提供的晶体管连接配线层的彼此直接接合”是本实施例的特征事项。更具体地讲，通过配线层的直接接合并且借助于多层配线层310将晶体管彼此相互连接。
晶体管连接配线层是第一和第二基板形成时的配线组，并且用于CMOS反相电路中节点之间的内部连接。在该连接中，晶体管连接配线层是一种“局部配线层”。
图41示出了n型MOSFET的主要部分，其构成实施例10中的半导体装置的一部分。图42示出了p型MOSFET的主要部分，其构成实施例10中的半导体装置的一部分。
在图39、41和42中，预先形成在基板上以便彼此连接n型MOSFET 111N和p型MOSFET211P的局部配线层由细实线表示，与用于表示栅极电极所用的细实线类似。然而，覆盖有上层的下层中的构件部分的轮廓由细虚线表示。同时，关于多层配线层310中作为全局配线层的一层，特别是最下层，采用粗虚线。
A-1.n型MOSFET 111N
参见图41，n型MOSFET 111N包括栅极电极111G。
栅极电极111G通过平坦化膜131中形成的接触部C11连接到晶体管连接配线层，即配线层111HG，如图40所示。
参见图41，接触部C11形成在栅极电极111G的y方向上的一个端部，栅极电极111G定位在相对于形成沟道的区域在外侧的元件隔离层上。配线层111HG形成为矩形形状，其长边沿着x方向延伸，并且在其x方向上的一个端部通过接触部C11连接到栅极电极111G。
一对晶体管连接配线层(即配线层111HA和111HB)与一对源极-漏极区域(即源极-漏极区域111AH和111BH)设置成部分重叠的关系。配线层111HA具有矩形部分，其纵向方向上的尺寸小于配线层111HB。
更具体地讲，配线层111HA的矩形部分从y方向的正向侧向y方向的负向侧延伸，并且从平面上看，与比源极-漏极区域111AH的一半尺寸稍小的部分重叠。
相反，配线层111HB在y方向上从负向侧到正向侧延伸，并且延伸到在y方向上源极-漏极区域111BH的正向侧端的前部的位置。
配线层111HA是接地或源极侧的配线层，并且配线层111HB是输出或漏极侧的配线层。
如图40和41所示，配线层111HA通过接触部C11连接到源极-漏极区域111AH。类似地，配线层111HB通过另一个接触部C11连接到源极-漏极区域111BH。
A-2.p型MOSFET 211P
现在参见图42，p型MOSFET 211P包括栅极电极211G。
栅极电极211G通过平坦化膜231中形成的接触部C21连接到晶体管连接配线层，即配线层211HG，如图40所示。
在图42中，接触部C21形成在栅极电极211G的y方向上的一个端部，栅极电极211G定位在相对于形成沟道的区域在外侧的元件隔离层上。配线层211HG形成为矩形形状，其长边沿着x方向延伸，并且在其x方向上的一个端部处通过接触部C21连接到栅极电极211G。
如图42所示，一对晶体管连接配线层(即配线层211HA和211HB)与一对源极-漏极区域(即源极-漏极区域211AH和211BH)设置成部分重叠的关系。
更具体地讲，配线层211HB在其矩形部分处从y方向上的负向侧朝着y方向上的正向侧延伸，并且在平面上看，与在y方向上比源极-漏极区域211BH的一半尺寸稍小的区域重叠。
相反，配线层211HA在y方向上从负向侧到正向侧延伸，并且延伸到源极-漏极区域211AH在y方向上的正向侧端的前部的位置。
配线层211HB是Vdd或者源极侧配线层，并且配线层211HA是输出或漏极侧配线层。
如图40和42所示，配线层211HA通过接触部C21连接到源极-漏极区域211AH。类似地，配线层211HB通过另一个接触部C21连接到源极-漏极区域211BH。
A-3.配线层的直接接合
如图40所示，输出或漏极侧的配线层111HB和配线层211HA直接接合在一起。
此外，栅极侧的配线层111HG和配线层211HG直接接合在一起。
应当注意的是，尽管图40所示的源极侧的配线层111HA和配线层211HB看起来它们在截面图中彼此接触，但是实际上，因为它们形成为在平面上看彼此隔开的关系，所以不是“直接接合”。
此外，尽管，在图40中，“直接接合”的配线层优选为基板的第一配线层，但是，它们可为第二或其它配线层。
在本实施例中，第一基板101的FET的至少一个端子(即栅极电极或源极-漏极区域)通过接触部连接到提供在与另一个基板贴合的面上的配线层。此外，第二基板201的FET的至少一个端子通过接触部连接到提供在与另一个基板贴合的面上的配线层。此外，对应的配线层(即晶体管连接配线层)在贴合时直接接合在一起。
应当注意的是，“直接接合”是指配线层直接接合在一起，而不受接触部的干扰，并且这允许例如通过接合面的表面处理而形成薄降阻层(thin reduced-resistancelayer)，并且通过薄降阻层将该接合面接合，以便降低接合时的串联电阻。
此外，尽管直接接合的配线层优选为最靠近晶体管定位的基板的第一配线层，但是它们可为第二或其它配线层。换言之，“晶体管连接配线层”是指在基板的每一个上形成的配线结构中电连接到晶体管的配线层。
尽管第一基板101侧的配线层111HB和111HG以及第二基板201侧的配线层211HA和211HG可由不同的导电材料形成，但是优选它们由相同的导电材料形成。
作为要接合的导电材料，可适当地列出铜与铜(Cu对Cu)或铝与铝(Al对Al)。此外，可采用包含诸如钽(Ta)、钛(Ti)或钨(W)的某些其它金属的铜或铝。
配线层不是必须由单一层形成，而是可构造为它们通过层叠的两个或更多个层形成。
A-4.构成多层配线层310(参见图39至42)的多个配线层中的一些配线层，特别是诸如配线层321H的最下配线层
参见图39至41，延伸穿过平坦化膜231的接触部C21连接到配线层211HB。此外，第二基板201的元件隔离层210中形成的连接通路P21连接到接触部C21的端面。配线层211HB通过接触部C21和连接通路P21连接到上层的配线层322H。
类似地，配线层211HA通过接触部C21和连接通路P21连接到上层的配线层321H。
类似地，配线层211HG通过另一个接触部C21和另一个连接通路P21连接到上层的配线层322G。
尽管图40没有示出，但是配线层322S(参见图39和41)提供在与配线层322H等相同的层中。配线层111HA通过接触部C21和连接通路P21连接到上层的配线层322S。
应当注意的是，尽管接触部C21和连接通孔P21可形成为单一的连接通路，但是，因为没必要形成高深宽比的基板穿透型的通路，所以优选采用接触部C21和连接通路P21的连接结构。然而，如下面所描述，如果第二基板201形成在SOI结构中，并且其厚度减小，则从直接接合的配线层到多层配线层310的最下配线层的连接可通过单一连接通路实现。
B.制造方法
图43A至47示出了根据实施例10的半导体装置的制造方法的不同阶段。
图43A示出了其上形成p型MOSFET 211P的第二基板201，而图43B示出了其上形成n型MOSFET 111N的第一基板101。
图43A和43B示出了沿着图39的X41-X42平面剖取的截面图，与图40类似。
图43A和43B分别对应于图9和10，并且示出了直到通过以上参考图9和10描述的类似方法在平坦化膜131或231中形成接触部C11或C21的步骤。
在此情况下的接触部形成步骤，以大于第一基板101中的数量预先形成接触部C21在图43A中的第二基板201侧。第一基板101和第二基板201中类似地形成的这些接触部是图39的中心示出的大正方形中的源极-漏极区域中的接触部C11和C21。同时，数量上比第一基板101中的多出而形成于第二基板201中的那些接触部C21是四个位置上的接触部C21，这四个位置对应于图39中粗线围绕的上层的配线层位置。
然后，直接接合的配线层(即配线层211HA和211HB等)通过镶嵌互连工艺形成在第二基板201的平坦化膜231上。类似地，直接接合的配线层(即配线层111HA和111HB)通过镶嵌互连工艺形成在第一基板101的平坦化膜131上。
在镶嵌互连工艺中，开口形成在平坦化膜131或231上形成的层间绝缘膜中，使它们通过层间绝缘膜在厚度方向上延伸。然后，导电材料填充在开口中，并且从表面研磨和抛光，以平坦化该表面。因此，导电材料从各开口分开，以制作配线层。
其后，第二基板201上下翻转，并且用彼此接触的直接接合的配线层贴合到第一基板101，如图44所示。薄导电膜或导电剂可插设在第二基板201和第一基板101的接合面之间。为了很好地接合，可适当地执行适当地加热、施压、等离子体涂覆或高频振动的施加等。
图45示出了彼此贴合后的阶段中的第二基板201和第一基板101。第一基板101侧的配线层111HB与第二基板201侧的配线层211HA以低电阻接触，以建立它们之间的电连接。此外，第一基板101侧的配线层111HG与第二基板201侧的配线层211HG以低电阻接触，以建立它们之间的电连接。
其后，第二基板201从后面侧研磨和抛光，以将其转换成薄层，如图46所示。在化学机械抛光(CMP)等中，元件隔离层210可用作停止层。应当注意的是，在元件隔离层由STI形成的情况下，如果用于抛光的停止膜形成在沟槽的底部上后绝缘物质填充在沟槽中，则抛光可在暴露用于抛光的停止膜的时间点以高精度停止。
然后，例如，10至50nm厚的氧化硅膜形成为抛光面上的第一层绝缘层311，如图47所示。
然后，形成孔，该孔从绝缘层311的表面在厚度方向上延伸通过减小厚度的第二基板201。这样的通孔提供在四个位置，对应于形成图39中粗虚线表示的上层的配线层的位置，即参考标记P21的位置。这样的通孔优选形成为略大，从而下层中的接触部C21的顶部可通过其暴露。从而，通孔具有比较低的深宽比，并且可容易构造。
以该方式形成的通孔填充有导电的半导体材料或金属材料，然后去除多余的材料。结果，获得基板穿透型的连接通路P21。
形成多层配线层310中的第一层的配线层，同时适当地建立至形成的连接通路P21的连接。结果，获得四个配线，即配线322G、321H、322H等，由图39中的粗虚线表示。
其后，接触部和第二和其它配线层形成为可在多层配线层310的最上层上获得与外部端子的匹配，或者可获得到未示出的不同电路的连接方案。在此情况下的制造可根据普通多层配线工艺执行，从而完成半导体装置。
C.结论
如上所述，在本实施例中，n型MOSFET 111N提供在第一基板101上，而p型MOSFET211P提供在另一个第二基板201上。此外，第一基板101和第二基板201彼此贴合，以将n型MOSFET 111N和p型MOSFET 211P彼此电连接。
从而，采用本实施例，与其它实施例类似，也可易于实现制造效率的提高、成本的下降以及装置可靠性的提高。
具体而言，在本实施例中，因为n型MOSFET 111N和p型MOSFET 211P的晶体管连接配线层直接接合在一起，所以可实现下面的优点。
如在实施例1等的情况下，在n型MOSFET 111N和p型MOSFET 211P通过高深宽比的接触部连接到多层配线层310的情况下，两个接触部需要成对，因此，面积相应地增加。
相反，在本实施例中，在直接接合后，仅需主要采用单一接触部来连接n型MOSFET111N和p型MOSFET 211P到上层的多层配线层310，并且由可减小一个接触部对应的接触部设置空间。因为通过栅极和漏极实现减少一个接触部对应的接触部设置空间，所以在反相电路的情况下，能够减小两个接触部的空间。
应当注意的是，尽管图40上看两个接触部C21成对设置，但是这是因为图40所示的截面沿着复杂的多边形线剖取的，即沿着图39的X41-X42线剖取的。如图39所示，考虑到漏极侧的接触部，两个接触部以基本上并置的关系设置在y方向上的实质上直线上，因为有足够的空间用于设置空间。然而，因为两个接触部占据x方向上的一个接触部的接触空间，所以该面积与实施例1相比可减小。
此外，直接接合的另一个优点是获得电路特性上的提高和稳定。
具体而言，本发明可适当地应用于与反相电路的情况一样需要栅极彼此电路连接的电路。通过该应用，反相器的输入特性得以提高和稳定。此外，在反相器的情况下，因为p型MOSFET和n型MOSFET不同地运行，如果漏极在尽可能靠近MOSFET的位置彼此连接并且用作输出节点，则运行易于稳定。关于输入和输出二者，也可预期配线延迟抑制的特性提高。
因为反相器是所有逻辑电路的基础，并且使用非常大量的反相器，所以对于集成电路，即半导体装置可预期显著的效果。
<实施例11>
A.装置构造
图48示出了根据实施例11的半导体装置的主要部分。
具体而言，图48示出了沿着图39的X41-X42平面剖取的截面图，与图40类似。
本实施例与上面描述的实施例1至10的不同在于MOSFET的源极-漏极区域的结构和材料。
在图48所示的截面结构中，第一基板101上形成的n型MOSFET 111N和第二基板201上形成的p型MOSFET 211P二者中的源极-漏极区域具有FUSI(完全硅化物)结构。在n型MOSFET 111N中，FUSI结构的源极-漏极区域由添加符号F的参考标号111AF和111BF表示。在p型MOSFET 211P中，FUSI结构的源极-漏极区域由添加符号F的参考标号211AF和211BF表示。
FUSI结构的源极-漏极区域通过完全硅化硅半导体区域至内部而形成。
在图48中，SOI结构优选特别应用于上层侧的第二基板201，同时采用FUSI结构。在此情况下，完全硅化的源极-漏极区域易于连接，并且可有助于减小面积，因为它们可接触在其上面和下面二者上。
绝缘层311形成在完全硅化的源极-漏极区域中，即在源极-漏极区域211AF和211BF中，并且接触部C31形成在必要的位置。对于接触部C31，适当地采用由诸如铜或钨的金属制造的接触部。
多层配线层310的最下层配线层的配线层321H和322H(参见图48)形成在其上适当形成接触部C31的绝缘层311上。
配线层322H是通过接触部C31施加电源电压Vdd的配线层，并且连接到源极-漏极区域211BF，其完全硅化且用作p型MOSFET 211P的源极。同时，因为配线层321H用作输出(Out)，所以它通过接触部C31连接到完全硅化的源极-漏极区域211AF，其用作p型MOSFET211P的漏极。
应当注意的是，连接通路P21可用于施加接地电平，这在图48中没有示出。此外，连接通路P21可用作中继通路，即仅作为垂直配线穿过，而不是通过基板的多层构造连接到特定基板中的元件，如下文所述。
本实施例除了这一点以及相关点外与实施例10类似。因此，在本实施例的描述中，与实施例10的重复构造在此省略以免赘述。
此外，完全硅化技术不仅可应用于根据实施例10在上面描述的贴合基板时由配线直接接合的贴合，而且可与实施例1至9的任何贴合。
B.制造方法
图49A至52示出了根据实施例11的半导体装置的制造方法的不同步骤。
图49A示出了其上形成p型MOSFET 211P的第二基板201，而图49B示出了其上形成n型MOSFET 111N的第一基板101。
图49A和49B示出了沿着图39的X41-X42平面剖取的截面图，与图40类似。
图49A和49B分别对应于图9和10，并且示出了直到接触部C11或C21通过类似于参考图9和10在上面描述的方法形成在平坦化膜131或231中的步骤。
然而，源极-漏极区域的形成与实施例1等中的不同。
在本实施例中，完全硅化的源极-漏极区域(即源极-漏极区域111AF和111BF)形成在第一基板101上。此外，完全硅化的源极-漏极区域(即源极-漏极区域211AF和211BF)形成在第二基板201上。
例如，在形成元件隔离层(即元件隔离层110或210后)要形成沟道的区域覆盖有掩模层(即绝缘层)，并且高熔点金属层叠在掩模层和没有覆盖掩模层的基板区域上。尽管形成的掩模层留下了，但是没有覆盖掩模层的基板区域通过加热而合金化。此时，基板加热至硅区域(即与高熔点金属接触部的基板区域)在厚度方向上完全合金化。在基板覆盖有元件隔离层或掩模层的部分，没有执行合金化，而仅是硅区域，即与高熔点金属接触部的基板区域被合金化。因此，形成完全硅化的源极-漏极区域。
其后，MOSFET通过与实施例1等类似的方法完成，并且形成平坦化层(即平坦化膜131或平坦化膜231)，形成接触部(即接触部C11或C21)以平坦化该表面。
在此情况下的接触部形成步骤，以大于第一基板101中形成的C11的数量预先在第二基板201侧中形成接触部C21，如图49A所示。类似地形成在第一基板101和第二基板201之间的这些接触部是图39的中心示出的大正方形中的源极-漏极区域中的接触部C11和接触部C21。同时，比第一基板101中的数量多出而形成在第二基板201的接触部C21是四个位置上的接触部C21，该四个位置对应于图39中由粗线围绕的上层中的配线位置。
然后，用于直接接合的配线层(即配线层211HA和211HB)通过采用镶嵌互连工艺的实施例10相类似的方法形成在第二基板201的平坦化膜231上。类似地，用于直接接合的配线层(即配线层111HA和111HB)形成在第一基板101的平坦化膜131上。
然后，第二基板201如图50所示上下翻转，并且第二基板201用彼此接触而接合的方向的配线层连接到第一基板101。薄导电膜或导电剂可插设在接合面之间。为了良好接合，可适当地执行适当的加热、施压或高频振动施加等。
通过贴合基板，第一基板101的配线层111HB与第二基板201侧的配线层211HA以低电阻接触，以建立其间的电连接。此外，第一基板101侧的配线层111HG与第二基板201的配线层211HG以低电阻接触，以建立其间的电连接。
其后，第二基板201从后面侧研磨和抛光，以薄化第二基板201，如图51所示。在化学机械抛光(CMP)等中，元件隔离层210或完全硅化的源极-漏极区域可用作停止层。应当理解的是，在元件隔离层由STI形成的情况下，如果在用于抛光的停止膜形成在沟槽的底部上后，绝缘物质填充在沟槽中，则抛光可以高精度停止在暴露用于抛光的停止膜的时间点上。
然后，在图52所示的抛光后的状态下，例如，10至50nm厚的氧化硅膜作为第一层的绝缘层311形成在抛光的面上(参见图48)。
然后，形成从绝缘层311的表面到完全硅化的源极-漏极区域延伸的孔，并且用金属材料填充，以形成接触部C31。
此外，根据情况的需要，连接通路P21同时形成。接触部C31和连接通路P21可易于形成，因为它们具有比较低的深宽比。
形成多层配线层310中的第一层配线层，而适当地建立到如上所述形成的接触部C31和连接通路P21的连接。
其后，接触部以及第二和其它配线层形成为使与外部端子的匹配可在多层配线层310的最上层上获得，或者可获得未示出的到不同电路的连接方案。在此情况下的制造可根据普通多层配线工艺预先执行，从而完成半导体装置。
C.结论
如上所述，在本实施例中，n型MOSFET 111N提供在第一基板101上，而p型MOSFET211P提供在另一个第二基板201上，与其它实施例类似。此外，第一基板101和第二基板201彼此贴合，以彼此电连接n型MOSFET 111N和p型MOSFET 211P。
从而，采用本实施例，与其它实施例类似，也可易于实现制造效率的提高、成本的下降以及装置可靠性的提高。
具体而言，在本实施例中，因为n型MOSFET 111N和p型MOSFET 211P的晶体管连接配线层直接接合在一起，所以可实现根据实施例10在上面描述的各种优点。因为上面描述了该直接接合的优点，所以其重复描述在此省略以免赘述。
根据本实施例，因为源极-漏极区域完全硅化，所以实现了如下描述的进一步的优点。
通过在FUSI结构中形成p型MOSFET 211P，多层配线层310的最下层的配线层和p型MOSFET 211P之间的连接可通过完全硅化的源极-漏极区域上的接触部C31建立。
该优点例如参考图39描述。在图39所示的实施例10的情况下，例如，用于给p型MOSFET 211P的源极提供电源电压Vdd的配线层322H具有在源极-漏极区域的外侧上的接触部，其由图39的中心示出的实质上大的矩形表示。换言之，配线层211HB配备成L状弯曲状态，并且用于施加电源电压Vdd的接触部提供在L状配线的自由端侧。
相反，在本实施例中，接触部C31设置在完全硅化的源极-漏极区域的正上方，从而用于提供电源电压Vdd的接触部可在这里提供。因此，可省略配线层211HB的设置空间，并且可期待电路尺寸的减小。这类似地也应用于要提取输出的接触部。
应当注意的是，用于给下层的n型MOSFET 111N提供电压的接触部(例如，接地接触部)，也可设置为在完全硅化的源极-漏极区域的正上方。然而，中继通路设置在源极-漏极区域的外侧。
<12.实施例12>
在实施例12中，本发明应用于具有实施例10的配线层的直接接合结构的半导体装置，其中两个p型和n型MOSFET的沟道方向彼此垂直地延伸。本实施例12与实施例10的关系类似于实施例6与实施例1的关系。
MOSFET的基本结构
首先，描述MOSFET的基本结构，其设计为在配线层的直接接合结构中保证配线层接合在一起的区域和配线层不接合在一起的另一个区域。
图53A和53B分别为平面图和截面图，示出了基本结构。具体而言，图53B示出了沿着图53A的Y21-Y22线剖取的截面图。
参见图53A和53B，源极-漏极区域S/D形成在硅等的基板1上。接触金属层CM形成在源极-漏极区域S/D上。接触金属层CM根据上述实施例提供在上述接触部C11或C21的位置。换言之，尽管在前述实施例中采用小面积的柱形接触部，但是，在本实施例中，采用比较大面积的细长接触金属层CM。
与接触金属层CM一起进行表面平坦化的平坦化膜(即绝缘膜IF1)设在接触金属层CM周围。
由镶嵌互连工艺形成的第一层的配线层M1设置在绝缘膜IF1和接触金属层CM的平坦化面上。配线层M1设置为在长度方向(即y方向)上与接触金属层CM的部分成重叠关系。厚度基本上等于配线层M1的另一个绝缘膜IF2设在配线层M1的周围。
图53A和53B所示的结构形成在n型MOSFET和p型MOSFET二者上。配线层M1构成两个MOSFET之间直接接合在一起的晶体管连接配线层。
例如，假设p型MOSFET以上下翻转状态，即栅极向下定向，设置在n型MOSFET上。此时，如果p型MOSFET的配线层M1部分设置在n型MOSFET的配线层M1部分上，则获得配线层的直接接合。另一方面，如果p型MOSFET的配线层M1部分设置在n型MOSFET的绝缘膜IF2部分上，则配线层为非接合状态，即绝缘状态。
在图39所示的实施例10中，由图案保证接合状态和非接合状态。
相反，在本实施例中，配线层的接合状态或非接合状态可根据图案设置方案的相互关系选择，或者根据配线层M1和绝缘膜IF2提供在接触金属层CM的纵向方向上的哪一侧而选择。
A-1.装置构造1(其中沟道平行延伸)及其制造方法
在装置构造1，当上述基本结构中的两个MOSFET一个设置在另一个上时，它们的沟道方向定向为基本上彼此平行。该构造也是本发明实施例之一，因为利用了配线层的直接接合。
图54A和55B以制造步骤的顺序示出了根据实施例12的装置构造1的半导体装置的主要部分。
具体而言，图54A和54B分别示出了p型MOSFET和n型MOSFET，并且图55B示出了装置构造1的完成形式。同时，图54C和55A示出了在装置构造1的制造工艺中不同阶段上的p型MOSFET和n型MOSFET。应当注意的是，在两个MOSFET一个设置在另一个上的附图中，为了保证高可见性，在左右方向(即x方向)以及上下方向(即y方向)上彼此错开小距离的关系示出两个基板上形成的图案，与其它实施例的附图类似。
这里，怎样看图应予注意。图54A至54C是从第一基板侧的透视图。相反，图55A和55B是类似的视图，但是还示出了接触部和上层配线。然而，因为图55A和55B也基本上是从第一基板侧的透视图，所以，尽管接触部和上层配线看起来好像它们一个设在另一个上，但是实际上它们从附图平面的远侧看彼此重叠。
此外，图54A至55B中的参考标号与实施例10所用的基本上相同。然而，关于接触部分，采用下面的表示法。
具体而言，对应于图40所示的平坦化膜131的膜表示为“平坦化膜131(IF1)”，以便表示应用图53A和53B的基本结构。
对应于图40所示的接触部C11的层表示为“接触部C11(CM)”，以便表示应用图53A和53B的基本结构。这类似地也应用于接触部C21。
对应于图40所示的配线层111HB的层表示为“配线层111HB(M1)”，以便表示应用图53A和53B的基本结构。这类似地也应用于直接接合的其它配线层。
除了上述的特征构造外，采用图39至42中使用的类似参考标号，并且在此省略相同的重复描述以免赘述。
如果图54A所示的p型MOSFET 211P设置在图54B所示的n型MOSFET 111N上，则它们显示出图54C所示的设置方案。
此时，n型MOSFET 111N和p型MOSFET 211P在其源极侧彼此隔离。
更具体地讲，如图54A和54B所示，在配线层111HA(M1)和配线层211HB(M1)之间，图54A和54B中由粗斜线表示的绝缘膜IF2的位置是不同的。在配线层111HA(M1)中，绝缘膜IF2设置在y方向上的负向侧，而在配线层211HB(M1)中，绝缘膜IF2设在y方向上的正向侧。因此，在设置配线层111HA(M1)和配线层211HB(M1)一个在另一个上时，它们没有彼此短路。
另一方面，漏极侧的配线层111HB(M1)和配线层211HA(M1)在整个区域上直接接合在一起。配线层111HG(M1)和配线层211HG(M1)也在整个区域上直接接合在一起。
四个接触部C21形成在图55A中的不同位置，并且上层的配线层(即配线层111HB等)形成在图55B中，以完成装置构造1。其后，以与实施例1类似的方式执行多层配线，以完成半导体装置。
采用本实施例，可实现实施例10实现的类似优点。
A-2.装置构造2(其中沟道垂直延伸)及其制造方法
在装置构造2中，当上述基本结构的两个MOSFET一个设置在另一个上时，它们的沟道方向基本上彼此垂直。
图56A至57B以制造步骤的顺序示出了根据实施例1的装置构造2的半导体装置。
具体而言，图56A和56B分别示出了p型MOSFET和n型MOSFET，而图57B示出了装置构造2的完成形式。同时，图56C和57A示出了在装置构造2的制造工艺中不同阶段上的p型MOSFET和n型MOSFET。应当注意的是，在两个MOSFET一个设在另一个上的附图中，两个基板上形成的图案为了保证高可见性在左右方向(即x方向)以及上下方向(即y方向上)彼此错开小距离的关系示出，与其它实施例的附图类似。
这里，假设具有图56B所示n型MOSFET 111N的第一基板101在顺时针方向上旋转90°。
在该假设下，图56B所示的n型MOSFET 111N具有设置在x方向上负向侧的配线层111HB(M1)，而配线层111HA(M1)设置在x方向上的正向侧。
应当注意该关系相对于图54B中的相反的情况。
图56C示出了旋转后一个设在另一个上的两个MOSFET。这里应当注意的是，省略了图56A和56B所示的某些部件。具体而言，没有示出从栅极电极以直角延伸的配线层。此外，尽管示出了设置在栅极电极相反侧且彼此平行延伸的配线层，但是没有示出从配线层的端部以直角延伸的不同配线层的部分。
配线层111HB(M1)和配线层211HA(M1)彼此相交且接合在图56C中虚线圆表示的位置，以实现用作输出端子Out的漏极连接。此外，在除了栅极相交部分外的三个位置的其它相交部分上，至少一个配线层具有由粗斜线表示的绝缘膜IF2，并且因此实现配线层彼此隔离的相交。
图57A示出了形成接触部C21后的MOSFET，并且图56B中省略的配线层示出在图57A中。
如图59B所示，连接上层的对应配线层(即配线层321H等)到四个位置的接触部C21，以完成装置构造2。其后，与实施例1类似，执行多层配线，以完成半导体装置。
在本实施例中，可实现实施例10实现的类似优点。
此外，本实施例可实现克服错位的布置，与实施例6类似。
在沟道方向彼此平行延伸的装置构造1中，如果大的错位呈现在直接接合配线层的宽度方向上，则接合点电阻变高，并且不能排除连接不能建立的可能性。
相反，在本装置构造2中，因为应用交叉接合，即使大的错位发生在x方向和y方向二者上，配线层的接合也可以低电阻适当实现。
A-3.装置构造3(其具有FUSI结构)及其制造方法
在装置构造3中，当上述基本结构的两个MOSFET一个设置在另一个上时，它们的沟道方向定向为基本上彼此垂直，与装置构造2类似。
图58A至59B以制造步骤的顺序示出了根据实施例12的装置构造3的半导体装置的主要部分。
具体而言，图58A和58B分别示出了p型MOSFET和n型MOSFET，而图59B示出了装置构造3的完成形式。同时，图58C和59A示出了在装置构造3的制造工艺中不同的阶段上的p型MOSFET和n型MOSFET。应当注意的是，在两个MOSFET一个设在另一个上的附图中，两个基板上形成的图案为了保证高可见性在左右方向(即x方向)以及上下方向(即y方向)上彼此错开小距离的关系示出，与其它实施例的附图类似。
这里，假设具有图58B所示的n型MOSFET 111N的第一基板101在顺时针方向上旋转90°。
在该假设下，图58B所示的n型MOSFET 111N具有在x方向上设在负向侧的配线层111HB(M1)，而配线层111HA(M1)设置在x方向上的正向侧。
应注意该关系与图54B的相反的情况。
图58C示出了在旋转后一个设在另一个上的两个MOSFET。这里应当注意的是，图58C中省略了图58A和58B所示的某些部件。具体而言，从栅极电极以直角延伸的配线层没有示出在图58C中。
配线层111HB(M1)和配线层211HA(M1)在图58C中彼此相交且接合，以实现用作输出端子Out的漏极连接。此外，在除了栅极相交部分外的三个位置上的其它相交部分上，至少一个配线层具有由粗斜线表示的绝缘膜IF2，因此实现配线层彼此隔离的相交。
图59A示出了形成接触部C21后的MOSFET，并且图59A中示出了图58B中省略的配线层。
上层的对应配线(即配线层321H等)连接到四个位置上的接触部C21，如图59B所示，以完成装置构造2。其后，与实施例1类似，执行多层配线，以完成半导体装置。
在本实施例中，可实现实施例10实现的类似优点。
此外，本实施例与实施例6类似可实现克服错位的布置。
在沟道方向彼此平行延伸的装置构造1中，如果大的错位呈现在直接接合配线层的宽度方向上，则接合点的电阻变高，并且不能排除不能建立连接的可能性。
相反，在本装置构造3中，因为应用交叉接合，所以，即使大的错位发生在x方向和y方向二者上，配线层的接合也可以低电阻适当实现。
此外，如以上根据实施例11所述，通过完全硅化，接触部C31可设置为在完全硅化的源极-漏极区域正上方，即在源极-漏极区域211AF和211BF正上方。因此，与接触部C21设置在源极-漏极区域外侧以建立接触的图57B的方案相比，图59B的设置方案可实现面积的减小。
应当注意的是，完全硅化也可应用于装置构造1，其中FET的沟道方向彼此平行延伸。
<13.实施例13>
A.装置构造(鳍FET)
图60和61示出了根据实施例13的半导体装置的基本装置(即鳍FET)的主要部分。
具体而言，图60是示出一个FIN型MOSFET，即鳍FET的截面图，其形成在图40等的半导体装置一侧的基板上。与图40具有相同功能的元件可由相同的参考标号表示，并且在此省略相同的重复描述以免赘述。
图61是鳍FET的透视图，并且图61所示的平面Syz对应于图60的截面。应当注意的是，在图60和61中，元件的诸如宽度等的形状为了图示的便利而适当修改。
参见图60和61，在本实施例的半导体装置中，n型FET 111NF的构造与其它实施例的不同。本实施例除了刚刚描述的点及相关点外与实施例10和11类似。因此，本实施例中与实施例10和11共同的元件的描述在此适当省略以免赘述。应当注意的是，p型FET 211PF也形成为类似于n型FET 111NF的构造。
N型FET 111NF是FIN型场效应晶体管，即鳍FET，如图60和61所示。
具体而言，n型FET 111NF具有鳍(FIN)111F和栅极电极111G，如图60和61所示。
在n型FET 111NF中，FIN 111F是半导体有源层，并且包括一对源极-漏极区域111A和111B，其提供为其间夹着沟道区域111C的方式，如图60和61所示。这里，FIN 111F延伸在y方向上，并且包括沟道区域111C和成对的源极-漏极区域111A和111B，其在y方向上提供为彼此并置的关系。例如，FIN 111F为20至100nm厚和5至20nm宽。
此外，在n型FET 111NF中，栅极电极111G提供为使其与沟道区域111C中的FIN111F垂直相交，如图61所示。换言之，栅极电极111G提供为延伸在x方向上。如图60所示，栅极电极111G提供为使栅极绝缘膜111Z插设在栅极电极111G和FIN 111F之间。栅极电极111G提供为使其以凸起的方式(例如以5至30nm的厚度)从FIN 111F的上面突出。
以上述方式提供的N型FET 111NF形成在第一基板101上，其间插设有绝缘膜102。因此，n型FET 111NF是与基板电隔离的装置，类似于SOI，并且具有低的寄生电容。因此，鳍FET可形成在SOI基板上，SOI基板以距电介质隔离膜(BOX层)的表面预定的深度形成在半导体基板上。
此外，如图60所示，在平坦化膜131的表面(即上面)上，多个导电层111HA、111HB和111HG形成为“晶体管连接配线层”，与实施例10和12等类似。
此外，与实施例10和11类似，配线层111HB和源极-漏极区域111B之间的连接由平坦化膜131中形成的接触部C11实现。类似地，配线层111A和源极-漏极区域111A之间的连接以及配线层111HG和栅极电极111G之间的连接由接触部C11实现。
B.制造方法
下面，描述用于制造上述半导体装置的制造方法。
图62A至63B示出了实施例13中的半导体装置制造方法的不同阶段。
图62A至63B以类似于图60的截面示出了整个半导体装置，并且顺序地示出了半导体装置的制造方法中各步骤形成的截面。
首先，诸如n型FET 111NF的几个元件形成为如图62A所示。
这里，n型FET 111NF首先采用包括硅半导体基板和BOX层的SOI基板形成。简言之，n型FET 111NF形成在BOX层的表面或上面侧上。BOX层对应于图60所示的绝缘膜102。
其后，平坦化膜131、绝缘膜IF2和导电层111HA、111HB和111HG以与实施例10类似的方式提供。
前述制造方法也可类似地应用于具有不同沟道导电类型的p型FET。其上形成p型FET 211PF的第二基板201示出在图62A的上侧。
优选地，在上层侧的p型FET 211PF上，两个源极-漏极区域211A和211B通过类似于实施例11所用的方法完全硅化，以具有FUSI结构。
其上形成p型FET 211PF的第二基板201上下翻转，然后贴合到其上形成n型FET111NF的第一基板101。
因此，晶体管连接配线层的直接接合类似于实施例10和11地实现。
然后，第二基板201的硅基板部分去除，如图62B所示。
这里，硅基板部分的从后面(即从上面)到BOX层(即到绝缘膜202)的部分被抛光，以去除该硅基板部分。例如，本步骤通过CMP工艺实现。因此，BOX层(即绝缘膜202)的后面(即上面)设置为暴露状态。
然后，去除BOX层(即绝缘膜202)，如图63A所示。
这里，BOX层从其后面或上面抛光，以去除BOX层。例如，采用CMP工艺执行本步骤。因此，BOX层或绝缘膜202的后面或上面设置成暴露状态。
然后，绝缘层311形成为如图63B所示。
这里，绝缘层311形成在p型FET 211PF的后面或上面上，并且接触部C31提供在绝缘层311中。接触部C31可提供为在FUSI结构的两个源极-漏极区域211A和211B的正上方。
其后，要连接的配线层321H和配线层322H等形成在接触部C21上，并且进一步地执行必要的多层配线，以完成半导体装置。
应当注意的是，尽管图60至63B示出了n型鳍FET(即n型FET 111NF)，和p型鳍FET(即p型FET 211PF)二者形成在SOI基板上，但是绝缘膜102作为BOX层通过SIMOX(注入氧分隔)等可形成在普通基板的深的部分。
此外，还可应用非SOI结构。具体而言，因为最终去除上侧FET(这里，p型FET211PF)的BOX层(即绝缘膜202)，所以开始就不必存在。然而，如果使BOX层用作抛光的停止层，则优选预先形成BOX层。另一方面，下侧FET(这里，n型FET 111NF)可形成为没有BOX层的块型FET(bulk type FET)。
<14.实施例14>
A.装置构造
尽管根据上述实施例1至13的半导体装置包括一个设在另一个上的两个基板，但是可设置进一步的一个或多个基板，以增加层数到三个或更多个。这样的增加在下文称为多层层叠。
本实施例关于装置部分以实施例10为示例参考附图公开根据本发明的多层层叠。应当注意的是，下面的描述和附图不限制多层层叠应用到实施例10的应用，而是可广泛地应用于实施例11至13。实施例1至9也可与本实施例类似地为多层层叠。然而，多层层叠对于实施例10至13易于执行，其中可实现面积上的减小，并且在基板生产时中继通路可易于预先形成。
图64A至64C对图64A所示的具有两层的基本结构示意性地示出了在执行多层层叠到三层(图64B)和四层或更多层(图64C)的情况下的装置部分。
尽管图64A所示的结构在上文根据实施例10进行了描述，但是它描述了外表面上的配线层是多层配线层310的最下层的配线层。
在本实施例中，当执行三层或更多层的多层层叠时，外表面的配线层是接合到接下来要放置和接合的基板的晶体管连接配线的对应物(counterpart)。
这样，多层层叠可仅通过顺序设置和接合其上在外表面的配线层上预先形成晶体管连接配线层的基板而实现。
B.多层层叠的变化
应当理解的是，在图64A至64C中，第二和后续的基板以类似的构造示出。然而，没有示出的晶体管和其它元件之间的配线可根据接触部的存在和不存在、每一层的连接通路和中继通路以及配线层的图案形状自由执行。
此外，不仅可采用块型晶体管，而且可采用SOI型晶体管或鳍型晶体管，或者晶体管的类型对于多层层叠中的每个层可变化。此外，作为允许任意贴合的因素，FUSI结构和沟道导电类型是可用的。
具体而言，在其中配线层直接接合在一起的构造中，如果设置顺序和根据该顺序设计的接触结构预先决定，则大规模高密度半导体装置可仅通过设置预先一个形成在另一个上的基板而实现。
C.多层层叠的应用示例
该多层层叠适合于层叠相同类型的电路。
为此，多层层叠适合于应用到存储单元电路，进而应用到多核CPU(中央处理单元)或GPU(图形处理单元)。
作为示例，CPU的四核电路的多层层叠示出在图65A至65D中。
如果采用上述技术，特别是实施例10至13的技术，则易于形成四核电路，其通常二维设置成四层的多层块，该四层竖直地一个设在另一个上，如图65A所示。
图65B至65D示出了在四个核电路当中的第一层核电路(核1和核2)上设置第二层核电路(核3和核4)的方法。
在本发明用于形成多层基板的电路块并且像本示例一样在该电路块上设置不同多层基板的另一个电路块的情况下，实施例中描述为多层配线层310的部分是“局部配线层”。此外，需要通过顺序设置“局部配线层”执行所希望配线连接状态的多层配线层，并且这为“全局配线层”。
全局配线层可实施为下面描述的IO部分，但是图65A至65D中未示出。
如图65B和65C所示，不同层的核电路或电路块分别采用上述技术形成。
然后，各层的核电路的局部配线层彼此邻接，以执行块接合，如图65D所示。
其后，尽管没有特别示出，但是核电路顺序设置在块上，并且最后，例如，包括结合焊盘等的IO部分形成在最上层上，以完成半导体装置。
应当注意的是，如果IO部分不包括诸如FET的有源电路元件，则用作IO部分的多层配线层310可形成在最上层的基板表面上，如图65D所示，以完成半导体装置。多层配线层310可通过类似于实施例1等中采用的类似方法形成。
此外，核电路的层叠方法可为如图65A至65D所示两个核电路层叠为形成块且这样的块接合在一起的方法之外的方法。例如，也可采用这样的方法，其中核电路一个在另一个上地顺序设置且接合在一起，使其上形成晶体管的基板面的方向在从第二层开始的各层当中是相同的。
通过多层层叠的应用示例，即通过核电路的层叠，实现了下面的优点。
具体而言，在核电路的层叠中，在不同的晶片上分别形成具有基本上相同的功能且可彼此类似地设计的相同类型的多个核电路基板或者具有不同功能的多个核电路基板。因此，在上述的示例中，形成其上形成CPU 1至CPU 4的核电路的四个基板。然后，必要数量的预定核电路板一个在另一个上地顺序地设置，并且根据最终产品所需的核电路数量或类型接合在一起，并且最终形成“全局配线层”，以完成最终的产品。
在如上所述的产品制造中，仅需根据整个LSI的设计概念或者根据客户要求设置必要数量的预先形成的所需类型的核电路基板，并且接合核电路基板在一起，然后最终形成IO部分等。从而，设计上的自由度高，并且在制造要求接受后，在很短的交货时间内可有效制造高性能的通用的或定制的LSI。
因此，如果预先标准化用于配线层的直接接合的规则，则可非常容易且高精度地执行实现上述各优点的配线层直接接合的内部电路连接。
IO部分的变化：部分1
现在描述IO部分(即输入-输出部分)的变化。
对于IO部分，要求与逻辑电路或存储单元电路不同的特性，例如因为运行电压比较高所需的高电压承受性或者提供高电流的必要性。因此，希望在块型基板侧，即在第一基板101上由晶体管形成IO部分(该构造在下文称为“IO构造1”)。
然而，因为光关于强度被处理或形成规范，所以要求其上形成晶体管的基板不层叠在由硅等构成的半导体基板上，而是层叠在由与半导体材料不同的诸如玻璃的材料形成的支撑基板上。
在此情况下，IO部分不能像上述的“IO部分构造1”的情况那样由最下层的半导体基板上形成的块型晶体管形成，而是IO部分由层叠在支撑基板上的层叠基板中的晶体管形成(该构造在下文称为“IO构造2”)。
首先，总体描述IO构造2的形成方法。
例如，如示出实施例10的图46所示，第二基板201通过研磨或抛光从其反面被部分地去除，从而使其可制作为薄膜。其后，第二基板201竖直地翻转，然后直接或以插设绝缘膜等的状态贴合到支撑基板。
其后，第一基板101的块部分也通过研磨或抛光从第一基板101的反面被去除，类似于第二基板201。
然后，形成多层配线层，或者执行基板层叠，与图64所示类似，以完成采用半导体基板之外的支撑基板的半导体装置。
如果由与半导体材料不同的材料形成的支撑基板不是必须采用，即如果可采用半导体支撑基板，则希望采用IO构造1而不是IO构造2，在IO构造1中IO部分形成在半导体支撑基板上(即最下层的基板上)。
图66A和66B从芯片尺寸减小的观点示出了IO部分形成在最下层的基板上的构造的优点。这里，假设IO部分包括用于执行信号或电压等放大或转换功能的晶体管装置。
在由半导体材料之外的材料形成的支撑基板上一个在另一个上设置多个基板(这里，两个基板)的构造中，在两个基板的至少一个上形成IO部分的部分，即包括晶体管的电路部分。此外，包括IO部分的输入/输出端的配线部分由多层配线层310形成在最上层的基板上。在IO部分的配线部分，输入/输出端子通常设置为沿着半导体芯片的周边。因此，由于输入/输出端子的连接可易于建立的原因，IO部分的电路部分也形成在输入/输出端子下的区域中，即半导体芯片的周边部分的层叠基板的区域中。从而，如图66A和66B的左侧所示，在半导体芯片中，IO部分以框架的形式设置在其中层叠电路功能块的中心区域周围。
另一方面，与上述的IO构造1一样，IO部分根据本发明形成在最下层的半导体基板上，即，例如，作为半导体基板的“第一基板”上。同样，“第二基板”贴合到“第一基板”，“第二基板”包括第二场效应晶体管，该第二场效应晶体管通过配线层之间的直接接合电连接到“第一基板”的第一场效应晶体管。电路功能块形成在“第二基板”后层叠的基板上。IO部分的配线部分由多层配线层310形成在最上层的基板上。
在如上所述的IO构造1中，芯片面积可通过如图66A所示的IO部分减小，并且可降低芯片的成本。
IO部分的变化：部分2
在采用半导体基板之外的支撑基板的情况下，IO部分可提供在多层叠基板的最上部分上。
此外，即使IO部分由于减小面积的要求层叠在半导体基板上，有时也希望在最上部分设置IO部分。
无论最下层的支撑基板是半导体基板与否，其中IO部分的电路部分形成在最上层的层叠基板上的构造在下文称为“IO构造3”。
图67A和67B示出了由芯片尺寸减小的观点其中IO部分形成在最上层的基板上的构造的优点。这里，假设IO部分包括用于执行诸如信号或电压等放大或转换功能的晶体管装置。
因为在上文参考图66A和66B描述了图67A和67B中左侧的构造，即在芯片的周边部分设置IO部分的构造，所以省略该构造的描述以免赘述。
在IO构造3中，如图67B中的右侧所示，IO部分的至少电路部分形成在层叠基板当中的最上层的基板上。此外，尽管没有示出，但是包括IO部分的输入/输出端子的配线层形成在最上层的基板上。
应当注意的是，在图67A和67B中，多层配线层310插设在构成电路块的下层侧的层叠基板和形成IO部分的电路部分的最上层的基板之间。这是考虑电路块和IO部分的电路部分之间的连接配线需要由多层配线层310执行的构造。如果没有刚刚描述的必要性，则可省略中间的多层配线层310。
此外，中间多层配线层310(即IO部分的配线部分)可形成在最上层的(即IO部分的电路部分)的基板上。
采用IO构造3，芯片面积可由如图67A所示的IO部分减小，并且可降低芯片成本。
IO部分的变化：部分3
此外，IO部分执行信号、电压和功率从外面输入和输出到外面的部分有时不是由通常的连接焊盘或端子实现，而是通过占据面积比较大的构造实现。例如，执行信号输入和输出或者采用螺旋线圈作为天线接收电磁感应耦合提供的功率的设备是可用的。
在刚刚描述的情况下，难于应用现有技术使装置一体化，其要求很大的面积，例如上面描述的螺旋线圈或单回路天线。
因此，在如图68A和68B所示的IO构造4中，电磁感应线圈(即螺旋线圈或回路天线等)由层叠基板的构造上形成的多层配线层310的最上层的配线层形成。
因此，包括天线的IO部分设置在其上可能建立电磁感应耦合的多层层叠基板的最外面的表面上，并且使得易于连接到半导体内部电路。
此外，在如上所述的IO构造4中，如图68A所示的IO部分可减小芯片面积，并且可降低芯片的成本。
<15.修改>
关于执行这里公开的技术，不仅可采用上述的实施例，而且可采用各种修改。
15-1.修改1
尽管在前面描述了n型MOSFET和p型MOSFET形成为Si晶体管的情况，但是所公开的技术不限于此。n型MOSFET和p型MOSFET可形成为采用诸如Si之外的IV半导体以及III-V化合物半导体的一些其它半导体作为沟道材料。
具体而言，如果诸如InGaAs或GaAs的材料用作n型MOSFET的沟道区域的沟道材料，则这是优选的，因为电子迁移率高。另一方面，如果诸如Ge的材料用作p型MOSFET的沟道区域的沟道材料，则这是优选的，因为空穴迁移率高。
例如，如下面的表格所示，n型MOSFET 111N形成为采用III-V化合物半导体基板，例如，InGaAs基板或GaAs基板作为第一基板101。此外，p型MOSFET 211P形成为采用Ge基板作为第二基板201(参见图3等)。
[表2]
此外，n型MOSFET和p型MOSFET可形成为各种形式。
图69和70示出了修改1的主要部分。
图69和70示出了截面图。
如图69所示，提供在硅基板101S的面上提供化合物半导体层102至106构成的基板可用作其上要提供n型MOSFET 111N的第一基板101。
这里，GaAs缓冲层提供为硅基板101S的该面上的化合物半导体层102。然后，InAlAs渐变层提供为层102的上面上的化合物半导体层103。然后，InGaAs沟道层提供为层103的上面上的化合物半导体层104。然后，InAlAs层提供为层104的上面上的化合物半导体层105。然后，n型InGaAs层提供为层105的上面上的化合物半导体层106。化合物半导体层102至106通过外延生长法形成。这里，材料的成分比例适当变化，使其晶格常数逐步地彼此匹配，以形成化合物半导体层。
然后，沟槽形成在化合物半导体层105和106上，从而暴露化合物半导体层104的上面。其后，栅极电极111G形成为包括埋设在沟槽中的部分，其间插设有栅极绝缘膜111Z。栅极绝缘膜111Z由高k材料形成，类似于上述实施例。此外，栅极电极111G由如上所述的金属材料形成。在此情况下，化合物半导体层106用作成对的源极-漏极区域111A和111B。
此外，如图70所示，通过在硅基板201S的面上提供化合物半导体层202a和203a构成的基板可用作其上要提供p型MOSFET 211P的第二基板201。
这里，例如，SiGe渐变层提供为硅基板201S的上面上的化合物半导体层202a。然后，Ge层提供为层202a的上面上的化合物半导体层203a。
然后，与上述的实施例类似，p型MOSFET 211P提供在由装置隔离层210分隔的区域中。
然后，与上述实施例类似，在形成各种元件后，第一和第二基板101和201彼此贴合。然后，n型MOSFET 111N和p型MOSFET 211P彼此电连接。
应当注意的是，也可采用本修改中描述的构造之外的各种构造。
例如，n型MOSFET 111N的沟道可由Si形成，而p型MOSFET 211P的沟道由Ge形成。
或者，n型MOSFET 111N的沟道可由III-V基半导体形成，而p型MOSFET 211P的沟道由Si形成。
15-2.修改2
尽管上面描述了块型单晶硅半导体基板用于第一和第二基板101和201的情况，但是本发明不限于此。
SOI(绝缘体上硅)基板可用于第一和第二基板101和201。
图71示出了修改2的主要部分。
图71示出了类似于图3的截面图。
如图71所示，在本修改中，SOI基板用作第一基板101。具体而言，通过层叠埋设的氧化硅膜102B和硅层103S在硅基板101S的上面上构成的基板用作第一基板101。然后，n型MOSFET 111N形成在第一基板101的硅层103S上由装置隔离层110分隔的区域中。装置隔离层110形成为使其深度例如为5至10nm。此外，形成n型MOSFET 111N，与实施例1类似。然后，诸如应力衬层121、平坦化膜131和多个层间绝缘膜132和151等的各元件形成为如图71所示，与实施例1类似。
此外，SOI基板也用于第二基板201。具体而言，p型MOSFET 211P形成在通过硅基板(未示出)的面上的埋设氧化硅层(未示出)提供的硅层103S上。P型MOSFET 211P形成在由装置隔离层210分隔的区域中，与实施例1类似。然后，形成诸如应力衬层221、平坦化膜231和多个层间绝缘膜232和251等的各种元件，与实施例1类似。
然后，与实施例1的情况类似，第一和第二基板101和201彼此贴合，然后薄化第二基板201。这里，例如，未示出的硅基板和未示出的埋设的氧化硅膜从作为SOI基板的第二基板201去除，以执行薄化，使硅层103S可留下，如图71所示。
然后，多层配线层310形成为如图71所示，与实施例的情况类似，以彼此电连接n型MOSFET 111N和p型MOSFET 211P。
15-3.其它(装置结构)
在前面的实施例描述中，描述了要形成的基板、沟道方向、源极-漏极区域的材料以及应力衬层的材料在n型MOSFET和p型MOSFET之间不同的情况，从而n型MOSFET和p型MOSFET的载流子迁移率可以是高的。此外，描述了栅极电极的材料在n型MOSFET和p型MOSFET之间不同的情况。然而，上述成分可不形成为使它们全部在n型MOSFET和p型MOSFET之间不同。
此外，升高的源极漏极结构可应用于n型MOSFET和p型MOSFET的源极-漏极区域。或者，可应用升高的源极漏极延伸结构。
尽管，在实施例的前面描述中，描述了半导体装置包括诸如CMOS反相电路等的逻辑电路的情况，但是半导体装置可构造为进一步包括逻辑电路装置之外的半导体装置。例如，半导体装置可构造为固态图像摄取装置，其中为多个像素的每一个提供诸如光敏二极管的光电转换装置。
尽管，在实施例的前面描述中，描述了n型MOSFET提供在下层侧且p型MOSFET提供在上层侧的情况，但是本发明不限于此。P型MOSFET和n型MOSFET可分别提供在下层侧和上层侧。
在此情况下，优选采用由单晶硅形成的(110)基板作为下侧的第一基板，并且提供p型MOSFET在(110)面上。此外，优选采用由单晶硅形成的(100)基板作为上侧的第二基板，并且在(100)面上提供n型MOSFET。
此外，在此情况下，下侧的应力衬层121形成为施加压应力。同时，上侧的应力衬层221形成为施加拉应力。
此外，关于栅极电极，不仅可采用上述的构造，而且可采用各种不同的构造。
图72示出了作为修改的n型MOSFET的栅极电极的截面图。
栅极电极111G可形成为如图72所示。
具体而言，栅极绝缘膜111Z由高k材料形成，以覆盖由成对侧壁SW1夹着的沟槽内的侧面和底面。
然后，第一金属层111Ga形成为覆盖沟槽内部中的侧面和底面，其间插设有栅极绝缘膜111Z。例如，包含Al的TiN膜提供为第一金属层111Ga。
然后，第二金属层111Gb形成为隔着栅极绝缘膜111Z和第一金属层111Ga填充沟槽的内部。例如，第二金属层111Gb由诸如W或Al等的金属材料形成。
尽管省略了p型MOSFET的栅极电极的图示，p型MOSFET栅极电极可构造为类似于n型MOSFET栅极电极。在p型MOSFET的情况下，上述的第一配线层例如由不包含Al的TiN膜形成。
15-4.其它(装置的功能)
上述的实施例1至14针对于采用其中应变施加给沟道区域的CMOS晶体管主要实现逻辑电路(主要为反相电路)的情况。
然而，本发明的应用不限于刚刚描述功能的装置，而是本发明可通常广泛地应用于其中晶体管选择性地形成在不同基板上以实现性能提高的装置。在这样的意义上，晶体管选择性地形成在第一基板和第二基板上的原因不需要是它们具有不同的沟道导电类型。
例如，本发明可应用于其中固态图像摄取部分的光接收部分的阵列形成在第一基板101上的装置，使从后面进入的光光电转换以产生图像信号。此外，本发明可应用于其中存储单元阵列采用多层基板层叠的情况。
此外，上面描述的实施例可选择性地适当结合。或者适当的已知技术可适当结合。
本发明还可取得如下所述的构造。
(1)
一种半导体装置，包括：
第一基板，其上提供有第一场效应晶体管；以及
第二基板，其上提供有第二导电类型的第二场效应晶体管；
第一和第二基板在其分别提供第一和第二场效应晶体管的基板面处彼此贴合；
第一场效应晶体管和第二场效应晶体管彼此电连接。
(2)
根据项(1)的半导体装置，其中第一导电类型的第一场效应晶体管提供在第一基板的与第二基板相对的面上；
第二导电类型的第二场效应晶体管提供在第二基板的与第一基板相对的面上；并且
第一场效应晶体管和第二场效应晶体管提供为彼此相对。
(3)
根据项(2)的半导体装置，其中第一基板具有连接到第一场效应晶体管的晶体管连接配线层；
第二基板具有连接到第二场效应晶体管的晶体管连接配线层；并且
第一和第二基板的两个晶体管连接配线层直接接合在一起。
(4)
根据项(2)的半导体装置，其中第二基板包括提供在其与第一基板相对面的相反侧的面上的配线层；并且
第一场效应晶体管和第二场效应晶体管通过配线层彼此电连接。
(5)
根据项(1)或(2)的半导体装置，还包括延伸通过第二基板的连接通路，并且电连接到第一场效应晶体管；其中
第一场效应晶体管和第二场效应晶体管通过该连接通路彼此电连接。
应当注意的是，在上述的实施例中，n型MOSFET 111N对应于本发明的第一场效应晶体管。在上述的实施例中，p型MOSFET 211P对应于本发明中的第二场效应晶体管。在上述的实施例中，应力衬层121对应于本发明中的第一应力衬层。在上述的实施例中，应力衬层221对应于本发明中的第二应力衬层。
本申请包含2011年3月31日和2012年2月8日提交日本专利局的日本优先权专利申请JP2011-079383和JP 2012-025310中公开的相关主题，其全部内容通过引用结合于此。
尽管本发明的优选实施例已经采用特定术语进行了描述，但是这样的描述仅为说明的目的，并且应理解为在不脱离所附权利要求精神或范围的情况下可进行改变和变化。

Claims (35)

1.一种半导体装置，包括：
第一基板，在所述第一基板上提供有第一场效应晶体管；以及
第二基板，在所述第二基板上提供有第二场效应晶体管；
所述第一基板和所述第二基板在它们的分别提供所述第一场效应晶体管和所述第二场效应晶体管的基板面处彼此贴合；
所述第一场效应晶体管和所述第二场效应晶体管彼此电连接，
其中层叠包括所述第一基板和所述第二基板的多个基板的两个或更多个核电路块堆叠为形成多个核电路部分，所述核电路块的每个都包括多个局部配线层，所述多个局部配线层在层叠方向上以绝缘膜插设在各层之间的状态层叠在所述核电路块所在基板的一侧；
层叠且其间插设有绝缘膜的多个全局配线层还形成在所述核电路部分的最上层中的核电路块的最上部分；并且
所述全局配线层的每个都通过延伸穿过所述基板的连接通路和层间绝缘膜中的配线层以及接触部连接到作为连接对象的所述局部配线层。
2.根据权利要求1所述的半导体装置，其中第一导电类型的所述第一场效应晶体管提供在所述第一基板的与所述第二基板相对的面上；
第二导电类型的所述第二场效应晶体管提供在所述第二基板的与所述第一基板相对的面上；并且
所述第一场效应晶体管和所述第二场效应晶体管提供为彼此相对。
3.根据权利要求2所述的半导体装置，其中所述第一基板具有连接到所述第一场效应晶体管的晶体管连接配线层；
所述第二基板具有连接到所述第二场效应晶体管的晶体管连接配线层；并且
所述第一基板和所述第二基板的两个晶体管连接配线层直接接合在一起。
4.根据权利要求3所述的半导体装置，其中直接接合在一起的所述两个晶体管连接配线层由铜、铝或者含有钽、钛和钨的任何一种的铜或铝的金属材料制造。
5.根据权利要求3所述的半导体装置，其中所述第二场效应晶体管包括完全硅化层，在所述完全硅化层中所述第二基板中形成的源极-漏极区域在厚度方向上的整个区域被硅化。
6.根据权利要求5所述的半导体装置，其中所述第二基板包括其他的配线层，所述其他的配线层隔着层间绝缘膜形成在所述第二基板的与所述第一基板相对的面的相反面上；并且
所述完全硅化层在其与所述第一基板相对的面的相反侧的面处通过所述层间绝缘膜中形成的接触部连接到所述其他的配线层。
7.根据权利要求3所述的半导体装置，其中提供有第三场效应晶体管的一个或更多个第三基板层叠在所述第二基板的与所述第一基板相对的面的相反侧的面上。
8.根据权利要求7所述的半导体装置，其中所述第二基板和所述第三基板分别在其一个面和另一个面上包括晶体管连接配线层和中继配线层，所述晶体管连接配线层连接到所述第二基板或第三基板中的场效应晶体管；
所述晶体管连接配线层通过层间绝缘膜中形成的接触部连接到所述第二基板或第三基板中的场效应晶体管的栅极电极或源极-漏极区域；并且
所述第二基板和第三基板中的每个基板的所述一个面侧和另一个面侧提供的两个中继配线层通过所述层间绝缘膜中形成的接触部和该基板中以穿透状态形成的连接通路彼此连接。
9.根据权利要求1所述的半导体装置，其中包括所述第一场效应晶体管和所述第二场效应晶体管并且层叠在垂直于所述第一基板的面和所述第二基板的面的方向上的场效应晶体管具有鳍场效应晶体管结构。
10.根据权利要求1所述的半导体装置，其中层叠包括所述第一基板和所述第二基板的多个基板；并且
信号或电压的输入-输出部分形成在所述第一基板上或者距所述第一基板最远的基板上。
11.根据权利要求10所述的半导体装置，其中所述输入-输出部分形成在所述第一基板上；并且
所述第一场效应晶体管构成所述输入-输出部分中的电路。
12.根据权利要求10所述的半导体装置，其中所述输入-输出部分包括设置在距所述第一基板最远的基板的与所述第一基板相对的面的相反侧的面上的外部端子或电磁感应线圈。
13.根据权利要求2所述的半导体装置，其中所述第二基板包括提供在其与所述第一基板相对的面的相反侧的面上的配线层；并且
所述第一场效应晶体管和所述第二场效应晶体管通过所述配线层彼此电连接。
14.根据权利要求1所述的半导体装置，还包括：
连接通路，延伸穿过所述第二基板，并且电连接到所述第一场效应晶体管；其中
所述第一场效应晶体管和所述第二场效应晶体管通过所述连接通路彼此电连接。
15.根据权利要求1所述的半导体装置，其中用于检测从所述第一基板的所述第二基板相反侧的背面入射的入射光的光接收部分形成在所述第一基板上。
16.根据权利要求1所述的半导体装置，其中所述第一基板包括提供在其第一平面取向的面上的所述第一场效应晶体管；并且
所述第二基板包括提供在其与所述第一平面取向不同的第二平面取向的面上的所述第二场效应晶体管。
17.根据权利要求16所述的半导体装置，其中所述第一基板的所述第一平面取向的面显示的载流子迁移率比所述第一场效应晶体管的所述第二平面取向的高；并且
所述第二基板的所述第二平面取向的面显示的载流子迁移率比所述第二场效应晶体管的所述第一平面取向的高。
18.根据权利要求17所述的半导体装置，其中，如果所述第一场效应晶体管具有n型沟道，并且所述第二场效应晶体管具有p型沟道，则所述第一平面取向的面是(100)面，而所述第二平面取向的面是(110)面；并且
如果所述第一场效应晶体管具有p型沟道，并且所述第二场效应晶体管具有n型沟道，则所述第一平面取向的面是(110)面，而所述第二平面取向的面是(100)面。
19.根据权利要求18所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管形成为它们的沟道方向为<110>方向。
20.根据权利要求1所述的半导体装置，其中所述第一基板包括第一应力衬层，所述第一应力衬层提供为覆盖所述第一场效应晶体管；
所述第二基板包括第二应力衬层，所述第二应力衬层提供为覆盖所述第二场效应晶体管；
所述第一应力衬层形成为施加应力以提高所述第一场效应晶体管的载流子迁移率；并且
所述第二应力衬层形成为施加应力以提高所述第二场效应晶体管的载流子迁移率。
21.根据权利要求20所述的半导体装置，其中，如果所述第一场效应晶体管具有n型沟道，并且所述第二场效应晶体管具有p型沟道，则所述第一应力衬层形成为施加拉应力，而所述第二应力衬层形成为施加压应力；并且
如果所述第一场效应晶体管具有p型沟道，并且所述第二场效应晶体管具有n型沟道，则所述第一应力衬层形成为施加压应力，而所述第二应力衬层形成为施加拉应力。
22.根据权利要求1所述的半导体装置，其中所述第一场效应晶体管形成为由成对的源极和漏极区域施加用于提高所述第一场效应晶体管的载流子迁移率的应力；并且
所述第二场效应晶体管由与所述第一场效应晶体管的所述成对的源极和漏极区域不同的材料形成，以便由成对的源极和漏极区域施加用于提高所述第二场效应晶体管的载流子迁移率的应力。
23.根据权利要求22所述的半导体装置，其中，如果所述第一场效应晶体管和所述第二场效应晶体管具有n型沟道，则所述成对的源极和漏极区域由SiC形成，以用于施加拉应力，并且，如果所述第一场效应晶体管和所述第二场效应晶体管具有p型沟道，则所述成对的源极和漏极区域由SiGe形成，以用于施加压应力。
24.根据权利要求1所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管包括由高k材料形成的栅极绝缘膜，所述高k材料的介电常数高于氧化硅的介电常数；并且
所述第一场效应晶体管和所述第二场效应晶体管的栅极电极由彼此不同的金属材料形成。
25.根据权利要求24所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管的所述栅极绝缘膜由HfSiON形成；并且
如果所述第一场效应晶体管和所述第二场效应晶体管具有n型沟道，则所述栅极电极由包含Al的TiN形成，并且，如果所述第一场效应晶体管和所述第二场效应晶体管具有p型沟道，则所述栅极电极由TiN形成。
26.根据权利要求1所述的半导体装置，其中，如果所述第一场效应晶体管和所述第二场效应晶体管具有n型沟道，则所述第一场效应晶体管和所述第二场效应晶体管的沟道由III-V族化合物半导体形成，并且，如果所述第一场效应晶体管和所述第二场效应晶体管具有p型沟道，则所述第一场效应晶体管和所述第二场效应晶体管的沟道由Ge形成。
27.根据权利要求1所述的半导体装置，其中所述第一场效应晶体管的沟道方向和所述第二场效应晶体管的沟道方向设置为彼此交叉。
28.根据权利要求1所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管彼此电连接，从而构成反相电路。
29.根据权利要求1所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管彼此电连接，从而构成NAND电路。
30.根据权利要求1所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管彼此电连接，从而构成NOR电路。
31.一种半导体装置的制造方法，包括：
在第一基板上提供第一场效应晶体管；
在第二基板上提供第二场效应晶体管；
在其上分别提供有所述第一场效应晶体管和所述第二场效应晶体管的基板面处将所述第一基板和所述第二基板彼此贴合；以及
将所述第一场效应晶体管和所述第二场效应晶体管彼此电连接，
其中，层叠包括所述第一基板和所述第二基板的多个基板的两个或更多个核电路块堆叠为形成多个核电路部分，所述核电路块的每个都包括多个局部配线层，所述多个局部配线层在层叠方向上以绝缘膜插设在各层之间的状态层叠在所述核电路块所在基板的一侧；
层叠且其间插设有绝缘膜的多个全局配线层还形成在所述核电路部分的最上层中的核电路块的最上部分；并且
所述全局配线层的每个都通过延伸穿过所述基板的连接通路和层间绝缘膜中的配线层以及接触部连接到作为连接对象的所述局部配线层。
32.一种半导体装置的制造方法，包括：
在第一基板上提供第一场效应晶体管；
在第二基板上提供第二场效应晶体管；
在所述第一基板和所述第二基板的每个上形成用于所述第一场效应晶体管和所述第二场效应晶体管的连接结构；以及
在其上分别提供有所述第一场效应晶体管和所述第二场效应晶体管的基板面处将所述第一基板和所述第二基板彼此贴合，以通过贴合所述第一基板和所述第二基板而由所述连接结构将所述第一场效应晶体管和所述第二场效应晶体管彼此电连接，
其中，层叠包括所述第一基板和所述第二基板的多个基板的两个或更多个核电路块堆叠为形成多个核电路部分，所述核电路块的每个都包括多个局部配线层，所述多个局部配线层在层叠方向上以绝缘膜插设在各层之间的状态层叠在所述核电路块所在基板的一侧；
层叠且其间插设有绝缘膜的多个全局配线层还形成在所述核电路部分的最上层中的核电路块的最上部分；并且
所述全局配线层的每个都通过延伸穿过所述基板的连接通路和层间绝缘膜中的配线层以及接触部连接到作为连接对象的所述局部配线层。
33.根据权利要求32所述的半导体装置的制造方法，还包括：
在所述第一基板上形成连接到所述第一场效应晶体管的晶体管连接配线层；以及
在所述第二基板上形成连接到所述第二场效应晶体管的晶体管连接配线层；其中
当所述第一基板和所述第二基板彼此贴合时，所述晶体管连接配线层彼此接触以建立电连接。
34.根据权利要求33所述的半导体装置的制造方法，还包括在所述第二基板的与所述第一基板相对的面的相反侧的面上层叠一个或更多个第三基板，在所述第三基板上提供有第三场效应晶体管，其中，
所述第二基板或所述第三基板中用于连接到所述第二或第三场效应晶体管的晶体管连接配线层以及用于将相对于所述第二或第三基板的上下不同基板彼此连接的中继配线层预先形成在所述第二基板和所述第三基板的一个面和另一个面上；
在形成所述第二基板或所述第三基板时，所述晶体管连接配线层通过所述第二或第三基板中的层间绝缘膜中形成的接触部连接到所述第二或第三基板中的场效应晶体管的栅极电极或源极-漏极区域；以及
当所述第二基板和所述第一基板彼此贴合时或者当层叠所述第三基板时，所述第二或第三基板的一个面和另一个面上提供的两个中继配线层通过所述层间绝缘膜中形成的接触部和形成为延伸穿过所述第二或第三基板的连接通路彼此连接。
35.根据权利要求33所述的半导体装置的制造方法，其中所述晶体管连接配线层具有埋入配线结构，其中导电层埋设在层间绝缘膜的沿厚度方向贯通的部分中，并且所述导电层的表面与所述层间绝缘膜的表面一起被平坦化。
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