JP2023131941A - 半導体装置 - Google Patents

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Abstract

Figure 2023131941000001
【課題】小型化に適した構造を有すると共に、高耐圧化を実現することが可能な半導体装置を提供する。
【解決手段】面内の第１方向に延在すると共に、前記第１方向と直交する第２方向に第１導電型の半導体領域、及び第２導電型の半導体領域を交互に複数配列することで構成されたＳＪ層と、前記第１方向の一端側の前記ＳＪ層と電気的に接続された前記第１導電型の第１ドレイン層と、前記第１方向の他端側の前記ＳＪ層の上に設けられた前記第２導電型のチャネル層と、前記チャネル層の上に設けられた前記第１導電型の第１ソース層と、前記チャネル層及び前記第１ソース層の前記第１方向の側方に第１絶縁層を介して設けられた第１ゲート電極と、を備える、半導体装置。
【選択図】図１

Description

本開示は、半導体装置に関する。
近年、より多様なアプリケーションに対応するために、大電流を扱うことが可能な高耐圧トランジスタの需要が高まっている。
例えば、下記の特許文献１には、Ｐ型領域及びＮ型領域の繰り返し構造（いわゆるスーパージャンクション構造）のドリフト層を備える縦型トランジスタが開示されている。特許文献１に開示された縦型トランジスタは、ドリフト層に分厚い空乏層が形成されるため、耐圧性をより高めることができる。
特開２０１２－１６０７５３号公報
しかし、上記の特許文献１に開示された縦型トランジスタは、高耐圧化されるほどにドリフト層の膜厚が厚くなるため、高背化してしまう。したがって、特許文献１に開示された縦型トランジスタは、小型化には適していなかった。
そこで、本開示では、高耐圧化を実現することが可能であると共に、小型化に適した構造を有する、新規かつ改良された半導体装置を提案する。
本開示によれば、面内の第１方向に延在すると共に、前記第１方向と直交する第２方向に第１導電型の半導体領域、及び第２導電型の半導体領域を交互に複数配列することで構成されたＳＪ層と、前記第１方向の一端側の前記ＳＪ層と電気的に接続された前記第１導電型の第１ドレイン層と、前記第１方向の他端側の前記ＳＪ層の上に設けられた前記第２導電型のチャネル層と、前記チャネル層の上に設けられた前記第１導電型の第１ソース層と、前記チャネル層及び前記第１ソース層の前記第１方向の側方に第１絶縁層を介して設けられた第１ゲート電極と、を備える、半導体装置が提供される。
本開示の一実施形態に係る半導体装置の構成を示す透過斜視図である。 同実施形態に係る半導体装置の構成を示す断面図である。 同実施形態に係る半導体装置の製造の一工程を説明する斜視図である。 同実施形態に係る半導体装置の製造の一工程を説明する斜視図である。 同実施形態に係る半導体装置の製造の一工程を説明する斜視図である。 同実施形態に係る半導体装置の製造の一工程を説明する斜視図である。 同実施形態に係る半導体装置の製造の一工程を説明する斜視図である。 同実施形態に係る半導体装置の製造の一工程を説明する斜視図である。 同実施形態に係る半導体装置の製造の一工程を説明する斜視図である。 同実施形態に係る半導体装置の製造の一工程を説明する斜視図である。 同実施形態に係る半導体装置の製造の一工程を説明する斜視図である。 同実施形態に係る半導体装置の製造の一工程を説明する斜視図である。 同実施形態に係る半導体装置の製造の一工程を説明する斜視図である。 第１の変形例に係る半導体装置の構成を示す上面図である。 第２の変形例に係る半導体装置の構成を示す上面図である。 第３の変形例に係る半導体装置の構成を示す透過斜視図である。 第４の変形例に係る半導体装置の構成を示す上面図である。 第５の変形例に係る半導体装置の構成を示す上面図である。 第６の変形例に係る半導体装置の構成を示す透過斜視図である。 第７の変形例に係る半導体装置の構成を示す透過斜視図である。 本開示の一実施形態に係る半導体装置を適用した積層型半導体装置の構成を示す断面図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、説明は以下の順序で行うものとする。
１．構成例
２．製造方法
３．変形例
４．適用例
＜１．構成例＞
まず、図１及び図２を参照して、本開示の一実施形態に係る半導体装置の構成について説明する。図１は、本実施形態に係る半導体装置１の構成を示す透過斜視図である。図１では、図に正対して横方向をＸ軸方向、図に正対して縦方向をＺ軸方向、図の紙面に対して前後方向をＹ軸方向として定義する。図２は、本実施形態に係る半導体装置１の構成を示す断面図である。図２は、図１に示す半導体装置１をＺＸ平面で切断した断面を示す。
図１及び図２に示すように、本実施形態に係る半導体装置１は、基底絶縁層１１０と、ＳＪ（Super Junction）層１２０と、チャネル層１３０と、ソース層１４０と、ドレイン層１５０と、ゲート電極１６０と、絶縁層１７０と、素子分離層１７５とを備える。
以下では、第１導電型とは、Ｐ型又はＮ型のいずれか一方を表し、第２導電型とは、第１導電型とは異なるＰ型又はＮ型のいずれか他方を表すものとする。すなわち、第１導電型がＮ型である場合、第２導電型はＰ型である。また、第１導電型がＰ型である場合、第２導電型はＮ型である。
基底絶縁層１１０は、無機絶縁性材料で構成され、ＳＪ層１２０及びドレイン層１５０を支持すると共に、ＳＪ層１２０及びドレイン層１５０をＺ軸方向下方の構成（例えば、半導体装置１を支持する半導体基板など）から絶縁する。半導体装置１は、ＳＪ層１２０の下に絶縁性の基底絶縁層１１０を設けることで、Ｚ軸方向の耐圧性を高めることができる。例えば、基底絶縁層１１０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、又は酸窒化シリコン（ＳｉＯＮ）などで構成されてもよい。
ＳＪ層１２０は、第１導電型（例えば、Ｎ型）の半導体領域１２０Ｎと、第２導電型（例えば、Ｐ型）の半導体領域１２０Ｐとによって構成され、基底絶縁層１１０の上に設けられる。具体的には、ＳＪ層１２０は、Ｘ軸方向（すなわち第１方向）に延在する半導体領域１２０Ｎ及び半導体領域１２０Ｐを、Ｘ軸方向と直交するＹ軸方向（すなわち第２方向）に交互に繰り返し配列したＳｉ層として設けられてもよい。
ＳＪ層１２０では、第１導電型の半導体領域１２０Ｎが導通路として機能する。具体的には、ゲート電極１６０への電圧印加によってチャネル層１３０がオン状態となることで、ソース層１４０からチャネル層１３０、及びＳＪ層１２０の半導体領域１２０Ｎを介してドレイン層１５０に電流が流れる。
ＳＪ層１２０は、上述したように、第１導電型の半導体領域１２０Ｎと、第２導電型の半導体領域１２０ＰとがＹ軸方向に交互に配置されたスーパージャンクション構造にて設けられる。スーパージャンクション構造では、ドレイン層１５０－ソース層１４０間に電圧が印加されることで、例えば、第２導電型の半導体領域１２０Ｐから第１導電型の半導体領域１２０Ｎに空乏層が広がる。これにより、第１導電型の半導体領域１２０Ｎには、ほぼ均一の電界強度を有するため降伏現象が生じにくく、かつ分厚い空乏層が形成されるため、ＳＪ層１２０は、極めて高い耐圧性を有することができる。
また、ＳＪ層１２０では、第１導電型の半導体領域１２０Ｎにおける空乏層の広がり幅が小さいため、第１導電型の半導体領域１２０Ｎは、導電型不純物の濃度がより高い場合でも空乏層を適切に形成することができる。したがって、ＳＪ層１２０は、第１導電型の半導体領域１２０Ｎに含まれる導電型不純物の濃度をより高めることで、半導体領域１２０Ｎの電気抵抗をより低くすることができる。これによれば、半導体装置１は、オン抵抗をより低くすることが可能である。
ドレイン層１５０は、第１導電型の半導体で構成され、ＳＪ層１２０のＸ軸方向の一端側と接してＺ軸方向に延在して設けられる。具体的には、ドレイン層１５０は、ＳＪ層１２０のＸ軸方向の一端側（例えば、図１及び図２では右側）の側面と電気的に接して基底絶縁層１１０の上に設けられてもよい。これによれば、ドレイン層１５０は、複数の第１導電型の半導体領域１２０Ｎの側面から基底絶縁層１１０と反対側のＺ軸方向にドレイン電流を取り出すことができる。例えば、ドレイン層１５０は、Ｎ型のＳｉ層として設けられてもよい。
チャネル層１３０は、第２導電型の半導体で構成され、Ｘ軸方向のドレイン層１５０が設けられた一端側と反対の他端側（例えば、図１及び図２では左側）のＳＪ層１２０の上に設けられる。具体的には、チャネル層１３０は、Ｘ軸方向の他端側のＳＪ層１２０の上に、複数の第１導電型の半導体領域１２０Ｎの上に広がって設けられてもよい。例えば、チャネル層１３０は、Ｐ型のＳｉ層として設けられてもよい。
ソース層１４０は、第１導電型の半導体で構成され、チャネル層１３０の上に設けられる。具体的には、ソース層１４０は、ＳＪ層１２０との間でチャネル層１３０をＺ軸方向に挟持するように、チャネル層１３０の上に設けられてもよい。例えば、ソース層１４０は、Ｎ型のＳｉ層として設けられてもよい。
絶縁層１７０は、無機絶縁性材料で構成され、チャネル層１３０及びソース層１４０の積層体と、ドレイン層１５０との間を埋め込むようにＳＪ層１２０の上に設けられる。絶縁層１７０は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、又は酸窒化シリコン（ＳｉＯＮ）などで構成されてもよい。
ゲート電極１６０は、導電性材料で構成され、チャネル層１３０及びソース層１４０の積層体の側方に絶縁層１７０を介して設けられる。具体的には、ゲート電極１６０は、チャネル層１３０及びソース層１４０、並びにＳＪ層１２０と離隔して、Ｘ軸方向の他端側の絶縁層１７０に埋め込まれるように設けられる。例えば、ゲート電極１６０は、ｐｏｌｙ－Ｓｉにて構成されてもよい。
これにより、半導体装置１は、ゲート電極１６０、絶縁層１７０、及びチャネル層１３０にてＭＩＳ（Metal-Insulator-Semiconductor）ゲート構造を形成することができるため、ゲート電極１６０への電圧印加にてチャネル層１３０の導通を制御することができる。すなわち、半導体装置１は、ソース層１４０とドレイン層１５０との間を電気的に接続する導通路がチャネル層１３０にＺ軸方向に形成される、縦型ゲート構造の電界効果トランジスタである。
素子分離層１７５は、無機絶縁性材料で構成され、基底絶縁層１１０の上にＺ軸方向に延在して設けられることで、半導体装置１を他の素子等から電気的に絶縁する。素子分離層１７５は、例えば、チャネル層１３０及びソース層１４０の積層体のドレイン層１５０側と反対の側方にＺ軸方向に延在して設けられてもよい。例えば、素子分離層１７５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、又は酸窒化シリコン（ＳｉＯＮ）などで構成されてもよい。
本実施形態に係る半導体装置１では、チャネル層１３０とドレイン層１５０との間にスーパージャンクション構造を有するＳＪ層１２０が設けられる。ＳＪ層１２０は、ドレイン層１５０－ソース層１４０間の電圧印加によって、チャネル層１３０とドレイン層１５０との間に分厚い空乏層を形成することができるため、半導体装置１の耐圧性をより高めることができる。ＳＪ層１２０では、Ｙ軸方向に空乏層が広がるため、ＳＪ層１２０における導電型不純物の濃度が高い場合でも空乏層を十分に形成することができる。したがって、半導体装置１は、ＳＪ層１２０の導電型不純物の濃度を高めることでＳＪ層１２０の電気抵抗を低下させることができるため、オン抵抗をより低減することが可能である。
また、本実施形態に係る半導体装置１では、ＳＪ層１２０は、厚み方向（すなわち、Ｚ軸方向）ではなく、ＸＹ面内方向に延在して設けられる。したがって、半導体装置１は、ＳＪ層１２０がＺ軸方向に延在して設けられる場合と比較して、装置全体の厚みをより低くする（すなわち、低背化させる）ことが可能である。
さらに、本実施形態に係る半導体装置１では、ソース層１４０、ゲート電極１６０、及びドレイン層１５０は、基底絶縁層１１０側の面とは反対側の上面に露出するように設けられる。これによれば、半導体装置１は、ソース層１４０、ドレイン層１５０、及びゲート電極１６０との電気的な接続を同一の面側から形成することが可能であるため、これらへの配線をより容易に形成することが可能である。
＜２．製造方法＞
続いて、図３Ａ～図３Ｋを参照して、本実施形態に係る半導体装置１の製造方法の一例について説明する。図３Ａ～図３Ｋは、本実施形態に係る半導体装置１の製造の一工程を説明する斜視図である。
まず、図３Ａに示すように、Ｘ軸方向に延在する基底絶縁層１１０の上に第１導電型のＳＪ前駆体層１２１が形成される。例えば、ＳｉＯ２で形成された基底絶縁層１１０の上に、第１導電型（例えば、Ｎ型）のＳｉをエピタキシャル成長させることでＳＪ前駆体層１２１が形成される。
次に、図３Ｂに示すように、第１導電型のＳＪ前駆体層１２１に第２導電型不純物が導入されることでＳＪ層１２０が形成される。例えば、Ｙ軸方向に所定の間隔を空けて縞状にパターニングされた、Ｘ軸方向に延在するレジストをマスクとして、第１導電型のＳＪ前駆体層１２１に第２導電型不純物（例えば、ホウ素又はアルミニウムなど）がイオン注入される。これにより、Ｘ軸方向に延在する第１導電型（例えば、Ｎ型）の半導体領域１２０Ｎ、及び第２導電型（例えば、Ｐ型）の半導体領域１２０ＰがＹ軸方向に交互に配列されたＳＪ層１２０が形成される。
続いて、図３Ｃに示すように、ＳＪ層１２０の上に第２導電型のチャネル層１３０が形成される。例えば、ＳＪ層１２０の上に第２導電型（例えば、Ｐ型）のＳｉをエピタキシャル成長させることでチャネル層１３０が形成される。
次に、図３Ｄに示すように、基底絶縁層１１０の上に設けられたＸ軸方向の他端側（図に正対して左側）のチャネル層１３０及びＳＪ層１２０がエッチングにて除去されることで、開口１７５Ｈが形成される。
その後、図３Ｅに示すように、開口１７５Ｈが無機絶縁性材料で埋め込まれることで、素子分離層１７５が形成される。例えば、開口１７５Ｈを埋め込むように、ＣＶＤ（Chemical Vapor Deposition）などを用いてＳｉＯ２を堆積することで素子分離層１７５が形成される。
さらに、図３Ｆに示すように、基底絶縁層１１０の上に設けられたＸ軸方向の他端側と反対の一端側（図に正対して右側）のチャネル層１３０及びＳＪ層１２０がエッチングにて除去されることで、開口１５０Ｈが形成される。
その後、図３Ｇに示すように、開口１５０Ｈを埋め込むようにドレイン層１５０が形成される。例えば、開口１５０Ｈを埋め込むように、第１導電型（例えば、Ｎ型）のＳｉを基底絶縁層１１０の上にエピタキシャル成長させることでドレイン層１５０が形成される。
次に、図３Ｈに示すように、Ｘ軸方向の他端側の一部のチャネル層１３０を残して、ＳＪ層１２０の上のチャネル層１３０がエッチングにて除去されることで、開口１７０Ｈが形成される。
続いて、図３Ｉに示すように、開口１７０Ｈを埋め込むように絶縁層１７０が形成される。例えば、開口１７０Ｈを埋め込むように、ＣＶＤなどを用いてＳｉＯ２を堆積することで絶縁層１７０が形成される。
その後、図３Ｊに示すように、チャネル層１３０の側方に、絶縁層１７０に埋め込まれたゲート電極１６０が形成される。例えば、まず、チャネル層１３０の側方、かつチャネル層１３０と離隔した領域の一部の絶縁層１７０がエッチングにて除去されることで開口が形成される。次に、形成された開口を埋め込むようにｐｏｌｙ－Ｓｉが堆積された後、ＣＭＰ（Chemical Mechanical Polishing）にて絶縁層１７０の表面が平坦化されることで、絶縁層１７０に埋め込まれたゲート電極１６０が形成される。
さらに、図３Ｋに示すように、チャネル層１３０の上部に第１導電型不純物が導入されることでソース層１４０が形成される。例えば、チャネル層１３０に第１導電型不純物（例えば、リン又はヒ素など）がイオン注入されることで、チャネル層１３０の上部にソース層１４０が形成される。
以上の工程により、本実施形態に係る半導体装置１が製造される。半導体装置１では、半導体装置１の厚み方向（すなわちＺ軸方向）と直交するＸＹ面内方向にＳＪ層１２０が延在して設けられる。したがって、本実施形態によれば、オン抵抗が低く、かつ高耐圧な半導体装置１をより低背化して製造することができる。
＜３．変形例＞
次に、図４～図１０を参照して、本実施形態に係る半導体装置１の第１～第７の変形例について説明する。
（第１の変形例）
図４は、第１の変形例に係る半導体装置１Ａの構成を示す上面図である。図４は、Ｚ軸方向から半導体装置１Ａの上面を平面視した構成を示す。
図４に示すように、半導体装置１Ａでは、ゲート電極１６０は、チャネル層１３０及びソース層１４０の積層体の側方全周を囲むように設けられてもよい。具体的には、ゲート電極１６０は、ＳＪ層１２０のＸ軸方向の他端側（図に正対して左側）、かつＹ軸方向の中央に島状に設けられたチャネル層１３０及びソース層１４０の積層体の全周を囲むようにＳＪ層１２０の上に設けられてもよい。
これによれば、第１の変形例に係る半導体装置１Ａは、チャネル層１３０の側面４面をゲートとすることができるため、実効的なゲート長をより長くすることが可能である。したがって、第１の変形例に係る半導体装置１Ａは、ショートチャネル効果を抑制することで、オフ状態でのリーク電流をより抑制することが可能である。
（第２の変形例）
図５は、第２の変形例に係る半導体装置１Ｂの構成を示す上面図である。図５は、Ｚ軸方向から半導体装置１Ｂの上面を平面視した構成を示す。
チャネル層１３０及びソース層１４０の積層体と、ゲート電極１６０とは、絶縁層１７０を介して互いに対向していればよいため、チャネル層１３０及びソース層１４０の積層体と、ゲート電極１６０との位置関係は、入れ替わっていてもよい。すなわち、図５に示すように、半導体装置１Ｂでは、チャネル層１３０及びソース層１４０の積層体は、ゲート電極１６０の全周を囲むように設けられてもよい。
具体的には、チャネル層１３０及びソース層１４０の積層体は、ＳＪ層１２０のＸ軸方向の他端側（図に正対して左側）、かつＹ軸方向の中央に島状に設けられたゲート電極１６０の全周を囲むようにＳＪ層１２０の上に設けられてもよい。このような場合であっても、半導体装置１Ｂは、絶縁層１７０を介して互いに対向するゲート電極１６０及びチャネル層１３０によってＭＩＳゲート構造を形成することができる。
これによれば、第２の変形例に係る半導体装置１Ｂは、ゲート電極１６０の全周を囲むチャネル層１３０によってゲート電極１６０の側面４面にゲートを形成することができる。したがって、第２の変形例に係る半導体装置１Ｂは、実効的なゲート長をより長くすることで、ショートチャネル効果を抑制することが可能である。
（第３の変形例）
図６は、第３の変形例に係る半導体装置２の構成を示す透過斜視図である。図６では、図に正対して横方向をＸ軸方向、図に正対して縦方向をＺ軸方向、図の紙面に対して前後方向をＹ軸方向として定義する。
図６に示すように、半導体装置２は、基底絶縁層１１０と、ＳＪ層１２０と、チャネル層１３０と、ソース層１４０と、第１ドレイン層１５１と、第１ゲート電極１６１と、第１絶縁層１７１と、第２ドレイン層１５２と、第２ゲート電極１６２と、第２絶縁層１７２とを備える。
半導体装置２では、基底絶縁層１１０及びＳＪ層１２０は、チャネル層１３０及びソース層１４０の積層体を越えてＸ軸方向に延在して設けられる。半導体装置２では、チャネル層１３０及びソース層１４０の積層体のＸ軸方向の一端側（図に正対して右側）に第１ゲート電極１６１及び第１ドレイン層１５１が設けられると共に、他端側（図に正対して左側）に第２ゲート電極１６２及び第２ドレイン層１５２が設けられる。
具体的には、Ｘ軸方向に延在して設けられたＳＪ層１２０のＸ軸方向の中央には、チャネル層１３０及びソース層１４０の積層体が設けられる。また、ＳＪ層１２０のＸ軸方向の一端側には、第１導電型の第１ドレイン層１５１がＺ軸方向に延在して設けられ、ＳＪ層１２０のＸ軸方向の他端側には、第１導電型の第２ドレイン層１５２がＺ軸方向に延在して設けられる。
さらに、チャネル層１３０及びソース層１４０の積層体と、第１ドレイン層１５１との間を埋め込むようにＳＪ層１２０の上に第１絶縁層１７１が設けられ、第１絶縁層１７１のチャネル層１３０側に第１ゲート電極１６１が埋め込まれる。これにより、第１絶縁層１７１を介して対向する第１ゲート電極１６１及びチャネル層１３０によってＭＩＳゲート構造が形成される。
同様に、チャネル層１３０及びソース層１４０の積層体と、第２ドレイン層１５２との間を埋め込むようにＳＪ層１２０の上に第２絶縁層１７２が設けられ、第２絶縁層１７２のチャネル層１３０側に第２ゲート電極１６２が埋め込まれる。これにより、第２絶縁層１７２を介して対向する第２ゲート電極１６２及びチャネル層１３０によってＭＩＳゲート構造が形成される。
これによれば、第３の変形例に係る半導体装置２は、チャネル層１３０及びソース層１４０の積層体を挟んでＸ軸方向の両側に縦型トランジスタをそれぞれ形成することが可能である。
（第４の変形例）
図７は、第４の変形例に係る半導体装置２Ａの構成を示す上面図である。図７は、Ｚ軸方向から半導体装置１Ａの上面を平面視した構成を示す。
図７に示すように、半導体装置２Ａでは、第１ゲート電極１６１及び第２ゲート電極１６２は、チャネル層１３０及びソース層１４０の積層体の全周を囲むように連続して設けられてもよい。具体的には、第１ゲート電極１６１及び第２ゲート電極１６２は、ＳＪ層１２０のＸ軸方向の中央、かつＹ軸方向の中央に島状に設けられたチャネル層１３０及びソース層１４０の積層体の全周を囲むようにＳＪ層１２０の上に連続して設けられてもよい。
これによれば、第４の変形例に係る半導体装置２Ａは、チャネル層１３０の複数の側面をゲートとすることができるため、実効的なゲート長をより長くすることが可能である。したがって、第４の変形例に係る半導体装置２Ａは、ショートチャネル効果を抑制することで、オフ状態でのリーク電流をより抑制することが可能である。
（第５の変形例）
図８は、第５の変形例に係る半導体装置２Ｂの構成を示す上面図である。図８は、Ｚ軸方向から半導体装置２Ｂの上面を平面視した構成を示す。
チャネル層１３０及びソース層１４０の積層体と、ゲート電極１６０とは、絶縁層１７０を介して互いに対向していればよいため、チャネル層１３０及びソース層１４０の積層体と、ゲート電極１６０との位置関係は、入れ替わっていてもよい。すなわち、図８に示すように、半導体装置２Ｂでは、チャネル層１３０は、第１ゲート電極１６１及び第２ゲート電極１６２の機能を実現するゲート電極１６０の全周を囲むように設けられてもよい。
具体的には、チャネル層１３０は、ＳＪ層１２０のＸ軸方向の中央、かつＹ軸方向の中央に島状に設けられたゲート電極１６０の全周を囲むようにＳＪ層１２０の上に設けられる。また、第１ソース層１４１は、ゲート電極１６０と第１ドレイン層１５１との間に設けられたチャネル層１３０の上に、Ｙ軸方向に延在して設けられる。第２ソース層１４２は、ゲート電極１６０と第２ドレイン層１５２との間に設けられたチャネル層１３０の上に、Ｙ軸方向に延在して設けられる。このような場合であっても、半導体装置２Ｂは、絶縁層１７０を介して互いに対向するゲート電極１６０及びチャネル層１３０によってＭＩＳゲート構造を形成することができる。
これによれば、第５の変形例に係る半導体装置２Ｂは、ゲート電極１６０の全周を囲むチャネル層１３０によってゲート電極１６０の側面４面にゲートを形成することができる。したがって、第５の変形例に係る半導体装置２Ｂは、実効的なゲート長をより長くすることで、ショートチャネル効果を抑制することが可能である。
（第６の変形例）
図９は、第６の変形例に係る半導体装置２Ｃの構成を示す透過斜視図である。図９では、図に正対して横方向をＸ軸方向、図に正対して縦方向をＺ軸方向、図の紙面に対して前後方向をＹ軸方向として定義する。
図９に示すように、半導体装置２Ｃでは、ソース層１４０、チャネル層１３０、第１ドレイン層１５１、及び第２ドレイン層１５２の導電型の極性が図６に示す半導体装置２と逆になっていてもよい。具体的には、半導体装置２Ｃでは、ソース層１４０は、第２導電型（例えばＰ型）で設けられ、チャネル層１３０は、第１導電型（例えばＮ型）で設けられ、第１ドレイン層１５１、及び第２ドレイン層１５２は、第２導電型（例えばＰ型）でそれぞれ設けられてもよい。
これによれば、半導体装置２Ｃは、図６に示す半導体装置２がＮ型チャネルトランジスタとして機能するのに対して、Ｐ型チャネルトランジスタとして機能することができる。このような場合でも、半導体装置２Ｃは、オン抵抗を低減すると共に耐圧性を高めた縦型トランジスタをより低背化した構造で形成することができる。
（第７の変形例）
図１０は、第７の変形例に係る半導体装置２Ｄの構成を示す透過斜視図である。図１０では、図に正対して横方向をＸ軸方向、図に正対して縦方向をＺ軸方向、図の紙面に対して前後方向をＹ軸方向として定義する。
図１０に示すように、半導体装置２Ｄでは、第１絶縁層１７１、第２絶縁層１７２、及びチャネル層１３０とＳＪ層１２０との間に、第１導電型（例えばＮ型）の中間層１８０が設けられる。中間層１８０は、ＳＪ層１２０の上にＸ軸方向に延在して設けられることで、チャネル層１３０と、第１ドレイン層１５１及び第２ドレイン層１５２との間の電気抵抗を低減することができる。これによれば、半導体装置２Ｄは、オン抵抗をさらに低減することが可能である。
＜４．適用例＞
さらに、図１１を参照して、本実施形態に係る半導体装置１の適用例について説明する。図１１は、本実施形態に係る半導体装置１を適用した積層型半導体装置３の構成を示す断面図である。図１１は、積層型半導体装置３をＺＸ平面で切断した断面を示す。
図１１に示すように、積層型半導体装置３は、第１階部１０と第２階部２０とを積層した構造を有する。
第１階部１０は、例えば、Ｓｉ基板などの半導体基板１１と、ＳｉＯ２などの絶縁性材料で構成された層間絶縁層１２との積層構造体である。第１階部１０には、例えば、ロジック回路を構成するトランジスタ５が設けられてもよく、イメージセンサを構成するフォトダイオードなどが設けられてもよい。
第２階部２０は、例えば、本実施形態に係る半導体装置１を含む。本実施形態に係る半導体装置１は、厚みが小さいため、複数の基板等を積層した積層型半導体装置３が過度に高背化することを抑制することができる。したがって、本実施形態に係る半導体装置１は、積層型半導体装置３をより小型化することが可能である。
なお、第２階部２０は、層間絶縁層１２の上に設けられた半導体層に形成された通常のプレーナ型のトランジスタ５をさらに含んでもよいことは言うまでもない。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
面内の第１方向に延在すると共に、前記第１方向と直交する第２方向に第１導電型の半導体領域、及び第２導電型の半導体領域を交互に複数配列することで構成されたＳＪ層と、
前記第１方向の一端側の前記ＳＪ層と電気的に接続された前記第１導電型の第１ドレイン層と、
前記第１方向の他端側の前記ＳＪ層の上に設けられた前記第２導電型のチャネル層と、
前記チャネル層の上に設けられた前記第１導電型の第１ソース層と、
前記チャネル層及び前記第１ソース層の前記第１方向の側方に第１絶縁層を介して設けられた第１ゲート電極と、
を備える、半導体装置。
（２）
前記第１絶縁層は、前記第１ゲート電極を埋め込まれて前記ＳＪ層の上に設けられる、前記（１）に記載の半導体装置。
（３）
前記第１ゲート電極は、前記チャネル層及び前記第１ソース層と、前記第１ドレイン層との間に設けられる、前記（１）又は（２）に記載の半導体装置。
（４）
前記ＳＪ層は、前記チャネル層を越えて前記第１方向に延在して設けられ、
前記ＳＪ層の前記チャネル層を越えて延在された端部には、前記第１導電型の第２ドレイン層がさらに設けられ、
前記チャネル層及び前記第１ソース層の前記第１ゲート電極が設けられた側と反対側の側方には、第２絶縁層を介して第２ゲート電極が設けられる、前記（３）に記載の半導体装置。
（５）
前記第１ゲート電極及び前記第２ゲート電極は、前記チャネル層及び前記第１ソース層の全周を囲むように連続して設けられる、前記（４）に記載の半導体装置。
（６）
前記第１ゲート電極は、前記チャネル層及び前記第１ソース層に対して、前記第１ドレイン層が設けられた側と反対側に設けられる、前記（１）又は（２）に記載の半導体装置。
（７）
前記チャネル層は、前記第１ゲート電極の全周を囲むように設けられる、前記（６）に記載の半導体装置。
（８）
前記ＳＪ層は、前記チャネル層を越えて前記第１方向に延在して設けられ、
前記ＳＪ層の前記チャネル層を越えて延在された端部には、前記第１導電型の第２ドレイン層がさらに設けられ、
前記第１ゲート電極と、前記第２ドレイン層との間の前記チャネル層の上には、第２ソース層が設けられる、前記（７）に記載の半導体装置。
（９）
前記チャネル層と、前記ＳＪ層との間には、前記第１導電型の中間層がさらに設けられる、前記（１）～（８）のいずれか一項に記載の半導体装置。
（１０）
前記ＳＪ層の前記第１導電型の半導体領域には、空乏層が形成される、前記（１）～（９）のいずれか一項に記載の半導体装置。
（１１）
前記ＳＪ層は、絶縁性材料で構成された層間絶縁層の上に設けられる、前記（１）～（１０）のいずれか一項に記載の半導体装置。
（１２）
前記層間絶縁層は、半導体基板と積層されており、
前記ＳＪ層は、前記層間絶縁層及び前記半導体基板を含む積層基板の上に設けられる、前記（１１）に記載の半導体装置。
（１３）
前記積層基板には、ロジック回路、又はフォトダイオードを含む画素が設けられる、前記（１２）に記載の半導体装置。
１，１Ａ，１Ｂ，２，２Ａ，２Ｂ，２Ｃ，２Ｄ 半導体装置
１１０ 基底絶縁層
１２０ ＳＪ層
１３０ チャネル層
１４０ ソース層
１４１ 第１ソース層
１４２ 第２ソース層
１５０ ドレイン層
１５１ 第１ドレイン層
１５２ 第２ドレイン層
１６０ ゲート電極
１６１ 第１ゲート電極
１６２ 第２ゲート電極
１７０ 絶縁層
１７１ 第１絶縁層
１７２ 第２絶縁層
１８０ 中間層

Claims (13)

  1. 面内の第１方向に延在すると共に、前記第１方向と直交する第２方向に第１導電型の半導体領域、及び第２導電型の半導体領域を交互に複数配列することで構成されたＳＪ層と、
    前記第１方向の一端側の前記ＳＪ層と電気的に接続された前記第１導電型の第１ドレイン層と、
    前記第１方向の他端側の前記ＳＪ層の上に設けられた前記第２導電型のチャネル層と、
    前記チャネル層の上に設けられた前記第１導電型の第１ソース層と、
    前記チャネル層及び前記第１ソース層の前記第１方向の側方に第１絶縁層を介して設けられた第１ゲート電極と、
    を備える、半導体装置。
  2. 前記第１絶縁層は、前記第１ゲート電極を埋め込まれて前記ＳＪ層の上に設けられる、請求項１に記載の半導体装置。
  3. 前記第１ゲート電極は、前記チャネル層及び前記第１ソース層と、前記第１ドレイン層との間に設けられる、請求項１に記載の半導体装置。
  4. 前記ＳＪ層は、前記チャネル層を越えて前記第１方向に延在して設けられ、
    前記ＳＪ層の前記チャネル層を越えて延在された端部には、前記第１導電型の第２ドレイン層がさらに設けられ、
    前記チャネル層及び前記第１ソース層の前記第１ゲート電極が設けられた側と反対側の側方には、第２絶縁層を介して第２ゲート電極が設けられる、請求項３に記載の半導体装置。
  5. 前記第１ゲート電極及び前記第２ゲート電極は、前記チャネル層及び前記第１ソース層の全周を囲むように連続して設けられる、請求項４に記載の半導体装置。
  6. 前記第１ゲート電極は、前記チャネル層及び前記第１ソース層に対して、前記第１ドレイン層が設けられた側と反対側に設けられる、請求項１に記載の半導体装置。
  7. 前記チャネル層は、前記第１ゲート電極の全周を囲むように設けられる、請求項６に記載の半導体装置。
  8. 前記ＳＪ層は、前記チャネル層を越えて前記第１方向に延在して設けられ、
    前記ＳＪ層の前記チャネル層を越えて延在された端部には、前記第１導電型の第２ドレイン層がさらに設けられ、
    前記第１ゲート電極と、前記第２ドレイン層との間の前記チャネル層の上には、第２ソース層が設けられる、請求項７に記載の半導体装置。
  9. 前記チャネル層と、前記ＳＪ層との間には、前記第１導電型の中間層がさらに設けられる、請求項１に記載の半導体装置。
  10. 前記ＳＪ層の前記第１導電型の半導体領域には、空乏層が形成される、請求項１に記載の半導体装置。
  11. 前記ＳＪ層は、絶縁性材料で構成された層間絶縁層の上に設けられる、請求項１に記載の半導体装置。
  12. 前記層間絶縁層は、半導体基板と積層されており、
    前記ＳＪ層は、前記層間絶縁層及び前記半導体基板を含む積層基板の上に設けられる、請求項１１に記載の半導体装置。
  13. 前記積層基板には、ロジック回路、又はフォトダイオードを含む画素が設けられる、請求項１２に記載の半導体装置。
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JP6019599B2 (ja) * 2011-03-31 2016-11-02 ソニー株式会社 半導体装置、および、その製造方法
JP2016062979A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置
JP6930393B2 (ja) * 2017-11-24 2021-09-01 日産自動車株式会社 半導体装置及びその製造方法
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