TWI333242B - Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same - Google Patents

Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same Download PDF

Info

Publication number
TWI333242B
TWI333242B TW095112561A TW95112561A TWI333242B TW I333242 B TWI333242 B TW I333242B TW 095112561 A TW095112561 A TW 095112561A TW 95112561 A TW95112561 A TW 95112561A TW I333242 B TWI333242 B TW I333242B
Authority
TW
Taiwan
Prior art keywords
region
layer
transistor
gate electrode
semiconductor device
Prior art date
Application number
TW095112561A
Other languages
English (en)
Other versions
TW200735225A (en
Inventor
Sung-Min Kim
Dong-Gun Park
Dong-Won Kim
Min-Sang Kim
Eun-Jung Yun
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/945,246 external-priority patent/US7129541B2/en
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW200735225A publication Critical patent/TW200735225A/zh
Application granted granted Critical
Publication of TWI333242B publication Critical patent/TWI333242B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Description

1333242 九、·發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置，且争 ι 且更具體而&，係關於薄體 電晶體及製造該薄體電晶體之方法。 【先前技術】 最近幾年來，半導體裝置變得高度整合以達成一高效 能、高速度及經濟效率之組合。然而，隨著半導體裝置變 得愈加高度整合，可產生各種各樣的運作性及結構性問 養 題。例如，隨著一典型平面場效電晶體之通道長度變得更 短，可增加在接合區域與該基板之間形成寄生電容（例如， 接合電容）之紐通道效應（例如，衝穿punch_thr〇ugh)，且可 增加電流洩漏。 為解決以上某些問題，已提出使用絕緣體上矽（s〇I)技術 之薄體場效電晶體。然而，此等裝置可對浮體效應敏感， 在裝置運作期間所產生的熱及/或高能熱載體之一累積可 導致此浮體效應。另外，不能施加一背偏壓來補償因該絕 緣體層所致之臨限電壓之改變，因此裝置效能可受到影 響。同樣’可形成與應力相關聯之問題，該應力係因該基 板與該絕緣層之間的熱膨脹係數之差異所致。此外，由於 SOI場效電晶體技術可需要連接兩個基板，因此可增加處理 成本且製造變得相對複雜。 【發明内容】 根據本發明之某些實施例，一半導體基板活動區域上之 場效電晶體可包括該半導體基板之一垂直突出薄體部分及 110246.doc • 6· 1333242 -垂直定位閘電極’其至少部分地位於一由該基板之垂直 突出部㈣置側㈣界定之”内。於進—步實施例中， 該電晶體可包括：-絕緣層’其環繞該垂直定位閘電極之 「上部部分；及—橫向定位閘電極，其位於該絕緣層上且 連接至該垂直定位閘電極之一頂部部分。該垂直定位閘電 極可由石夕化物所形成，而該橫向定位閘電極可由多晶石夕、 金屬及金屬矽化物其中之一所形成。另外，該橫向定位閘 電極可具有-見度，其大於該垂直定位閘電極之—寬度。 該電晶體亦可包括環繞該垂直定位閘電極與該絕緣層之間 的該垂直定位閘電極之上部部分之間隔層。 於其他實施例中，該電晶體可包括一位於該垂直定位閘 電極之纟。p 分與該基板之間的空腔内之下絕緣層。同 樣，該垂直定位閘電極可具有一位於該空腔内之下部部分 及一位於該空腔外之上部部分，其中該上部部分具有一寬 度大於該下部部分之一寬度。 於根據本發明之某些實施例中，一非揮發性EPR0M内之 場效電晶體可包括—τ·形開電極，該τ形閘電極具有一位 於一半導體基板頂表面上之橫向部分，且具有一垂直部 分，其至少部分地位於一由該基板之一垂直突出部分對置 側壁所界定之空腔内。於其他實施例中，該τ_形閘電極可 係一第一 Τ-形閘電極而該空腔可係一第一空腔。該電晶體 可進一步包括一第二Τ-形閘電極，其具有一位於該基板之 一頂表面上之橫向部分且具有一垂直部分，其至少部分地 位於一由該基板之垂直突出部分對置側壁所界定之第二空 110246.doc 1333242 腔内°玄第—τ-形閘電極之橫向部分可大體上平行於該第 Τ形閘電極之橫向部分，且該第二Τ-形閘電極之垂直部 分可大體上平行於該第一 τ•形閘電極之垂直部分。 β於附加之實施例中，—非揮S性EPR0M内之場效電晶體 可L括Φ直延伸閘電極，其至少部分地被一其中欲形成 一通道的半導體基板之薄體部分所環繞。 U於再”他實施例中，—非揮發性EPRQM内之場效電晶體 可匕括其中欲形成一通道的半導體基板之u_形薄體部分 及-位於該基板U·形科之對置内側壁上的垂直延伸閘電 極〇 根據本發明之進-步實施例，—種用於在—半導體基板 之活動區域上形成-場效電晶體之方法可包括：在該基板 之一垂直突出薄體部分内形成一空腔、及填充該空腔以形 成-具有至少-位於該空腔内之下部部分的垂直定位閉電 極。該空腔可由該基板之垂直突出部分的對置側壁所界定。 於某些實施例中，該方法可包括：形成_環繞該垂直定 位閉電極之-上部部分之絕緣層，及在該絕緣層上形成一 橫向定位閘電極。可將該橫向定位間電極連接至該垂直定 位閑電極之-頂部部分。於其他實施例中，可同時形成該 垂直定位閘電極及該橫向定位閉電極。 於進-步實施財，填充該空腔可包括：以多晶石夕填充 該基板之垂直突出部分内之空腔'在該基板表面上形成一 财熱金屬層、及給該基板施加一熱處理製程以形成一具有 至少-位於該空腔内之下部部分的垂直定位閉電極β填充 110246.doc 1333242 該空腔可進一步包括控制該耐熱金屬層之厚度及該熱處理 製程之持續時間以在該空腔内形成該垂直定位閘電極。 於某些實施例中，該方法可包括在該通道區域内形成該 空腔之前在該基板上形成間隔層以控制該通道區域之寬 度。該方法可進一步包括在該垂直定位閘電極之一底部與 該基板之間的該空腔内形成一下絕緣層。另外，該方法可 包括在形成該絕緣層後實施一離子植入製程。
於其他實施例中，一種在一非揮發性EPROM内形成一場 效電晶體之方法可包括形成一 T-形閘電極，其具有一位於 一半導體基板之頂表面上之橫向部分且具有一至少部分地 位於一由該基板對置側壁所界定之空腔内之垂直部分。
於該垂直定位薄體電晶體之某些應用中，有益之情形 係’具有形成於相同半導體層上的平面型記憶體裝置及垂 直疋位薄體裝置兩者。於一記憶體裝置中，例如，合意之 情形係在具有位於該裝置一周邊區域内之平面型電晶體及 位於該裝置一單元區域内之垂直定位薄體電晶體。以此方 式’可將每一裝置類型之有利特徵應用於該記憶體裝置之 適宜功能。 於另一態樣中’本發明係關於一半導體裝置。該半導體 裝置包括：一半導體層及一位於該半導體層一第一區域内 之第一電晶體。該第一電晶體包括：一閘電極’其沿一垂 直方向延伸入該半導體層内；一源極區域及一汲極區域， 該等區域位於該半導體層内且沿一水平方向佈置在該閘電 極對置側處；及該半導體層之一橫向通道區域，其沿一橫 H0246.doc 1333242 向方向位於該閘電極之一側處且沿一水平方向延伸於該源 極區域與該汲極區域之間。一第二電晶體亦形成於該半導 體層之一第二區域内’該第二電晶體包括一平面電晶體。 於一實施例中，該第二平面電晶體包括：一位於該閘極 絕緣層上之閘電極；及一源極區域及一汲極區域，該等區 域位於該半導體層内且沿一水平方向佈置在該閘電極之對 置側上；及該半導體層内之一第二通道區域，其位於該閘 電極以下而非沿一橫向方向位於該閘電極之一橫向側處且 沿一水平方向延伸於該源極區域與該汲極區域之間。 於另一實施例中，該第一區域係該半導體裝置之一記憶 體單元區域且其中該第二區域係該半導體裝置之一周邊區 域。 於另一實施例中，該半導體裝置進一步包括一位於該第 一電晶體與該第二電晶體之間的隔絕區域。於再一實施例
中’該隔絕區域包括一位於該半導體層内之淺溝槽式隔絕 (STI)結構。 於另一實施例中’該第一電晶體進一步包括一在該閘電 極下方延伸於該第一電晶體之源極區域與汲極區域之間的 下通道區域。 於另一實施例中，該半導體層包括一半導體基板。於再 一實施例中，該半導體層係一選自由SOI (絕緣體上矽）、 SiGe (矽鍺）、及SGOI (絕緣體上矽鍺）層組成之群組之半導 體層。 於另一實施例中，該橫向通道區域具有一在垂直方向上 H0246.doc •10· 1333242 介於約5晴2_埃範圍之間的高度，例如，具有—在垂直 方向上介於約1000與1500埃範圍之間的高度。 於另例巾’該橫㈣道區域具有-在橫向方向上 小於約2GG埃之厚度，例如，具有—在該橫向方向上介於約 10與150埃範圍之間的厚度。 於另-實施射’該横向通道區域具有—根據該第一電 晶體之一合意臨限電壓所選擇之厚度。 於另例中’該第—電晶體之橫向通道區域包括一 第-橫向通道區域及-第二橫向通道區域，該等橫向通道 區域位於該閘電極之對置側處且各自沿—水平方向延伸 於該源極區域與該沒極區域之間。 於另一實施例中，該半導體裝置進一步包括一第一閘極 介電層’其位於該第一電晶體之閘電極與該等源極和沒極 區域之間及該第一電晶體之閘電極與該橫向通道區域之 間。於再一實施例中，該半導體裝置進一步包括—第二介 電層，其位於該第二電晶體之一閘電極與一通道區域之間 且其中該第二介電層具有一不同於該第一介電層之厚度。 於尚一實施例中，該半導體裝置進一步包括一第二介電 層，其位於該第二電晶體之一閘電極與一通道區域之間2 其中該第二介電層具有一不同於該第一介電層之材料。 於另一實施例中，該閘電極包括一沿該垂直方向延伸入 該半導體層内之第-部分及一沿該等水平或橫向方向延伸 於該半導體層上之第二部分。於再—實施例中，該第一部 分係由一不同於該第二部分之材料所形成。於再一實施例 110246.doc -11 - 1333242 中，該閘電極具有一 τ_形截面。於 於冉一實施例中，該第一 部分之材料對該第一電晶體之的 电日日體之^限電壓具有一直接效 於再一實施例中’該第-部分之材料及該第二部分之材料 分別包括金屬及多晶石夕。 於另一實施例中，該第-電晶體之-臨限電壓與該第二 電晶體之一臨限電眼係不同。 於另一實施例中，該丰莫科貼 千等體裝置係一 DRAM記憶體裝置 且該第-電晶體之臨限電壓約為〇7她而該第二電晶體 之臨限電壓介於一約0.3 v〇Usi 〇·7 v〇lts之範圍内。 於另I施例中’該半導體裝置係—SRAM記憶體裝置且 該第一電晶體之臨限電壓約為0.5 v〇Us而該第二電晶體之 臨限電壓約為0.7 volts。 於另一實施例中’兩個第一電晶體係沿水平方向相互毗 鄰地定位於該第一區域内，且其中該兩個第一電晶體分享 一共用汲極區域。 於另一實施例中，與該閘電極之該側對置的該橫向通道 區域之一外表面毗鄰一絕緣區域。於再一實施例中，該絕 緣區域包括一溝槽式隔絕區域。 於再一態樣中，本發明係關於一種形成一半導體裝置之 方法》在一半導體層之第一區域内設置一第一電晶體。設 置一沿一垂直方向延伸於該半導體層内之空腔。在該空腔 之一下部部分及内側壁處設置一第一閘極介電層。設置一 閘電極以填充該空腔之一剩餘部分，該閘電極沿該垂直方 向延伸。在該半導體層内設置一源極區域及一没極區域， U0246.doc -12· 該等區域係沿—火JJL 士 a 丄 水千方向佈置在該閘電極之對置側處。在 該間電極之一*{目丨丨虚、VI· , 〗處&一七向方向設置該半導體層之一橫向 通C區域以使其沿該水平方向延伸於該源極區域與該沒極 區域之間。在該半導體層之一第二區域内設置一第二電晶 體’該第二電晶體包括一平面電晶體。 於一實施例中，設置該第二電晶體包括：在該半導體層 上设置一第二閘極介電層；在該第二閘極介電層上設置一 閘電極，及在該半導體層内設置一第一通道區域，其位於 閘電極以下而非沿一橫向方向位於該閘電極之一橫向側 部分處且沿該水平方向延伸於該源極區域與該汲極區域之 間。 於另一實施例中，該第一區域係該半導體裝置之一記憶 體單元區域而該第二區域係該半導體裝置之一周邊區域。 於另貫軛例中，該方法進一步包括在該第一電晶體與 S亥第二電晶體之間設置一隔絕區域。 於另一實施例中，該方法進一步包括在該第一電晶體内 s又置一下通道區域，以使其在該閘電極下方延伸於該第一 電晶體之源極區域與汲極區域之間。 於另一實施例中’該半導體層包括一半導體基板。於再 一實施例中’該半導體層係一選自由s〇I (絕緣體上矽）、
SlGe (矽鍺）、及SGOI (絕緣體上矽鍺）層構成之群組之半導 體層。 於另一實施例中，設置該橫向通道區域設置一橫向通道 區域’其具有一在垂直方向上介於約5 〇〇與2000埃範圍之間 110246.doc -13- 的高度，例如，且女. /、有一在該垂直方向上介於約1000與1500 埃範圍之間的高度。 ] 實知例中，設置該橫向通道區域設置一橫向通谨 區域，其且古 A ^ 且 、/、有一在橫向方向上小於約200埃之厚度，例如’ 有在4杈向方向上介於約1〇與150埃範圍之間的厚度。 於另實施例中，該橫向通道區域具有一根據該第一 晶體之-合意臨限電塵所選擇之厚度。 電 實把例中，該第一電晶體之橫向通道區域包括一 一水平方向延伸於該源極 橫向通道區域及一第二橫向通道區域，該等區域皆位 於該閘電極之對置侧處且各自 區域與該汲極區域之間。 於另一實施例中，該方法進一步包括在該第一電晶體之 閘電極與該等源極和沒極區域之間及在該第一電晶體之閘 電極與該橫向通道區域之間設置—第—閘極介電層。？
於另一實施例中，該方法進一步包括在該第二電晶體之 -閘電極與一通道區域之間設置一第二介電層且其中該第 二介電層具有一不同於該第一介電層之厚度。 X 於另-實施射’該方法進-步包括在該第二電晶體之 -開電極與-通道區域之間設置一第二介電層且其中該第 二介電層具有一不同於該第一介電層之材料。 於另一實施例中，設置該閘電極包括設置一沿該垂直 向延伸入該半導體層内之第一部分及一沿該等水平或^ ^ 方向延伸於該半導體層上之第二部分。於s ^ ^ 农丹一實施例中， 該第一部分係由不同於該第二部分之鉍 1竹所形成。於尚一 110246.doc •14· 1333242 實施例中，該閘電極具有一τ-形截面》於再一實施例中，該 第一部分之材料對該第一電晶體之臨限電壓具有一直接效 應。於再一實施例中，該第一部分之材料及該第二部分之 材料分別包括金屬及多晶矽。 於另一實施例中，該第一電晶體之一臨限電壓及該第二 電晶體之一臨限電壓係不同。
於另一實施例中，該半導體裝置係一 DRAM記憶體裝置 且該第一電晶體之臨限電壓約為0.7 v〇lts而該第二電晶體 之臨限電壓介於一約〇_3 volts至0.7 volts範圍内。 於另一實施例中，該半導體裝置係一 SRAM記憶體裝置且 該第一電晶體之臨限電壓約為0.5 volts而該第二電晶體之 L限電壓約為0.7 volts。 於另一實施例中，該方法進一步包括在該第一區域内設 置兩個沿水平方向相互毗鄰定位之第一電晶體，且其中該 兩個第一電晶體分享一共用汲極區域。
於另一實施例中，與該閘電極之該侧對置的該橫向通道 區域之一外表面础鄰一絕緣區域。於再一實施例中，該絕 緣區域包括一溝槽式隔絕區域。 於尚一態樣中，本發明係關於一種形成一半導體裝置之 方法。該方法包括藉由使用一第一遮罩層圖案及一第二遮 罩層圖案分別界定一共用半導體層之第一活動區域及第二 活動區域。在該第一活動區域内蝕刻該第一遮罩廣圖案以 使3玄第一遮罩層圖案之一寬度沿一橫向方向減小一第一距 離。在該第一活動區域上設置一第三遮罩層達該第一遮罩 110246.doc -15· 1333242
層圖案之至少一位階。移除該第一活動區域内之第一遮罩 層圖案。將該第三遮罩層用作一蝕刻遮罩，以在該第一活 動區域内沿該半導體層之一垂直方向形成一垂直開口，該 垂直開口之側壁沿一水平方向具有該第一活動區域之毗鄰 源極及汲極區域且在該檢向方向上沿該垂直開口之一側壁 具有該第一活動區域之至少一個毗鄰垂直定位薄體通道區 域。在該第一活動區域内的垂直開口之一底部及侧壁上設 置一第一閘極介電層。在該第一活動區域内該閘極介電層 上的該開口之一剩餘部分内設置一第一閘電極，以在該第 一活動區域内形成一具有該垂直定位薄體通道區域之第一 電晶體。移除該第二遮罩層以暴露該第二活動區域内的該 半導體層之一表面。在該第二活動區域内的半導體層上設 置一第二閘極介電層。在該第二活動區域内的該第二閘極 介電層上設置一第二閘電極，以在該第二活動區域内形成 一第二電晶體。該第二電晶體包括一平面電晶體。
於一實施例中，該方法進一步包括在該半導體層内形成 溝槽以界定該第一活動區域及該第二活動區域。 於另一實施例中，根據該第一遮罩層圖案之減小寬度之 第一距離決定該垂直定位薄體通道區域之厚度。 於另一實施例中，在該等溝槽其中之一與該垂直開口之 間的該半導體層之第一活動區域内形成該垂直定位薄體通 道區域。 於另一實施例中，該方法進一步包括摻雜該垂直定位薄 體通道區域以形成一橫向通道區域。 \ 10246.doc • 16- 1333242 方實施例中，該方法進一步包括穆雜該垂直開口下 万的第-活動區域以形成—下通道區域。 ::π施例令，該方法進一步包括摻雜該第一活動區 域之源極及汲極區域。 於=實施例中，該方法進一步包括在該半導體層與該 形成之間的該第一活動區域及該第二活動區域上 衝芦㈣心’且其中在蝕刻該第—遮罩層圖案期間該緩 衝層保濩§亥第一活動區域之一上表面。 於另：實施例中，姓刻該第一遮罩層圖案進一步包括银 刻6亥第二活動區域内的該第一遮罩層圖案。 於另-實施例中，設置垂直開口包括將該第二遮罩芦用 作一蝕刻遮罩來設置多個垂直開口。 首=一實施例令’設置該第一閘電極包括設置一沿該垂 直方向延伸入該半導體層内之第一部分及設置一沿該等水 平或橫向方向延伸於該半導體層上之第二部分且” -部分係由-不同於該第二部分之材料所形成。μ 於另一實施例中，該第一部分之材料對該第一電晶體之 一臨限電壓具有一直接效應。 〈 於另-實施例中’該第-部分之材料及該第二部分 料分別包括金屬及多晶石夕。 於另-實施财，㈣-活動區域係該半導體裝 記憶體單元區域且其中該第二活動部分係該半導 一周邊區域。 、罝之 於另一實施例中，該半導體層包括一半導體基板。 110246.doc -17- 1333242 ;另實&例中’該半導體層係-選自由SQI (絕緣體上 夕）SlGe (令錯）、及阳01(絕緣體上石夕鍺）層組成之群組之 半導體層。 二於另一實施例♦，該垂直定位薄體通道區域具有一根據 5亥第一電晶體之-合意臨限電壓所選擇之厚度。 、於另-實施例中，該第一電晶體之垂直定位薄體通道區 域L括帛知、向通道區域及一第二橫向通道區域，該等 :道區域皆沿該橫向方向.位於該閘電極之對置側處且各自 /σ水平方向延伸於該源極區域與該汲極區域之間。 於另#施例中’該第二閘極介電層具有一不同於該第 一閘極介電層之厚度。 於另貫施例中，該第二閘極介電層具有一不同於該第 一閘極介電層之材料。 於另-實施例中，該第一電晶體之一臨限電壓與該第二 電晶體之一臨限電壓係不同。 於另一貫％例中，該方法進一步包括在該第一區域内設 置兩個沿該水平方向相互毗鄰定位之第一電晶體，且其中 該兩個第一電晶體分享一共用汲極區域。 【實施方式】 現在，將在下文中參照顯示本發明較佳實施例之附圖更 全面地闡述本發明。然而，亦可以諸多不同形式實施本發 明，且不應將本發明理解為僅限於本文所闡述之實施例； 相反，提供該等實施例旨在使該揭示内容更詳盡及完全， 且向熟悉此項技術者完整傳達本發明之範疇。在圖式中， 110246.doc -18· I333242 為清晰起見’放大了層及區域之厚度。應瞭解，當提及一 元件（例如一層、區域或基板）係位於另一元件•上（〇η)ι時， 其既可能直接位於該另一元件上，亦可能存在中間元件。 應瞭解，當提及-元件（例如-層、區域或基板）係位於另一 元件|下方（under)，時，其既可能直接位於該另一元件下方， 亦可能存在中間元件。亦應瞭解，本文所用措詞「及/或」 係指囊括所列相關項中-或多個項之任意及所有可能之二
另外，本文中可使用相對性措詞（例如，在…以下 (beneath))來闡述如圖式中所圖解闡釋的—個層或區域與 另-個層或區域之關係、。應瞭解，除圖式中所示定向外， 該等措詞還旨在囊括裝置之不同定卜例如，若顛倒圖式 中之裝置，則闡述為「在」纟他層或區域「以下」的層或 區域現在將定向「在」此等其他層或區域「以上」。於：情 形中，措詞"在…以下"意欲囊括「在…以上」及「在…以 下」兩者。本文中，相同之編號係指相同之元件。 本文對本發明之說明中所用術語僅係出於描述特定實施 例之目的，而非意欲限定本發明。在對本發明之說明及在 隨附申請專利範圍中，所用單數形式「一（a、an)」及「該 (the)」旨在亦包含複數形式，除非上下文另有清楚指明。 應進一「步瞭解，當本說明書中使用措詞「包括（⑶零㈣」 及/或「包括（C〇mprising)」時，其係載明存在所述特點、整 數、步驟、作業、元件及/或組件’但並不排除存在或添加 ，個或多個其它特點、整數、步驟、作業、元件、組件及/ ll0246.doc •19· 1333242 或其群組。 本文係參照示意性顯示本發明之理想化實施例（及中間 結構）之剖面示意圖來闡述本發明之實施例。因此，預計會 • 因（例如）製造技術及/或公差等原因而使圖中之形狀有所變 . 化。因此，本發明之實施例不應視為僅限於本文所示區域 之特定形狀，而是欲包括因（舉例而言）製造而引起之形狀偏 差。舉例而言，一顯示為矩形之植入區域將通常具有圓形 或曲線形形貌及/或在其邊緣處存在一植入濃度梯度而非 自植入區域至非植入區域之二元變化。同樣，藉由植入所 形成之一隱埋區域可於該隱埋區域與該植入所發生之表面 <間的區域内產生某-植入。因此，圖式中所示區域僅為 示意性，其形狀並非意欲顯示一裝置之區域之實際形狀且 並非意欲限定本發明之範疇。 除非另有規定’否則在揭示本發明實施例中所用之所有 術浯（包括技術術語及科技術語）皆具有與熟習本發明所屬 _ 技術者通常所瞭解相同之含義，且未必限定為在闡述本發 明時所知之具體定義。相應地，該等術語可包括在此時之 後所形成之等效術語。本文所述及之所有出版物、專利申 . 请案、專利、及其它參考文獻之全部内容皆以引用方式倂 入本文中。 本發明係關於場效電晶體’且更具體而言係關於沒有— SOI基板之薄體電晶體。一習用SOI基板上之薄體電晶體可 具有一水平通道’且可包括以連續次序堆疊在該基板上之 一隱埋式氧化物層（BOX)、一薄體、及一閘電極。然而，根 110246.doc -20- 1333242 據本發明某些實施例之薄體f晶體具有-垂直通道（亦 即’：垂直薄體)，且具有一結構以使該閘電極之一部分經 垂直定位以填充該垂直薄體之部分（亦即，被該垂直薄體所 %繞，閘電極)之間的一區域。換言之，該垂直定位閘電極 之至少一部分係位於該薄體内的一空腔中。於其他實施例 中，該閘電極可包括一水平或橫向定位部分及一垂直定位 部分（形成-「τ」形狀），且該等垂直薄體可環繞該問電 極之垂直定位部分。 現在將參照附圖闡釋根據本發明某些實施例之垂直薄體 電晶體。圖1A係一根據本發明某些實施例圖解闡釋一場效 電晶體之透視圖。圖1B& lc係沿圖1A之線1_1及11_11截取的 圖圖解闡釋圖1A之場效電晶體之剖視圖。 參照圖1A至1C，一根據本發明某些實施例之電晶體包括 半導體基板100之一閘極線13〇及一垂直突出薄體部分 106a，其中可形成一反型層通道。閘極線13〇包括一橫向定 位部分128及一垂直定位部分126，以形成一τ形狀。一第 一開口或空腔116係由基板1 〇〇之垂直突出部分對置側壁界 定於垂直薄體106a内。換言之，第一開口或空腔116可由基 板1〇〇‘之一u-形部分來界定。上絕緣層112及1083皆形成於 垂直薄體106a上。該等上絕緣層112及1〇8a具有一與第一開 口或空腔116對準之第二開口 114。上絕緣層丨〇83可係一裝 置隔絕層。閘極線130之垂直定位部分！26至少部分地被垂 直薄體106a及上絕緣層112及108a所環繞》換言之，閘極 線130之垂直延伸部分126填充垂直薄體i〇6a内之第一開口 110246.doc •21 · 1333242 或空腔116及上絕緣層112及l〇8a内之第二開口 114。閘極線 130之垂直定位部分126之上部部分可高於垂直薄體i〇6a 0 同樣’閘極線130之垂直定位部分126之上部部分可具有一 寬度大於開口或空腔116内的閘極線130之垂直定位部分 126之一下部部分。閘極線13〇之橫向定位部分128覆蓋閘極 線130之垂直定位部分126，且穿過上絕緣層i丨2及i〇8a之一 頂表面。 閘極線130之垂直定位部分126可由矽化物或多晶矽所形 成。閘極線130之橫向定位部分128可由多晶矽、金屬（例 如，鎢）或矽化物所形成。矽化物包括（例如）矽化鎢、矽化 錄、矽化鈦、石夕化絡等。 另外’閘極線130之橫向定位部分128之寬度寬於閘極線 130之垂直定位部分126之彼寬度。 一閘極絕緣層120形成於第一開口或空腔116之底部上及 其内侧壁上。 於一實施例中，一任選下絕緣層118形成於閘極線13〇之 垂直延伸部分126底部與第一開口或空腔丨丨6 一底部上之閘 極絕緣層120'之間。於此一情形中，毗鄰於閘極線13〇之垂 直延伸部分126兩個側壁的薄體106a之一上部區域提供一 區域’其中可在以一前向狀態運作模式（f〇rwar<1 〇nstate mode of operation)設置該電晶體時形成一反型層通道。然 而，可因下絕緣層118而不能在薄體丨〇6a之下部部分處形成 一反型層通道。 現在將參照圖2A至11A、圖2B至11B及圖2C至11C闡述一 110246.doc -22- 1333242 種用於製造根據圖1A至1C中所圖解闡釋的本發明某些實 施例之半導體裝置之方法。圖2Β至11Β及圖2C至11 C係沿圖 1Α中之線Ι-Ι及線ιι·η分別截取的對應於圖2八至11Α之剖視 圖。
參圖2Α至2C’在半導體基板1〇〇上形成一遮罩圖案 102。然後，將遮罩圖案1 〇2用作一钱刻遮罩來姓刻該暴露 基板以形成溝槽104且界定一其中欲形成薄體通道區域之 活動區域106。雖然圖中僅圖解闡釋了 一個活動區域，但可 以一預定佈置在基板1〇〇上同時形成複數個活動區域。另 外，雖然將活動區域1 〇6之一頂部部分圖解闡釋為矩形，但 該頂部部分可形成為各種形狀。 可藉由堆疊一氧化矽層及一氮化矽層來形成遮罩圖案 102。於此一情形中，可藉由熱氧化一基板來形成該氧化矽 層，且可使用化學氣相沈積（CVD)來形成該氮化矽層。參照
圖3A至3C，移除遮罩圖案1〇2之一部分以形成一皺縮遮罩 圖案102a，從而在活動區域1〇6之頂表面處暴露一邊緣 l〇6se。邊緣l〇6se之寬度可決定該薄體之一寬度（亦即，該 通道之寬度）。換言之，可移除遮罩圖案1〇2之一預定部分 以形成一具有合意厚度的基板1〇〇之薄體部分。例如，使用 一餘刻齊！’可㈣遮罩圖案102之一部分。可使用_碟酸溶 液來料職切層，且可使用n錄來移除該氧化 石夕層。亦可使用其他熟悉此項技術者周知之姓刻劑。 參照圖4A至4C，以絕緣材料填充溝槽1〇4以形成一裝置 隔...邑層1 08。更具體而言’在該絕緣材料經形成以填充溝槽 110246.doc •23- 1333242 i〇4後’例如’藉由—平面化製程(例如，化學·機械拋光 (CMP))移除該絕緣材料直到露出皺縮遮罩圖案⑺為止。 該絕緣材料可係氧化石夕。雖然圖式中未圖解閣釋，但可使 用熱氧化製程來固化對基板之姓刻損壞，且可在以絕緣材 料填充溝槽之前在該溝槽之内側壁上形成一氣化石夕層作為 一氧化障壁層。 參照圖5A至5C，圖案化裝置隔絕層1〇8及皺縮遮罩圖案 102a以在活動區域1〇6上形成一虛設閘極線丨1〇❹更具體而 言，在裝置隔絕層1〇8及皺縮遮罩圖案1〇23上形成一決定虛 設閘極線U0之钱刻㉟罩（未顯示）。將該钱刻遮罩所暴露之 裝置隔絕層108及皺縮遮罩圊案1〇2a之該等部分蝕刻至露 出活動區域106之一頂表面106sj。虛設閘極線11〇包括一經 圖案化皺縮遮罩圖案l〇2b及一經圖案化裝置隔絕層1〇8a (亦即，延伸於活動區域106上的裝置隔絕層1〇8之一部分）。 可在一後續製程中在活動區域1〇6之暴露頂部部分1〇6^處 形成該電晶體之源極/沒極區域。 如圖6A至6C所圖解闡釋，在移除用於界定虛設閘極線 110之蝕刻遮罩後，形成一絕緣層112以填充虛設閘極線 110之間的空間111 ^更具體而言，在虛設閘極線11〇上的基 板100上形成絕緣材料以填充虛設閘極線丨丨0之間的空間 111 ’且隨後，實施平面化製程直到露出皺縮遮罩圖案 102b。絕緣層112可由氧化石夕所形成。如此，虛設閘極線ho 之皺縮遮罩圖案102 b部分仍保持在活動區域之頂表面 上’藉以被經圖案化之裝置隔絕層108a及絕緣層U2所環 H0246.doc -24- 1333242 繞。在一用於形成源極/汲極區域之後續離子植入製程中， 絕緣層112可用作一緩衝層。 參照圖7A至7C，在實施一離子植入製程後移除虛設閘極 線110之皺縮遮罩圖案l〇2b部分》絕緣層112及裝置隔絕層 108a藉此界定一第二開口 114。該第二開口 114暴露活動區 域106頂表面之一部分。
參照8A至8C ’將由第二開口 114所暴露之活動區域1 〇6蝕 刻至一預定深度以形成一環繞第一開口或空腔116之基板 100薄體部分106a。換言之，該第一開口或空腔n6係藉由 基板100垂直突出部分之對置侧壁界定於垂直薄體106a 内°所形成薄體106a之寬度取決於遮罩圖案1〇2之移除量。 換言之’可調節遮罩圖案i 〇2之移除量以便可將該薄體形成 至一合意寬度。 可視需要在移除皺縮遮罩圖案102b後或在形成第一開口 或空腔116後實施該離子植入製程。
參照圖9A至9C，在第一開口或空腔丨丨6内（亦即，分別在 第一開口或空腔116之一底部1161)及兩個側壁116评上）形成 閘極絕緣層120’及120。且視需要在第—開口或空腔116底部 116b處的閉極絕緣層12〇,上形成下絕緣層118〇下絕緣層ιΐ8 可填充第一開口或空腔116之一下部部分。如此，薄體通道 區域106a之一下部部分會因下絕緣層118而不能用作一通 遑。換&之，下絕緣層118可防止在薄體通道區域1〇6a之下 崢部分内形成一反型層通道。下絕緣層丨丨8可由一氮化矽 層 '一非摻雜矽層或—氧化矽層所形成。 110246.doc •25·
更具體而δ，在形成第一開口或空腔116後，即實施一敎 :化製程以在第一開口或空請内(亦即，在第_開二 工腔116之該等側壁及該底部上)形成-氧化♦層120,。L ::在第一開口或空腔116内的絕緣層"2、裝置隔絕層购 及氧化石夕層12 01上形点一下紹络从刺 小烕下絕緣材科，以便填充第一開口或 空腔116及第二開口 i i 4。秋後，有 …、俊冑選擇地移除該下絕緣材 P，凹陷於第一開口或空腔116内的下絕緣材料）以形 填充第一開口或空腔116之-部分的下絕緣層118。例 如’可施加-回蝕製程以有選擇地蝕刻該下絕緣材料以在 第1 口或空腔116底部上形成下絕緣層m。然後，移除 由下絕緣層118暴露的第一開口或空腔116側壁上之氧化 石夕層120，，從而在下絕緣層118下方保留—部分氧化 120、 仍參照圖9A至9C，在活動區域106内的第一開口或空腔 116之暴露側壁上形成一閘極絕緣層12〇。可藉由一熱氧化 製程來形成該閘極絕緣層12〇 ^若下絕緣層118係由氧化矽 所开> 成，則可在該下絕緣材料形成凹陷時移除第—開口戈 空腔116側壁上的氧化石夕層120'。 於其他實施例中，不在第一開口或空腔116之底部上形成 下絕緣層118。於此一情形中，可在形成第一開口或空腔 後實施一熱氧化製程以在第一開口或空腔116的兩個側壁 及底部上形成閘極絕緣層12 0。 參照圖10A至10C，形成一多晶矽層122以填充第一開口 或二腔116及第一開口 114’且在該基板之整個表面上开》成 110246.doc -26- 1333242 一耐熱金屬層124。該耐熱金屬層124可包括（例如）錄、絡、 鈦等。 參照圖11A至11C，施加一熱處理製程以在第一及第二開 口 116及114内形成一矽化物層，從而形成閘極線13〇之一垂 直定位部分126。然後’移除耐熱金屬層124 ^藉由控制該 熱處理製程（例如，耐熱金屬層124之厚度、該製程之持續 時間等），可僅在第一開口或空腔116内，或者在第一及第 二開口 116及114兩者内形成該矽化物層。 然後’如圖1A至1C中所圖解闡釋，形成並圖案化一導電 層以形成閘極線13 0之一橫向定位部分12 8。該導電層可由 多晶矽、耐熱金屬、或鎢所形成β 在一後續製程中實施一離子植入製程以形成源極/汲極 區域。
在以上方法中，可使用化學氣相沈積（CVD)來形成可形 成閘極線130之垂直定位部分ι26之矽化物層。更具體而 言’可首先形成該閘極絕緣層，且隨後可使用化學氣相沈 積來形成該矽化物層以填充該等第一及第二開口。於替代 性實施例中，閘極線130可由具有一單層結構之多晶矽所形 成。於此一情形中’一多晶矽層係形成於裝置隔絕層1〇8a 及絕緣層112上以填充第一及第二開口 116及114。然後，圖 案化該多晶石夕層以同時形成一垂直定位部分及一橫向定位 部分。然後’形成並圖案化一鎢或耐熱金屬層以形成閘極 線no。 若閘極線130之垂直定位部分126係由矽化物所形成，則 110246.doc •27- 其潛在優點係不再需要一用於形成p型電晶體或η型電晶 體之閘極摻雜製程。 現在將參照圖12Α至18Α、圖12Β至18Β、及圖12C至18C 闊述根據本發明進一步實施例製造半導體裝置之方法。圖 12八至18八係頂視圖，而圖12Β至18Β及圖12C至18C係沿圖 12Α中之線1-1及線Η-ΙΙ分別截取的對應於圖12Α至18Α之剖 視圖。 首先’參照圖12 Α至12C，使用以一類似於參照圖2Α至2C 所解釋之方法形成於基板2〇〇上的一遮罩圖案202，將一基 板姓刻至一預定深度以形成一溝槽並界定一其中欲形成一 薄體通道區域之活動區域206。在形成活動區域206後，形 成一裝置隔絕層2 0 8以填充該溝槽並電絕緣該活動區域。 參照圖13A至13C，圖案化裝置隔絕層208及遮罩圖案202 直到露出該活動區域之頂部部分2 0 6 sj，藉此形成虛設閘極 線210 »活動區域2 0 6之暴露頂部部分2 0 6 sj可係在一後續製 程中形成源極/汲極區域之處。 參照圖14 A至14C，形成一絕緣層2 12以填充虛設閘極線 2 1 0之間的一區域。如此’虛設閘極線210之一遮罩圖案2〇2a 部分即被絕緣層212及裝置隔絕層208a所環繞，從而在活動 區域206上界定一「島喚」。於此一情形中，絕緣層212可在 一用於形成源極/汲極區域之後續離子植入製程中用作— 緩衝層。 參照圖15A至15C，在實施該離子植入製程後，移除殘餘 遮罩圖案202a以形成一第二開口 214，從而暴露活動區域 I10246.doc -28- 1333242 206之一頂表面206s。該第二開口 214係由絕緣層212及裝置 隔絕層208a所界定。 如圖16A至16C中所圖解闡釋，然後，在第二開口 214側 壁上形成間隔層215，藉此減小第二開口 214之大小並形成 一較小第二開口 214’。間隔層215之寬度決定將在後續製程 中形成之通道寬度（亦即，該薄體通道區域之寬度）。因此， 藉由調節間隔層215之寬度，可將該薄體通道區域形成至一 合意寬度。可藉由使用一薄膜沈積技術形成一氮化矽層並 回餘該氮化矽層來形成間隔層215。間隔層215可由具有相 對於矽之蝕刻選擇性之材料所形成，例如，氮化矽或氧化 石夕。 參照圖17A至17C ’將由較小第二開口 214,所暴露之活動 區域206蝕刻至一預定深度。如此，即形成包括基板2〇〇之 一第一開口或空腔216及一薄體部分2〇6a的活動區域2〇6。 可在移除遮罩圖案2〇2a後或者在形成第一開口或空腔216 後實施一離子植入製程。 參照圖18A至18C，在第一開口或空腔216之側壁216w及 底部2 16b上形成一閘極絕緣層22〇。可使用一熱氧化製程 來形成該閘極絕緣層220。 接下來’參照圖19A至19C ’形成一閘極線230。該閘極 線230跨越（亦即’形成於）絕緣層212及裝置隔絕層208a(頂 部上）’以填充第一開口或空腔216及較小第二開口 214,。 於根據本發明之其他實施例中，可在第一開口或空腔216 底部上形成—下絕緣層。更具體而言，在形成第一及第二 110246.doc -29- 1333242 開口 2 16及2 14'後，實施一熱氧化製程且隨後形成一下絕緣 材料以填充第一及第二開口 216及214，。然後，回蝕該下絕 緣層以填充第一開口或空腔216之底部。然後，移除形成於 第一開口或空腔216側壁上的熱氧化物層，並在該等側壁上 形成一閘極絕緣層β
根據本發明之實施例，可不使用一 s〇I基板而使用習用溝 槽隔絕技術來形成—垂直定位薄體電晶體。與使用s〇i基板 相比可簡化製造製程、可降低成本，且可減小短通道效 應。另外’可抑制浮體效應且可施加一背偏壓。此外，可 控制該遮罩圖案之大小及言 合意厚度之垂直定位薄體。 隔層之寬度以形成一具有
基於上述論述，一根據本發明實施例之快閃記憶體裝置 可具有改良之資料載入速度及減小之功率損失(因減小之 電力。消耗），此乃因可藉由一 1/〇銲塾選擇輸入資料以便啟用 可程式化之資料載人路徑同時禁用可擦除之資料載入路 徑0 於垂直定位薄體電晶體之 具有形成於相同基板上的平 體裝置兩者》於一記憶體裝 具有位於該裝置之一周邊區 該裝置之一單元區域内之垂 方式，可將每一類型裝置之 之適宜功能。 某些應用中，有益之情形係， 面型記憶體裝置及垂直定位薄 置中’例如’合意之情形係’ 域内之平面型電晶體，及位於 直定位薄體電晶體裝置。以此 有利特徵應用於該記憶體裝置 之另一實施例之透 圖20係一根據本發明之—半導體裝置 110246.doc -30- 1333242 視圖。圖21A係一圖20之半導體裝置之俯視圖。圖2^係一 沿圖20中之線Β-Β’截取的圖20之半導體裝置之剖視圖。圖 2 1C係一沿圖20中之線C-C’戴取的圖2〇之半導體裝置之剖 視圖。出於以下論述之目的，於圖2〇之透視圖中，垂直方 向係Ζ軸方向，水平方向係χ軸方向，及橫向方向係丫軸方 向0
參照圖20及21Α-2 1C ’根據本發明之此實施例之半導體穿 置包括形成於該裝置之一第一區域内之垂直定位薄體電晶 體1096及形成於該裝置之一第二區域内之習用平面型電晶 體1098。於一實施例中，該半導體裝置包括一記憶體裝置， 該第一區域包括該記憶體裝置之一單元區域且該第二區域 包括該記憶體裝置之一周邊區域。
既在s亥單元區域内形成垂直定位薄體電晶體丨〇96亦在駐 存於一共用半導體裝置1105上的該周邊區域内形成平面電 晶體1098。於該單元區域内，根據上述製造方法形成（例如） 上述類型之垂直定位薄體電晶體1〇96。該垂直定位薄體電 晶體1096包括一垂直定位閘極部分丨丨6〇a，其延伸入一形成 於基板1105内的垂直定位空腔中。源極及汲極區域s、D皆 形成於垂直定位閘極部分丨16〇a之對置側上。在垂直定位閘 極部分1160a與基板ι105體之間設置一閘極絕緣層115〇。溝 槽式隔絕區域1125在其中間界定活動區域。一上絕緣層 1130a位於所形成結構上，而橫向定位閘極部分1丨6〇b駐存 於該上絕緣層上。共同地，垂直定位閘極部分1160a與橫向 定位閘極部分1160b形成一 T-形結構。橫向定位閘極部分 110246.doc -31 · 1333242 1160b、及其他橫向定位線U6〇c用作該裝置之單元區域内 的該等電晶體之閘極與其他區域之連接線。 於該周邊區域内，設置一平面電晶體1〇98。該平面電晶 體1 098包括一沿一橫向方向延伸於基板1105上之橫向定位 閘極部分11 60b1。在一界定於毗鄰溝槽式隔絕區域丨125之間 的基板1105之活動區域111〇,内，在閘極116〇1?，之對置側上 形成源極及汲極區域S，、D，e在源極s，與D，汲極之間的該裝 置之通道區域上方’在導電閛極1160b'與基板1105體之間 設置-閘極絕緣層115〇。—上絕緣層U3()a位於基板11〇5及 溝槽式隔絕區域1125上。 於該單元區域之垂直定位薄體電晶體1〇96内，該閘極之 垂直定位部分1160a至少部分地被基板ιι〇5之垂直薄體 111〇3所&繞。垂直薄體111Ga在閘極116Ga的前面、後面、 或前後兩者、側面處形成該裝置之一通道區域。響應駐存 於閘極1160a垂直定位部分内之電荷位準控制垂直薄體 之導電性。本文中將此等通道區域稱作「橫向通道區 域」。閘極1160a之前側及/或後侧處的垂直薄體in〇a之厚度 d,控制該等橫向通道區軌尺寸且因此影響所形成裝置I 運作㈣》在閘極i i 6 G a以下—位置處的基板内進—步設置 :附加之任選通道區域⑴〇b。本文中將此通道區域稱作 「下通道區域」’且此一通道區域之運作經良好研究並形成 文字文件。例如’該下通道區域大致以一與包括一溝槽式 閘電極的凹陷通道陣列電晶體（RCat)型裝置之通道區域相 同之方式運作’例如，美國專利第M63,669號中所揭示者。 110246.doc -32, 1333242 現在將參照圖22A至32A、圖22B至32B及圖22C至32C閣 述一種用於製造圖20及21A至2 1C中圖解闡釋的根據本發 明實施例之半導體裝置之方法。圖22A至32A係用於製造圖 20及21A至21C之實施例的一方法之俯視圖。圖22B至32B 及圖22C至32C係沿圖20中之線B-B，及C-C，分別截取的對應 • 於圖22A至32A之剖視圖。 參照圖22 A至22C，在半導體基板u 〇5上設置一緩衝層。 於一貫施例中’ s玄緩衝層包括一使用熱氧化形成的達一 1 〇〇 — 5〇〇埃厚度之緩衝氧化物（例如，Si〇2)。在該緩衝層上 設置一第一遮罩層。於一實施例中，該第一遮罩層包括一 使用化學氣相沈積（CVD)由SiN形成的達一 800 - 2000埃厚 度之硬遮罩層。圖案化並蝕刻該硬遮罩層及緩衝層以形成 • 一硬遮罩層圖案、一緩衝層圖案1113、及溝槽112〇， 其在该裝置之單元區域及周邊區域兩者内界定半導體基板 1105之活動區域1110、111〇1。於一實施例中，該等溝槽經 形成達一 1500 - 3500埃之深度。於替代性實施例中，該半 導體基板可包括一半導體層，例如，一絕緣體上矽（s〇i) 層、一矽鍺層（SiGe)或一絕緣體上矽鍺（8(3〇1)層。 • 參照圖23A至23C，以一「拉回」製程移除第一遮罩圖案 • 1115之一部分以在該裝置的單元區域及周邊區域兩者内形 成一第二皺縮遮罩圖案l115ae於一實例中，使用磷酸H3p〇4 以一各向同性姓刻程序或一毯覆式姓刻_來實施該拉回 製程。在該拉回程序期間，緩衝層圖案1113保護下伏基板 免受餘刻。於一實例中，在一60 一 8〇°C(例如，70〇c)低溫 110246.doc -33· 1333242 下且以一低蝕刻速率，使用一各向同性蝕刻來實施該拉回 作業。姓刻程度控制在第二遮罩圖案1 i 15&前後側處之移除 部分之寬度d!(參見圖23C)。如上所述，所形成寬度d!直接 界定所形成裝置之橫向通道區域m〇a之厚度。 參照圖24A至24C，在該裝置之單元區域及周邊區域兩者 内實施一絕緣材料沈積以在活動區域1110、1110,之間的溝 槽112〇内形成淺溝槽式隔絕（871)結構1125。於一實例中， 實施咼密度電漿（HDP)氧化物或〇3 TE0S之一沈積達第二 遮罩圖案1115a以上之位階。然後，將第二遮罩圖案ni5a 之硬遮罩用作—姓刻中止層、例如，冑用化學.機械拋光 (CMP)或-回餘製程對所形成結構實施+面化，以使絕緣材 料1125b之一上部部分與第二遮罩圖案ιιΐ5&之一上部部分 同向。 參知、圖25 A至25C，在該單元區域内再一次蝕刻第二遮罩 圓案U15a及絕緣材料U25b以形成一第三遮罩圖案⑴^ 及一第二絕緣材料圖 ’、 叶圖案1125a。同樣蝕刻下伏緩衝層圖案 113以形成一第二緩衝 、 , 嚷衡層圖案1113b。於一實例中，使用標 準光微办技術及-乾蝕刻製程來實施該蝕刻程序。較佳 控制㈣速率以使移除絕緣材料1125b及硬遮罩lli5a 之部分的蝕刻速率約相 中所示，實施該敍刻程序直到晷1=中，如圖2从至250 而，此方法玎道 王直丨]暴路基板U05之一頂部。然 方法可導致對暴露基板之一上 此情形中，可施加翕^ 一 損壞，於 〜 虱矾尚溫處理來修補該頂表面。於另一 實％例中，霄施該蝕 、为 刻各序達—約接近硬^_m5b底 110246.doc •34· 1333242 部之位階。以此方法，緩衝層〗丨13仍保持在基板上以保護 該基板下伏表面在後續層沈積及移除程序期間免受損壞。
參照圖26A至26C，實施絕緣材料之沈積以覆蓋該裝置之 單元區域及周邊區域兩者内的所形成結構β於一實例中， 實施高密度電漿（HDP)氧化物或〇3 TEOS之沈積達一第三 遮罩圖案111 5b以上之位階。然後，將第三遮罩圖案i丨丨5b 之硬遮罩用作一蝕刻中止層、例如，使用化學_機械拋光 (CMP)或一回银製程對所形成結構實施平面化，以導致形成 一第二絕緣材料層1130,在該裝置之單元區域及周邊區域 兩者内，該第一絕緣材料層1130之一上部部分與第三遮罩 圖案1115b之一上部部分同高。 參照圖27 A至27C，在該裝置之一周邊區域内形成一第二 遮罩層1135。該第二遮罩層丨135包括光阻劑材料或一適合 硬遮罩材料。接下來，移除該單元區域内的該第一遮罩層 之第三圖案1115b及下伏之緩衝層圖案1U3b。於一實例中， 實施此移除製程以使用磷酸來移除SiN硬遮罩圖案"丨让及 使用氫氟酸溶液來移除下伏之氧化物緩衝層圖案m3b。 參照圖28A至28C，接下來，將該單元區域之活動區域 1〇餘刻至預疋^未度，例如，银刻至一介於5〇〇與2000埃 範圍之間，且較佳介於100〇與15〇〇埃範圍之間的深度。因 此，垂直定位開口 1140經形成具有位於由基板11〇5之垂直 突出部分所形成的前後側處之薄體部分lu〇a。如上所述， 該等薄體部分lll〇a將起到該裝置通道區域之作用，薄體部 刀1110a之厚度係決定該裝置所形成運作特徵之一重要參 110246.doc •35· 1333242 數。如上所述’薄體部分1110a之厚度係該拉回程序期間第 -遮罩圖案出㈣少量之深度dl之一直接結果，如參照圖 23八至23(：所不及所述。於一實例中，將薄體部分111(^之最 大厚度控制成小於400埃，且較佳地，介於3〇與15〇埃範圍 之間。基於以此方式控制薄體部分111〇3之厚度，可最小化 來自後形成之毗鄰源極及汲極區域之雜質擴散，且因此減 輕短通道效應。 在形成垂直定位開口 1140、及薄體部分111〇&後，即在該 裝置之單元區域内實施一通道區域離子植入以在薄體部分 1110a内及在垂直定位開口 114〇下部部分111〇1?以下的區域 内形成通道區域。 參照圖29A至29C，移除該周邊區域内之第二遮罩層 1135，且將一第三遮罩層施加至該單元區域。施加至該單 元區域之一遮罩層之實例顯示於圖36八至36c中。於一實例 中，該第三遮罩層包括-光阻劑層。移除該周邊區域内的 該第一遮罩層之第三圖案1U5b及下伏之緩衝層圖案 1113b ϋ例中’實施此移除製程’以使㈣酸來移除 SiN硬遮罩圖案ll15b而使用一氫氟酸溶液來移除下伏之氧 化物緩衝層圖案1113b。在移除第三遮罩圖案m5b及緩衝 層圖案1113b後，即在該裝置之周邊區域内實施通道區域離 子植入。 參照圖30A至30C，接下來，在所形成結構之單元及周邊 區域兩者内設置一閘極介電層115〇。於該單元區域内，該 閘極介電層1150包括一形成於垂直定位開口 114〇底部上的 U0246.doc -36- 1333242 第一部分1146及一形成於垂直定位開口 114〇側壁上的第二 部分1144。於該周邊區域内，將閘極介電層115〇形成於半 導體基板活動區域1110,之一暴露部分上。於一實施例中， 以選擇性生長製程將閘極介電層1150形成於該半導體基 板之暴露部分上，如圖30A至3〇c中所示。於另一實施例 中，使用原子層沈積將該閘極介電層形成為一覆蓋該半導 體裝置整個所形成結構之層。 接下來，在所形成結構上設置一閘電極材料層11 60。該 閘電極材料層1160填充該單元區域内之垂直定位開口 1140，及該周邊區域内之絕緣層113〇中之開口。該閘電極 材料層包括，例如，多晶矽、w、Pt、TiN、Ta、TaN、、 其一組合或合金、或其他合適材料。 參照圖31A至31C，接下來，圖案化閘電極材料層116〇以 形成位於該等單元區域内之閘電極之橫向定位部分 11 60b、位於該等周邊區域内之橫向定位閘電極1 及其 他用於形成该裝置互連之導電線1160c。於一實施例中，藉 由將一SiN層圖案1165施加至閘電極材料層116〇上，並將該
SiN圖案用作一蝕刻遮罩蝕刻閘電極材料層丨16〇來實施圖 案化。 參照圖32A至32C，藉由在所形成結構上設置一介電層， 並貫施一各向異性蝕刻來形成間隔層1171以在所形成結構 上形成側壁間隔層丨171。在形成該等間隔層之前或之後， 使用閘電極1160b、U6〇b，、及導電線U6〇c、及相關聯siN 層圖案1165(其用作一蝕刻遮罩）來實施一離子植入製程以 110246.doc -37- 1333242 形成源極及沒極區域s、De特定而言，在離子植入期間， 該等閘電極橫向部分116Gb之存在可防止薄體區域111〇3不 會被植入或摻雜。較佳& ’將該等源極/沒㉟區域經形成達 一介於約400與800埃範圍之間的深度，達一小於垂直定位 開口深度之深度，以減輕或防止短通道效應。
結合圖22至32之上述方法導致一如以上在圖⑼及^中所 示及所述之半導體裝置組態。特定而言，根據本發明此實 施例之半導體裝置包括形成於該裝置之一第一區域（例 如，一單元區域）内之垂直定位薄體電晶體1〇96及形成於該 裝置之一第二區域（例如，一周邊區域）内之習用平面型電晶 體1098。以此方式’可將每一類型電晶體之有利特徵應用 於最適合該等有利特徵的該電晶體之一區域。 圖33係一根據本發明之一半導體裝置之另一實施例之透 視圖。圖34A係一圖33之半導體裝置之俯視圖。圖34b係一 沿圖33中之線^以截取的圖33之半導體裝置之剖視圖。圖
34C係一沿圖33之線C_C，截取的圖33之半導體裝置之剖視 圖。 參照圖33及34A-34C ’根據本發明此實施例之半導體裝置 包括形成於該裝置之一第一區域内之垂直定位薄體電晶體 1096、及形成於該裝置之一第二區域内之習用平面型電晶 體1098。於一實施例中，該半導體裝置包括一記憶體裝置， 該第一區域包括該記憶體裝置之一單元區域，且該第二區 域包括該記憶體裝置之一周邊區域。 該實施例在結構上大致類似於以上圖2〇及21實施例之彼 I10246.doc -38- 1333242 結構’且形成該實施例之方法大致類似於以上圖22至32實 施例之彼方法。出於此緣由，此處將不再詳細地重複論述 該實施例之類似部分及形成該實施例之方法。於該實施例 中’然而’出於以下所述緣由，垂直定位閘極部分丨36〇及 » k向疋位閘極部分1380a並非形成為如圖21 c所示之一單 個、整體層（垂直部分1160a與橫向部分i 16〇b在圖21c中係 整體）’而是形成為獨立部分，例如，在不同時間形成為垂 直疋位部分1360及橫向定位部分1380a，且具有不同之材 料。 現在’將參照圖35A至38A、圖35B至38B及圖35C至38C 闡述一種用於製造圖33及3 4A至34C中所圖解闡釋的根據 本發明實施例之半導體裝置之方法。圖35八至38A係用於製 造圖33及34A至34C之實施例的一方法之俯視圖。圖358至 38B及圖35C至38C係沿圖33中之線B-B'及C-C'分別截取的 對應於圖35 A至3 8 A之剖視圖。 用於製造根據本發明實施例之一半導體裝置之製程中的 違等初始步驟大體上類似於以上參照圖22至28圖解闡釋的 彼等步驟。出於此緣由，此處不再重複對此等步驟之詳細 論述。 » . 參照圖3 5 A至3 5 C，於此實施例中，在此步驟處，第二遮 罩層1135仍保持在該周邊區域内。接下來，在所形成結構 之單元區域内設置一閘極介電層135〇。於該單元區域中， 閉極介電層1350包括一形成於垂直定位開口 114〇底部上之 第一部分1146及一形成於垂直定位開口丨14〇側壁上之第二 110246.doc •39· 1333242 部分1144。如上所述，可使用一選擇性生長製程來形成該 閘極介電層或該閘極介電層可形成為所形成結構上之一 層。 接下來’在所形成結構上設置一閘電極材料層之第一應 用°該閘電極材料層之第一應用係填充該單元區域内之垂 直定位開口 1140以形成該垂直閘極之一垂直定位閘極部分 13 60。如上所述，第一閘電極材料層丨3 6〇包括（例如）多晶 矽、W、Pt、TiN、Ta、TaN、Cr、其一組合或合金、或其 他合適材料。將第二絕緣材料層丨13〇用作一蝕刻中止層， 以將一蝕刻程序施加至該第—閘電極材料層。 參照圖36A至36C，移除該周邊區域内之第二遮罩層 H35’且在該單元區域内施加一第三遮罩層1365。該第三 遮罩層1365包括（例如）一適宜之光阻劑材料或合適之硬遮 罩材料。然後，以上述方法，移除該周邊區域内的該第一 遮罩層之第三圖案1115b及下伏之緩衝層圖案1U3b。以上 述方法實施對該通道區域之離子植入。 接下來，在所形成結構之周邊區域内的活動區域111〇|之 暴露上表面上設置一第二閘極介電層137〇。該第二閘極介 電層1370係（例如）使用一基生長製程所形成。其他用於形成 第二閘極介電層1370之製程同樣適用於本發明。與該單元 區域之第一閘極介電層1350之彼等相比，可使用不同製= 由不同材料形成第二閘極介電層137〇,且形成為不同厚 度。因此，該周邊區域内之該等電晶體及該單元區域内之 彼荨電晶體之特徵可適合於其特定需要。 110246.doc -40. 1333242 參照圖37A至37C ’移除該單元區域内之第三遮罩層1365 且將一第一閘電極材料層施加至所形成結構。圖案化該第 一電極材料層以在該單元區域内形成該等薄體電晶體之垂 直閘極1360之橫向定位第二部分U8〇a。同時，亦在該周邊 區域内形成该平面電晶體之導電線138〇b及閘極l38〇a,。於 實施例中，係藉由在第二閘電極材料層丨380上施加一 層圖案1165並將該SiN圖案用作一蝕刻遮罩蝕刻閘電極材 料層1380來實施圖案化。
參照圖38 A至38C，基由在所形成結構上設置一介電層並 實施一各向異性蝕刻形成間隔層1171，在所形成結構上形 成側壁間隔層1171。在形成間隔層1171之前或之後，使用 閘電極1160b、1160b1、及導電線1160C(其用作一蝕刻遮罩） 實施一離子植入製程以形成源極及汲極區域S、d。 結合圖35至38之上述方法導致一如以上在圖33及34中所 述之半導體裝置組態。特定而言，本發明之此實施例提供 位於該單元區域内具有多層電極之垂直定位薄體電晶體 1096及位於該周邊區域内具有單層電極之習用平面電晶體 1098。例如，於一實施例中，第一導電材料層丨36〇包括金 屬而第二導電金屬層080包括多晶石夕。於另一實施例中， 第一導電材料層1360包括多晶石夕而第二導電材料層138〇包 括金屬。於再一實施例中，第一導電材料層1360包括一第 一類型之金屬而第二導電材料層13 80包括一第二類型之金 屬0 已知該閘極材料之功函數對所形成電晶體之臨限電壓具 H0246.doc •41 - 1333242 有一直接效應。因此，選擇薄體電晶體1196垂直閘極13仙 之閘極材料以便在低通道摻雜物濃度之情形下導致増加之 臨限電壓。特定而言，在DRAM& SRAM裝置中，一單元區 域電晶體之合意臨限電壓不同於一周邊區域電晶體之彼合 意臨限電I。為達成此一較高臨限電壓，可增加該通道區 域之摻雜物濃度。然而，使用雜質漠度來精密控制所形成 之電晶體臨限電磨甚困冑’且此方法亦會因雜質散饰於該 通道區域内而導致電晶體之Q效能降格。 另外，與該單元區域的垂直定位薄體電晶體之閘極介電 層1350之彼等相比，可使用不同製程由不同材料形成第二 閘極’丨電層1370 ’且形成為不同厚度。因此，該周邊區域 内之該等電晶體及該單元區域内之彼等電晶體之特徵可適 合於其特定需要。
例如於f例中，該半導體裝置係一⑽錢記憶體裝 置且該等垂直疋位薄體電晶體之臨限電壓約為Ο: Μ。而 該等平面電晶體之臨限電壓介於約Q3 vgUs魏7流範 圍内於另-實例中，該半導體裝置係一 sram記憶體裝置 f該等垂直定位薄體電晶體之臨限電壓約為〇·5 v〇Us而該 等平面電晶體之臨限電壓約為〇 7 ν〇ι“。 圑π係一根據本發明之—丰连 牛導體裝置之另一實施例之透 視圖。圖40Α係一圖39之主道μ # 之半導體裝置之俯視圖。圖4犯係一 沿圖39中之線截取的 J固Μ之+導體裝置之剖視圖。圖 40C係一沿圖39中之魂r广1并〜 <綠C-C截取的圖39之半導體 視圖。 I10246.doc 42· 1333242 參照圖40B ’根據本發明此實施例之半導體裝置包括一間 極介電層1250、1250,，其同時沈積（作為一層）或生長於該 裝置之單元區域及周邊區域兩者内的基板之暴露表面上。 如上參照圖26A至26C所述，該實施例消除了在該基板表面 上形成第二絕緣材料層1130之需要。
本實施例之結構大體上類似於以上圖20和21、及33和34 之實施例的彼結構’且因此形成此實施例之方法大體上類 似於以上圖22至32及圖35至38之實施例的彼方法β出於此 緣由’此處將不再重複對實施例之類似部分及形成該實施 例之方法的詳細論述。 現在’將參照圖41Α至43Α、圖41Β至43Β及圖41C至43C 闡釋一種用於製造圖39及40Α至40C中圖解闡釋的根據本 發明貫施例之半導體裝置之方法。圖41Α至43Α係用於製 造圖39及40Α至40C之實施例的一方法之俯視圖。圖41Β至 43Β及圖41C至43C係沿圖39中之線Β_Β，及c_c，分別截取的 對應於圖41A至43A之剖視圖。 參照圖41A至41C ’於此實施例中，將閘極介電層丨2 5 〇、 1250 s史置於該等單元及周邊區域兩者内。於該單元區域 内，閘極介電層1250包括一形成於垂直定位開口 114〇底部 上之第一部分1146、一形成於垂直定位開口 1140側壁上之 第二部分1144、及一形成於暴露之半導體基板活動區域 1110 —上表面上之第二部分1142。閘極介電層1250'進一步 形成於該周邊區域内。如上所述，可使用一選擇性生長製 程形成問極介電層或可將該閘極介電層形成為所形成結構 H0246.doc -43- 上之一層。 參照圖42A至42C，接下來，在所形成結構上設置一閘電 極材料層1260。閘電極材料層126〇之垂直部分1260a填充該 單元區域内之垂直定位開口丨14〇。如上所述，閘電極材料 層1260包括（例如）多晶矽、W、Pt、TiN、Ta、TaN、Cr、其 一組合或合金、或其他適合材料。 參照圖43A至43C，接下來，圖案化閘電極材料層1260以 形成该4單元區域内的該等閘電極之橫向定位部分 1260b、該周邊區域内的橫向定位閘電極126〇b，、及其他形 成該裝置互連之導電線1260c。於一實施例中，係藉由在閘 電極材料層1260上施加一 SiN層圖案1265，且將該SiN圖案 用作一姓刻遮罩蝕刻閘電極材料層126〇來實施圖案化。 翻至圖39及40A至40C，藉由在所形成結構上設置一介電 層，並實施一各向異性蝕刻形成間隔層丨171以在所形成結 構上形成側壁間隔層n71。在形成該等間隔層之前或之 後，使用閘電極1260b、1260b’、及導電線1260c (其用作一 蝕刻遮罩）實施一離子植入製程以形成源極及汲極區域s、 D。特定而言，在離子植入期間，該等閘電極之橫向部分 1260b之存在可防止薄體區域111〇3被植入或摻雜。 以上結合圖4丨至43所述之方法導致以上圖39及4〇中所述 之一半導體裝置組態m言，本發明之此實施例減少 了製造所需處理步驟之數量。 雖然本X已參考其較佳實施例特定顯示及闊述本發明， 但熟習此項技術者應瞭解，可對本發明做形式及細節上之 110246.doc -44- 各種改變，此並不背離隨附申請專利範圍所界定之本發明 之精神及範疇。 【圖式簡單說明】 依據附圖所圖解聞釋之本發明較佳實施例之更特定說明 將易知本發明之上述及其他目的、特點及優點，於不同之 圖式中’相同之參考字符指代相同之部件。該等圖式未必 符合比例尺，而重點在於圖解闡釋本發明之原理。 圖1A係一根據本發明某些實施例之一半導體裝置之透視 圖， 圖1B係一沿圖1A中之線I-Ι截取的根據本發明某些實施 例之一半導體裝置之剖視圖； 圖1C係一沿圖ία中之線π_„截取的根據本發明某些實施 例之一半導體裝置之剖視圖； 圖2Α至11Α係透視圖，該等透視圖根據圖1Α中所示之本 發明某些實施例圖解闡釋用於製造一半導體裝置之方法； 圖2Β至11Β係沿圖1Α中之線I-Ι截取的剖視圖，該等剖視 圖根據對應於圖2A至11A之本發明某些實施例圖解闡釋用 於製造一半導體裝置之方法； 圖2C至11C係沿圖ία中之線π_π截取的剖視圖，該等剖 視圖根據對應於圖2Α至11Α之本發明某些實施例圖解闡釋 用於製造一半導體裝置之方法；及 圖12 A至19 A係頂視圖，該等頂視圖根據本發明進一步實 施例圖解闡釋用於製造一半導體裝置之方法； 圖12B至19B係沿圖12A中之線w截取之剖視圖，該等剖 I10246.doc •45· 1333242 視圖根據對應於圖12A至19A的本發明某些實施例圖解闡 釋用於製造一半導體裝置之方法；及 圖12C至19C係沿圖12A中之線ΐι_Π截取之剖視圖，該等 剖視圖根據對應於圖12A至19A之本發明某些實施例圖解 閣釋用於製造一半導體裝置之方法。
圖20係一本發明之一半導體裝置之另一實施例之透視 圖。圖2 1A係一圖20之半導體裝置之俯視圖。圖2 1β係一沿 圖20中之線Β·β|截取的圖20之半導體裝置之剖視圖。圖21C 係一沿圖20中之線C_Ci截取的圖2〇之半導體裝置之剖視 圖。 圖22A至32A係用於製造圖2〇及21A至21C之半導體裝置 的一方法之俯視圖。圖22B至32B及圖22C至32C係沿圖20 之半導體裝置之線B-B'及C-C'分別戴取的對應於圖22 A至 3 2 A之剖視圖。 圖33係一根據本發明之一半導體裝置之再一實施例之透 視圖。圖34A係一圖33之半導體裝置之俯視圖。圖mb係一 沿圖33中之線B-B’截取的圖33之半導體裝置之剖視圖。圖 34C係一沿圖33中之線C-C，截取的圖33之半導體裝置之剖 視圖。 圖35A至38A係用於製造圖33及34A至34C之實施例的一 方法之俯視圖。圖35B至38B及圖35C至38C係沿圖33中之線 Β·Β'及C-C’分別截取的對應於圖35八至38A之刳視圖。 圖3 9係一根據本發明之一半導體裝置之尚一實施例之透 視圖。圖40Α係一圖39之半導體裝置之俯視圖。圖40Β係一 I I0246.doc -46· 1333242 沿圖39中之線B-B'截取的圖39之半導體裝置之剖視圖。圖 40C係一沿圖39中之線C-C1截取的圖39之半導體裝置之剖 視圖。 圖41A至43A係用於製造圖39及40A至40C之實施例的一 方法之俯視圖。圖41B至43B及圖41C至43C係沿圖39中之線 B-B'及C-C'分別截取的對應於圖41A至43A之剖視圖。 【主要元件符號說明】 100 半導體基板
102 遮罩圖案 l〇2a 皺縮遮罩圖案 102b 皺縮遮罩圖案 104 溝槽 106 活動區域 106a 垂直突出薄體部分（垂直薄體） 106se 邊緣
106sj 頂表面（頂部部分） 108 裝置隔絕層 108a 上絕緣層（經圖案化之裝置隔絕層） 110 虛設閘極線 111 空間 112 上絕緣層 114 第二開口 116 第一開口或空腔 116b 底部 110246.doc • 47 · 1333242 116w 側壁 118 下絕緣層 120 閘極絕緣層 120' 閘極絕緣層 122 多晶矽層 124 耐熱金屬層 126 垂直定位部分（垂直延伸部分） 128 橫向定位部分
130 閘極線 200 基板 202 遮罩圖案 202a 殘餘遮罩圖案 206 活動區域 206a 薄體部分 206s 頂表面
206sj 頂部部分 208 裝置隔絕層 208a 裝置隔絕層 210 虛設閘極線 212 絕緣層 214 第二開口 214' 小的第二開口 215 間隔層 216 第一開口或空腔 110246.doc •48· 1333242 216b 底部 2 1 6 w 側壁 220 閘極絕緣層 230 閘極線 1096 垂直定位薄體電晶體 1098 習用平面型電晶體 1105 共用半導體基板 1110 活動區域
1110' 活動區域 1110a 垂直薄體（橫向通道區域、薄體部分、薄體區 1110b 下部部分 1113 緩衝層圖案 1113b 第二緩衝層圖案（下伏緩衝層圖案） 1115 硬遮罩層圖案（第一遮罩圖案）
1115a 第二、皺縮遮罩圖案 1115b 第三遮罩圖案（硬遮罩圖案） 1120 溝槽 1125 溝槽式隔絕區域（淺溝槽式隔絕（STI)結構） 1125a 第二絕緣材料圖案 1125b 絕緣材料 1130 第二絕緣材料層 1130a 上絕緣層 1135 第二遮罩層 1140 垂直定位開口 110246.doc -49· 1333242
1142 第三部分 1144 第二部分 1146 第一部分 1150 閘極絕緣層（閘極介電層） 1160 閘電極材料層 1160a 垂直定位閘極部分（閘極） 1160b 橫向定位閘極部分（閘電極） 1160b' 橫向定位閘極部分（間極 '閘電極） 1160c 橫向定位線（導電線） 1165 SiN層圖案 1171 側壁間隔層 1196 薄體電晶體 1250 閘極介電層 1250' 閘極介電層 1260 閘極材料層 1260a 垂直部分 1260b 橫向定位部分（閘電極） 1260b' 橫向定位閘電極（閘電極） 1260c 導電線 1265 SiN層圖案 1350 閘極介電層（第一閘極介電層） 1360 垂直定位閘極部分（垂直閘極、第一 1365 第三遮罩層 1370 第二閘極介電層 導電材料層） 110246.doc •50· 1333242 1380 閘電極材料層（第二導電金屬層、第二導電材料層） 1380a 橫向定位閘極部分（閘極） 1380b 導電線
110246.doc 51

Claims (1)

1333242 第095112561號專利申請案 中文申請專利範圍替換本(98年12月） 十、申請專利範圍： ^ 1. 一種半導體裝置，其包括： 一半導體層； 一位於該半導體層之一第一區域内之第一電晶體，該 第一電晶體包括： 一閘電極，其沿一垂直方向延伸入該半導體層内； 該半導體層内之一源極區域及一汲極區域，該等區 域沿一水平方向佈置在該閘電極之相對之兩側處；及 該半導體層之一橫向通道區域，其沿一橫向方向位 於該閘電極之一側處且沿該水平方向延伸於該源極區 域與該汲極區域之間；及 位於。亥半導體層之一第二區域内之第二電晶體，該 第一電晶體包括一平面電晶體， 其中該閘電極包括—沿該垂直方向延伸人該半導體 層内之第邠刀及一沿該等水平或橫向方向延伸於該 半導體層上之第二部分， 其中該f 一部/分係、由一 {同於該第二部分之材料所 形成且1¾帛f;晶體之該第二部份之材料與該第二電 日日體之-閘電極之材料係相同的，以使得該第—電晶體 之一臨限電壓與該第二電晶體之—臨限電壓係不同的。 2.如。月求項1之半導體裝置，其中該第二平面電晶體包括： 該閘極絕緣層上之—閘電極； 沿 該半導體層内之-源極區域及1極區域，該等區域 一水平方向佈置於該閘電極之相對之兩側上；及 110246-98l201.doc 該半導體層内之一第二通道區域，其位於該閘電極以 下而L非沿一橫向方向位於該閘電極之-橫向側部分處 Z水平方向延伸於該源極區域與該及極區域之間。 月求項1之半導體裝置，其中該第一區域係該半導體 裝置之-記憶體單元區域且其中該第二區域係該半導 體裝置之一周邊區域。 π求項1之半導體裝置，其進一步包括一位於該第一 電晶體與該第二電晶體之間的隔絕區域。 5.如請求項4之半導體裝置，其中該隔絕區域包括一位於 3玄半導體層内之淺溝槽式隔絕（STI)結構。 6·如請求们之半導體裝置，纟中該第一電晶體進一步包 括-在該閘電極下方延伸於該第一電晶體之該源極區 域與該汲極區域之間的下通道區域。 7·如請求们之半導體裝置，其中該半導體層包括一半導 體基板。 8. 如請求項！之半導體裝置，其中該半導體層係一選自由 絕緣體上矽（S0I)、石夕鍺（SiGe)、及絕緣體上矽鍺（sg〇i) 層組成之群組之半導體層。 9. 如請求項丨之半導體裝置，其中該橫向通道區域具有一 在該垂直方向上介於約500與2000埃範圍之間的高度。 1〇·如請求項9之半導體裝置，其中該橫向通道區域具^ 一 在該垂直方向上介於約〗0 〇 〇與〗5 〇 〇埃範圍之間的高度。 Π·如請求項丨之半導體裝置，其中該橫向通道區域具^一 在該橫向方向上小於約200埃之厚度。 I10246-981201.doc 1333242 12. 如請求項丨丨之半導體裝置，其中該橫向通道區域具有一 在該橫向方向上介於約10與15〇埃範圍之間的厚度。 13. 如請求項丨之半導體裝置，其中該橫向通道區域具有一 根據該第一電晶體之一合意臨限電壓所選擇之厚度。 14. 如請求項丨之半導體裝置，其中該第一電晶體之該橫向 通道區域包括一第一橫向通道區域及一第二橫向通道 區域，該等橫向通道區域位於該閘電極之相對之兩侧處 且各自沿-水平方向延伸於該源極區域與該及極區域 之間。 15·如請求項1之半導體裝置，其進-步包括-第一閉極介 電層’其位於該第^電晶體之該問電極與該等源極和淡 極區域之間及該第-電晶體之該問電極與該橫向通道 區域之間。 A如請求項15之半導體裝置，其進—步包括_位於該第二 電晶體之-閘電極與一通道區域之間的第二介電層且 其中該第二介電層具有-不同於該第-介電層之厚I。 17·如請求項15之半導體裝置，其進—步包括-位於該第二 =:曰體之一閑電極與一通道區域之間的第二介電層且 ，：該第二介電層具有一不同於該第一介電層之材料。 18.如明求項1之半導體裝置， 第—部分之該材料與 該苐…p刀之該材料分別包括金屬及多晶石夕。 A如請求Μ之半導體裝置，其 極具有一 Τ形截面。 ^曰體之该閘電 20·如請求項!之半導體裝置， 岡β寻弟一電晶體係 110246-981201.doc 1333242 沿該水平方向相互批鄰地定位於該第一區域内…中 該等兩個第-電晶體分享一共用汲極區域。 1如請求項！之半導體裝置，其中與該閘電極之該側對置 的該橫向通道區域之一外表面眺鄰—絕緣區域。 22.如請求項21之半導體裝置，其中該絕緣區域包括一溝槽 式隔絕區域。 23. 一種形成一半導體裝置之方法，其包括： 在-半導體層之-第一區域内設置一第一電晶體，其 包括： ^ 設置一沿一垂直方向延伸於該半導體層内之空腔； 在該空腔之一下部部分及内側壁處設置一第一閘 極介電層； 设置一填充該空腔之一剩餘部分之閘電極，該閘電 極沿該垂直方向延伸； 在該半導體層内設置一源極區域及一汲極區域，該 等區域沿一水平方向位於該閘電極之相對之兩側 處；及 沿一橫向方向在該閘電極之一側處設置該半導體 層之一橫向通道區域，其沿該水平方向延伸於該源極 區域與該汲極區域之間；及 在該半導體層之一第二區域内設置一第二電晶體，該 第二電晶體包括一平面電晶體， 其中設置該閘電極包括設置一沿該垂直方向延伸入 該半導體層内之第一部分及一沿該等水平或橫向方向 110246-981201.doc 1333242 延伸於該半導體層上之第二部分’該第一部分係由不同 於該第二部分的一材料所形成； 其中設置該第二電晶體包括設置一 閘電極，其係由一 相同於該第一電晶體之該第二部份之私少丨^ |< 材料所形成，以使 得該第一電晶體之一臨限電壓與該第二電晶體之一臨 限電壓係不同的。 24.如請求項23之方法’其中設置該第二電晶體包括： 在該半導體層上設置一第二閘極介電層； 在該第二閘極介電層上設置一閘電極；及 在該半導體層内設置-第—通道區域，其位於__問電 極以下而非沿一橫向方向位於該閘電極之一橫向側部 分處且沿該水平方向延伸於該源極區域與該没極區域 之間。 25·如請求項23之方法，其中該第一區域係該半導體裝置之 一記憶體單元區域且其中該第二區域係該半導體裝置 之一周邊區域。 26. 如請求項23之方法’其進一步包括在該第一電晶體與該 第二電晶體之間設置一隔絕區域。 27. 如請求項23之方法，其進一步包括在該第一電晶體内設 置一在該閘電極下方延伸於該第一電晶體之該源極區 域與該汲極區域之間的下通道區域。 28. 如凊求項23之方法，其中該半導體層包括一半導體基 板。 29.如請求項23之方法 其中該半導體層係一選自由絕緣體 110246-981201.doc 1333242 上石夕（SOI)、矽鍺（SiGe)、及絕緣體上矽鍺（8〇〇1}層構成 之群組之半導體層。 30. 31. 32. 33. 34. 35. 36. 如請求項23之方法，其中設置該橫向通道區域設置一具 有一在該垂直方向上介於約5〇〇與2〇〇0埃範圍之間的高 度之橫向通道區域。 如請求項23之方法，其中設置該橫向通道區域設置一具 有一在該垂直方向上介於約1〇〇〇與15〇〇埃範圍之間的 高度之橫向通道區域。 如請求項23之方法’其中設置該橫向通道區域設置一具 有一在該彳頁向方向上小於約2〇〇埃之厚度之橫向通道區 域。 如清求項23之方法，其中設置該橫向通道區域設置一具 有一在該橫向方向上介於約1〇與15〇埃範圍之間的厚度 之橫向通道區域。 如請求項23之方法，其中該橫向通道區域具有一根據該 第一電晶體之一合意臨限電壓所選擇之厚度。 如請求項23之方法’其中該第一電晶體之該橫向通道區 域包括一第一橫向通道區域及一第二橫向通道區域，該 等橫向通道區域位於該閘電極之相對之兩側處且各自 沿一水平方向延伸於該源極區域與該汲極區域之間。 如請求項23之方法，其進一步包括在該第一電晶體之該 閘電極與該等源極和汲極區域之間及在該第一電晶體 之該閘電極與該橫向通道區域之間設置一第一閘極介 電層。 110246-981201.doc 37. 38. 39. 40. 41. 42. 43. 44. m:之方法’其進一步包括在該第二電晶體之-;=雷、-通道區域之間設置一第二介電層且其中該 一；丨電層具有—不同於該第一介電層之厚度。 如請求項36之方法，盆進一步包 又 ，、進7匕栝在該第二電晶體之一 間電極與一通道區域間設置一 弟—介電層且其中該 一 ’丨电S具有一不同於該第—介電層之材料。 ^請求項23之方法’其中該第一部分之該材料及該第 部分之該材料分別包括金屬及多晶矽。 如請求項23之方法，其中該閘電極具有一τ形戴面。 如請求項23之方法’其進一步包括在該第一區域内設置 兩個沿該水平方向相互毗鄰定位之該等第_電晶體，且 其中該等兩個第一電晶體分享一共用汲極區域。 如請求項23之方法，其中與該閘電極之該側相對的該橫 向通道區域之一外表面毗鄰一絕緣區域。 如請求項42之方法，其中該絕緣區域包括一溝槽式隔絕 區域。 一種形成一半導體裝置之方法，其包括： 藉由使用一第一遮罩層圖案及一第二遮罩層圖案分 別界定一共用半導體層之一第一活動區域及一^二活 動區域； 在該第一活動區域内蝕刻該第一遮罩層圖案以使該 第一遮罩層圖案之一寬度沿一橫向方向減小一第一距 離； 在該第一活動區域上設置一第三遮罩層至該第一遮 110246-981201.doc 1333242 罩層圖案之至少一位階； 移除該第一活動區域内之該第一遮軍層胃 將該第三遮罩層用作一姓刻遮星ιν + 皁以在該第一活動區 域内沿該半導體層之一垂直方向形点—+ 垂直開口，該垂 直開口之側壁沿一水平方向具有該楚— —活動區域之毗 鄰源極及汲·極區域且在該橫向方向、儿 工>D該垂直開口之 一侧壁具有至少一個該第一活動區域 观鄰垂直定位 薄體通道區域； 在該第一活動區域内的該垂直開口夕 J —底部及該等 側壁上設置一第一閘極介電層； 在該第一活動區域内之該閘極介電層上的該開口之 一剩餘部分内設置一第一閘電極’以在該第一活動區域 内形成一具有該垂直定位薄體通道區域之第一電晶體； 移除S玄第二遮罩層以在該第二活動區域内暴露該半 導體層之一表面； 在該第二活動區域内之該半導體層上設置一第二閘 極介電層；及 在該第二活動區域内之該第二閘極介電層上設置— 第二閘電極’以在該第二活動區域内形成一第二電晶 體’該第二電晶體包括一平面電晶體。 45. 46. 如請求項44之方法，其中根據該第一遮罩層圖案之該減 小寬度之該第一距離決定該垂直定位薄體通道區域之 該厚度》 如請求項44之方法，其進一步包括在該半導體層内形成 110246-981201.doc 1333242 溝槽以界定該第一活動區域及該第二活動區域。 47.如請求項46之方法，其中在該等溝槽其中之一與該垂直 開口之間的該半導體層之該第一活動區域内形成該垂 直定位薄體通道區域。 48·如請求項44之方法，其進一步包括摻雜該垂直定位薄體 通道區域以形成一橫向通道區域。 49. 如請求項44之方法，其進一步包括摻雜該垂直開口下方 的該第一活動區域以形成一下通道區域。 50. 如請求項44之方法，其進一步包括摻雜該第一活動區域 之該等源極及汲極區域。 51. 如請求項44之方法，其進一步包括在該半導體層與該第 —遮罩圖案之間的該第一活動區域及該第二活動區域 上形成一緩衝層，且其中在蝕刻該第一遮罩層圖案期間 該緩衝層保護該第一活動區域之一上表面。 52. 如請求項44之方法，其中蝕刻該第一遮罩層圖案進一步 包括姓刻該第二活動區域内之該第一遮罩層圖案。 5 3.如請求項44之方法，其中設置垂直開口包括將該第二遮 罩層用作一蝕刻遮罩設置多個垂直開口。 54. 如請求項44之方法，其中設置該第一閘電極包括設置一 沿該垂直方向延伸入該半導體層内之第一部分及設置 义該等水平或橫向方向延伸於該半導體層上之第一 部分且其中該第一部分係由一不同於該第二部分之材 料所形成。 55. 如請求項54之方法，其中該第一部分係由一不同於該第 110246-981201.doc 二部分之材料所形成。 如叫求項54之方法，其中該第一部分之該材料對該第一 電晶體之—臨限電壓具有一直接效應。 叫求項54之方法，其中該第一部分之該材料及該第二 邛分之該材料分別包括金屬及多晶矽。 8.如明求項44之方法，其中該第一閘電極具有一 T形截面。 如β求項44之方法，其中該第一活動區域係該半導體裝 置之一 §己憶體單元區域且其中該第二活動區域係該半 導體裝置之一周邊區域。 60·如清求項44之方法，其中該半導體層包括一半導體基 板。 6 1.如凊求項44之方法，其中該半導體層係一選自由絕緣體 上石夕（SOI)、矽鍺（SiGe)、及絕緣體上矽鍺（SGC)I)層組成 之群組之半導體層。 62·如請求項44之方法，其中該垂直定位薄體通道區域具有 一根據#亥第一電晶體之一合意臨限電壓所選擇之厚度。 63·如請求項44之方法，其中該第一電晶體之該垂直定位薄 體通道區域包括一第一橫向通道區域及一第二橫向通 道區域，該等橫向通道區域沿該橫向方向位於該閘電極 之相對之兩側處且各自沿一水平方向延伸於該源極區 域與該汲極區域之間。 64. 如請求項44之方法，其中該第二閘極介電層具有—不同 於該第一閘極介電層之厚度。 65. 如請求項44之方法，其中該第二閘極介電層具有—不同 110246-981201.doc -10· 1333242 於該第一閘極介電層之材料。 66. 如請求項44之方法，其中該第一電晶體之一臨限電壓 該第二電晶體之一臨限電壓係不同。 67. 如請求項44之方法，其進一步包括在該第一區域内設 兩個沿該水平方向相互毗鄰定位之該等第一電晶體， 其中該等兩個第一電晶體分享一共用汲極區域。 與 置 且 110246-981201.doc
TW095112561A 2004-09-20 2006-04-07 Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same TWI333242B (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/945,246 US7129541B2 (en) 2003-09-19 2004-09-20 Field effect transistors including vertically oriented gate electrodes extending inside vertically protruding portions of a substrate
KR20050029721 2005-04-09
US11/396,488 US20060192249A1 (en) 2004-09-20 2006-04-03 Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same

Publications (2)

Publication Number Publication Date
TW200735225A TW200735225A (en) 2007-09-16
TWI333242B true TWI333242B (en) 2010-11-11

Family

ID=36931293

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095112561A TWI333242B (en) 2004-09-20 2006-04-07 Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same

Country Status (3)

Country Link
US (2) US20060192249A1 (zh)
DE (1) DE102006062862B4 (zh)
TW (1) TWI333242B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060192249A1 (en) * 2004-09-20 2006-08-31 Samsung Electronics Co., Ltd. Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
KR100756809B1 (ko) * 2006-04-28 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP4600834B2 (ja) * 2006-07-13 2010-12-22 エルピーダメモリ株式会社 半導体装置の製造方法
US7595262B2 (en) * 2006-10-27 2009-09-29 Qimonda Ag Manufacturing method for an integrated semiconductor structure
JP2008171872A (ja) * 2007-01-09 2008-07-24 Elpida Memory Inc 半導体装置及びその製造方法
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
DE102008064930B3 (de) 2007-09-18 2022-09-15 Samsung Electronics Co., Ltd. Halbleitervorrichtung mit reduzierter Dicke
JP2009170857A (ja) * 2007-09-28 2009-07-30 Elpida Memory Inc 半導体装置及びその製造方法
KR100942961B1 (ko) * 2007-10-24 2010-02-17 주식회사 하이닉스반도체 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법
CN101986435B (zh) * 2010-06-25 2012-12-19 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构的制造方法
KR101093246B1 (ko) * 2010-11-17 2011-12-14 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
JP2012174866A (ja) * 2011-02-21 2012-09-10 Elpida Memory Inc 半導体装置およびその製造方法
US8692373B2 (en) * 2012-02-21 2014-04-08 Micron Technology, Inc. Methods of forming a metal silicide region on at least one silicon structure
US9716155B2 (en) * 2015-12-09 2017-07-25 International Business Machines Corporation Vertical field-effect-transistors having multiple threshold voltages
CN107799408B (zh) * 2016-08-29 2020-03-13 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
US10090412B1 (en) 2017-04-03 2018-10-02 International Business Machines Corporation Vertical transistor with back bias and reduced parasitic capacitance
US11690216B2 (en) * 2019-12-13 2023-06-27 Micron Technology, Inc. Structure to reduce bending in semiconductor devices

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01151268A (ja) * 1987-12-08 1989-06-14 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0312969A (ja) 1989-06-12 1991-01-21 Nec Corp 半導体装置
US5756385A (en) * 1994-03-30 1998-05-26 Sandisk Corporation Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
DE4437581C2 (de) * 1994-10-20 1996-08-08 Siemens Ag Verfahren zur Herstellung einer Festwertspeicherzellenanordnung mit vertikalen MOS-Transistoren
US5576227A (en) * 1994-11-02 1996-11-19 United Microelectronics Corp. Process for fabricating a recessed gate MOS device
JPH08204179A (ja) * 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
JP2751909B2 (ja) * 1996-02-26 1998-05-18 日本電気株式会社 半導体装置の製造方法
KR19980057003A (ko) * 1996-12-30 1998-09-25 김영환 반도체 메모리 디바이스 및 그 제조방법
US6093606A (en) * 1998-03-05 2000-07-25 Taiwan Semiconductor Manufacturing Company Method of manufacture of vertical stacked gate flash memory device
US6194748B1 (en) * 1999-05-03 2001-02-27 Advanced Micro Devices, Inc. MOSFET with suppressed gate-edge fringing field effect
US6335247B1 (en) * 2000-06-19 2002-01-01 Infineon Technologies Ag Integrated circuit vertical trench device and method of forming thereof
US6586833B2 (en) * 2000-11-16 2003-07-01 Silicon Semiconductor Corporation Packaged power devices having vertical power mosfets therein that are flip-chip mounted to slotted gate electrode strip lines
JP4635333B2 (ja) * 2000-12-14 2011-02-23 ソニー株式会社 半導体装置の製造方法
US6424001B1 (en) * 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US20030127425A1 (en) * 2002-01-07 2003-07-10 Hirohiko Nishiki System and method for etching resin with an ozone wet etching process
JP4412903B2 (ja) * 2002-06-24 2010-02-10 株式会社ルネサステクノロジ 半導体装置
JP2004214413A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体装置
JP2004319704A (ja) * 2003-04-15 2004-11-11 Seiko Instruments Inc 半導体装置
US7285466B2 (en) * 2003-08-05 2007-10-23 Samsung Electronics Co., Ltd. Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels
KR100543901B1 (ko) * 2003-09-19 2006-01-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20060192249A1 (en) 2004-09-20 2006-08-31 Samsung Electronics Co., Ltd. Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same

Also Published As

Publication number Publication date
US8168492B2 (en) 2012-05-01
TW200735225A (en) 2007-09-16
DE102006062862B4 (de) 2012-04-26
US20100221876A1 (en) 2010-09-02
US20060192249A1 (en) 2006-08-31

Similar Documents

Publication Publication Date Title
TWI333242B (en) Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same
TWI311371B (en) Double gate semiconductor device having separate gates
TWI621216B (zh) 製作具有絕緣體上覆矽基材之嵌入式記憶體裝置方法
CN1855495B (zh) 具有垂直定向的栅电极的场效应晶体管及其制造方法
CN100555601C (zh) 绝缘体上有硅的结构及其制造方法
TWI359461B (en) Recess channel flash architecture for reduced shor
CN102770947B (zh) 超高密度功率沟槽式金属氧化物半导体场效应晶体管
CN107408557B (zh) 分裂栅闪存阵列和逻辑器件的集成
US20100244125A1 (en) Power semiconductor device structure for integrated circuit and method of fabrication thereof
US20150221734A1 (en) Thicker bottom oxide for reduced miller capacitance in trench metal oxide semiconductor field effect transistor (mosfet)
TW201246390A (en) Semiconductor device and manufacturing method thereof
TW201140703A (en) Shielded gate trench MOS with improved source pickup layout
US11968828B2 (en) Method of forming a semiconductor device with a dual gate dielectric layer having middle portion thinner than the edge portions
TW201232782A (en) Semiconductor device formed on semiconductor substrate having substrate top surface and preparation method thereof
TW201203468A (en) Semiconductor device
JP2008263162A (ja) 半導体素子及びその製造方法
TW201037821A (en) High performance flash memory devices
TW201841345A (zh) 半導體裝置之製造方法及半導體裝置
KR102257468B1 (ko) 임베디드 메모리를 위한 트렌치 게이트 고전압 트랜지스터
JP5137384B2 (ja) 活性半導体領域の下全面に存在し、応力を発生する誘電体エレメントを有するトランジスタ
CN105144389A (zh) 具有背栅的finFET
KR102195675B1 (ko) Soi 구조들을 사용하는 임베디드 메모리 및 방법들
TW200945561A (en) Semiconductor device and method for fabricating the same
TWI287834B (en) Method of forming gate electrode pattern in semiconductor device
US7129541B2 (en) Field effect transistors including vertically oriented gate electrodes extending inside vertically protruding portions of a substrate