CN102770947B - 超高密度功率沟槽式金属氧化物半导体场效应晶体管 - Google Patents

超高密度功率沟槽式金属氧化物半导体场效应晶体管 Download PDF

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Abstract

一种方法，在一个实施例中，可包括在垂直金属氧化物半导体场效应晶体管（MOSFET）的本体区中形成多个沟槽。另外，该方法可包括成角度地将源极区注入该本体区。而且，电介质材料可在该多个沟槽内生长。栅极多晶硅可在该多个沟槽内沉积。此外，该方法可包括化学机械抛光该栅极多晶硅。该方法还可包括回蚀在该多个沟槽内的栅极多晶硅。

Description

超高密度功率沟槽式金属氧化物半导体场效应晶体管
相关申请的交叉引用
本申请要求由Robert Q.Xu等人于2009年10月20日提交的第61/253,464号，标题为“Super-High Density Power Trench MOSFET withRecessed Gated and Trench Edge Termination”的美国临时申请的优先权，在此结合其内容作为参考。
背景技术
对于传统的沟槽式金属氧化物半导体场效应晶体管（MOSFET）来说，可期望的是提高其沟槽组装密度（packing density）。但是，随着传统沟槽式MOSFET的沟槽填料密度持续增长，制造这种传统沟槽式MOSFET变得更加困难。例如，利用光刻法来印制非常狭窄的沟槽变得更加有挑战性。而且，在装配这种类型的传统沟槽式MOSFET时，将材料插入非常狭窄的沟槽内变得更加困难。此外，为了避免造成电短路，要使特定的电触点恰当排列变得更加成问题。
发明内容
在一个实施例中，本方法可包括，在垂直金属氧化物半导体场效应晶体管（MOSFET）本体区中形成多个沟槽。此外，本方法可包括将源极区倾斜注入到该本体区。而且，在多个沟槽内可生长电介质材料。栅极多晶硅可被沉积在多个沟槽内。此外，本方法可包括化学机械抛光栅极多晶硅。本方法还可包括在该多个沟槽内回蚀（etch back）栅极多晶硅。
在另一个实施例中，本方法可包括在装置的外延区中形成边缘终止沟槽（edge termination trench）。电介质材料可被沉积在该边缘终止沟槽内。此外，多晶硅可被沉积在边缘终止沟槽中。此外，本方法可包括化学机械抛光多晶硅。而且，本方法可包括在该边缘终止沟槽内回蚀多晶硅。
在又一个实施例中，该装置可包括在垂直MOSFET的本体区内的多个沟槽。多个沟槽可分别包括由电介质材料包围的栅极多晶硅。该电介质材料的上表面被平坦化。此外，该装置可包括源极接触点和限定该多个沟槽的多个台面（mesa）。这些台面中的每一个台面包括接触源极接触点的源极区。
虽然在本发明内容中已经特别描述了依据本发明的特定实施例，但是注意，本发明和要求的主题并不以任何方式受到这些实施例的限制。
附图说明
在附图中通过举例，但不构成限制的方式，说明了本发明的实施例，并且其中相似的附图编号指代类似的元件。
图1是依据本发明各种实施例的超高密度P-型沟道凹槽栅极功率沟槽式MOSFET的侧截面视图；
图2是依据本发明的各种实施例的超高密度N-型沟道凹槽栅极功率沟槽式MOSFET的侧截面视图；
图3示出了依据本发明的一个实施例的制造的超高密度P-型沟道凹槽栅极功率沟槽式MOSFET的一部分的侧截面视图；
图4示出了依据本发明的一个实施例的制造的超高密度N-型沟道凹槽栅极功率沟槽式MOSFET的一部分的侧截面视图；
图5是依据本发明的各种实施例的多个沟槽加传统边缘终止的侧截面视图；
图6是依据本发明的各种实施例的多个沟槽加沟槽式边缘终止的侧截面视图；
图7是依据本发明的各种实施例的又另一个栅极拾取器（gate pickup）加传统边缘终止的沿主动沟槽中心（active trench center）的侧截面视图；
图8是依据本发明的各种实施例的再另一个栅极拾取器加沟槽式边缘终止的沿主动沟槽中心的侧截面视图；
图9是依据本发明的各种实施例的附加的栅极拾取器梳形物区以降低栅极电阻的沿一个台面中心的侧截面视图；
图10是依据本发明的各种实施例的图9的栅极拾取器梳形物区的沿沟槽中心的不同的侧截面视图；
图11是依据本发明的各种实施例，包括传统的边缘终止的方法的流程图；
图12是依据本发明的各种实施例，包括传统的边缘终止的另一个方法的流程图；
图13是依据本发明的各种实施例，包括传统的边缘终止的又另一个方法的流程图；
图14是依据本发明的各种实施例，用于将沟槽式边缘终止插入图11至图13的方法的流程图；
除非明确注明，在本说明书中涉及的附图不应被理解为是依比例描绘的。
具体实施方式
现在将具体地参考依据本发明的各种实施例，其示例在附图中有所说明。虽然将结合各种的实施例来描述本发明，但是应该理解到，这些各种的实施例并非意图限制本发明。相反，本发明旨在覆盖可被包括在如依据权利要求书所解释的本发明范围内的备选、变形和等价物。而且，在以下对根据本发明的各种实施例的详细说明中，阐述了许多特定的细节，以便提供对本发明的透彻理解。但是，对一个本领域普通技术人员显而易见的是，没有这些特定的细节也可以实现本发明。在其它情况下，为了不使得本发明实施例的方面不必要地含混，没有详细描述众所周知的方法、过程、组件和装置。
图1是依据本发明的各种实施例的P-型沟道凹槽栅极功率沟槽式金属氧化物半导体场效应晶体管（MOSFET）100的侧截面视图。在一个实施例中，所注意到的是，为了避免表面拓扑问题，该P-型沟道凹槽栅极功率沟槽式MOSFET100可通过利用多晶硅化学机械抛光（CMP）、多晶硅回蚀（etchback）和电介质材料CMP平坦化工艺来制造。注意，通过应用这些工艺，可应用先进的光刻印刷（photolithographic printing）达到该P-型沟道功率沟槽式MOSFET 100的超高密度MOSFET栅极沟道宽度。在一个实施例中，超高密度沟槽式MOSFET可在20平方毫米（mm）内包括至少十亿（giga）（或1×109）个单元，但并不限于此。另外，归因于P-型沟道功率沟槽式MOSFET 100的凹槽栅极114，其源极接触点116可与顶部源极硅表面108自对准。而且，归因于该P-型沟道功率沟槽式MOSFET 100的组装沟槽密度（packing trench density）非常高，其提供了一种方式，以通过控制在非常薄的硅台面内的本体掺杂，使得增强模式MOSFET装置和耗尽模式MOSFET装置都位于沟槽110之间。
特别是在一个实施例内，P-型沟道功率沟槽式MOSFET 100的结构具有用于其主动区（active area）的凹槽式多晶硅栅极114。所指出的是，该凹槽式多晶硅栅极114可通过化学机械抛光其多晶硅，并然后执行多晶硅回蚀来产生。通过利用对该多晶硅栅极114进行的化学机械抛光，加上凹槽式多晶硅回蚀，该垂直多晶硅栅极114的上部多晶硅表面更为平坦，并可更加精确地被控制。通过埋入式电介质材料120，可使该超高密度沟槽式MOSFET 100的凹槽式多晶硅栅极114与源极116隔离，电介质材料120诸如但不限于：二氧化硅（SiO2）、低温氧化物（LTO）、次大气压化学气相沉积（SACVD）氧化物等等。应注意到的是，在一个实施例中，可通过利用电介质材料化学机械抛光处理产生该埋入式电介质材料隔离物120。此外，该埋入式电介质材料隔离物120能够使得顶部硅表面108成为源极，因此源极接触点116可与该顶部硅表面108自对准，并且与传统沟槽式MOSFET相比，可将主动沟槽栅极（active trench gate）114组装得更加密集。
在图1的一个实施例中，超高密度P-型沟道功率沟槽式MOSFET 100可包括电阻率非常低（P++型）的基板102，其具有在其上形成的P-型外延区或层104。另外，N型本体区或层106可被注入该P-型外延层104的上部。而且，该超高密度功率沟槽式MOSFET 100可包括P+型源极区或层108，其被注入该N型本体区106的上部。该功率沟槽式MOSFET 100还可包括沟槽110，这些沟槽110位于该P+源极层108、N型体层106以及P型外延层104内。此外，这些沟槽110可包括由电介质材料112和电介质材料120包围的多晶硅栅极114。该功率沟槽式MOSFET 100还可包括源极金属区或层116，其沉积在P+型源极层108上或上方。而且，该功率沟槽式MOSFET 100可包括漏极金属或背垫金属（back metal）118，其沉积在P++型基板102上或上方。
应当注意到的是，该超高密度P-型沟道功率沟槽式MOSFET 100可能不包括通过图1说明的全部元件。此外，该超高密度功率沟槽式MOSFET 100可被实现成包括未通过图1示出的一个或更多个元件。所指出的是，该超高密度功率沟槽式MOSFET 100可以类似于在此所描述的任意的方式被利用或被实现，但并不限于这样的方式。
图2是依据本发明的各种实施例的N-型沟道凹槽栅极功率沟槽式MOSFET 200的侧截面视图。在一个实施例中，为了避免表面拓扑问题，可通过应用多晶硅CMP和电介质材料CMP平坦化工艺来制造该N-型沟道凹槽栅极功率沟槽式MOSFET 200。应当注意到的是，通过应用这些工艺，可使用先进的光刻印刷来达到该N-型沟道功率沟槽式MOSFET 200的超高密度MOSFET栅极沟道宽度。在一实施例中，超高密度沟槽式MOSFET可在20平方毫米内包括至少十亿（或1×109）个单元，但并不限于此。此外，归因于该N-型沟道功率沟槽式MOSFET 200的凹槽栅极214，其源极接触点216可与顶部源极硅表面208自对准。而且，归因于该N-型沟道功率沟槽式MOSFET 200的组装沟槽密度非常高，其提供了一种方式，通过控制在非常薄的硅台面内的本体掺杂，使得增强模式MOSFET装置和耗尽模式MOSFET装置都位于沟槽210之间。
具体地，在一实施例中，该N-型沟道功率沟槽式MOSFET 200的结构具有用于其主动区的凹槽式多晶硅栅极214。应当注意到的是，该凹槽式多晶硅栅极214可通过化学机械抛光其多晶硅，并且然后执行多晶硅回蚀来产生。通过利用对多晶硅栅极214进行的化学机械抛光，加上凹槽式多晶硅回蚀，该垂直多晶硅栅极214的上部多晶硅表面更为平坦，并可更为准确地被控制。通过埋入式电介质材料220可使该超高密度沟槽式MOSFET 200的凹槽式多晶硅栅极214与源极216隔离，这些电介质材料220诸如但不限于：二氧化硅（SiO2）、LTO、SAVCD氧化物等等。注意，在一个实施例中，可通过利用电介质材料化学机械抛光处理产生该埋入式电介质材料隔离物220。此外，该埋入式电介质材料隔离物220使得顶部硅表面208成为源极，因此源极接触点216可与该顶部硅表面208自对准，并且与传统沟槽式MOSFET相比，可将主动沟槽栅极214组装得更加密集。
在图2的一个实施例中，超高密度N-型沟道功率沟槽式MOSFET 200可包括电阻率非常低（N++）的基板202，其具有在其上形成的N-型外延区或层204。此外，可将P型本体区或层206注入该N-型外延层204的上部。而且，该超高密度功率沟槽式MOSFET 200可包括N+源极区或层208，其被注入该P型外延层206的上部。该功率沟槽式MOSFET 200还可包括沟槽210，沟槽210位于N+型源极层208、P型本体层206以及N-型外延层204内。另外，沟槽210可包括由电介质材料212和电介质材料220包围的多晶硅栅极214。该功率沟槽式MOSFET 200还可包括源极金属区或层216，其沉积在N+型源极层208上或上方。而且，该功率沟槽式MOSFET 200可还包括漏极金属或背垫金属218，其沉积在所述N++型基板202上或上方。
注意，该超高密度N-型沟道功率沟槽式MOSFET 200可不包括通过图2示出的所有元件。而且，该超高密度功率沟槽式MOSFET 200可被实现成包括未通过图2示出的一个或更多个元件。应当注意到的是，该超高密度功率沟槽式MOSFET 200可以类似于在此所描述的任意方式被利用或实现，但并不限于这样的方式。
图3示出了依据本发明的实施例的组装式超高密度P-型沟道凹槽栅极功率沟槽式MOSFET 300的一部分的侧截面视图。所指出的是，该超高密度P-型沟道功率沟槽式MOSFET 300可以类似于在此参考图1中的超高密度P-型沟道功率沟槽式MOSFET 100所描述的任意方式被组装和工作，但并不限于这样的方式。注意，通过利用先进的光刻技术和依据本发明的各种实施例的工艺，图3中的超高密度P-型沟道功率沟槽式MOSFET 300可包括，但不限于，大于或等于在20平方毫米内十亿个单元的沟槽组装密度，小于或等于0.8微米（μm）的单元节距以及大约1.22μm的沟槽深度。而且，位于该超高密度P-型沟道功率沟槽式MOSFET 300的多晶硅栅极114上方的电介质材料120可具有大约0.31μm的深度，同时，其沟槽110中的一个可具有大约0.45μm的宽度。另外，该超高密度P-型沟道功率沟槽式MOSFET 300的P+型源极层108可具有大约0.08μm的深度。在一个实施例中，以大约45度的倾斜度的斜角度源极注入（angle source implant）可具有在该超高密度P-型沟道功率沟槽式MOSFET 300的多晶硅栅极114上方的硅台面的侧壁上形成的自对准源极。
所指出的是，该超高密度功率沟槽式MOSFET 300可不包括通过图3示出的所有元件。此外，该超高密度功率沟槽式MOSFET 300可被实现成包括未通过图3示出的一个或更多个元件。所注意到的是，该超高密度功率沟槽式MOSFET 300可以类似于在此所描述的任意方式被利用或实现，但并不限于这样的方式。
图4说明了依据本发明的实施例的制造的超高密度厚底氧化物（thickbottom oxide,TBO）N-型沟道凹槽栅极功率沟槽式MOSFET 400的一部分的侧截面图。所注意到的是，该超高密度N-型沟道功率沟槽式MOSFET 400可以类似于在此参考在图2中的超高密度N-型沟道功率沟槽式MOSFET 200所描述的任意方式来制造或起作用，但并不限于这样的方式。注意，通过利用先进的光刻技术和依据本发明的各种实施例的工艺，在图4中的超高密度N-型沟道功率沟槽式MOSFET 400可包括，但不限于，大于或等于在20平方毫米内十亿个单元的沟槽组装密度、小于或等于0.8μm的单元节距，以及大约1.10μm的沟槽深度。此外，位于该超高密度N-型沟道功率沟槽式MOSFET 400的多晶硅栅极214上方的电介质材料220可具有大约0.22μm的深度，同时，其沟槽210中的一个在该沟槽顶部附近可具有大约0.57μm宽度。而且，该厚底氧化物（或电介质材料）212可具有大约0.15μm的深度。
注意，该超高密度功率沟槽式MOSFET 400可不包括通过图4所示出的所有元件。而且，该超高密度功率沟槽式MOSFET400可被实现成包括未通过图4示出的一个或更多个元件。所指出的是，该超高密度功率沟槽式MOSFET 400可以类似于在此所描述的任意方式被利用或实现，但并不限于这样的方式。
图5是依据本发明的各种实施例的装置500的侧截面视图。具体地，该装置500包括常规边缘终止516和超高密度P-型沟道凹槽栅极功率沟槽式MOSFET 100。在一个实施例中，为了避免表面拓补问题，该装置500可通过利用多晶硅CMP、多晶硅回蚀，以及电介质材料CMP平坦化工艺来制造。注意，该边缘终止516的一部分可被制造在该P-型外延层104内。例如，该边缘终止516可包括沟槽504，该沟槽504位于该P-型外延层104内。另外，该沟槽504可包括由电介质材料508包围的晶片边缘多晶硅（die edgepolysilicon）502，这些电介质材料诸如但不限于：二氧化硅（SiO2）、LTO、SACVD氧化物等等。而且，该边缘终止516可包括P+型区506，其可被注入在沟槽504两侧的P-型外延层104中。注意，该电介质材料508可在该源极接触点116之下延伸。而且，为了降低在该区域内的电场，该边缘终止516可包括沉积在电介质材料508上方的低温氧化物（LTO）和硼磷硅玻璃（BPSG）层510。应当注意到的是该LTO和BPSG（LTO+BPSG）层510和电介质材料508可在源极金属116之下延伸。在该LTO+BPSG层510之上可形成装置500的栅极金属总线512。此外，在该LTO+BPSG层510、栅极金属总线512以及源极金属116之上可沉积有钝化层（passivation layer）514。
所指出的是，在一个实施例中，装置500可被制造成包括连同边缘终止（类似于边缘终止516）的超高密度N-型沟道凹槽栅极功率沟槽式MOSFET200。例如，在该实施例中，在该装置500内示出的任意P型区或基板都可使用对应的N型区或基板来实现。而且，在该装置500内所示出的任意N型区都可使用对应的P型区实现。
应当注意到的是，装置500可不包括通过图5示出的所有元件。此外，该装置500可被实现成包括未通过图5示出的一个或更多个元件。所指出的是，该装置500可以类似于在此所描述的任意方式被利用或实现，但并不限于这样的方式。
图6是依据本发明的各种实施例的装置600的侧截面视图。具体地，该装置600包括沟槽边缘终止608和超高密度P-型沟道凹槽栅极功率沟槽式MOSFET 100。在一个实施例中，为了避免表面拓补问题，可通过利用多晶硅CMP、多晶硅回蚀，以及电介质材料CMP平坦化工艺来制造该装置600。注意，该沟槽边缘终止608的一部分可被制造在P-型外延层104内。例如，该沟槽边缘终止608可包括边缘终止沟槽602，其位于该P-型外延层104内。另外，该沟槽602可包括由电介质材料604包围的边缘终止多晶硅606，这些电介质材料诸如但不限于：二氧化硅（SiO2）、LTO、SACVD氧化物等等。注意，该电介质材料604可被制造成，在该边缘终止沟槽602内具有不同的厚度。例如，在一实施例中，在边缘终止沟槽602内侧的电介质材料604的厚度可通过对该装置600设定的击穿电压（BVds）等级来限定。所指出的是，该电介质材料604可在源极金属116之下延伸。而且，为了降低在该区域中的电场，该沟槽边缘终止608可包括沉积在该电介质材料604上方的低温氧化物（LTO）和硼磷硅玻璃（BPSG）层510。注意，该LTO+BPSG层510和电介质材料604可在源极金属116之下延伸。在该LTO+BPSG层510上方可形成该装置600的栅极金属总线512。此外，在该LTO+BPSG层510、栅极金属总线512，以及源极金属116的上方可沉积有钝化层514。
在一个实施例中，沟槽边缘终止608可与该超高密度P-沟道凹槽栅极功率沟槽式MOSFET 100分开地或一起被制造。在一实施例中，可使电介质材料604在边缘终止沟槽602内沉积和/或生长。例如，如果可期望在该边缘终止沟槽602内的电介质材料604较厚，则可通过利用掩模（mask）使电介质材料604在边缘终止沟槽602内沉积。一旦该电介质材料604已经在该边缘终止沟槽602内沉积和/或生长，则可使边缘终止多晶硅606在该电介质材料604上方沉积。此后，可利用多晶硅CMP处理以使边缘终止多晶硅606平坦化。同样地，该多晶硅CMP处理可返回基本平坦的硅表面，其能够将边缘终止处理插入到任意处理流程中，而不产生拓扑感应处理（topographyinduced process）问题。另外，可在该边缘终止多晶硅606上利用多晶硅回蚀处理。而且，可在该边缘终止多晶硅606和N型本体层106上执行电介质材料604的沉积。在一个实施例中，在新沉积的电介质材料604上可执行电介质材料CMP处理。所指出的是，可形成该沟槽边缘终止608而在其表面上不产生任何新的拓扑，并且也不会浪费大量的硅区域。
在图6内，所注意到的是，在各种的实施例中，除制造该沟槽边缘终止608以外，还可以为了其它目的利用边缘终止沟槽602。例如，诸如，多晶硅二极管、多晶硅电阻器、多晶硅温度传感器等等的功能广泛多样的多晶硅结构可被制造在该边缘终止沟槽602内。所指出的是，一种或更多种功能的多晶硅结构可以广泛多样的方式被制造在该边缘终止沟槽602内。例如，该一种或更多种功能的多晶硅结构可以在由Chen等人在2009年6月9日公布的第7,544,545号标题为“Trench Polysilicon Diode”的美国专利中所描述的任意方式被制造在该边缘终止沟槽602内，在此结合该专利作为参考。在一个实施例中，图6中的超高密度P-型沟道凹槽栅极功率沟槽式MOSFET 100和在边缘终止沟槽602内的该一种或更多种功能的多晶硅结构可一起或基本同时被制造，这能够降低制造成本。在某实施例中，图6的超高密度P-型沟道凹槽栅极功率沟槽式MOSFET 100可与在该边缘终止沟槽602内的一种或更多种功能的多晶硅结构分开地制造。
应当注意到的是，在一个实施例中，装置600可被制造成包括连同类似于沟槽边缘终止608的沟槽边缘终止的超高密度N-型沟道凹槽栅极功率沟槽式MOSFET 200。例如，在该实施例中，在装置600内示出的任意P型区或基板都可使用对应的N型区或基板来实现。而且，在该装置600内示出的任意N型区都可使用对应的P型区来实现。
所指出的是，该装置600可不包括通过图6示出的所有元件。此外，该装置600可被实现成包括未通过图6示出的一个或更多个元件。应当注意到的是，该装置600可以类似于在此所描述的任意方式被利用或实现，但并不限于这样的方式。
图7是依据本发明的各种实施例的装置700的侧截面视图。具体地，该装置700包括连同与超高密度P-型沟道凹槽栅极功率沟槽式MOSFET 100（未示出）相关联的栅极拾取器（gate pickup）的常规边缘终止516。在一个实施例中，为了避免表面拓补问题，该装置700可通过利用多晶硅CMP、多晶硅回蚀，以及电介质材料CMP平坦化工艺来制造。在一实施例中，该装置700示出了如何可将栅极多晶硅114耦接到栅极金属总线512上。例如，可将一个或更多个多晶硅栅极114制造成在源极金属116和栅极金属总线512之下延伸。穿过该低温氧化物（LTO）和硼磷硅玻璃（BPSG）层510，以及电介质材料508和120的组合，可形成孔或通路702。在一实施例中，当利用金属以形成栅极金属总线512时，该栅极金属总线512的金属可填满通路702，并从而与栅极多晶硅114接触。
应当注意到的是，该边缘终止516的一部分可被组装在P-型外延层104内。例如，该边缘终止516可包括位于P-型外延层104内的沟槽504。此外，沟槽504可包括由电介质材料508包围的晶片边缘多晶硅502，这些电介质材料诸如但不限于：二氧化硅（SiO2）、LTO、SACVD氧化物等等。此外，边缘终止516可包括P+型区506，其可被注入在沟槽504两侧的P-型外延层104中。所指出的是，电介质材料508可在源极金属116之下延伸。而且，为了降低在该区域中的电场，该边缘终止516可包括沉积在电介质材料508上方的LTO+BPSG层510。应当注意到的是，该LTO+BPSG层510和电介质材料508可在源极金属116之下延伸。在该LTO+BPSG层512上方可形成该装置700的栅极接触点512。在该LTO+BPSG层510、栅极金属总线512，以及源极金属116的上方可沉积有钝化层514。
图7中，在一个实施例中，装置700可被制造成与所示出的不同。例如，在该实施例中，在装置700内所示出的任意P型区或基板可使用对应的N型区或基板来实现。而且，在装置700中示出的任意N型区可使用对应的P型区来实现。
注意，装置700可不包括通过图7说明的所有元件。而且，该装置700可被实现成包括未通过图7示出的一个或更多个元件。应当注意到的是，装置700可以类似于在此所描述的任意方式被利用或实现，但并不限于这样的方式。
图8是依据本发明的各种实施例的装置800的侧截面视图。具体地，该装置800包括连同与超高密度P-沟道凹槽栅极功率沟槽式MOSFET 100（未示出）相关联的栅极拾取器的沟槽边缘终止808。所指出的是，该沟槽边缘终止808可以类似于在此参考图6的沟槽边缘终止608所描述的任意方式被制造并起作用，但并不限于这样的方式。在一个实施例中，为了避免表面拓扑问题，装置800可通过利用多晶硅CMP、多晶硅回蚀，以及电介质材料CMP平坦化工艺来组装。注意，该沟槽边缘终止808可以类似于在此所描述的沟槽边缘终止的任意方式被实现和起作用，但并不限于这样的方式。在一实施例中，装置800示出了如何可将栅极多晶硅114耦接到栅极金属总线512。例如，可将一个或更多个多晶硅栅极114被制造成在源极金属116和栅极金属总线512之下延伸。穿过低温氧化物（LTO）和硼磷硅玻璃（BPSG）层510，以及电介质材料804和120的组合，可形成孔或通路702。在一个实施例，当利用金属以形成栅极金属总线512时，该栅极金属总线512的金属可填满该通路702，并从而与栅极多晶硅114相接触。
所指出的是，可将沟槽边缘终止808的一部分制造在P-型外延层104内。例如，沟槽边缘终止808可包括在P-型外延层104内形成的沟槽802。而且，该沟槽802可包括由电介质材料804包围的边缘终止多晶硅806，这些电介质材料诸如但不限于：二氧化硅（SiO2）、LTO、SACVD氧化物等等。注意，可将电介质材料804制造成，在该边缘终止沟槽802内具有一种或更多不同的厚度。例如，在一实施例中，该边缘终止沟槽802内的电介质材料804的厚度可通过该装置800的击穿电压（BVds）等级来限定。注意，电介质材料804可在源极金属116之下延伸。而且，为了降低在该区域中的电场，沟槽边缘终止808可包括沉积在该电介质材料804上方的LTO+BOSG层510。注意，该LTO+BPSG层510和电介质材料804可在源极金属116之下延伸。在该LTO+BPSG层510上方可形成装置800的栅极金属512。此外，在该LTO+BPSG层510、栅极金属总线512，以及源极金属116上方可沉积有钝化层514。
图8中，在一个实施例中，装置800可被制造成与所示出的不同。例如，在该实施例中，在装置800内所示出的任意P型区或基板可使用对应的N型区或基板来实现。另外，在装置800内所示出的任意N型区可使用对应的P型区来实现。
所示出的是，装置800可不包括通过图8示出的所有元件。而且，该装置800可被实现成包括未通过图8示出的一个或更多个元件。注意，该装置800可以类似于在此所描述的任意方式被利用或实现，但并不限于这样的方式。
图9是依据本发明的各种实施例的装置900的侧截面视图。具体地，该装置900包括与超高密度P-型沟道凹槽栅极功率沟槽式MOSFET 100（未示出）相关联的栅极梳形物（gate finger）。注意，当晶片变大时，可期望在晶片内包括一个或更多个多晶硅栅极梳形物906，以避免在晶片内的栅极充电延迟问题。在一实施例中，为了避免表面拓扑问题，装置900可通过利用多晶硅CMP、多晶硅回蚀，以及电介质材料CMP平坦化工艺来制造。在一个实施例中，该装置900示出了如何可将多晶硅栅极梳形物906耦接到栅极金属912。例如，栅极梳形物沟槽（gate finger trench）902可被制造在N型本体106和P-型外延层104内。此外，栅极梳形物沟槽902可包括由电介质材料904包围的多晶硅栅极梳形物906，这些电介质材料904诸如但不限于：二氧化硅（SiO2）、LTO、SACVD氧化物等等。注意，该电介质材料904可在栅极金属912以及源极金属914和916之下延伸。
而且，为了降低在该区域中的电场，可在电介质材料904上方沉积有LTO+BPSG层910。注意，该LTO+BPSG层910和电介质材料904可在栅极金属912以及源极金属914和916之下延伸。在该LTO+BPSG层910之上可形成该装置900的栅极金属912。另外，在该LTO+BPSG层910、栅极金属912，以及源极金属914和916之上可沉积有钝化层918。穿过该LTO+BPSG层910和电介质材料904可形成孔或通路908。在一个实施例中，当利用金属以形成栅极金属912时，该栅极金属912的金属可填满通路908，并从而与多晶硅栅极梳形物906相接触。注意，P+型源极区920已经被注入在源极金属914和916之下的N型本体层106中。
图9中，在一个实施例中，可将装置900制造成与所示出的不同。例如，在该实施例中，在装置900内所示出的任意P型区或基板可使用对应N型区或基板来实现。此外，在装置900之内所示出的任意N型区可使用对应的P型区来实现。
注意，该装置900可不包括通过图9所示出的所有元件，而且，该装置900可被实现成包括未通过图9示出的一个或更多个元件。应当注意到的是，该装置900可以类似于在此所描述的任意方式被利用或实现，但并不限于这样的方式。
图10是依据本发明的各种实施例的图9的装置900的不同侧截面视图。具体地，图10是装置900的多晶硅栅极梳形物906的纵向的侧截面视图。在一个实施例中，为了避免表面拓补问题，可通过利用多晶硅CMP、多晶硅回蚀，以及电介质材料CMP平坦化工艺来制造图10中的装置900。在一实施例中，装置900示出了如何可将多晶硅栅极梳形物906耦接到栅极金属912上。
例如，栅极梳形物沟槽902可在N本体106（未示出）和P-外延层104内制造。栅极梳形物沟槽902可包括由电介质材料904包围的多晶硅栅极梳形物906，这些电介质材料诸如但不限于：二氧化硅（SiO2）、LTO、SACVD氧化物等等。注意，电介质材料904可在栅极金属912以及源极金属1002和1004之下延伸。而且，为了降低在该区域中的电场，在电介质材料904之上可沉积有LTO+BPSG层910。注意，该LTO+BPSG层910可在栅极金属912以及该源极金属1002和1004中每一个的一部分之下延伸。在该LTO+BPSG层910之上可形成该装置900的栅极金属912。而且，在该LTO+BPSG层910、栅极金属912和源极金属1002和1004之上可沉积有钝化层918。穿过该LTO+BPSG层910以及电介质材料904可形成孔或通路908。在一个实施例中，当利用金属以形成栅极金属912时，该栅极金属912中的金属可填满该通路908，并从而与多晶硅栅极梳形物906相接触。
图10中，在一个实施例中，可将装置900制造成与所示出的不同。例如，在该实施例中，在装置900内示出的任意P型区或基板可使用对应的N型区或基板来实现。另外，在装置900内所示出的任意N型区可使用对应的P型区来实现。
应当注意到的是，装置900可不包括通过图10示出的所有元件。此外，装置900可被实现成包括未通过图10示出的一个或更多个元件。注意，该装置900可以类似于在此所描述的任意方式被利用或实现，但并不限于这样的方式。
注意，图11至图14中的每一个图是依据本发明的各种实施例的方法的流程图。虽然在每一个流程图中都揭示了特定的操作，但是这些操作都是示例性的。这些方法中的每一个都可不包括通过它们相应的附图所说明的所有操作。而且，每一个方法可包括各种其它的操作，和/或所示出操作的变型。同样地，可改变每一个流程图中的操作顺序。应当理解的是在每一个流程图中，并非所有操作都执行。在各种的实施例中，可通过软件、固件、硬件或其任意组合来控制或管理每一种方法中这些操作的一个或更多个操作，但不限于这样的方式。每一个方法可包括对本发明实施例的处理，其可通过在计算机或运算装置可读和可执行指令（或代码）控制下的处理器和电组件来控制或管理。该计算机或运算装置可读和可执行指令（或代码）可驻留在例如数据存储特征中，诸如，计算机或运算装置可用的易失性存储器（volatilememory）、计算机或运算装置可用的非易失性存储器（non-volatile memory），和/或计算机或运算装置可用的海量数据存储器（mass data storage）。然而，该计算机或运算装置可读和可执行指令（或代码）可以驻留在任意类型的计算机或运算装置可读介质或存储器中。
图11是依据本发明的各种实施例的用于制造超高密度沟槽式MOSFET的方法1100的流程图。例如，该方法1100可包括在基板上形成外延区。此外，可在该外延区中注入本体区。在该本体区和外延区中可形成沟槽，其成为垂直MOSFET的一部分。而且，在这些沟槽内可使栅极氧化物生长并可使栅极多晶硅沉积。可在栅极多晶硅上进行化学机械抛光（CMP），并回蚀该栅极多晶硅。将一个或更多个源极区注入该本体区中。在该栅极多晶硅上以及该一个或更多个沟槽内可生长或沉积有电介质材料。CMP该电介质材料。LTO和BPSG电介质可沉积在其顶部表面上。蚀刻源极和栅极接触点。可形成前部金属层（front metal layer）和钝化层。可形成晶圆背部接地（waferback grounding）以及金属化。照这样的方式，可依据本发明的各种实施例来制造超高密度沟槽式MOSFET。
在图11的操作1102处，可在基板（例如，102或202）上形成外延区（例如，104和204）。所指出的是，该操作1102可以广泛不同的方式执行。例如，该操作1102可以类似于在此所描述的任意方式执行，但并不限于这样的方式。
在操作1104处，可将本体区（例如，106或206）注入外延区。应当注意到的是，该操作1104可以广泛不同的方式实现。例如，该操作1104可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图11中的操作1106处，可在本体区和外延区中形成或蚀刻出沟槽（例如，110或210），其成为垂直MOSFET（例如，100或200）的一部分。注意，该操作1106可以广泛不同的方式实现。例如，该操作1106可以类似于在此所描述的任意方式来实现，但并不限于这样的方式。
在图11中的操作1108处，在沟槽内可使栅极氧化物（例如，112或212）生长并且可使栅极多晶硅（例如，114或214）沉积。应当注意到的是，操作1108可以广泛不同的方式实现。例如，该操作1108可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图11中的操作1110处，CMP栅极多晶硅，以便使其基本上平坦化。注意，该操作1110可以广泛不同的方式实现。例如，该操作1110可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1112处，回蚀该栅极多晶硅。应当注意到的是，该操作1112可以广泛不同的方式实现。例如，该操作1112可以类似于在此所描述的任意方式实现，但是并不限于这样的方式。
在操作1114处，可将一个或更多个源极区（例如，108或208）注入到本体区中。所指出的是，该操作1114可以广泛不同的方式实现。例如，该操作1114可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图11的操作1116处，在栅极多晶硅上以及在一个或更多个沟槽内可生长或沉积有电介质材料（例如，120或220）。所指出的是，该操作1116可以广泛不同的方式实现。例如，该操作1116可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1118处，CMP栅极绝缘电介质材料，以便使其基本上平坦化。注意，该操作1118可以广泛不同的方式实现。例如，该操作1118可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图11的操作1120处，可使LTO和BPSG电介质沉积在其顶部表面上。注意，该操作1120可以广泛不同的方式实现。例如，该操作1120可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1122处，蚀刻出（或形成）源极和栅极接触点。应当注意到的是，该操作1122可以广泛不同的方式实现。例如，该操作1122可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图11中的操作1124处，可形成前部金属层（例如，116、216、512或912）和钝化层（例如，514或918）。所指出的是，该操作1124可以广泛不同的方式实现。例如，该操作1124可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图11中的操作1126处，可形成晶圆背部接地以及金属化（例如，118）。注意，该操作1126可以广泛不同的方式实现。例如，该操作1126可以类似于在此所描述的任意方式实现，但并不限于这样的方式。一旦完成操作1126，则可停止或退出处理1100。可以这样的方式，依据本发明的不同实施例来制造超高密度沟槽式MOSFET。
图12是依据本发明的不同实施例，用于制造超高密度沟槽式MOSFET的方法1200的流程图。例如，方法1200可包括在基板上形成外延区。此外，在该外延区中可形成或蚀刻出沟槽，其成为垂直MOSFET的一部分。可在这些沟槽内使栅极氧化物生长，并且使栅极多晶硅沉积。而且，可在该栅极多晶硅上进行化学机械抛光。将本体区注入外延区。此外，本方法1200可包括回蚀该栅极多晶硅。可将一个或更多个源极区注入到该本体区中。可在该栅极多晶硅上以及在该一个或更多个沟槽内生长或沉积有电介质材料。而且，可在该电介质材料上进行化学机械抛光。LTO和BPSG电介质可沉积在其顶部表面上。而且，本方法1200可包括蚀刻源极和栅极接触点。可形成前部金属层和钝化层。可形成晶圆背部接地和金属化。以这种方式，可依据本发明的不同实施例来制造超高密度沟槽MOSFET。
在图12中的操作1202中，可在基板（例如，102或202）上形成外延区（例如，104或204）。所指出的是，该操作1202可以广泛不同的方式执行。例如，操作1202可以类似于在此所描述的任意方式执行，但并不限于这样的方式。
在操作1204处，可在该外延区中形成或蚀刻出沟槽（例如，110或210），其作为垂直MOSFET（例如，100或200）的一部分。应当注意到的是，该操作1204可以广泛不同的方式实现。例如，该操作1204可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图12中的操作1206处，可在该沟槽中使栅极氧化物（例如，112或212）生长并可使栅极多晶硅（例如，114或214）沉积。注意，该操作1206可以广泛不同的方式实现。例如，该操作1206可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图12中的操作1208处，CMP栅极多晶硅，以便使其基本上平坦化。所指出的是，该操作1208可以广泛不同的方式实现。例如，该操作1208可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1210处，可将本体区（例如，106或206）注入到外延区中。应当注意到的是，该操作1210可以广泛不同的方式实现。例如，该操作1210可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1212处，回蚀栅极多晶硅。应当注意到的是，该操作1212可以广泛不同的方式实现。例如，该操作1212可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1214处，可将一个或更多个源极区（例如，108或208）注入到本体区中。所指出的是，该操作1214可以广泛不同的方式实现。例如，该操作1214可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图12中的操作1216处，可在栅极多晶硅上以及在一个或更多个沟槽内使电介质材料（例如，120或220）生长或沉积。所指出的是，该操作1216可以广泛不同的方式实现。例如，该操作1216可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1218处，CMP所述栅极绝缘电介质材料，以便使其基本上平坦化。注意，该操作1218可以广泛不同的方式实现。例如，该操作1218可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图12中的操作1220处，可使LTO和BPSG电介质沉积在其顶部表面上。注意，该操作1220可以广泛不同的方式实现。例如，该操作1220可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1222处，蚀刻出（或形成）源极和栅极接触点。应当注意到的是，该操作1222可以广泛不同的方式实现。例如，该操作1222可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图12中的操作1224处，可形成前部金属层（例如，116或216或512或912）和钝化层（例如，514或918）。所指出的是，该操作1224可以广泛不同的方式实现。例如，该操作1224可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1226处，可形成晶圆背部接地和金属化（例如，118）。注意，该操作1226可以广泛不同的方式实现。例如，该操作1226可以类似于在此所描述的任意方式实现，但并不限于这样的方式。一旦完成操作1226，可结束或退出处理1200。以这种形式，可依据本发明的不同实施例制造超高密度沟槽式MOSFET。
图13是依据用于制造超高密度沟槽式MOSFET的本发明的不同实施例的方法1300的流程图。例如，方法1300可包括在基板上形成外延区，此外，可在该外延区中形成或蚀刻出沟槽，其成为垂直MOSFET的一部分。在这些沟槽内可使栅极氧化物生长，并可使栅极多晶硅沉积。而且，在该栅极多晶硅上可进行化学机械抛光。此外，该方法1300可包括回蚀该栅极多晶硅。可将一个或更多个源极区注入未来本体区。在该栅极多晶硅上以及在一个或更多个沟槽内可使电介质材料生长或沉积。而且，在该电介质材料上可进行化学机械抛光。可将本体区注入外延区。可将LTO和BPSG电介质沉积在其顶部表面上。而且，该方法1300可包括蚀刻出源极和栅极接触点。可形成前部金属层和钝化层。可形成圆晶背部接地和金属化。以这种方式，可依据本发明的不同实施例制造超高密度沟槽式MOSFET。
在图13的操作1302处，可在基板（例如，102或202）上形成外延区（例如，104和204）。所指出的是，该操作1302可以广泛不同的方式实现，例如，该操作1302可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1304处，可在该外延区中形成或蚀刻出沟槽（例如，110或210），其作为垂直MOSFET（例如，100或200）的一部分。注意，该操作1304可以广泛不同的方式实现。例如，该操作1304可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图13中的操作1306处，在这些沟槽中可生长栅极氧化物（例如，122或212）并可沉积栅极多晶硅（例如，114或214）。所注意到的是，该操作1306可以广泛不同的方式实现，例如，该操作1306可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1308处，CMP栅极多晶硅，以便使其基本上平坦化。注意，该操作1308可以广泛不同的方式实现，例如，该操作1308可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图13的操作1310处，回蚀栅极多晶硅。所注意到的是，该操作1310可以广泛不同的方式实现。例如，该操作1310可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1312处，可将一个或更多个源极区（例如，108或208）注入未来本体区。所指出的是，该操作1312可以广泛不同的方式实现，例如，该操作1312可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图13中的操作1314处，可使电介质材料（例如120或220）生长或沉积在栅极多晶硅上以及一个或更多个沟槽内。所指出的是，该操作1314可以广泛不同的方式实现，例如，该操作1314可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1316处，CMP栅极绝缘电介质材料，以便使其基本上平坦化。注意，该操作1316可以广泛不同的方式实现。例如，该操作1316可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图13中的操作1318处，可将本体区（例如，106或206）注入到外延区中。所注意到的是，该操作1318可以广泛不同的方式实现，例如，该操作1318可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1320处，可使LTO和BPSG电介质沉积在其顶部表面上。注意，该操作1320可以广泛不同的方式实现。例如，该操作1320可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1322处，蚀刻（或形成）源极和栅极接触点。应当注意到的是，该操作1322可以广泛不同的方式实现。例如，该操作1322可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图13中的操作1324处，可形成前部金属层（例如，116或216或512或912）和钝化层（例如，514或918）。所指出的是，该操作1324可以广泛不同的方式实现。例如，该操作1324可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1326处，可形成圆晶背部接地和金属化（例如，118）。注意，该操作1326可以广泛不同的方式实现，例如，该操作1326可以类似于在此所描述的任意方式实现，但并不限于这样的方式。一旦完成该操作1326，则可结束或退出该处理1300。以这样的方式，可依据本发明的不同实施例制造超高密度沟槽式MOSFET。
图14是依据本发明的不同实施例，用于作为制造超高密度沟槽式MOSFET的一部分实现沟槽边缘终止的方法1400的流程图。例如，该方法1400可包括在基板上形成外延区。而且，可在该外延区中形成或蚀刻出边缘终止沟槽，其作为垂直MOSFET的一部分。而且，可使电介质材料在该边缘终止沟槽内生长或沉积。此外，可将多晶硅沉积在边缘终止沟槽内。而且，可在该多晶硅上进行化学机械抛光，并且回蚀该多晶硅。此后，可将该处理1400并入方法1100（图11）或方法1200（图12）或方法1300（图13）。例如，在不同实施例中，该处理1400可继续进行图11中的操作1104至1126，或者图12中的操作1204至1226，或者图13中的操作1304至1326。以这种方式，依据本发明的不同实施例的沟槽边缘终止可作为制造超高密度沟槽式MOSFET的一部分被实现。
在图14中的操作1402处，可在基板（例如，102或202）上形成外延区（例如，104或204）。所指出的是，该操作1402可以广泛不同的方式实现。例如，该操作1402可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1404处，可在该外延区中形成或蚀刻边缘终止沟槽（例如，802），其成为垂直MOSFET（例如，100或200）的一部分。注意，该操作1404可以广泛不同的方式实现，例如，该操作1404可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图14中的操作1406处，可使电介质材料（例如，804）在该边缘终止沟槽内生长或沉积。所指出的是，该操作1406可以广泛不同的方式实现。例如，该操作1406可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1408处，可使多晶硅（例如，806）沉积在该边缘终止沟槽内。应当注意到的是，该操作1408可以广泛不同的方式实现。例如，该操作1408可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在图14中的操作1410处，CMP多晶硅并回蚀该多晶硅。注意，该操作1410可以广泛不同的方式实现。例如，该操作1410可以类似于在此所描述的任意方式实现，但并不限于这样的方式。
在操作1412处，该处理1400可继续进行图11中的操作1104至1126，或图12中的操作1204至1226，或图13中的操作1304至1326。所指出的是，该操作1412可以广泛不同的方式实现。例如，该操作1412可以类似于在此所描述的任意方式实现，但并不限于这样的方式。以这种方式，依据本发明的不同实施例的沟槽边缘终止可作为制造超高密度沟槽式MOSFET的一部分实现。
前面已经以说明和描述的目的呈现出对依据本发明的不同特定实施例的描述。这既不意图具有穷举性，也不意图将本发明限制在所揭示出的这种精确的形式下，并且按照以上所教导的，还可能存在许多的修改和变型。本发明将依据权利要求书及其等价物来解释。在此所描述的所有元件、部件和步骤都是被优选地包括在内的。应该理解，这些元件、部件和步骤可由其它元件、部件和步骤来替换，或者全部被删除，正如对于那些本领域技术人员将显而易见的。概念：
本文至少已经揭示了以下的概念：
概念1.一种方法，包括：
在垂直金属氧化物半导体场效应晶体管（MOSFET）的本体区中形成多个沟槽；
将源极区成角度地注入所述本体区中；
使电介质材料在所述多个沟槽内生长；
使栅极多晶硅在所述多个沟槽内沉积；
化学机械抛光所述栅极多晶硅；以及
回蚀在所述多个沟槽内的所述栅极多晶硅。
概念2.概念1中的方法，进一步包括：
使电介质材料沉积在回蚀的栅极多晶硅上；以及
化学机械抛光所述电介质材料。
概念3.概念2中的方法，进一步包括：
将在所述电介质材料上的源极接触点和所述源极区自对准。
概念4.概念3中的方法，其中，所述源极接触点与所述源极区中的至少一个相接触。
概念5.概念1中的方法，进一步包括：
在基板上形成外延区。
概念6.概念5中的方法，其中，所述外延区为P-且所述基板为P++。
概念7.概念5中的方法，其中，所述外延区为N-并且所述基板为N++。
概念8.一种方法，包括：
在装置的外延区中形成边缘终止沟槽；
将电介质材料沉积在所述边缘终止沟槽内；
将多晶硅沉积在所述边缘终止沟槽内；
化学机械抛光所述多晶硅；以及
回蚀在所述边缘终止沟槽内的所述多晶硅。
概念9.概念8中的方法，进一步包括：
将电介质材料沉积在回蚀的多晶硅上；以及
化学机械抛光所述电介质材料。
概念10.概念9中的方法，进一步包括：
将低温氧化物（LTO）和硼磷硅玻璃（BPSG）沉积在所述电介质材料上。
概念11.概念8中的方法，进一步包括：
在所述外延区内形成本体区，其中，所述边缘终止沟槽围绕所述本体区。
概念12.概念8中的方法，其中，所述形成进一步包括在垂直金属氧化物半导体场效应晶体管（MOSFET）的本体区中形成多个栅极沟槽。
概念13.概念12中的方法，其中，所述沉积多晶硅进一步包括使多晶硅沉积在所述栅极沟槽内。
概念14.概念13中的方法，其中，所述化学机械抛光进一步包括化学机械抛光在所述栅极沟槽内的所述多晶硅。
概念15.概念14中的方法，其中，所述回蚀进一步包括回蚀在所述栅极沟槽内的所述多晶硅。
概念16.一种装置，包括：
在垂直金属氧化物半导体场效应晶体管（MOSFET）的本体区内的多个沟槽，其中，所述多个沟槽的每个包括由电介质材料包围的栅极多晶硅，其中，使所述电介质材料的上表面平坦化；
源极接触点；以及
多个台面，这些台面限定所述多个沟槽，所述多个台面中的每一个包括与所述源极接触点相接触的源极区。
概念17.概念16中的装置，其中，所述多个沟槽的密度为在20平方毫米内具有至少十亿个单元。
概念18.概念16中的装置，其中，所述多个沟槽中的每一个具有0.8微米或更低的单元节距，以及大约1微米的深度。
概念19.概念16中的装置，进一步包括：
在所述本体区内的边缘终止沟槽，其中，所述终止沟槽包括由电介质材料包围的终止多晶硅，其中，所述电介质材料的所述上表面被平坦化。
概念20.概念16中的装置，其中，所述边缘终止沟槽比所述垂直MOSFET的栅极接触点更宽。

Claims (10)

1.一种用于制造金属氧化物半导体场效应晶体管MOSFET的方法，包括：
在基板上形成外延区；
在垂直金属氧化物半导体场效应晶体管MOSFET的所述外延区中形成多个沟槽；
使电介质材料在所述多个沟槽内生长；
使栅极多晶硅在所述多个沟槽内沉积；
化学机械抛光所述栅极多晶硅；以及
回蚀在所述多个沟槽内的所述栅极多晶硅；
将源极区成角度地注入所述外延区中；
使电介质材料沉积在所述回蚀的栅极多晶硅上；
通过化学机械抛光来平坦化所述电介质材料；以及
将本体区注入到所述外延区中。
2.如权利要求1所述的方法，进一步包括：
使所述电介质材料上的源极接触点和所述源极区自对准。
3.如权利要求2所述的方法，其中，所述源极接触点与所述源极区中的至少一个相接触。
4.如权利要求1所述的方法，其中，所述外延区为P-型，并且所述基板为P++型。
5.如权利要求1所述的方法，其中，所述外延区为N-型，并且所述基板为N++型。
6.如权利要求1所述的方法，其中，所述多个沟槽具有在20平方毫米中至少十亿个单元的密度。
7.如权利要求1所述的方法，其中，所述多个沟槽中的每一个具有0.8微米或更低的单元节距，以及1微米的深度。
8.如权利要求1所述的方法，进一步包括：
在所述外延区中形成边缘终止沟槽；以及
在所述边缘终止沟槽内沉积电介质材料；
在所述边缘终止沟槽内沉积多晶硅；以及
化学机械抛光所述多晶硅。
9.如权利要求8所述的方法，进一步包括：
在所述边缘终止沟槽内回蚀所述多晶硅。
10.如权利要求8所述的方法，其中，所述边缘终止沟槽比所述垂直MOSFET的栅极接触点更宽。
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