CN103168363A - 半导体结构及制造方法 - Google Patents
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Abstract
本文公开一种鳍片FET端注入半导体结构及制造方法。所述方法包括在包括下伏绝缘体层（10b）的衬底（18’）的硅层上形成至少一个芯轴（图5中的14）。该方法进一步包括蚀刻硅层以在至少一个芯轴之下形成至少一个硅岛（18’）。该方法进一步包括对至少一个硅岛的侧壁执行离子注入以在侧壁上形成掺杂区（20）。该方法进一步包括在衬底上形成介电层，平坦化介电层的顶表面以便与至少一个芯轴（14）的顶表面共面。该方法进一步包括去除至少一个芯轴（14）以在介电层中形成开口。该方法进一步包括蚀刻至少一个硅岛以形成具有掺杂的源极和漏极区的至少一个鳍片岛。
Description
技术领域
本发明涉及半导体结构及制造方法。更具体地说，本发明涉及鳍片FET端注入半导体带及制造方法。
背景技术
构成多鳍片双栅鳍片场效应晶体管（鳍片FET）的部件几何形状会导致制造的复杂度。例如，当使用传统的倾斜离子注入时，阻挡抗蚀剂的遮蔽效应导致鳍片FET中的扩展掺杂复杂化。具体而言，阻挡抗蚀剂对鳍片间距的纵横比导致在离子注入期间遮蔽结构两侧的问题。此遮蔽效应可以导致有限的电路密度。
传统解决方案包括使用V型鳍片布局，从与栅极近似正交的扭转方向倾斜注入；以及在与栅极近似正交的扭转角上注入经端蚀刻的（end-etched）鳍片。前一种传统方法限于V型布置方案，而后一种传统方法依赖于在极小的结构上的利用选择性硅的鳍片扩展，这极具挑战性。
因此，本领域需要克服上面描述的缺陷和限制。
发明内容
在本发明的第一方面，一种方法包括在包括下伏绝缘体层的衬底的硅层上形成至少一个芯轴。所述方法进一步包括蚀刻所述硅层以在所述至少一个芯轴之下形成至少一个硅岛。所述方法进一步包括对所述至少一个硅岛的侧壁执行离子注入以在所述侧壁上形成掺杂区。所述方法进一步包括在所述掺杂的侧壁区上生长外延材料。所述方法进一步包括在所述衬底上形成介电层，平坦化其顶表面以便与所述至少一个芯轴的顶表面共面。所述方法进一步包括去除所述至少一个芯轴以在所述介电层中形成开口。所述方法进一步包括蚀刻所述至少一个硅岛以形成具有源极和漏极掺杂区的至少一个鳍片岛。
在本发明的另一方面，一种方法包括在衬底的硅膜上形成多个牺牲结构。所述方法进一步包括选择性蚀刻所述硅膜以形成由沟槽隔离的多个分立岛。所述方法进一步包括在所述硅膜的侧壁上形成掺杂区。所述方法进一步包括在所述硅膜的所述侧壁上的所述掺杂区上形成外延材料。所述方法进一步包括去除所述硅膜上的所述多个牺牲结构并将沟槽蚀刻到所述硅岛中以形成分立鳍片结构。所述方法进一步包括在所述分立鳍片结构之上形成栅极介电材料和栅极电极材料以形成分立鳍片FET，该分立鳍片FET在其端部具有由掺杂区形成的源极区和漏极区的。
在本发明的又一方面，一种结构包括多个间隔的单晶硅鳍片。所述结构进一步包括邻接所述多个间隔的单晶硅鳍片一个端部的掺杂的单晶硅源极以及邻接所述多个间隔的单晶硅鳍片的另一端部的掺杂的单晶硅漏极。所述结构进一步包括邻接所述掺杂的单晶硅源极和漏极的外延硅接触。
在本发明的另一方面，提供有形地包含在机器可读存储介质中用于设计、制造或测试集成电路的设计结构。所述设计结构包括本发明的结构。在进一步的实施例中，在机器可读数据存储介质上编码的硬件描述语言（HDL）设计结构包括当在计算机辅助设计系统中处理时，产生包括本发明的结构的鳍片FET结构的机器可执行表示的元件。在更进一步地实施例中，提供计算机辅助设计系统中的方法以产生鳍片FET结构的功能设计模型。所述方法包括产生鳍片FET结构的结构元件的功能表示。
附图说明
下面的具体实施例参考所指出的多个附图，借助本发明示例性实施例的非限制性实例描述。
图1-11示出根据本发明各方面的用于构建具有自对准扩展的密集鳍片FET结构的处理步骤和各个结构；以及
图12是用于半导体设计、制造和/或测试的设计过程的流程图。
具体实施方式
本发明涉及半导体结构及制造方法。更具体地说，本发明涉及鳍片FET端注入半导体带及制造方法。更具体地说，本发明提供具有自对准延伸功能的密集鳍片FET结构及制造方法。在实施例中，本发明的方法包括对硅的端块执行注入并在形成鳍片FET栅极之前蚀刻该块中的鳍片。这样有利地允许形成具有自对准扩展的密集鳍片FET集成。在实施例中，鳍片FET可以具有单晶结构，此结构与传统的鳍片FET结构相比，提供低电阻结构。可提供此优点是因为与传统的构建方法相比，用于形成源极和漏极区的注入过程以陡峭（steep）角度和更低的剂量和能量执行。可以这样做是因为消除了通常阻止掺杂剂从陡峭角度注入下伏硅的阻挡掩模和/或邻近的鳍片。
图1示出根据本发明的各方面的处理步骤和最终结构。图1示出包括晶片10的结构5。在实施例中，晶片10例如可以是BULK（体）或绝缘体上硅（SOI）。在SOI实现中，氧化物或其他隔离区10b夹在硅层10a与硅膜10c之间。在BULK实现中，参考标号10b可以表示任何隔离区或结隔离。在实施例中，在晶片10中形成浅沟槽隔离结构（STI）12。STI12可通过任何传统方式（例如光刻工艺和蚀刻工艺）形成。在实施例中，STI12包括氧化物。
在晶片10上形成多个牺牲结构（例如，芯轴）14，具体指在硅膜10c形成。牺牲结构14是通过在晶片10上沉积材料和使用所属领域的技术人员公知的传统的构图技术（例如，反应离子蚀刻（RIE）技术）构图材料形成的牺牲结构。在实施例中，牺牲结构14可以由氮化硅、氧化硅或多晶硅构成，也可以是这些材料的适当叠层。在进一步的实施例中，牺牲结构14由不同于下伏膜10c的材料形成。在实施例中，牺牲结构14宽度约8nm至约25nm，高度约60nm至约600nm，长度约50nm至约300nm，具体取决于栅结构设计。
图2a示出根据本发明的各方面的其他处理步骤和产生的结构。图2b示出图2a的结构的顶视图。在实施例中，在牺牲结构14上形成保形（conformal）材料以形成侧壁结构16。保形材料可通过在牺牲结构14和所述结构的暴露面（例如，STI12和膜10c）上沉积材料形成。在实施例中，保形材料例如可以是SiN或SiO2。在实施例中，保形材料可以是其他材料，例如SiN和SiO2的组合。在进一步的实施例中，执行各向同性蚀刻以在牺牲结构14的侧面形成侧壁结构（例如，间隔物）16。在实施例中，各向同性蚀刻暴露出牺牲结构14的顶部。侧壁结构16可以为约1.5nm至约5nm，但是可优选地调整尺寸以允许最终注入的源极和漏极会底扩散将形成鳍片FET的最终栅极电极约10%的物理栅极长度。
图3示出根据本发明的各方面的其他处理步骤和产生的结构。如图3所示，沟槽18在牺牲结构14的侧面形成。沟槽18形成硅岛18’，所述硅岛的高度可以约为15-35nm，宽度可以约为7-30nm。在实施例中，硅岛18’具有与侧壁结构16和牺牲结构14的相同的尺寸。例如，硅岛18’的长度可以约为50nm至300nm，这样为鳍片FET退火工艺期间的再结晶提供足够的余地。在实施例中，沟槽18通过具有化学过程的定向蚀刻形成，此工艺可选择性地去除硅膜10c的暴露部分（例如，不受牺牲结构214和侧壁16保护的硅膜10c）。在实施例中，牺牲结构14与下伏的膜的材料不同，以便确保牺牲结构14不会在定向蚀刻工艺期间被去除。
图4a示出根据本发明的各方面的其他处理步骤和产生的结构。图4b是图4a的结构的顶视图。如图4a和4b所示，对硅岛18’的暴露侧壁（相对的第一和第二侧壁）执行注入处理以例如形成nFET或pFET。在实施例中，nFET可以掺杂砷或磷；而pFET可以掺杂硼。由于存在诸如注入方向、消除阻挡注入的阻挡掩模或邻近的鳍片FET等因素，与传统的注入工艺相比，现在可以从更陡峭角度提供更低的剂量、低能量。有利地，这样的注入工艺可最小化对硅岛18’的任何损害，例如确保Si岛18’的晶格最小地被离子注入损坏。这样进而确保硅岛18’的硅可以在形成鳍片FET的后续退火工艺期间再结晶。通过这种方式，有利地，鳍片FET可以通过单晶硅形成。
图5示出根据本发明的各方面的其他处理步骤和产生的结构。如图5所示，硅岛18’包括掺杂区（第一和第二掺杂区）20。在实施例中，掺杂区20以受注入剂量和能量和侧壁结构16控制的预定百分比从硅岛18’的侧面穿透到硅岛中。在实施例中，所述预定百分比通常小于牺牲结构14的10%，例如导致在退火之后，在10%的栅极长度的底扩散。在实施例中，掺杂区20穿透硅岛18’到达稍超过侧壁结构16的深度。另外，选择间隔物16以具有的尺寸使得掺杂区20约为栅极长度的10%。
在图6中，在硅岛18’的侧面选择性生长SiGe、SiC或Si材料22。在实施例中，生长SiGe并以硼掺杂以用于pFET，从而为FET提供低电阻。在实施例中，在邻近硅岛18’上的材料22之间提供间隙19，以便与生长材料22来填充间隙相比，允许附加金属硅化物区24在材料22的更大表面积上接触（如实施例中构想的那样）。硅化物区24通过金属硅化工艺提供。在实施例中，有利地留下间隙19以允许金属硅化物24的更大接触面积，从而提供结构的更低电阻。
在图7中，在结构上沉积层间介电层（ILD）26。在实施例中，ILD26例如可以是二氧化硅（SiO2）。沉积处理之后，可以平坦化ILD26以暴露牺牲结构14的顶部，例如，通过平坦化与牺牲结构14的顶表面共面。然后使用选择性的蚀刻工艺去除牺牲结构14以形成沟槽结构28。在实施例中，侧壁结构16或其各部分也可以在选择性蚀刻工艺期间去除。
图8示出根据本发明的各方面的其他处理步骤和结构的各个顶视图（沿不同的横截面）。如图8所示，蚀刻暴露的硅岛18’的部分形成相互分离的分立鳍片结构30。在实施例中，蚀刻工艺将去除硅岛18’中选择的部分以暴露下伏绝缘体层10b’。在实施例中，选择性去除包括形成沟槽，从而形成隔离的硅岛或鳍片结构30。
蚀刻工艺可通过在硅岛18’上沉积掩模和构图掩模以提供开口来执行。然后例如使用传统的反应离子蚀刻（RIE）技术蚀刻暴露的下伏硅岛18’以形成单独的分立鳍片结构30。在实施例中，蚀刻工艺将鳍片结构30相互隔离。在实施例中，蚀刻工艺不会去除剩余分立鳍片结构30侧面上的掺杂区20，因为它们受侧壁结构16或其一部分保护。在实施例中，侧壁结构16可以在形成鳍片结构30之后完全去除。
图9是本发明的结构在形成栅极体之前的顶视图。在实施例中，每个鳍片结构30通过绝缘体区10b’隔离。鳍片结构30均包括由单晶结构形成的源极和漏极区30a，即，掺杂区20。有利地，本发明的结构将具有多个由单晶硅形成的鳍片结构30。与传统工艺相比，此结构可提供更低的电阻。鳍片结构30还被硅化物区24围绕以进一步降低电阻。
如图10所示，栅极32通过传统沉积工艺在沟槽28中形成。例如，介电材料32a沉积在分立鳍片结构30（例如，构图的硅岛18’）上，其包括掺杂区20，现在形成源极和漏极区30a。介电材料32a例如可以是高K电介质，例如SiO2，接着是基于铪的材料以形成层叠结构。栅极电极32b在介电层32a之上沉积。在实施例中，栅极电极32b例如可以是金属或金属叠层。在实施例中，可以在金属上沉积掺杂的多晶（poly）。在进一步的实施例中，介电层32c可以围绕栅极电极32b。
在图10中，介电层32a和栅极电极32b可以被均厚（blanket）沉积在多个鳍片结构30之上。介电层32a和栅极电极32b还可以在绝缘体区10b’之上形成。通过这种方式，形成栅结构32的介电层32a和栅极电极32b将在多个鳍片结构30之上延伸。在实施例中，例如在鳍片结构30的端部处，源极和漏极区30a与栅极32的长度垂直。
图11是在半导体设计、制造和/或测试中使用的设计过程的流程图。图11示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图1-10中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程900处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程（例如设计、制造或仿真电路、组件、器件或系统）的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备（例如电子束写入仪）、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器（例如，用于对可编程门阵列进行编程的机器）。
设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC（ASIC）的设计流程900可能不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化到可编程阵列（例如由
Inc.或
Inc.提供的可编程门阵列（PGA）或现场可编程门阵列（FPGA））中的设计流程900。
图11示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特征，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计（ECAD）生成设计结构920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图1-10中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL）设计实体或遵循和/或兼容低级HDL设计语言（例如Verilog和VHDL）和/或高级设计语言（例如C或C++）的其他数据结构。
设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图1-10中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构（例如设计结构920）的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分立部件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程合成，其中网表980被重新综合一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的模型、布图和符号表示。所述数据结构类型还可包括设计规范940、特征数据950、检验数据960、设计规则970和测试数据文件985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
设计过程910采用和结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构920连同示出的部分或全部支持数据结构，从而生成第二设计结构990。
设计结构990以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图1-10中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构990可以包括在功能上仿真图1-10中示出的器件的编译后的可执行HDL仿真模型。
设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式（例如以GDSII（GDS2）、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息）。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、布线、金属层、过孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图1-10中示出的器件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995，例如，在阶段995，设计结构990：继续到流片（tape-out），被发布到制造公司、被发布到掩模室（mask house）、被发送到其他设计室，被发回给客户等。
上述方法用于集成电路芯片制造。制造者可以以原始晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多芯片封装（例如，具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何情况下，所述芯片然后都作为（a）中间产品（如母板）或（b）最终产品的一部分与其他芯片、分立电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。
此处使用的术语只是为了描述特定的实施例并且并非旨在作为本发明的限制。如在此使用的那样，单数形式“一”、“一个”和“所述”旨在同样包括复数形式，除非上下文明确地另有所指。还将理解，当在此说明书中使用时，术语“包括”和/或“包含”指定存在声明的特征、整体（integer）、步骤、操作、元素和/或部件，但是并不排除存在或增加一个或多个其他特征、整体、步骤、操作、元素、组件和/或它们构成的组。
以下的权利要求中的对应结构、材料、作用以及所有装置或步骤加功能元件的等价物，旨在包括任何用于与在权利要求中具体指出的其它单元相组合地执行该功能的结构、材料或作用。所给出的对本发明的描述是示例性和描述性的，并非穷尽性的，并且也不限于所公开的形式。在不偏离本发明的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。实施例的选择和描述，旨在最好地解释本发明的原理、实际应用，可使本技术领域的普通人员理解适合于所构想的特定应用的本发明的用于各种修改的各种实施例。因此，尽管根据实施例描述了本发明，但是本领域的技术人员将理解，本发明可以根据修改并在所附权利要求的精神和范围下实施。
Claims (20)
1.一种方法，包括：
在包括下伏绝缘体层的衬底的硅层上形成至少一个芯轴；
蚀刻所述硅层以在所述至少一个芯轴之下形成至少一个硅岛；
对所述至少一个硅岛的侧壁执行离子注入以在所述侧壁上形成掺杂区；
在掺杂的侧壁区上生长外延材料；
在所述衬底上形成介电层，平坦化所述介电层的顶表面以便与所述至少一个芯轴的顶表面共面；
去除所述至少一个芯轴以在所述介电层中形成开口；以及
蚀刻所述至少一个硅岛以形成具有掺杂的源极和漏极区的至少一个分立鳍片岛。
2.根据权利要求1的方法，所述至少一个分立鳍片岛是多个鳍片FET，所述多个鳍片FET通过垂直于所述多个鳍片FET的长度在所述至少一个鳍片岛上沉积介电材料并在所述介电材料上沉积栅极电极材料而形成。
3.根据权利要求1的方法，进一步包括在去除所述至少一个芯轴之前，在所述至少一个芯轴的侧面形成保形侧壁结构。
4.根据权利要求3的方法，其中所述侧壁结构控制所述侧壁的所述离子注入的深度。
5.根据权利要求4的方法，其中对所述侧壁的所述离子注入穿透大约10%的栅极长度。
6.根据权利要求1的方法，其中在所述掺杂的侧壁区上生长的外延材料为SiG、SiC和Si的一种。
7.根据权利要求1的方法，进一步包括在去除所述至少一个芯轴之前，硅化所述外延材料。
8.根据权利要求1的方法，其中所述至少一个芯轴在用以形成所述至少一个鳍片岛的蚀刻期间保护所述硅岛的部分。
9.根据权利要求1的方法，其中所述掺杂的源极和漏极区在所述至少一个分立鳍片岛的端部。
10.根据权利要求1的方法，其中所述衬底为绝缘体上硅（SOI），以及所述绝缘体层为掩埋氧化物。
11.根据权利要求1的方法，其中所述蚀刻形成穿过所述至少一个硅岛并延伸到所述绝缘体层的沟槽，从而形成所述至少一个分立鳍片岛。
12.根据权利要求1的方法，其中所述芯轴由不同于所述硅层的材料制成，以便在没有覆盖所述芯轴的掩模的情况下，选择性地蚀刻所述硅层。
13.一种方法，包括：
在衬底的硅膜上形成多个牺牲结构；
选择性蚀刻所述硅膜以形成由沟槽隔离的多个分立岛；
在所述硅膜的侧壁上形成掺杂区；
在所述硅膜的所述侧壁上的所述掺杂区上形成外延材料；
去除所述硅膜上的所述多个牺牲结构并将沟槽蚀刻到所述硅岛中以形成分立鳍片结构；以及
在所述分立鳍片结构之上形成栅极介电材料和栅极电极材料以形成分立鳍片FET，所述分立鳍片FET在其端部具有由所述掺杂区形成的源极区和漏极区。
14.根据权利要求13的方法，其中所述源极和漏极区由单晶结构形成。
15.根据权利要求14的方法，其中所述牺牲结构由不同于所述硅膜的材料制成，以便能够选择性蚀刻所述硅膜。
16.根据权利要求15的方法，其中选择性蚀刻所述硅膜在所述衬底的下伏绝缘体层处停止，由此暴露所述沟槽中并位于所述多个分立岛之间的所述下伏绝缘体层的部分。
17.根据权利要求16的方法，进一步包括：
在所述多个牺牲结构的侧壁上沉积侧壁结构，所述侧壁结构控制所述掺杂区的穿透深度；
在所述多个牺牲结构以及所述下伏绝缘体的暴露部分上沉积层间介电材料；
平坦化所述层间电介质以便与所述多个牺牲结构的表面共面，其中：
去除所述多个牺牲结构暴露所述硅岛；
将沟槽蚀刻到所述硅岛中包括构图所述硅岛之上的掩模以对应于所述分立鳍片结构；以及
形成所述栅极介电材料和所述栅极电极材料包括在多个所述分立鳍片结构之上均厚沉积所述栅极介电材料和所述栅极电极材料。
18.根据权利要求17的方法，进一步包括在所述外延材料之上形成硅化物区域。
19.一种结构，包括：
多个间隔的单晶硅鳍片；
邻接所述多个间隔的单晶硅鳍片的一个端部的掺杂的单晶硅源极，以及邻接所述多个间隔的单晶硅鳍片的另一端部的掺杂的单晶硅漏极；以及
邻接所述掺杂的单晶硅源极和漏极的外延硅接触。
20.根据权利要求19的结构，进一步包括：
位于所述多个间隔的单晶硅鳍片的侧壁和顶表面上的栅极电介质；以及
位于所述栅极介电层上的栅极电极。
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